WO2022080336A1 - 半導体装置 - Google Patents

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semiconductor device
semiconductor
deep
semiconductor layer
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安史 樋口
雅裕 杉本
孝 四戸
勲 ▲高▼橋
英夫 松木
富佐雄 廣瀬
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株式会社Flosfia
株式会社デンソー
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Definitions

  • the present invention relates to a semiconductor device useful as a power device or the like and a semiconductor system including the same.
  • Ga 2 O 3 gallium oxide
  • Semiconductor devices containing crystalline oxide semiconductors are expected to be applied to power semiconductor devices such as inverters as switching elements. In addition, it is expected to be applied as a light receiving / receiving device such as an LED or a sensor due to a wide band gap.
  • gallium oxide has five crystal structures of ⁇ , ⁇ , ⁇ , ⁇ , and ⁇ (Non-Patent Document 1).
  • a crystal film containing gallium oxide having a corundum structure which is a semi-stable phase can be formed without using a special film forming method.
  • Patent Document 1 describes gallium oxide as an InAlGaO-based semiconductor, which can control the bandgap by mixing indium and aluminum with each other or in combination.
  • gallium oxide While semiconductor devices containing gallium oxide can achieve high withstand voltage, low loss, and high heat resistance, they are still not satisfactory in fully exhibiting the semiconductor characteristics of gallium oxide.
  • the gate insulating film has a high electric field. There is a problem that it is easily broken, and a semiconductor device capable of fully exhibiting the semiconductor characteristics of gallium oxide has been desired.
  • An object of the present invention is to provide a semiconductor device having an efficient electric field relaxation effect on a crystalline oxide semiconductor layer.
  • the present inventors have found a laminate containing a crystalline oxide semiconductor layer containing gallium oxide or a mixed crystal thereof, and at least a part thereof embedded in the semiconductor layer in the laminate. Includes a gate electrode, a deep p layer in which at least a part thereof is embedded in the semiconductor layer to the same depth as the embedded lower end of the gate electrode or a position deeper than the embedded lower end, and a channel layer.
  • a semiconductor device in which the deep p layer is made of a crystalline oxide semiconductor and the carrier concentration of the deep p layer is higher than the carrier concentration of the channel layer is a semiconductor device with respect to the semiconductor layer of the crystalline oxide semiconductor. It has been found that a very efficient electric field relaxation effect can be obtained and the semiconductor characteristics of the crystalline oxide semiconductor can be improved.
  • the present inventors have further studied and completed the present invention.
  • the present invention relates to the following invention.
  • At least a part of the gate electrode is embedded in the semiconductor layer, and at least a part of the gate electrode is embedded in the semiconductor layer to the same depth as the embedded lower end of the gate electrode or at a position deeper than the embedded lower end.
  • the deep p layer is made of a crystalline oxide semiconductor, and the carrier concentration of the deep p layer is higher than the carrier concentration of the channel layer.
  • a featured semiconductor device. [2] The semiconductor device according to the above [1], wherein the breakdown electric field strength of the crystalline oxide semiconductor is 5 MV / cm or more.
  • At least a part of the gate electrode is embedded in the semiconductor layer, and at least a part of the gate electrode is embedded in the semiconductor layer to the same depth as the embedded lower end of the gate electrode or at a position deeper than the embedded lower end.
  • the breakdown electric field strength of the deep p layer is 5 MV / cm or more
  • the carrier concentration of the deep p layer is higher than the carrier concentration of the channel layer.
  • the gate insulating film and the gate electrode are provided above the above, and the deep p layer is made of a crystalline oxide semiconductor, and the carrier concentration of the deep p layer is higher than the carrier concentration of the channel layer.
  • a featured semiconductor device [15] The semiconductor device according to any one of [1] to [14] above, which is a normally-off type semiconductor device. [16] The semiconductor device according to the above [15], which is a power device. [17] The semiconductor device according to any one of the above [1] to [15], which is a power module, an inverter or a converter. [18] The semiconductor device according to any one of the above [1] to [15], which is a power card. [19] A semiconductor system including a semiconductor device, wherein the semiconductor device is the semiconductor device according to any one of [1] to [18].
  • the semiconductor device of the present invention has an efficient electric field relaxation effect on the crystalline oxide semiconductor layer, and exhibits excellent semiconductor characteristics.
  • the evaluation result of the simulation about the heat distribution around the gate electrode generated when the electric current is applied to the semiconductor device of FIG. 1 is shown.
  • FIG. 1 It is a figure which shows typically the cross section of the semiconductor device of FIG. It is a perspective sectional view schematically showing a suitable example of a semiconductor device having a heat dissipation structure. It is a figure which shows typically the cross section of the semiconductor device of FIG.
  • the semiconductor device of the present invention has a gate electrode having at least a part embedded in the semiconductor layer and the semiconductor having at least a part thereof up to a position equal to or deeper than the embedded lower end portion of the gate electrode.
  • a semiconductor device including a deep p layer embedded in a layer and a channel layer, wherein the deep p layer is made of a crystalline oxide semiconductor, and the carrier concentration of the deep p layer is higher than the carrier concentration of the channel layer. It is also characterized by its high price.
  • the gate electrode having at least a part embedded in the semiconductor layer and a position equal to or deeper than the embedded lower end portion of the gate electrode or deeper than the embedded lower end portion.
  • the "embedded lower end of the gate electrode” means all or a part of the bottom of the gate electrode.
  • the gate electrode is not particularly limited as long as it is an electrode capable of controlling the flow of the main current, and includes a semiconductor region, a diffusion region, an electrode, and the like.
  • the material of the gate electrode is not particularly limited as long as it can be used as a gate electrode, and may be a conductive inorganic material or a conductive organic material.
  • the material of the gate electrode is preferably a metal, a metal compound, a metal oxide, or a metal nitride.
  • Preferred examples of the metal include at least one metal selected from the 4th to 11th groups of the periodic table.
  • Examples of the metal of Group 4 of the periodic table include titanium (Ti), zirconium (Zr), and hafnium (Hf).
  • Examples of the metal of Group 5 of the periodic table include vanadium (V), niobium (Nb), and tantalum (Ta).
  • Examples of the metal of Group 6 of the Periodic Table include one or more metals selected from chromium (Cr), molybdenum (Mo), tungsten (W) and the like.
  • Examples of the metal of Group 7 of the periodic table include manganese (Mn), technetium (Tc), and rhenium (Re).
  • Examples of the metal of Group 8 of the periodic table include iron (Fe), ruthenium (Ru), and osmium (Os).
  • Examples of the metal of Group 9 of the periodic table include cobalt (Co), rhodium (Rh), and iridium (Ir).
  • Examples of the metal of Group 10 of the periodic table include nickel (Ni), palladium (Pd), platinum (Pt) and the like.
  • Examples of the metal of Group 11 of the periodic table include copper (Cu), silver (Ag), and gold (Au).
  • Examples of the gate electrode forming means include known means, and more specifically, examples thereof include a dry method and a wet method.
  • Examples of the dry method include known means such as sputtering, vacuum deposition, and CVD.
  • Examples of the wet method include screen printing and die coating.
  • the channel layer is not particularly limited as long as the channel is formed directly on the side wall of the gate electrode or via another layer.
  • a part or all of the channel layer contains a p-type oxide semiconductor.
  • the p-type oxide semiconductor usually contains a metal oxide as a main component, and the metal oxide preferably contains a d-block metal in the periodic table or a group 13 metal in the periodic table, and the periodic table is preferable. It is more preferable to include the Group 9 metal or the Group 13 metal in Table.
  • the "main component” means that the metal oxide is contained in an atomic ratio of preferably 50% or more, more preferably 70% or more, still more preferably 90% or more with respect to all the components of the p-type oxide semiconductor.
  • the bandgap of the p-type oxide semiconductor is preferably 5.0 eV or more. Further, in the present invention, the p-type oxide semiconductor may be a single crystal, a polycrystal, or the like.
  • the p-type oxide semiconductor contains crystals or mixed crystals of a metal oxide containing gallium.
  • the p-type oxide semiconductor usually contains a p-type dopant.
  • the p-type dopant is not particularly limited, but for example, Mg, Zn, Ca, H, Li, Na, L, Rb, Cs, Fr, Be, Sr, Ba, Ra, Mn, Fe, Co, Ni, etc. Examples thereof include elements such as Pd, Cu, Ag, Au, Cd, Hg, Tl, Pb, N, P and the like, and two or more of these.
  • the concentration of the dopant is usually lower than that of the deep p layer, but if the carrier concentration is lower than that of the deep p layer, it is about 1 ⁇ 10 16 / cm 3 to 1 ⁇ 10 22 / cm 3 . May be. In the present invention, it is preferable that the concentration of the dopant is as low as, for example, about 1 ⁇ 10 18 / cm3 or less.
  • Periodic Table means the Periodic Table defined by the International Union of Pure and Applied Chemistry (IUPAC).
  • D block refers to an element having electrons that satisfy 3d, 4d, 5d, and 6d orbitals.
  • Examples of the d-block metal include scandium (Sc), titanium (Ti), vanadium (V), chromium (Cr), manganese (Mn), iron (Fe), cobalt (Co), nickel (Ni), and copper.
  • Cu zinc (Zn), metitnerium (Y), zirconium (Zr), niobium (Nb), molybdenum (Mo), technetium (Tc), roentgenium (Ru), rutherfordium (Rh), palladium (Pd), silver (Ag), Cadmium (Cd), Rutetium (Lu), Hafnium (Hf), Tantal (Ta), Tungsten (W), Renium (Re), Meitnerium (Os), Iridium (Ir), Platinum (Pt), Gold (Au), mercury (Hg), laurentgenium (Lr), rutherfordium (Rf), dobnium (Db), seabogium (Sg), borium (Bh), hassium (Hs), mitnerium (Mt), dermstadtium (Ds) , Roentgenium (Rg), Copernicium (Cn) and two or more of these metals.
  • the deep p layer is not particularly limited as long as it is a p-type semiconductor layer made of a crystalline oxide semiconductor and having a carrier concentration higher than that of the channel layer.
  • the yield electric field strength of the crystalline oxide semiconductor is 5 MV / cm or more because it can exhibit better than the semiconductor characteristics.
  • the crystalline oxide semiconductor preferably contains a d-block metal of the Periodic Table or a metal oxide containing a Metal of Group 13 of the Periodic Table as a main component, and a metal of Group 9 or Group 13 of the Periodic Table. It is more preferable to contain the contained metal oxide as a main component.
  • the "main component” means that the metal oxide is contained in an atomic ratio of preferably 50% or more, more preferably 70% or more, still more preferably 90% or more with respect to all the components of the crystalline oxide semiconductor. Means that it may be 100%.
  • the crystalline oxide semiconductor preferably has a corundum structure or a ⁇ -gallia structure, and preferably contains gallium oxide or a mixed crystal thereof as a main component.
  • the deep p-layer usually contains a p-type dopant.
  • the p-type dopant is not particularly limited, but for example, Mg, Zn, Ca, H, Li, Na, L, Rb, Cs, Fr, Be, Sr, Ba, Ra, Mn, Fe, Co, Ni, etc.
  • the concentration of the dopant is usually higher than that of the channel layer, but if the carrier concentration is higher than that of the channel layer, it is about 1 ⁇ 10 16 / cm 3 to 1 ⁇ 10 22 / cm 3 . You may. Further, the carrier concentration of the deep p layer is preferably 1 ⁇ 10 17 / cm 3 or more, and more preferably 1 ⁇ 10 18 / cm 3 or more.
  • the semiconductor layer is not particularly limited as long as it is a semiconductor layer made of a semiconductor, but is preferably an n-type semiconductor layer (including an n + type semiconductor layer and an n-type semiconductor layer).
  • the semiconductor layer is preferably a crystalline oxide semiconductor layer.
  • the yield electric field strength of the semiconductor layer is 5 MV / cm or more because it can exhibit better than the semiconductor characteristics.
  • the semiconductor layer preferably has a corundum structure or a ⁇ -gallia structure, and preferably contains gallium oxide or a mixed crystal thereof.
  • the thickness of the semiconductor layer is not particularly limited as long as the object of the present invention is not impaired.
  • the thickness of the semiconductor layer is preferably 50 ⁇ m or less, more preferably 30 ⁇ m or less, and most preferably 10 ⁇ m or less. It is also preferable to set the thickness of the deep p layer to half or more of the thickness of the semiconductor layer (for example, an n-type semiconductor layer). With such a preferable thickness, the electric field can be relaxed more effectively with respect to the crystalline oxide semiconductor, and the semiconductor characteristics (including miniaturization) can be better exhibited.
  • the crystalline oxide semiconductor layer usually contains an oxide semiconductor as a main component.
  • the oxide semiconductor preferably contains gallium, and more preferably gallium oxide and a mixed crystal thereof.
  • the crystal structure of the crystalline oxide semiconductor layer and the like are not particularly limited. Examples of the crystal structure of the crystalline oxide semiconductor layer include a corundum structure, a ⁇ -gallia structure, a hexagonal structure (for example, an ⁇ -type structure) and the like.
  • the crystalline oxide semiconductor layer preferably has a corundum structure or a ⁇ -gallia structure, and more preferably has a corundum structure.
  • the oxide semiconductor is not particularly limited, but preferably contains at least one or more metals of the 3rd to 6th periods of the Periodic Table, and is selected from gallium, indium, rhodium, iridium, and aluminum. It is more preferable to include at least one.
  • the n-type oxide semiconductor preferably contains at least gallium.
  • the p-type oxide semiconductor preferably contains at least one selected from iridium and rhodium, and more preferably contains iridium.
  • Examples of the oxide semiconductor containing gallium include ⁇ -Ga 2 O 3 or a mixed crystal thereof.
  • Examples of the oxide semiconductor containing iridium include ⁇ -Ir 2 O 3 or a mixed crystal thereof (for example, a mixed crystal of iridium oxide and gallium oxide).
  • the crystalline oxide semiconductor layer containing such a preferable oxide semiconductor as a main component may have more excellent crystallinity and heat dissipation, and may have further excellent semiconductor characteristics.
  • the "main component” refers to a composition ratio in the crystalline semiconductor layer containing 50% or more of the oxide semiconductor, preferably 70% or more, and more preferably 90% or more. It is a waste.
  • the oxide semiconductor is ⁇ -Ga 2 O 3
  • ⁇ -Ga 2 O 3 is contained at a ratio of gallium in the metal element of the crystalline oxide semiconductor layer of 0.5 or more. If so, that's fine.
  • the atomic ratio of gallium in the metal element of the crystalline oxide semiconductor layer is preferably 0.7 or more, more preferably 0.8 or more.
  • the oxide semiconductor may be a single crystal or a polycrystal.
  • the oxide semiconductor is usually in the form of a film, but is not particularly limited as long as it does not impair the object of the present invention, and may be in the form of a plate, a sheet, or a layer. It may be a laminated body including a plurality of layers.
  • the oxide semiconductor may contain a dopant.
  • the dopant is not particularly limited as long as it does not interfere with the object of the present invention. It may be an n-type dopant or a p-type dopant. Examples of the n-type dopant include tin, germanium, silicon, titanium, zirconium, vanadium, niobium and the like. Examples of the p-type topant include magnesium, calcium and the like.
  • the concentration of the dopant may be appropriately set, and specifically, for example, it may be about 1 ⁇ 10 16 / cm 3 to 1 ⁇ 10 22 / cm 3 , and the concentration of the dopant may be set. For example, the concentration may be as low as about 1 ⁇ 10 17 / cm 3 or less. Further, according to the present invention, the dopant may be contained in a high concentration of about 1 ⁇ 10 20 / cm 3 or more.
  • the heat dissipation portion is provided at the depth position of the embedded lower end portion of the deep p layer in the semiconductor layer (hereinafter, also referred to as “crystalline oxide semiconductor layer”). preferable.
  • the "heat dissipation portion” is not particularly limited as long as it can dissipate heat in the crystalline oxide semiconductor layer, and may be layered, may be a part, or a part may be in a certain direction. It may be connected to.
  • the heat-dissipating portion includes, for example, a heat-dissipating portion made of a heat-dissipating member, a heat-dissipating layer, or a cooling unit having a cooling function.
  • the thermal conductivity of the heat radiating member is preferably higher than that of the crystalline oxide semiconductor layer, and the thermal conductivity of the heat radiating member is more preferably 30 W / m ⁇ K or more, more preferably 100 W / K.
  • the heat radiating member contains a conductive material.
  • the conductive material is not particularly limited, but a material having a higher conductivity than the crystalline oxide semiconductor layer is preferable, and examples of such a preferable conductive material include a p-type semiconductor and the like.
  • the p-type semiconductor is not particularly limited, but in the present invention, it is preferably a p-type crystalline oxide semiconductor, more preferably a carrier concentration gradient, and the carrier concentration toward the depth direction. Is most preferable. By using such a preferable heat dissipation member, more excellent semiconductor characteristics can be exhibited.
  • the heat radiating portion is provided in the vicinity of the embedded lower end portion of the gate electrode and / or at a position deeper than the embedded lower end portion.
  • the number of the heat radiating portions may be two or more, and when the number of the heat radiating portions is two or more, it is preferable that the heat radiating portions are regularly arranged with respect to the gate electrode.
  • the heat radiating portion is arranged so as to be parallel to the gate electrode in a plan view, and it is also preferable that the heat radiating portion is thermally connected to the deep p layer. ..
  • the heat radiating portion may be embedded in the crystalline oxide semiconductor layer, and by configuring in this way, local heat concentration in the crystalline oxide semiconductor layer is eliminated pinpointly. can do.
  • the p-type oxide semiconductor, the crystalline oxide semiconductor, and the oxide semiconductor are grew into an epitaxial crystal by, for example, a mist CVD method or a mist epitaxy method. Can be obtained by
  • the crystal substrate is not particularly limited as long as it does not impair the object of the present invention, and may be a known substrate. It may be an insulator substrate, a conductive substrate, or a semiconductor substrate. It may be a single crystal substrate or a polycrystalline substrate. Examples of the crystal substrate include a substrate containing a crystal having a corundum structure as a main component. The "main component" refers to a composition ratio in the substrate containing 50% or more of the crystals, preferably 70% or more, and more preferably 90% or more. Examples of the crystal substrate having the corundum structure include a sapphire substrate and an ⁇ -type gallium oxide substrate.
  • the crystal substrate is preferably a sapphire substrate.
  • the sapphire substrate include a c-plane sapphire substrate, an m-plane sapphire substrate, an a-plane sapphire substrate, and an r-plane sapphire substrate.
  • the sapphire substrate may have an off angle. The off angle is not particularly limited, and is, for example, 0.01 ° or more, preferably 0.2 ° or more, and more preferably 0.2 ° to 12 °.
  • the crystal growth plane of the sapphire substrate is preferably a-plane, m-plane or r-plane, and it is also preferable that the sapphire substrate is a c-plane sapphire substrate having an off angle of 0.2 ° or more.
  • the thickness of the crystal substrate is not particularly limited, but is usually 10 ⁇ m to 20 mm, more preferably 10 to 1000 ⁇ m.
  • the crystal substrate may have a shape including at least a first crystal axis and a second crystal axis, or may have grooves corresponding to the first crystal axis and the second crystal axis. .. Suitable shapes of the crystal substrate include, for example, a circle, a triangle, a quadrangle (for example, a rectangle or a trapezoid), a polygonal shape such as a pentagon or a hexagon, and a fan shape.
  • another layer such as a buffer layer or a stress relaxation layer may be provided on the crystal substrate.
  • the buffer layer include a layer made of a metal oxide having the same crystal structure as the crystal structure of the crystal substrate or the crystalline oxide semiconductor.
  • the stress relaxation layer include an ELO mask layer and the like.
  • the method for growing epitaxial crystals is not particularly limited and may be a known method as long as the object of the present invention is not impaired.
  • Examples of the epitaxial crystal growth method include a CVD method, a MOCVD method, a MOVPE method, a mist CVD method, a mist epitaxy method, an MBE method, an HVPE method, a pulse growth method, and an ALD method.
  • the epitaxial crystal growth is carried out by using a mist CVD method or a mist epitaxy method.
  • mist CVD method a raw material solution containing a metal is atomized (atomization step), droplets are suspended, and the obtained atomized droplets are conveyed to the vicinity of the crystal substrate by a carrier gas. (Transfer step), and then the atomized droplets are thermally reacted (deposition step).
  • the raw material solution contains a metal as a film-forming raw material, and is not particularly limited as long as it can be atomized, and may contain an inorganic material or an organic material.
  • the metal may be a metal alone or a metal compound, and is not particularly limited as long as the object of the present invention is not impaired, but gallium (Ga), iridium (Ir), indium (In), rhodium (Rh).
  • the metal is at least the third period to the periodic table.
  • It preferably contains one or more metals of the sixth cycle, more preferably at least one selected from gallium, indium, rhodium, iridium and aluminum, most preferably at least gallium. Further, in the present invention, it is also preferable that the metal contains gallium and indium and / or aluminum. By using such a preferable metal, the crystalline oxide semiconductor that can be suitably used by a semiconductor device or the like can be formed into a film.
  • a solution in which the metal is dissolved or dispersed in an organic solvent or water in the form of a complex or a salt can be preferably used.
  • the form of the complex include an acetylacetonate complex, a carbonyl complex, an ammine complex, and a hydride complex.
  • the salt form include organic metal salts (for example, metal acetate, metal oxalate, metal citrate, etc.), metal sulfide salts, nitrified metal salts, phosphorylated metal salts, and halogenated metal salts (for example, metal chloride). Salts, metal bromide salts, metal iodide salts, etc.) and the like.
  • the solvent of the raw material solution is not particularly limited as long as it does not impair the object of the present invention, and may be an inorganic solvent such as water, an organic solvent such as alcohol, or an inorganic solvent and an organic solvent. It may be a mixed solvent of. In the present invention, it is preferable that the solvent contains water.
  • an additive such as a hydrohalic acid or an oxidizing agent may be mixed with the raw material solution.
  • the hydrohalic acid include hydrogen bromide, hydrochloric acid, and hydrogen iodide.
  • the oxidizing agent include hydrogen peroxide (H 2 O 2 ), sodium peroxide (Na 2 O 2 ), barium peroxide (BaO 2 ), benzoyl peroxide (C 6 H 5 CO) 2 O 2 and the like.
  • Peroxides, hypochlorous acid (HClO), perchloric acid, nitric acid, ozone water, organic peroxides such as peracetic acid and nitrobenzene can be mentioned.
  • the raw material solution may contain a dopant.
  • the dopant is not particularly limited as long as it does not interfere with the object of the present invention.
  • Examples of the dopant include n-type dopants such as tin, germanium, silicon, titanium, zirconium, vanadium or niobium, or p-type dopants such as magnesium or calcium.
  • the concentration of the dopant may be usually about 1 ⁇ 10 16 / cm 3 to 1 ⁇ 10 22 / cm 3 , and the concentration of the dopant may be as low as about 1 ⁇ 10 17 / cm 3 or less, for example. You may. Further, according to the present invention, the dopant may be contained in a high concentration of about 1 ⁇ 10 20 / cm 3 or more.
  • a raw material solution containing a metal is prepared, the raw material solution is atomized, droplets are suspended, and atomized droplets are generated.
  • the mixing ratio of the metal is not particularly limited, but is preferably 0.0001 mol / L to 20 mol / L with respect to the entire raw material solution.
  • the atomization method is not particularly limited as long as the raw material solution can be atomized, and may be a known atomization method, but in the present invention, the atomization method using ultrasonic vibration is preferable.
  • the mist used in the present invention floats in the air, and is more likely to be a mist that floats in space and can be transported as a gas with an initial velocity of zero, rather than being sprayed like a spray.
  • the droplet size of the mist is not particularly limited and may be a droplet of about several mm, but is preferably 50 ⁇ m or less, and more preferably 1 to 10 ⁇ m.
  • the atomized droplets are transferred to the substrate by the carrier gas.
  • the type of carrier gas is not particularly limited as long as the object of the present invention is not impaired, and examples thereof include oxygen, ozone, an inert gas (for example, nitrogen and argon), and a reducing gas (hydrogen gas, forming gas, etc.). A suitable example is given.
  • the type of the carrier gas may be one type, but may be two or more types, and a diluted gas having a changed carrier gas concentration (for example, a 10-fold diluted gas or the like) may be used as the second carrier gas. Further may be used.
  • the carrier gas may be supplied not only at one place but also at two or more places.
  • the flow rate of the carrier gas is not particularly limited, but is preferably 1 LPM or less, and more preferably 0.1 to 1 LPM.
  • the atomized droplets are reacted to form a film on the crystal substrate.
  • the reaction is not particularly limited as long as it is a reaction in which a film is formed from the atomized droplets, but in the present invention, a thermal reaction is preferable.
  • the thermal reaction may be any effect as long as the atomized droplets react with heat, and the reaction conditions and the like are not particularly limited as long as the object of the present invention is not impaired.
  • the thermal reaction is usually carried out at a temperature equal to or higher than the evaporation temperature of the solvent of the raw material solution, but the temperature is preferably not too high or lower, more preferably 650 ° C. or lower.
  • the thermal reaction may be carried out under any atmosphere of vacuum, non-oxygen atmosphere, reducing gas atmosphere and oxygen atmosphere as long as the object of the present invention is not impaired, and the thermal reaction may be carried out under atmospheric pressure or pressure. It may be performed under either reduced pressure or reduced pressure, but in the present invention, it is easier to calculate the evaporation temperature and the equipment and the like can be simplified if it is performed under atmospheric pressure. preferable. Further, the film thickness can be set by adjusting the film formation time.
  • the semiconductor device of the present invention usually includes a source electrode (emitter electrode) and a drain electrode (collector electrode).
  • a source electrode emitter electrode
  • drain electrode collector electrode
  • known electrode materials may be used and are not particularly limited as long as the object of the present invention is not impaired. Suitable examples include those containing Group 11 metals. Suitable metal of Group 4 or Group 11 of the periodic table used for the source electrode (emitter electrode) and drain electrode (collector electrode) may be the same as the metal contained in the gate electrode. Further, the source electrode (emitter electrode) and the drain electrode (collector electrode) may be a single metal layer or may include two or more metal layers.
  • the means for forming the source electrode (emitter electrode) and the drain electrode (collector electrode) is not particularly limited, and examples thereof include known means such as a vacuum vapor deposition method and a sputtering method. Further, the metal constituting the source electrode and the drain electrode may be an alloy.
  • FIG. 1 A semiconductor device suitable for the present invention is shown in FIG.
  • the semiconductor device of FIG. 1 is a metal oxide film semiconductor electric field effect transistor (MOSFET), which is an n + type semiconductor layer 1, an n-type semiconductor layer 2, a p + type semiconductor layer (deep p layer) 6, and a p-type semiconductor layer ( A channel layer) 7, an n + type semiconductor layer 11, a gate insulating film 13, a gate electrode 3, a p + type semiconductor layer 16, a source electrode 24, an interlayer insulating film 25, and a drain electrode 26 are provided.
  • MOSFET metal oxide film semiconductor electric field effect transistor
  • the p- A channel is formed at the interface between the type semiconductor layer 7 and the gate insulating film 13 and turns on.
  • the p + type semiconductor layer 6 is embedded in the n ⁇ type semiconductor layer 2 deeper than the gate electrode 3.
  • the carrier density of the n-type semiconductor layer 2 is preferably 1.4 ⁇ 10 17 / cm 3 or less in the case of a withstand voltage of 600 V, and 6.9 ⁇ 10 in the case of a withstand voltage of 1200 V. It is preferably 16 / cm3 or less.
  • the depth of the deep p layer 6 (D in FIG. 1) is preferably 1.0 ⁇ m or more, and 1.5 ⁇ m or more is preferable because the electric field can be further relaxed.
  • the relationship between the depth D of the deep p layer 6 and the concentration of the drift layer is such that y ⁇ 2.67 ⁇ 10-17x ⁇ 0.83 (y is the depth of the deep p layer 6 and x is x) in the case of a withstand voltage of 600 V.
  • the drift layer (indicating the concentration of the n-type semiconductor layer 2) is preferable), and in the case of a withstand voltage of 1200 V, y ⁇ 1.89 ⁇ 10-17x + 0.39 (y is the depth of the deep p layer 6 and x is the depth of the deep p layer 6).
  • the drift layer (indicating the concentration of the n-type semiconductor layer 2) is preferable.
  • the distance between the deep p layer 6 and the gate trench (W in FIG. 1) is preferably 0.5 ⁇ m or less.
  • each layer of the semiconductor device of FIG. 1 is not particularly limited as long as the object of the present invention is not impaired, and may be known means.
  • a means of forming a film by a vacuum vapor deposition method, a CVD method, a sputtering method, various coating techniques, etc., and then patterning by a photolithography method, or a means of directly patterning by using a printing technique, etc. can be mentioned.
  • the mist CVD method is preferable.
  • the film forming apparatus 601 of FIG. 7 supplies a carrier gas apparatus 622a for supplying a carrier gas, a flow control valve 623a for adjusting the flow rate of the carrier gas sent out from the carrier gas apparatus 622a, and a carrier gas (diluted).
  • the raw material solution 624a is housed in the mist generation source 624.
  • the substrate 603 is installed on the hot plate 628, and the hot plate 628 is operated to raise the temperature in the film forming chamber 630.
  • the flow control valves 623 (623a, 623b) are opened to supply carrier gas into the film forming chamber 630 from the carrier gas sources (carrier gas device 622a and carrier gas (diluting) device 622b), and the film forming chamber is formed. After sufficiently replacing the atmosphere of 630 with the carrier gas, the flow rate of the carrier gas and the flow rate of the carrier gas (diluted) are adjusted respectively.
  • the ultrasonic transducer 626 is vibrated and the vibration is propagated to the raw material solution 624a through water 625a to atomize the raw material solution 624a to generate atomized droplets 624b.
  • the atomized droplets 624b are introduced into the film forming chamber 630 by the carrier gas and transported to the substrate 603, and the atomized droplets 624b thermally react in the film forming chamber 630 under atmospheric pressure to cause a substrate.
  • a film is formed on the 603.
  • mist CVD apparatus deposition apparatus 602 shown in FIG.
  • the susceptor 621 on which the substrate 603 is placed the carrier gas supply device 622a for supplying the carrier gas
  • the flow rate adjustment for adjusting the flow rate of the carrier gas sent out from the carrier gas supply device 622a.
  • the susceptor 621 is made of quartz, and the surface on which the substrate 603 is placed is inclined from the horizontal plane.
  • both the supply tube 627 and the susceptor 621, which serve as the film forming chamber, from quartz, it is possible to prevent impurities derived from the apparatus from being mixed into the film formed on the substrate 603.
  • the mist CVD device 602 can be handled in the same manner as the film forming device 601 described above.
  • the crystalline oxide semiconductor can be more easily formed on the crystal growth surface of the crystal substrate.
  • the crystalline oxide semiconductor is usually formed by epitaxial crystal growth. Further, the semiconductor device can be manufactured from the crystalline oxide semiconductor by using a known means.
  • FIG. 3 shows another suitable embodiment of the semiconductor device of the present invention.
  • the semiconductor device of FIG. 3 is a metal oxide semiconductor field effect transistor (MOSFET), which is an n + type semiconductor layer 1, an n ⁇ type semiconductor layer 2, a p + type semiconductor layer (deep p layer) 6, a gate insulating film 13, and a gate. It includes an electrode 3, a source electrode 24, an interlayer insulating film 25, and a drain electrode 26. Further, the semiconductor device of FIG. 3 also includes a p-type semiconductor layer (channel layer) 7, an n + type semiconductor layer 11, and a p + type semiconductor layer 16.
  • MOSFET metal oxide semiconductor field effect transistor
  • the semiconductor device of FIG. 3 is a semiconductor device. It differs from the semiconductor device of FIG. 1 in that the p + type semiconductor layer 6 is provided so as to be orthogonal to the gate electrode 3. Such a semiconductor device is also suitable, and can exhibit an excellent electric field relaxation effect.
  • the thickness of the semiconductor layer is 50 ⁇ m so as to more effectively relax the electric field with respect to the crystalline oxide semiconductor and to better exhibit the semiconductor characteristics (including miniaturization). It is preferably less than or equal to, more preferably 30 ⁇ m or less, and most preferably 10 ⁇ m or less. It is preferable to set the thickness of the deep p layer to at least half the thickness of the semiconductor layer (for example, an n-type semiconductor layer).
  • the semiconductor device has a gate insulating film and a gate electrode in which at least a part thereof is embedded in an n-type semiconductor layer, and the depth is the same as or deeper than the embedded lower end portion of the gate electrode.
  • a semiconductor device including a first deep p layer, a second deep p layer, and a channel layer, at least partially embedded in the semiconductor layer up to the position, the first deep p layer and the second.
  • the gate insulating film and the gate electrode are provided above the deep p layer, the deep p layer is made of a crystalline oxide semiconductor, and the carrier concentration of the deep p layer is the channel layer. It is preferable that the semiconductor device has a higher carrier concentration. According to such a preferable semiconductor device, a more excellent electric field relaxation effect can be exhibited, and the semiconductor characteristics of a more crystalline oxide semiconductor can be sufficiently exhibited.
  • the semiconductor device further includes a heat radiating portion.
  • the heat radiating portion is not particularly limited as long as it can dissipate heat, and may be layered, partially, or partially linearly connected.
  • the heat-dissipating portion includes, for example, a heat-dissipating portion made of a heat-dissipating member, a heat-dissipating layer, or a cooling unit having a cooling function.
  • the heat radiating member is not particularly limited as long as it has higher thermal conductivity than the crystalline semiconductor layer, and in the present invention, the heat radiating member is preferably a conductive member. Further, the conductive member is preferably a p-type crystalline oxide semiconductor. In the present invention, it is more preferable to have the heat radiating portion in the vicinity of the gate electrode or at a position deeper than the gate electrode.
  • FIG. 10 shows a schematic diagram of a semiconductor device having a heat dissipation structure.
  • the semiconductor device of FIG. 10 is different from FIG. 1 in that it has a heat radiating unit 121.
  • the semiconductor device 200 is located deeper than the laminated body 150 including the crystalline oxide semiconductor layer 101, the gate electrode 113 in which at least a part thereof is embedded in the laminated body 150, and the embedded end portion 113b of the gate electrode 113. It has a heat radiating portion 121 having at least a part thereof.
  • the heat radiating portion 121 is located below the buried end portion 113b of the gate electrode 113.
  • the heat radiating portion 121 is embedded inside the second crystalline oxide semiconductor layer 102 (n-type semiconductor layer).
  • the heat radiating portion 121 is located closer to the gate electrode than the deep p layer 106 located at the outer position in a plan view. That is, the heat radiating portion 121 at least partially overlaps with the gate electrode in a plan view.
  • the semiconductor device 200 is arranged on the third crystalline oxide semiconductor layer 103 (p-type semiconductor layer), and has a carrier density of the second crystalline oxide semiconductor layer 102 (n-type semiconductor layer).
  • a third crystalline oxide semiconductor is arranged on the first semiconductor region 104 (source region) having a higher carrier density and the third crystalline oxide semiconductor layer 103 (p-type semiconductor layer). It may have a second semiconductor region 105 (contact region) having a carrier density higher than that of the layer 103 (p-type semiconductor layer).
  • the gate electrode 113 penetrates from the first surface 104a of the first semiconductor region 104 (source region) to the second surface 104b on the opposite side, and further comprises a third crystalline oxide semiconductor layer 103 (p-type semiconductor layer).
  • the second direction may be an oblique direction or may be perpendicular to the first direction, depending on the design of the semiconductor device.
  • the center of the heat radiating portion 121 is arranged at a position where the first direction (depth direction) of the gate electrode and the virtual extension line of the embedded lower end portion 106b of the deep p layer 106 intersect, crystalline oxidation is performed more efficiently.
  • the heat inside the physical semiconductor layer can be diffused.
  • the heat radiating unit 121 may have a contact surface with the deep p layer 106.
  • the gate electrode is shown extending in a direction perpendicular to the first direction and the first direction (longitudinal direction of the semiconductor device in FIG. 10).
  • the buried end portion 113b of the gate electrode 113 extends in the second direction as the buried end surface, and the heat radiating portion 121 located below the buried end surface of the gate electrode 113 also extends along the buried end surface of the gate electrode 113. It may be arranged so as to extend in two directions. Further, as shown in the cross-sectional view of FIG.
  • the heat radiating portions 121 may be provided integrally, or as shown in FIG. 15, two or more heat radiating portions 121 are arranged adjacent to each other or separated from each other. May be good.
  • FIG. 11 is a diagram schematically showing a cross section of the semiconductor device of FIG. 10 cut along a plane containing IV-IV rays and parallel to the longitudinal direction of the semiconductor device 200.
  • FIG. 15 is a diagram schematically showing a cross section of the semiconductor device of FIG. 14 cut along a plane including VIII-VIII lines and parallel to the longitudinal direction of the semiconductor device 400.
  • the semiconductor devices 200 and 400 are metal oxide film semiconductor field effect transistors (MOSFETs)
  • the crystalline oxide semiconductor layer 1 is an n-type semiconductor layer.
  • the semiconductor device is an insulated gate bipolar transistor (IGBT)
  • the crystalline oxide semiconductor layer 1 is a p + type semiconductor layer.
  • the material of the heat radiating portion 121 may be a known material, but the thermal conductivity of the heat radiating portion 121 needs to be higher than the thermal conductivity of the crystalline oxide semiconductor layer in which the heat radiating portion is embedded.
  • the heat radiating unit 21 when the main component of the first crystalline oxide semiconductor layer 102 is gallium oxide, the heat radiating unit 21 contains a material having higher thermal conductivity than gallium oxide.
  • the heat radiating portion 121 may contain a metal having high thermal conductivity (for example, aluminum or copper), a metal compound, and / or a metal oxide, and has high thermal conductivity such as silicide, polysilicon, and graphite. It may contain material.
  • the heat radiating unit 21 may have conductivity.
  • the heat radiating unit 21 may contain impurities of the second conductive type (p type).
  • the concentration of the impurities of the second conductive type may be different between the position near the first surface 121a of the heat radiating portion 121 closer to the gate electrode and the position near the second surface 21b on the opposite side of the first surface 121a.
  • the heat radiating unit 121 may have a higher density in the first direction (depth direction). It is preferable that the second surface 121b of the heat radiating portion 121 is located deeper than the second surface 106b of the deep p layer 106 at the outer position.
  • FIG. 12 shows another schematic diagram of a semiconductor device having a heat dissipation structure.
  • the semiconductor device of FIG. 12 is different from the semiconductor device of FIG. 10 in that the heat radiating unit 121 has a first concentration region 123 and a second concentration region 122.
  • the heat radiating portion 121 arranged below the embedded end portion 113b of the gate electrode has a higher concentration of the second conductive type impurities than the first concentration region 123 (p ⁇ ) and the first concentration region 123. It may have a second concentration region 122 (p).
  • FIG. 13 is a diagram schematically showing a cross section of the semiconductor device of FIG. 12 which includes a VI-VI line and is cut along a plane parallel to the longitudinal direction of the semiconductor device 300.
  • the heat radiating portion 121 may be provided integrally, or as shown in the cross-sectional view of FIG. 15, two or more heat radiating portions 121 are provided at the embedded end portion of the gate electrode 113. It may be arranged adjacent to or separated from each other along 113b (in the second direction), but as shown by the simulation evaluation result of FIG. 2, it is located deeper than the buried end 113b of the gate electrode 13.
  • FIG. 14 shows another schematic diagram of a semiconductor device having a heat dissipation structure.
  • the semiconductor device 400 has at least two surfaces including the embedded end portion 113b of the gate electrode, and a heat radiating portion 121 thermally connected via the insulating film 112.
  • the heat radiating portion 121 has a recess extending in the second direction on the upper surface, the recess of the heat radiating portion 121 may form a part of the trench 111, and the lower portion including the embedded end portion 113b of the gate electrode is an insulating film. It is connected to the heat radiating unit 121 via 112.
  • the width of the heat radiating portion 121 may be different between the upper surface and the bottom surface, and the width may be narrower from the upper surface to the bottom surface.
  • FIG. 15 is a diagram schematically showing a cross section of the semiconductor device of FIG. 14 cut along a plane containing VIII-VIII lines and parallel to the longitudinal direction of the semiconductor device 400.
  • the upper end portion 13a of the gate electrode 113 is not embedded in the trench 111, but in the present invention, it is preferable that the gate electrode 113 is embedded in the trench 111, and more specifically. For example, it is more preferable that the upper end portion 113a of the gate electrode 113 is embedded in the trench 111.
  • FIG. 16 shows another schematic diagram of a semiconductor device having a heat dissipation structure.
  • the semiconductor device 500 has at least two surfaces including the embedded end portion 113b of the gate electrode, and a heat radiating portion 121 thermally connected via the insulating film 112.
  • the heat radiating portion 121 has a recess extending in the second direction on the upper surface, the recess of the heat radiating portion 21 may form a part of the trench 11, and the lower portion including the buried end portion 113b of the gate electrode is an insulating film. It is connected to the heat radiating unit 121 via 112.
  • the heat radiating portion 121 may contain impurities of the second conductive type (p type), and the concentration of the impurities of the second conductive type is determined by the upper surface of the heat radiating portion 121 having a recess and the bottom surface of the heat radiating portion 121. It may be different.
  • the heat radiating unit 121 may have a higher density in the first direction (depth direction).
  • FIG. 17 is a diagram schematically showing a cross section of the semiconductor device of FIG. 16 which contains XX rays and is cut along a plane parallel to the longitudinal direction of the semiconductor device 500. As shown in the cross-sectional view of FIG. 17, the heat radiating portions 121 may be provided integrally, or as shown in FIG.
  • a plurality of two or more heat radiating portions 121 may be provided adjacent to each other or arranged apart from each other. ..
  • the first concentration region 123 of the heat radiating unit 21 is located closer to the side surface of the trench than the second concentration region 122. When a voltage is applied to the second electrode, the first concentration region forms an inversion layer near the side surface of the trench.
  • ⁇ -Ga 2 O 3 was used for the crystalline oxide semiconductor layer
  • a p-type oxide semiconductor ( ⁇ -Ir 2 O 3 or Mg-doped ⁇ -Ga 2 O 3 ) was used for the heat dissipation part.
  • the semiconductor device particularly a power device, and is particularly preferably used as a normally-off type semiconductor device.
  • the crystalline oxide semiconductor can be used in a semiconductor device by peeling from the crystalline substrate by using a known means, if desired, and can be preferably used as a vertical device.
  • the semiconductor device can be either a horizontal element (horizontal device) having electrodes formed on one side of the semiconductor layer or a vertical element (vertical device) having electrodes on both the front and back sides of the semiconductor layer. Is also preferably used, but in the present invention, it is particularly preferable to use it for a vertical device.
  • Suitable examples of the semiconductor device include, for example, a metal semiconductor field effect transistor (MESFET), a high electron mobility transistor (HEMT), a metal oxide film semiconductor field effect transistor (PWM), an electrostatic induction transistor (SIT), and a junction.
  • Examples thereof include a field effect transistor (JFET) and an isolated gate type bipolar transistor (IGBT).
  • an insulated gate type semiconductor device for example, MOSFET or IGBT
  • a semiconductor device having a shot key gate for example, MESFET
  • MOSFET or IGBT is more preferable.
  • the semiconductor device of the present invention is suitably used as a power module, an inverter or a converter by using a known method, and further preferably used for a semiconductor system using a power supply device or the like. ..
  • the power supply device can be manufactured from the semiconductor device or as the semiconductor device by connecting to a wiring pattern or the like by using a known method.
  • the power supply system 170 is configured by using the plurality of power supply devices 171 and 172 and the control circuit 173.
  • the power supply system can be used in the system apparatus 180 in combination with the electronic circuit 181 and the power supply system 182.
  • FIG. 6 shows an example of the power supply circuit diagram of the power supply device.
  • FIG. 6 shows a power supply circuit of a power supply device including a power circuit and a control circuit.
  • the DC voltage is switched at a high frequency by an inverter 192 (composed of MOSFETs A to D), converted to AC, and then isolated and transformed by a transformer 193.
  • an inverter 192 composed of MOSFETs A to D
  • DCL195 smoothing coils L1 and L2
  • the voltage comparator 197 compares the output voltage with the reference voltage
  • the PWM control circuit 196 controls the inverter 192 and the rectifier MOSFET 194 so as to obtain a desired output voltage.
  • the semiconductor device is preferably a power card, includes a cooler and an insulating member, and the coolers are provided on both sides of the semiconductor layer via at least the insulating member. It is more preferable that heat dissipation layers are provided on both sides of the semiconductor layer, and that the cooler is provided on the outside of the heat dissipation layer at least via the insulating member.
  • FIG. 9 shows a power card which is one of the preferred embodiments of the present invention. The power card of FIG.
  • a double-sided cooling type power card 201 which includes a refrigerant tube 202, a spacer 203, an insulating plate (insulating spacer) 208, a sealing resin portion 209, a semiconductor chip 301a, and a metal heat transfer plate (protruding terminal). Section) 302b, a heat sink and an electrode 303, a metal heat transfer plate (protruding terminal section) 303b, a solder layer 304, a control electrode terminal 305, and a bonding wire 308.
  • the cross section in the thickness direction of the refrigerant tube 202 has a large number of flow paths 222 partitioned by a large number of partition walls 221 extending in the flow path direction at predetermined intervals from each other. According to such a suitable power card, higher heat dissipation can be realized and higher reliability can be satisfied.
  • the semiconductor chip 301a is joined by a solder layer 304 on the inner main surface of the metal heat transfer plate (protruding terminal portion) 302b, and the metal heat transfer plate (protruding terminal portion) 303b is attached to the remaining main surface of the semiconductor chip 301a.
  • Examples of the material of the metal heat transfer plate (protruding terminal portion) 302b and 303b include Mo and W.
  • the metal heat transfer plates (protruding terminal portions) 302b and 303b have a difference in thickness that absorbs the difference in thickness of the semiconductor chip 301a, whereby the outer surfaces of the metal heat transfer plates 302b and 303b are flat. ..
  • the resin sealing portion 209 is made of, for example, an epoxy resin, and is molded by covering the side surfaces of the metal heat transfer plates 302b and 303b, and the semiconductor chip 301a is molded by the resin sealing portion 209. However, the outer main surface, that is, the contact heat receiving surface of the metal heat transfer plates 302b and 303b is completely exposed.
  • the metal heat transfer plates (protruding terminal portions) 302b and 303b project to the right in FIG. 9 from the resin sealing portion 209, and the control electrode terminal 305, which is a so-called lead frame terminal, is, for example, a semiconductor chip 301a on which an IGBT is formed.
  • the gate (control) electrode surface and the control electrode terminal 305 are connected.
  • the insulating plate 208 which is an insulating spacer, is made of, for example, an aluminum nitride film, but may be another insulating film.
  • the insulating plate 208 completely covers and adheres to the metal heat transfer plates 302b and 303b, but the insulating plate 208 and the metal heat transfer plates 302b and 303b may simply come into contact with each other or have good heat such as silicon grease. Heat transfer materials may be applied or they may be joined by various methods. Further, the insulating layer may be formed by ceramic spraying or the like, the insulating plate 208 may be bonded on the metal heat transfer plate, or may be bonded or formed on the refrigerant tube.
  • the refrigerant tube 202 is manufactured by cutting an aluminum alloy into a plate material formed by an extraction molding method or an extrusion molding method to a required length.
  • the cross section in the thickness direction of the refrigerant tube 202 has a large number of flow paths 222 partitioned by a large number of partition walls 221 extending in the flow path direction at predetermined intervals from each other.
  • the spacer 203 may be, for example, a soft metal plate such as a solder alloy, but may be a film (film) formed by coating or the like on the contact surfaces of the metal heat transfer plates 302b and 303b.
  • the surface of the soft spacer 203 is easily deformed to adapt to the minute irregularities and warpage of the insulating plate 208 and the minute irregularities and warpage of the refrigerant tube 202 to reduce the thermal resistance.
  • a known good thermal conductive grease or the like may be applied to the surface of the spacer 203 or the like, or the spacer 203 may be omitted.
  • the semiconductor device of the present invention can be used in all fields such as compound semiconductor electronic devices, electronic parts / electrical equipment parts, optical / electrophotographic related devices, industrial parts, etc., but in particular, power devices including an oxide semiconductor layer. It is useful for.

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Abstract

結晶性酸化物半導体層に対し効率的な電界緩和効果を有する半導体装置を提供する。半導体層に少なくとも一部が埋設されているゲート電極と、前記ゲート電極の埋設下端部と同じ深さかまたは前記埋設下端部よりも深い位置にまで少なくとも一部が前記半導体層に埋設されているディープｐ層と、チャネル層とを含む半導体装置において、前記ディープｐ層を結晶性酸化物半導体として、前記結晶性酸化物半導体に対して、前記チャネル層よりもキャリア濃度が高くして、効率的に電界緩和し、ゲート絶縁膜や前記半導体層内の電界分布を良好なものとする。

Description

半導体装置
　本発明は、パワーデバイス等として有用な半導体装置およびそれを備える半導体システムに関する。
　高耐圧、低損失および高耐熱を実現できる次世代の結晶性酸化物半導体材料として、バンドギャップの大きな酸化ガリウム（Ｇａ２Ｏ３）を用いた半導体装置が注目されている。結晶性酸化物半導体を含む半導体装置は、スイッチング素子として、インバータなどの電力用半導体装置への適用が期待されている。また、広いバンドギャップからＬＥＤやセンサー等の受発光装置としての応用も期待されている。
　酸化ガリウムには、α、β、γ、δ、εの５つの結晶構造が存在することが知られている（非特許文献１）。しかしながら、酸化ガリウムは、最安定相がβガリア構造であるので、例えば、準安定相であるコランダム構造を有する酸化ガリウムを含む結晶膜は、特殊な成膜法を用いなければ成膜することが困難であるといった課題があり、これに対し、現在、コランダム構造を有する結晶性半導体の成膜を含め、酸化ガリウムおよび／またはその混晶を含む結晶性酸化物半導体膜の成膜について、いくつか検討がなされている。
　例えば、特許文献１には、酸化ガリウムは、インジウムやアルミニウムをそれぞれ、あるいは組み合わせて混晶することによりバンドギャップ制御することが可能であり、ＩｎＡｌＧａＯ系半導体として記載されている。ここでＩｎＡｌＧａＯ系半導体とはＩｎＸＡｌＹＧａＺＯ３（０≦Ｘ≦２、０≦Ｙ≦２、０≦Ｚ≦２、Ｘ＋Ｙ＋Ｚ＝１．５～２．５）を示し、酸化ガリウムを内包する同一材料系統として俯瞰することができる。
　酸化ガリウムを含む半導体装置は、高耐圧、低損失および高耐熱を実現できる一方、酸化ガリウムの半導体特性を十分に発揮するにはまだまだ満足のいくものではなく、例えば、ゲート絶縁膜が高電界となり破壊しやすくなるなどの問題があり、酸化ガリウムの半導体特性を十分に発揮しうる半導体装置が待ち望まれていた。
国際公開ＷＯ２０１４－０５０７９３Ａ１
R. Roy V.G. Hill, and E. F. Osborn: J. Am. Chem. Soc. 74 (1952) 719
　本発明は、結晶性酸化物半導体層に対し効率的な電界緩和効果を有する半導体装置を提供することを目的とする。
　本発明者らは、上記目的を達成すべく鋭意検討した結果、酸化ガリウムまたはその混晶を含む結晶性酸化物半導体層を含む積層体と、前記積層体に半導体層に少なくとも一部が埋設されているゲート電極と、前記ゲート電極の埋設下端部と同じ深さかまたは前記埋設下端部よりも深い位置にまで少なくとも一部が前記半導体層に埋設されているディープｐ層と、チャネル層とを含む半導体装置であって、前記ディープｐ層が結晶性酸化物半導体からなり、前記ディープｐ層のキャリア濃度が前記チャネル層のキャリア濃度よりも高い半導体装置が、結晶性酸化物半導体の半導体層に対して非常に効率のよい電界緩和効果を奏し、結晶性酸化物半導体の半導体特性を優れたものにすることができることを見出した。
　また、本発明者らは、上記知見を得た後、さらに検討を重ねて本発明を完成させるに至った。
　すなわち、本発明は、以下の発明に関する。
［１］　半導体層に少なくとも一部が埋設されているゲート電極と、前記ゲート電極の埋設下端部と同じ深さかまたは前記埋設下端部よりも深い位置にまで少なくとも一部が前記半導体層に埋設されているディープｐ層と、チャネル層とを含む半導体装置であって、前記ディープｐ層が結晶性酸化物半導体からなり、前記ディープｐ層のキャリア濃度が前記チャネル層のキャリア濃度よりも高いことを特徴とする半導体装置。
［２］　前記結晶性酸化物半導体の降伏電界強度が５ＭＶ／ｃｍ以上である前記［１］記載の半導体装置。
［３］　前記結晶性酸化物半導体がコランダム構造またはβガリア構造を有する前記［１］または［２］に記載の半導体装置。
［４］　前記結晶性酸化物半導体が、酸化ガリウムまたはその混晶である前記［１］～［３］のいずれかに記載の半導体装置。
［５］　前記ディープｐ層のキャリア濃度が、１×１０１７／ｃｍ３以上である前記［１］～［４］のいずれかに記載の半導体装置。
［６］　前記半導体層がｎ型半導体層である前記［１］～［５］のいずれかに記載の半導体装置。
［７］　前記半導体層が、結晶性酸化物半導体層である前記［１］～［６］のいずれかに記載の半導体装置。
［８］　前記半導体層の降伏電界強度が５ＭＶ／ｃｍ以上である前記［１］～［７］のいずれかに記載の半導体装置。
［９］　前記半導体層がコランダム構造またはβガリア構造を有する前記［１］～［８］のいずれかに記載の半導体装置。
［１０］　前記半導体層が、酸化ガリウムまたはその混晶を含む前記［１］～［９］のいずれかに記載の半導体装置。
［１１］　半導体層に少なくとも一部が埋設されているゲート電極と、前記ゲート電極の埋設下端部と同じ深さかまたは前記埋設下端部よりも深い位置にまで少なくとも一部が前記半導体層に埋設されているディープｐ層と、チャネル層とを含む半導体装置であって、前記ディープｐ層の降伏電界強度が５ＭＶ／ｃｍ以上であり、前記ディープｐ層のキャリア濃度が前記チャネル層のキャリア濃度よりも高いことを特徴とする半導体装置。
［１２］　前記半導体層の厚さが３０μｍ以下である前記［１］～［１１］のいずれかに記載の半導体装置。
［１３］　前記半導体層内の前記ディープｐ層の埋設下端部の深さ位置に放熱部の少なくとも一部が設けられている前記［１］～［１２］のいずれかに記載の半導体装置。
［１４］　ｎ型半導体層に少なくとも一部が埋設されているゲート絶縁膜およびゲート電極と、前記ゲート電極の埋設下端部と同じ深さかまたは前記埋設下端部よりも深い位置にまで少なくとも一部が前記半導体層に埋設されている第１のディープｐ層および第２のディープｐ層と、チャネル層とを含む半導体装置であって、第１のディープｐ層と第２のディープｐ層との間の上方に前記ゲート絶縁膜およびゲート電極が設けられており、前記ディープｐ層がいずれも結晶性酸化物半導体からなり、前記ディープｐ層のキャリア濃度が前記チャネル層のキャリア濃度よりも高いことを特徴とする半導体装置。
［１５］　ノーマリーオフ型の半導体装置である、前記［１］～［１４］のいずれかに記載の半導体装置。
［１６］　パワーデバイスである前記［１５］記載の半導体装置。
［１７］　パワーモジュール、インバータまたはコンバータである前記［１］～［１５］のいずれかに記載の半導体装置。
［１８］　パワーカードである前記［１］～［１５］のいずれかに記載の半導体装置。
［１９］　半導体装置を備える半導体システムであって、前記半導体装置が、前記［１］～［１８］のいずれかに記載の半導体装置である半導体システム。
　本発明の半導体装置は、結晶性酸化物半導体層に対し効率的な電界緩和効果を有しており、優れた半導体特性を奏する。
本発明における好適な半導体装置の概略斜視断面図である。 図１の半導体装置に電流を印加したときに発生する、ゲート電極周りの熱分布について、シミュレーションの評価結果を示す。 本発明の半導体装置の好適な一例を模式的に示す斜視断面図である。 電源システムの好適な一例を模式的に示す図である。 電源装置の電源回路図の好適な一例を模式的に示す図である。 電源装置の電源回路図の好適な一例を模式的に示す図である。 結晶性酸化物半導体層の形成に用いられる成膜装置（ミストＣＶＤ装置）の概略図である。 結晶性酸化物半導体層の形成に用いられる成膜装置（ミストＣＶＤ装置）の概略図である。 パワーカードの好適な一例を模式的に示す図である。 放熱構造を有する半導体装置の好適な一例を模式的に示す斜視断面図である。 図１０の半導体装置の断面を模式的に示す図である。 放熱構造を有する半導体装置の好適な一例を模式的に示す斜視断面図である。 図１２の半導体装置の断面を模式的に示す図である。 放熱構造を有する半導体装置の好適な一例を模式的に示す斜視断面図である。 図１４の半導体装置の断面を模式的に示す図である。 放熱構造を有する半導体装置の好適な一例を模式的に示す斜視断面図である。 図１６の半導体装置の断面を模式的に示す図である。
　本発明の半導体装置は、半導体層に少なくとも一部が埋設されているゲート電極と、前記ゲート電極の埋設下端部と同じ深さかまたは前記埋設下端部よりも深い位置にまで少なくとも一部が前記半導体層に埋設されているディープｐ層と、チャネル層とを含む半導体装置であって、前記ディープｐ層が結晶性酸化物半導体からなり、前記ディープｐ層のキャリア濃度が前記チャネル層のキャリア濃度よりも高いことを特長とする。
　本発明の他の実施態様に係る半導体装置は、半導体層に少なくとも一部が埋設されているゲート電極と、前記ゲート電極の埋設下端部と同じ深さかまたは前記埋設下端部よりも深い位置にまで少なくとも一部が前記半導体層に埋設されているディープｐ層と、チャネル層とを含む半導体装置であって、前記ディープｐ層の降伏電界強度が５ＭＶ／ｃｍ以上であり、前記ディープｐ層のキャリア濃度が前記チャネル層のキャリア濃度よりも高いことを特長とする。このような構成とすることにより、高電界強度に耐えうる効率的な電界緩和効果を有する半導体装置を提供することができる。
　「ゲート電極の埋設下端部」とは、前記ゲート電極の底の全部または一部をいう。
　前記ゲート電極は、主電流の流れを制御することができる電極であれば特に限定されず、半導体領域、拡散領域、電極等が含まれる。
　前記ゲート電極の材料は、ゲート電極として用いることができるものであれば、特に限定されず、導電性無機材料であってもよいし、導電性有機材料であってもよい。本発明においては、前記ゲート電極の材料が、金属、金属化合物、金属酸化物、金属窒化物であるのが好ましい。前記金属としては、好適には例えば、周期律表第４族～第１１族から選ばれる少なくとも１種の金属などが挙げられる。周期律表第４族の金属としては、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）などが挙げられる。周期律表第５族の金属としては、例えば、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）などが挙げられる。周期律表第６族の金属としては、例えば、クロム（Ｃｒ）、モリブデン（Ｍｏ）およびタングステン（Ｗ）等から選ばれる１種または２種以上の金属などが挙げられる。周期律表第７族の金属としては、例えば、マンガン（Ｍｎ）、テクネチウム（Ｔｃ）、レニウム（Ｒｅ）などが挙げられる。周期律表第８族の金属としては、例えば、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）などが挙げられる。周期律表第９族の金属としては、例えば、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）などが挙げられる。周期律表第１０族の金属としては、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）などが挙げられる。周期律表第１１族の金属としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）などが挙げられる。
　前記ゲート電極の形成手段としては、例えば公知の手段などが挙げられ、より具体的には例えば、ドライ法やウェット法などが挙げられる。ドライ法としては、例えば、スパッタ、真空蒸着、ＣＶＤ等の公知の手段が挙げられる。ウェット法としては、例えば、スクリーン印刷やダイコート等が挙げられる。
　前記チャネル層は、前記ゲート電極の側壁に直接または他の層を介して、チャネルの形成されるものであれば特に限定されない。本発明においては、前記チャネル層の一部または全部がｐ型酸化物半導体を含んでいるものであるのが好ましい。前記ｐ型酸化物半導体は、通常、金属酸化物を主成分として含んでおり、前記金属酸化物は、周期律表のｄブロック金属または周期律表第１３族金属を含むのが好ましく、周期律表第９族金属または第１３族金属を含むのがより好ましい。「主成分」とは、前記金属酸化物が、原子比で、ｐ型酸化物半導体の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよいことを意味する。本発明においては、前記ｐ型酸化物半導体のバンドギャップが、５．０ｅＶ以上であるのが好ましい。また、本発明においては、前記ｐ型酸化物半導体が、単結晶であってもよいし、多結晶等であってもよい。
　また、本発明においては、前記ｐ型酸化物半導体が、ガリウムを含有する金属酸化物の結晶又は混晶を含有するのも好ましい。この場合、前記ｐ型酸化物半導体は、通常、ｐ型ドーパントを含有する。前記ｐ型ドーパントとしては、特に限定されないが、例えば、Ｍｇ、Ｚｎ、Ｃａ、Ｈ、Ｌｉ、Ｎａ、Ｌ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、Ｐ等およびこれらの２種以上などの元素等が挙げられる。また、前記ドーパントの濃度は、通常、前記ディープｐ層よりもキャリア濃度が低いが、前記ディープｐ層よりもキャリア濃度が低ければ、約１×１０１６／ｃｍ３～１×１０２２／ｃｍ３であってもよい。なお、本発明においては、前記ドーパントの濃度を例えば約１×１０１８／ｃｍ３以下の低濃度にするのが好ましい。
　なお、「周期律表」は、国際純正応用化学連合（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｕｎｉｏｎ  ｏｆ  Ｐｕｒｅ  ａｎｄ  Ａｐｐｌｉｅｄ  Ｃｈｅｍｉｓｔｒｙ）（ＩＵＰＡＣ）にて定められた周期律表を意味する。「ｄブロック」は、３ｄ、４ｄ、５ｄ、および６ｄ軌道を満たす電子を有する元素をいう。　前記ｄブロック金属としては、例えば、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、テクネチウム（Ｔｃ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、カドミウム（Ｃｄ）、ルテチウム（Ｌｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、水銀（Ｈｇ）、ローレンシウム（Ｌｒ）、ラザホージウム（Ｒｆ）、ドブニウム（Ｄｂ）、シーボーギウム（Ｓｇ）、ボーリウム（Ｂｈ）、ハッシウム（Ｈｓ）、マイトネリウム（Ｍｔ）、ダームスタチウム（Ｄｓ）、レントゲニウム（Ｒｇ）、コペルニシウム（Ｃｎ）及びこれらの２種以上の金属などが挙げられる。
　前記ディープｐ層は、結晶性酸化物半導体からなり且つ前記チャネル層よりもキャリア濃度が高いｐ型半導体層であれば特に限定されない。本発明においては、前記結晶性酸化物半導体の降伏電界強度が５ＭＶ／ｃｍ以上であるのが、半導体特性より良好に発揮することができるので好ましい。前記結晶性酸化物半導体は、周期律表のｄブロック金属または周期律表第１３族金属を含む金属酸化物を主成分として含むのが好ましく、周期律表第９族金属または第１３族金属を含む金属酸化物を主成分として含むのがより好ましい。「主成分」とは、前記金属酸化物が、原子比で、結晶性酸化物半導体の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよいことを意味する。また、本発明においては、前記結晶性酸化物半導体がコランダム構造またはβガリア構造を有するのが好ましく、酸化ガリウムまたはその混晶を主成分として含むのも好ましい。なお、前記ディープｐ層は、通常、ｐ型ドーパントを含有する。前記ｐ型ドーパントとしては、特に限定されないが、例えば、Ｍｇ、Ｚｎ、Ｃａ、Ｈ、Ｌｉ、Ｎａ、Ｌ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、Ｐ等およびこれらの２種以上などの元素等が挙げられる。また、前記ドーパントの濃度は、通常、前記チャネル層よりもキャリア濃度が高いが、前記チャネル層よりもキャリア濃度が高ければ、約１×１０１６／ｃｍ３～１×１０２２／ｃｍ３であってもよい。また、前記ディープｐ層のキャリア濃度が、１×１０１７／ｃｍ３以上であるのが好ましく、１×１０１８／ｃｍ３以上であるのがより好ましい。
　前記半導体層は、半導体からなる半導体層であれば特に限定されないが、ｎ型半導体層（ｎ＋型半導体層やｎ－型半導体層を含む）であるのが好ましい。本発明においては、前記半導体層が結晶性酸化物半導体層であるのが好ましい。また、本発明においては、前記半導体層の降伏電界強度が５ＭＶ／ｃｍ以上であるのが、半導体特性より良好に発揮することができるので好ましい。また、本発明においては、前記半導体層がコランダム構造またはβガリア構造を有するのが好ましく、酸化ガリウムまたはその混晶を含むのも好ましい。前記半導体層の厚さは、本発明の目的を阻害しない限り、特に限定されない。本発明においては、前記半導体層の厚さが５０μｍ以下であるのが好ましく、３０μｍ以下であるのがより好ましく、１０μｍ以下であるのが最も好ましい。また、ディープｐ層の厚さを半導体層（例えばｎ－型半導体層）の厚さの半分以上に設定するのも好ましい。このような好ましい厚さとすることにより、結晶性酸化物半導体に対してより効果的に電界緩和せ、且つ半導体特性（小型化も含む）をより良好に奏することができる。
　前記結晶性酸化物半導体層は、通常、酸化物半導体を主成分として含む。前記酸化物半導体は、ガリウムを含むのが好ましく、酸化ガリウムおよびその混晶であるのがより好ましい。また、前記結晶性酸化物半導体層の結晶構造等は特に限定されない。前記結晶性酸化物半導体層の結晶構造としては、例えば、コランダム構造、βガリア構造、六方晶構造（例えばε型構造）等が挙げられる。本発明においては、前記結晶性酸化物半導体層がコランダム構造またはβガリア構造を有するのが好ましく、コランダム構造を有するのがより好ましい。前記酸化物半導体は、特に限定されないが、少なくとも周期律表第３周期～第６周期の１種または２種以上の金属を含むのが好ましく、ガリウム、インジウム、ロジウム、イリジウムおよびアルミニウムから選択される少なくとも一つを含むのがより好ましい。ｎ型の酸化物半導体については少なくともガリウムを含むのが好ましい。ｐ型の酸化物半導体については、イリジウム、ロジウムから選択される少なくとも一つを含むのが好ましく、イリジウムを含むのがより好ましい。ガリウムを含む前記酸化物半導体としては、例えば、α－Ｇａ２Ｏ３またはその混晶などが挙げられる。イリジウムを含む前記酸化物半導体としては、例えば、α－Ｉｒ２Ｏ３またはその混晶（例えば、酸化イリジウムと酸化ガリウムとの混晶）が挙げられる。このような好ましい酸化物半導体を主成分として含む結晶性酸化物半導体層は、結晶性や放熱性がより優れたものとなり、半導体特性もさらに優れたものになり得る。なお、前記「主成分」とは、結晶性半導体層中の組成比で、前記酸化物半導体を５０％以上含むものをいい、好ましくは７０％以上含むものであり、より好ましくは９０％以上含むものである。例えば、前記酸化物半導体がα－Ｇａ２Ｏ３である場合、前記結晶性酸化物半導体層の金属元素中のガリウムの原子比が０．５以上の割合でα－Ｇａ２Ｏ３が含まれていればそれでよい。本発明においては、前記結晶性酸化物半導体層の金属元素中のガリウムの原子比が０．７以上であることが好ましく、０．８以上であるのがより好ましい。なお、前記酸化物半導体は、単結晶であってもよいし、多結晶であってもよい。また、前記酸化物半導体は、通常、膜状であるが、本発明の目的を阻害しない限りは特に限定されず、板状であってもよいし、シート状であってもよく、層状であってもよく、複数の層を含む積層体であってもよい。
　前記酸化物半導体は、ドーパントが含まれていてもよい。前記ドーパントは、本発明の目的を阻害しない限り、特に限定されない。ｎ型ドーパントであってもよいし、ｐ型ドーパントであってもよい。前記ｎ型ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブなどが挙げられる。前記ｐ型トーパントとしては、例えば、マグネシウム、カルシウムなどが挙げられる。ドーパントの濃度は、適宜設定されるものであってよく、具体的には例えば、約１×１０１６／ｃｍ３～１×１０２２／ｃｍ３であってもよいし、また、ドーパントの濃度を例えば約１×１０１７／ｃｍ３以下の低濃度にしてもよい。また、さらに、本発明によれば、ドーパントを約１×１０２０／ｃｍ３以上の高濃度で含有させてもよい。
　本発明においては、前記半導体層（以下、「結晶性酸化物半導体層」ともいう）内の前記ディープｐ層の埋設下端部の深さ位置に放熱部の少なくとも一部が設けられているのが好ましい。
　「放熱部」は、前記結晶性酸化物半導体層内の熱を放出可能なものであれば特に限定されず、層状であってもよいし、一部分であってもよいし、一部分が一定の方向に連なっているものであってもよい。前記放熱部には、例えば、放熱部材からなる放熱部もしくは放熱層または冷却機能を有する冷却部等が含まれる。前記放熱部材は、熱伝導率が前記結晶性酸化物半導体層の熱伝導率よりも高いのが好ましく、前記放熱部材の熱伝導率が３０Ｗ／ｍ・Ｋ以上であるのがより好ましく、１００Ｗ／ｍ・Ｋ以上であるのが最も好ましい。また、本発明においては、前記放熱部材が導電性材料を含むのも好ましい。前記導電性材料は、特に限定されないが、前記結晶性酸化物半導体層よりも導電率の高いものが好ましく、このような好ましい導電性材料としては、例えばｐ型半導体などが挙げられる。前記ｐ型半導体は、特に限定されないが、本発明においては、ｐ型の結晶性酸化物半導体であるのが好ましく、キャリア濃度の濃度勾配を有するのがより好ましく、深さ方向に向かってキャリア濃度が高くなるのが最も好ましい。このような好ましい放熱部材を用いることによって、より優れた半導体特性を発揮することができる。
　また、本発明においては、前記放熱部が、前記ゲート電極の埋設下端部近傍および／または前記埋設下端部よりも深い位置に設けられているのが好ましい。また、前記放熱部は２以上であってもよく、前記放熱部が２以上ある場合には、前記放熱部が、前記ゲート電極に対して規則的にそれぞれ配置されているのが好ましい。また、本発明においては、前記放熱部が平面視で前記ゲート電極に並行するように配置されているのが好ましく、前記放熱部が、前記ディープｐ層に熱的に接続されているのも好ましい。また、前記放熱部が、前記結晶性酸化物半導体層内に埋設されていてもよく、このように構成することで、前記結晶性酸化物半導体層内の局所的な熱集中をピンポイントで解消することができる。
　前記ｐ型酸化物半導体、前記結晶性酸化物半導体および前記酸化物半導体（以下、まとめて「前記結晶性酸化物半導体」ともいう。）は例えばミストＣＶＤ法またはミスト・エピタキシー法によりエピタキシャル結晶成長させることにより得ることができる。
＜結晶基板＞
　前記結晶基板は、本発明の目的を阻害しない限り特に限定されず、公知の基板であってよい。絶縁体基板であってもよいし、導電性基板であってもよいし、半導体基板であってもよい。単結晶基板であってもよいし、多結晶基板であってもよい。前記結晶基板としては、例えば、コランダム構造を有する結晶物を主成分として含む基板が挙げられる。なお、前記「主成分」とは、基板中の組成比で、前記結晶物を５０％以上含むものをいい、好ましくは７０％以上含むものであり、より好ましくは９０％以上含むものである。前記コランダム構造を有する結晶基板としては、例えば、サファイア基板、α型酸化ガリウム基板などが挙げられる。
　本発明においては、前記結晶基板が、サファイア基板であるのが好ましい。前記サファイア基板としては、例えば、ｃ面サファイア基板、ｍ面サファイア基板、ａ面サファイア基板、ｒ面サファイア基板などが挙げられる。また、前記サファイア基板はオフ角を有していてもよい。前記オフ角は、特に限定されず、例えば、０．０１°以上であるが、好ましくは０．２°以上であり、より好ましくは０．２°～１２°である。前記サファイア基板は、結晶成長面がａ面、ｍ面またはｒ面であるのが好ましく、０．２°以上のオフ角を有するｃ面サファイア基板であるのも好ましい。
　なお、前記結晶基板の厚さは、特に限定されないが、通常、１０μｍ～２０ｍｍであり、より好ましくは１０～１０００μｍである。
　また、前記結晶基板は、第１の結晶軸と第２の結晶軸とを少なくとも含む形状であるか、または第１の結晶軸および第２の結晶軸に対応する溝が形成されていてもよい。
　前記結晶基板の好適な形状としては、例えば、円形、三角形、四角形（例えば長方形若しくは台形等）、五角形若しくは六角形等の多角形状、扇型等が挙げられる。
　なお、本発明においては、前記結晶基板上にバッファ層や応力緩和層等の他の層を設けもよい。バッファ層としては、前記結晶基板または前記結晶性酸化物半導体の結晶構造と同一の結晶構造を有する金属酸化物からなる層などが挙げられる。また、応力緩和層としては、ＥＬＯマスク層などが挙げられる。
　前記エピタキシャル結晶成長の方法は、本発明の目的を阻害しない限り、特に限定されず、公知の方法であってよい。前記エピタキシャル結晶成長方法としては、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＯＶＰＥ法、ミストＣＶＤ法、ミスト・エピタキシー法、ＭＢＥ法、ＨＶＰＥ法、パルス成長法またはＡＬＤ法などが挙げられる。本発明においては、前記エピタキシャル結晶成長が、ミストＣＶＤ法またはミスト・エピタキシー法を用いて行われるのが好ましい。
　前記のミストＣＶＤ法またはミスト・エピタキシー法では、金属を含む原料溶液を霧化し（霧化工程）、液滴を浮遊させ、得られた霧化液滴をキャリアガスでもって前記結晶基板近傍まで搬送し（搬送工程）、ついで、前記霧化液滴を熱反応させること（成膜工程）により行う。
（原料溶液）
　原料溶液は、成膜原料として金属を含んでおり、霧化可能であれば特に限定されず、無機材料を含んでいてもよいし、有機材料を含んでいてもよい。前記金属は、金属単体であっても、金属化合物であってもよく、本発明の目的を阻害しない限り特に限定されないが、ガリウム（Ｇａ）、イリジウム（Ｉｒ）、インジウム（Ｉｎ）、ロジウム（Ｒｈ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、銅（Ｃｕ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、亜鉛（Ｚｎ）、鉛（Ｐｂ）、レニウム（Ｒｅ）、チタン（Ｔｉ）、スズ（Ｓｎ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）およびジルコニウム（Ｚｒ）から選ばれる１種または２種以上の金属などが挙げられるが、本発明においては、前記金属が、少なくとも周期律表第３周期～第６周期の１種または２種以上の金属を含むのが好ましく、ガリウム、インジウム、ロジウム、イリジウムおよびアルミニウムから選択される少なくとも一つを含むのがより好ましく、少なくともガリウムを含むのが最も好ましい。また、本発明においては、前記金属が、ガリウムと、インジウムおよび／またはアルミニウムとを含むのも好ましい。このような好ましい金属を用いることにより、半導体装置等により好適に用いることができる前記結晶性酸化物半導体を成膜することができる。
　本発明においては、前記原料溶液として、前記金属を錯体または塩の形態で有機溶媒または水に溶解または分散させたものを好適に用いることができる。錯体の形態としては、例えば、アセチルアセトナート錯体、カルボニル錯体、アンミン錯体、ヒドリド錯体などが挙げられる。塩の形態としては、例えば、有機金属塩（例えば金属酢酸塩、金属シュウ酸塩、金属クエン酸塩等）、硫化金属塩、硝化金属塩、リン酸化金属塩、ハロゲン化金属塩（例えば塩化金属塩、臭化金属塩、ヨウ化金属塩等）などが挙げられる。
　前記原料溶液の溶媒は、本発明の目的を阻害しない限り特に限定されず、水等の無機溶媒であってもよいし、アルコール等の有機溶媒であってもよいし、無機溶媒と有機溶媒との混合溶媒であってもよい。本発明においては、前記溶媒が水を含むのが好ましい。
　また、前記原料溶液には、ハロゲン化水素酸や酸化剤等の添加剤を混合してもよい。前記ハロゲン化水素酸としては、例えば、臭化水素酸、塩酸、ヨウ化水素酸などが挙げられる。前記酸化剤としては、例えば、過酸化水素（Ｈ２Ｏ２）、過酸化ナトリウム（Ｎａ２Ｏ２）、過酸化バリウム（ＢａＯ２）、過酸化ベンゾイル（Ｃ６Ｈ５ＣＯ）２Ｏ２等の過酸化物、次亜塩素酸（ＨＣｌＯ）、過塩素酸、硝酸、オゾン水、過酢酸やニトロベンゼン等の有機過酸化物などが挙げられる。
　前記原料溶液には、ドーパントが含まれていてもよい。前記ドーパントは、本発明の目的を阻害しない限り、特に限定されない。前記ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムもしくはニオブ等のｎ型ドーパント、またはマグネシウムもしくはカルシウム等のｐ型ドーパントなどが挙げられる。ドーパントの濃度は、通常、約１×１０１６／ｃｍ３～１×１０２２／ｃｍ３であってもよいし、また、ドーパントの濃度を例えば約１×１０１７／ｃｍ３以下の低濃度にしてもよい。また、さらに、本発明によれば、ドーパントを約１×１０２０／ｃｍ３以上の高濃度で含有させてもよい。
（霧化工程）
　前記霧化工程は、金属を含む原料溶液を調整し、前記原料溶液を霧化し、液滴を浮遊させ、霧化液滴を発生させる。前記金属の配合割合は、特に限定されないが、原料溶液全体に対して、０．０００１ｍｏｌ／Ｌ～２０ｍｏｌ／Ｌが好ましい。霧化方法は、前記原料溶液を霧化できさえすれば特に限定されず、公知の霧化方法であってよいが、本発明においては、超音波振動を用いる霧化方法であるのが好ましい。本発明で用いられるミストは、空中に浮遊するものであり、例えば、スプレーのように吹き付けるのではなく、初速度がゼロで、空間に浮かびガスとして搬送することが可能なミストであるのがより好ましい。ミストの液滴サイズは、特に限定されず、数ｍｍ程度の液滴であってもよいが、好ましくは５０μｍ以下であり、より好ましくは１～１０μｍである。
（搬送工程）
　前記搬送工程では、前記キャリアガスによって前記霧化液滴を前記基体へ搬送する。キャリアガスの種類としては、本発明の目的を阻害しない限り特に限定されず、例えば、酸素、オゾン、不活性ガス（例えば窒素やアルゴン等）、または還元ガス（水素ガスやフォーミングガス等）などが好適な例として挙げられる。また、キャリアガスの種類は１種類であってよいが、２種類以上であってもよく、キャリアガス濃度を変化させた希釈ガス（例えば１０倍希釈ガス等）などを、第２のキャリアガスとしてさらに用いてもよい。また、キャリアガスの供給箇所も１箇所だけでなく、２箇所以上あってもよい。キャリアガスの流量は、特に限定されないが、１ＬＰＭ以下が好ましく、０．１～１ＬＰＭがより好ましい。
（成膜工程）
　成膜工程では、前記霧化液滴を反応させて、前記結晶基板上に成膜する。前記反応は、前記霧化液滴から膜が形成される反応であれば特に限定されないが、本発明においては、熱反応が好ましい。前記熱反応は、熱でもって前記霧化液滴が反応すればそれでよく、反応条件等も本発明の目的を阻害しない限り特に限定されない。本工程においては、前記熱反応を、通常、原料溶液の溶媒の蒸発温度以上の温度で行うが、高すぎない温度以下が好ましく、６５０℃以下がより好ましい。また、熱反応は、本発明の目的を阻害しない限り、真空下、非酸素雰囲気下、還元ガス雰囲気下および酸素雰囲気下のいずれの雰囲気下で行われてもよく、また、大気圧下、加圧下および減圧下のいずれの条件下で行われてもよいが、本発明においては、大気圧下で行われるのが蒸発温度の計算がより簡単になり、設備等も簡素化できる等の点で好ましい。また、膜厚は成膜時間を調整することにより、設定することができる。
　また、本発明の半導体装置は、通常、ソース電極（エミッタ電極）およびドレイン電極（コレクタ電極）を備える。前記ソース電極（エミッタ電極）およびドレイン電極（コレクタ電極）は、公知の電極材料が用いられてもよく、本発明の目的を阻害しない限り特に限定されないが、例えば、周期律表第４族または第１１族の金属を含むものなどが好適な例として挙げられる。ソース電極（エミッタ電極）およびドレイン電極（コレクタ電極）に用いられる好適な周期律表第４族または第１１族の金属は、前記ゲート電極に含まれる金属と同様であってよい。また、ソース電極（エミッタ電極）およびドレイン電極（コレクタ電極）は単層の金属層であってもよいし、２以上の金属層を含んでいてもよい。ソース電極（エミッタ電極）およびドレイン電極（コレクタ電極）の形成手段としては、特に限定されず、例えば、真空蒸着法、スパッタリング法などの公知の手段などが挙げられる。また、ソース電極およびドレイン電極を構成する金属は、合金であってもよい。
　本発明において好適な半導体装置を図１に示す。図１の半導体装置は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、ｎ＋型半導体層１、ｎ－型半導体層２、ｐ＋型半導体層（ディープｐ層）６、ｐ－型半導体層（チャネル層）７、ｎ＋型半導体層１１、ゲート絶縁膜１３、ゲート電極３、ｐ＋型半導体層１６、ソース電極２４、層間絶縁膜２５、ドレイン電極２６を備えている。なお、ｐ＋型半導体層（ディープｐ層）６は、少なくともその一部が、ゲート電極３の埋設下端部３ａよりも深い位置にまで前記ｎ－型半導体層２に埋設されている。図１の半導体装置のオン状態では、前記ソース電極２４と前記ドレイン電極２６との間に電圧を印加し、前記ゲート電極３に前記ソース電極２４に対して正の電圧を与えると、前記ｐ－型半導体層７とゲート絶縁膜１３との界面にチャネルが形成され、ターンオンする。オフ状態は、前記ゲート電極３の電圧を０Ｖにすることにより、チャネルができなくなり、ターンオフする。また、図１の半導体装置は、ｐ＋型半導体層６が、ゲート電極３よりも深くｎ－型半導体層２に埋め込まれている。このような構成とすることにより、ゲート電極下部近傍の電界を緩和することができ、ゲート絶縁膜やｎ－型半導体層内の電界分布をより良好なものとすることができる。また、本発明においては、前記ｎ－型半導体層２のキャリア密度は、６００Ｖ耐圧の場合、１．４×１０１７／ｃｍ３以下であるのが好ましく、１２００Ｖ耐圧の場合、６．９×１０１６／ｃｍ３以下であるのが好ましい。また、ディープｐ層６の深さ（図１中におけるＤ）は、１．０μｍ以上であるのが好ましく、１．５μｍ以上であるのが、より電界を緩和できるので、好ましい。また、ディープｐ層６の深さＤとドリフト層濃度との関係は、６００Ｖ耐圧の場合、ｙ≧２．６７×１０－１７ｘ－０．８３（ｙはディープｐ層６の深さ、ｘはドリフト層（ｎ－型半導体層２）濃度をそれぞれ示す）であるのが好ましく、１２００Ｖ耐圧の場合、ｙ≧１．８９×１０－１７ｘ＋０．３９（ｙはディープｐ層６の深さ、ｘはドリフト層（ｎ－型半導体層２）濃度をそれぞれ示す）であるのが好ましい。なお、ディープｐ層６とゲートトレンチとの間隔（図１のＷ）は、０．５μｍ以下であるのが好ましい。
　図１の半導体装置の電界分布をシミュレーションした結果、電界分布が良好であることがわかった。また、図１の半導体装置の熱分布についてもシミュレーションしたが、図２に示すとおり、ゲート電極下で熱的な集中が見られたので、本発明においては、このような熱的な集中を緩和する目的で放熱部を設けるのが好ましい。
　図１の半導体装置の各層の形成手段は、本発明の目的を阻害しない限り特に限定されず、公知の手段であってよい。例えば、真空蒸着法やＣＶＤ法、スパッタ法、各種コーティング技術等により成膜した後、フォトリソグラフィー法によりパターニングする手段、または印刷技術などを用いて直接パターニングを行う手段などが挙げられるが、本発明においては、ミストＣＶＤ法が好ましい。
　以下、前記ミストＣＶＤ法の成膜装置について説明する。
　図７の成膜装置６０１は、キャリアガスを供給するキャリアガス装置６２２ａと、キャリアガス装置６２２ａから送り出されるキャリアガスの流量を調節するための流量調節弁６２３ａと、キャリアガス（希釈）を供給するキャリアガス（希釈）装置６２２ｂと、キャリアガス（希釈）装置６２２ｂから送り出されるキャリアガス（希釈）の流量を調節するための流量調節弁６２３ｂと、原料溶液６２４ａが収容されるミスト発生源６２４と、水６２５ａが入れられる容器６２５と、容器６２５の底面に取り付けられた超音波振動子６２６と、成膜室６３０と、ミスト発生源６２４から成膜室６３０までをつなぐ石英製の供給管６２７と、成膜室６３０内に設置されたホットプレート（ヒーター）６２８とを備えている。ホットプレート６２８上には、基板６０３が設置されている。
　そして、図７に記載のとおり、原料溶液６２４ａをミスト発生源６２４内に収容する。次に、基板６０３を用いて、ホットプレート６２８上に設置し、ホットプレート６２８を作動させて成膜室６３０内の温度を昇温させる。次に、流量調節弁６２３（６２３ａ、６２３ｂ）を開いてキャリアガス源である（キャリアガス装置６２２ａおよびキャリアガス（希釈）装置６２２ｂ）からキャリアガスを成膜室６３０内に供給し、成膜室６３０の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量と、キャリアガス（希釈）の流量とをそれぞれ調節する。次に、超音波振動子６２６を振動させ、その振動を、水６２５ａを通じて原料溶液６２４ａに伝播させることによって、原料溶液６２４ａを微粒子化させて霧化液滴６２４ｂを生成する。この霧化液滴６２４ｂが、キャリアガスによって成膜室６３０内に導入され、基板６０３まで搬送され、そして、大気圧下、成膜室６３０内で霧化液滴６２４ｂが熱反応して、基板６０３上に膜が形成する。
　また、図８に示すミストＣＶＤ装置（成膜装置）６０２を用いるのも好ましい。図８のミストＣＶＤ装置６０２は、基板６０３を載置するサセプタ６２１と、キャリアガスを供給するキャリアガス供給装置６２２ａと、キャリアガス供給装置６２２ａから送り出されるキャリアガスの流量を調節するための流量調節弁６２３ａと、キャリアガス（希釈）を供給するキャリアガス（希釈）供給装置６２２ｂと、キャリアガス（希釈）供給装置６２２ｂから送り出されるキャリアガスの流量を調節するための流量調節弁６２３ｂと、原料溶液６２４ａが収容されるミスト発生源６２４と、水６２５ａが入れられる容器６２５と、容器６２５の底面に取り付けられた超音波振動子６２６と、内径４０ｍｍの石英管からなる供給管６２７と、供給管６２７の周辺部に設置されたヒーター６２８と、熱反応後のミスト、液滴および排気ガスを排出する排気口６２９とを備えている。サセプタ６２１は、石英からなり、基板６０３を載置する面が水平面から傾斜している。成膜室となる供給管６２７とサセプタ６２１をどちらも石英で作製することにより、基板６０３上に形成される膜内に装置由来の不純物が混入することを抑制している。このミストＣＶＤ装置６０２は、前記の成膜装置６０１と同様に扱うことができる。
　前記の好適な成膜装置を用いれば、前記結晶基板の結晶成長面上に、より容易に前記結晶性酸化物半導体を形成することができる。なお、前記結晶性酸化物半導体は、通常、エピタキシャル結晶成長により形成される。また、前記半導体装置は、前記結晶性酸化物半導体から公知の手段を用いて作製することができる。
　なお、本発明の半導体装置として、好適な別の態様を図３に示す。図３の半導体装置は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、ｎ＋型半導体層１、ｎ－型半導体層２、ｐ＋型半導体層（ディープｐ層）６、ゲート絶縁膜１３、ゲート電極３、ソース電極２４、層間絶縁膜２５、ドレイン電極２６を備えている。また、図３の半導体装置はｐ－型半導体層（チャネル層）７、ｎ＋型半導体層１１、ｐ＋型半導体層１６も備えている。なお、ｐ＋型半導体層（ディープｐ層）６は、少なくともその一部が、ゲート電極３の埋設下端部３ａよりも深い位置にまで前記半導体層に埋設されており、図３の半導体装置は、図１の半導体装置とは、ｐ＋型半導体層６が、ゲート電極３と直交するように設けられている点で異なる。このような半導体装置も好適であり、優れた電界緩和効果を発揮し得る。
　また、本発明の半導体装置は、結晶性酸化物半導体に対してより効果的に電界緩和させ、かつ半導体特性（小型化も含む）をより良好に奏するように、前記半導体層の厚さが５０μｍ以下であるのが好ましく、３０μｍ以下であるのがより好ましく、１０μｍ以下であるのが最も好ましい。ディープｐ層の厚さを半導体層（例えばｎ－型半導体層）の厚さの半分以上に設定するのが好ましい。
　本発明においては、前記半導体装置が、ｎ型半導体層に少なくとも一部が埋設されているゲート絶縁膜およびゲート電極と、前記ゲート電極の埋設下端部と同じ深さかまたは前記埋設下端部よりも深い位置にまで少なくとも一部が前記半導体層に埋設されている第１のディープｐ層および第２のディープｐ層と、チャネル層とを含む半導体装置であって、第１のディープｐ層と第２のディープｐ層との間の上方に前記ゲート絶縁膜およびゲート電極が設けられており、前記ディープｐ層がいずれも結晶性酸化物半導体からなり、前記ディープｐ層のキャリア濃度が前記チャネル層のキャリア濃度よりも高い半導体装置であるのが好ましい。このような好ましい半導体装置によれば、より優れた電界緩和効果を奏することができ、より結晶性酸化物半導体の半導体特性を十分に奏することができる。
　なお、本発明においては、前記半導体装置が、さらに放熱部を備えるのが好ましい。前記放熱部は、放熱することができるものであれば特に限定されず、層状であってもよいし、一部分であってもよいし、一部分が線状に連なっているものであってもよい。前記放熱部には、例えば、放熱部材からなる放熱部もしくは放熱層または冷却機能を有する冷却部等が含まれる。前記放熱部材は、前記結晶性半導体層よりも熱伝導性が高いものであれば特に限定されず、本発明においては、前記放熱部材が導電性部材であるのが好ましい。また、前記導電性部材は、ｐ型の結晶性酸化物半導体であるのが好ましい。本発明においては、前記ゲート電極近傍または前記ゲート電極よりも深い位置に前記放熱部を有するのがより好ましい。
　図１０は、放熱構造を有する半導体装置の模式図を示す。図１０の半導体装置は、放熱部１２１を有している点で図１とは異なる。半導体装置２００は、結晶性酸化物半導体層１０１を含む積層体１５０と、積層体１５０に少なくとも一部が埋設されているゲート電極１１３と、前記ゲート電極１１３の埋設端部１１３ｂよりも深く位置する少なくとも一部を有する放熱部１２１とを有している。放熱部１２１は、ゲート電極１１３の埋設端部１１３ｂの下方に位置している。放熱部１２１は、第２の結晶性酸化物半導体層１０２（ｎ－型半導体層）の内部に埋設されている。放熱部１２１は、平面視で、外側位置にあるディープｐ層１０６よりも、ゲート電極に近い位置にある。すなわち、放熱部１２１は、平面視でゲート電極と少なくとも部分的に重なっている。
　さらに、半導体装置２００は、第３の結晶性酸化物半導体層１０３（ｐ型半導体層）の上に配置されて、第２の結晶性酸化物半導体層１０２（ｎ－型半導体層）のキャリア密度よりも高いキャリア密度を有する第１の半導体領域１０４（ソース領域）と、第３の結晶性酸化物半導体層１０３（ｐ型半導体層）の上に配置されて、第３の結晶性酸化物半導体層１０３（ｐ型半導体層）のキャリア密度よりも高いキャリア密度を有する第２の半導体領域１０５（コンタクト領域）とを有していてもよい。ゲート電極１１３は、第１の半導体領域１０４（ソース領域）の第１面１０４ａから反対側の第２面１０４ｂを貫通し、さらに第３の結晶性酸化物半導体層１０３（ｐ型半導体層）の第１面１０３ａから反対側の第２面１０３ｂを貫通する第１方向（深さ方向）および第１方向に対して角度を有する第２方向に延在している。第２方向は、半導体装置の設計により、斜め方向であってもよいし、第１方向に対して垂直であってもよい。前記ゲート電極の第１方向（深さ方向）と、ディープｐ層１０６の埋設下端部１０６ｂの仮想延長線とが交差する位置に放熱部１２１の中心を配置した場合、より効率的に結晶性酸化物半導体層の内部の熱を拡散することができる。また、別の実施例として、放熱部１２１がディープｐ層１０６との接触面を有していてもよい。放熱部１２１がディープｐ層１０６に熱的に接続されている場合には、結晶性酸化物半導体層の内部に閉じ込められた熱を、より効率的に半導体装置の外に放出することができる。図１０では、ゲート電極は、第１方向および第１方向に対して垂直な方向（図１０では半導体装置の長手方向）に延在して図示されている。ゲート電極１１３の埋設端部１１３ｂは、埋設端面として、第２方向に延在しており、ゲート電極１１３の埋設端面の下方に位置する放熱部１２１も、ゲート電極１１３の埋設端面に沿って第２方向に延在して配置されてもよい。また、図１１の断面図で示すように、放熱部１２１は一体で設けてもよいし、図１５で示すように２つ以上の複数の放熱部１２１を隣設または互いに離間して配置してもよい。なお、図１１は、図１０の半導体装置をＩＶ－ＩＶ線を含み且つ半導体装置２００の長手方向に平行な面で切断した断面を模式的に示す図である。また、図１５は、図１４の半導体装置をＶＩＩＩ－ＶＩＩＩ線を含み且つ半導体装置４００の長手方向に平行な面で切断した断面を模式的に示す図である。なお、半導体装置２００、４００が金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の場合、結晶性酸化物半導体層１がｎ型半導体層となる。半導体装置が絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の場合、結晶性酸化物半導体層１がｐ＋型半導体層となる。
　放熱部１２１の材料は、公知の材料であってもよいが、放熱部１２１の熱伝導性が、放熱部が埋設されている結晶性酸化物半導体層の熱伝導性よりも高い必要がある。例えば、第１の結晶性酸化物半導体層１０２の主成分が酸化ガリウムである場合、放熱部２１は酸化ガリウムよりも熱伝導性の高い材料を含む。例えば、放熱部１２１が熱伝導性の高い金属（例えばアルミニウムや銅など）、金属化合物、および／または金属酸化物を含んでいてもよいし、シリサイド、ポリシリコン、黒鉛等の熱伝導性の高い材料を含んでいてもよい。放熱部２１は導電性を有していてもよい。
　放熱部２１が、第２導電型（ｐ型）の不純物を含んでいてもよい。第２導電型の不純物の濃度が、ゲート電極により近い放熱部１２１の第１面１２１ａ付近の位置と、第１面１２１ａの反対側の第２面２１ｂ付近の位置とで異なっていてもよい。放熱部１２１が、第１方向（深さ方向）に向かって濃度が高くなるようにしてもよい。放熱部１２１の第２面１２１ｂが、外側位置のディープｐ層１０６の第２面１０６ｂより深い位置にあることが好ましい。
　図１２は、放熱構造を有する半導体装置の別の模式図を示す。図１２の半導体装置は、放熱部１２１が第１濃度領域１２３および第２濃度領域１２２を有する点で図１０の半導体装置とは異なる。半導体装置３００は、ゲート電極の埋設端部１１３ｂの下方に配置された放熱部１２１が、第１濃度領域１２３（ｐ－）と、第１濃度領域１２３よりも第２導電型不純物の濃度が高い第２濃度領域１２２（ｐ）とを有していてもよい。図１３は、図１２の半導体装置をＶＩ－ＶＩ線を含み且つ半導体装置３００の長手方向に平行な面で切断した断面を模式的に示す図である。図１３の断面図で示すように、放熱部１２１は一体で設けてもよいし、図１５の断面図で示すように、２つ以上の複数の放熱部１２１を、ゲート電極１１３の埋設端部１１３ｂに沿って（第２方向に）、隣接または離間して配置してもよいが、図２のシミュレーション評価結果が示すように、ゲート電極１３の埋設端部１１３ｂよりも深い位置であって、結晶性酸化物半導体層を含む積層体１５０の内部に放熱部１２１を配置することで、酸化物半導体層の内部の熱を効率的に拡散することができる。
　図１４は、放熱構造を有する半導体装置の別の模式図を示す。半導体装置４００は、ゲート電極の埋設端部１１３ｂを含む少なくとも二面と、絶縁膜１１２を介して熱的に接続される放熱部１２１を有している。放熱部１２１は上面に第２方向に延在する凹部を有し、放熱部１２１の凹部がトレンチ１１１の一部を構成していてもよく、ゲート電極の埋設端部１１３ｂを含む下部が絶縁膜１１２を介して放熱部１２１に接続されている。放熱部１２１は、上面と底面とで幅が異なっていてもよく、上面から底面に向かって幅が狭くなっていてもよい。また、第２の結晶性酸化物半導体層１０２は、２つ以上の第２導電型の前記ディープＰ層１０６の間に配置される電流拡散領域を有していてもよい。図１５は、図１４の半導体装置をＶＩＩＩ－ＶＩＩＩ線を含み且つ半導体装置４００の長手方向に平行な面で切断した断面を模式的に示す図である。
　なお、図１４では、ゲート電極１１３の上端部１３ａがトレンチ１１１内に埋設されていないが、本発明においては、ゲート電極１１３がトレンチ１１１内に埋設されているのが好ましく、より具体的には例えば、ゲート電極１１３の上端部１１３ａがトレンチ１１１内に埋設されているのがより好ましい。
　図１６は、放熱構造を有する半導体装置の別の模式図を示す。半導体装置５００は、ゲート電極の埋設端部１１３ｂを含む少なくとも二面と、絶縁膜１１２を介して熱的に接続される放熱部１２１を有している。放熱部１２１は上面に第２方向に延在する凹部を有し、放熱部２１の凹部がトレンチ１１の一部を構成していてもよく、ゲート電極の埋設端部１１３ｂを含む下部が絶縁膜１１２を介して放熱部１２１に接続されている。放熱部１２１が、第２導電型（ｐ型）の不純物を含んでいてもよく、第２導電型の不純物の濃度が、凹部のある放熱部の１２１の上面と、放熱部１２１の底面とで異なっていてもよい。放熱部１２１が、第１方向（深さ方向）に向かって濃度が高くなるようにしてもよい。図１７は図１６の半導体装置をＸ－Ｘ線を含み且つ半導体装置５００の長手方向に平行な面で切断した断面を模式的に示す図である。図１７の断面図で示すように、放熱部１２１は一体で設けてもよいし、図１５で示すように２つ以上の複数の放熱部１２１を隣設または互いに離間して配置してもよい。放熱部２１の第１濃度領域１２３は、第２濃度領域１２２よりも、トレンチ側面に近い位置にある。第２電極に電圧を印加したときに、第１濃度領域が、トレンチの該側面に近い位置で反転層を形成する。
　また、結晶性酸化物半導体層にα－Ｇａ２Ｏ３を用いて、放熱部にｐ型の酸化物半導体（α－Ｉｒ２Ｏ３またはＭｇをドーピングしたα－Ｇａ２Ｏ３）を用いた場合の図１０、図１２、図１４および図１６で示される半導体装置のそれぞれのゲート電極周りの熱分布について検討したところ、図２で示されるような高熱部は発生しなかった。このことからも、本発明によれば、少なくとも一部が埋設されているゲート電極に由来する電界集中による局所的な高熱化を防止または抑制することができ、半導体特性に優れたものであることがわかる。
 
　前記半導体装置、特にパワーデバイスに有用であり、とりわけノーマリーオフ型の半導体装置として好適に用いられる。本発明においては、前記結晶性酸化物半導体を、所望により公知の手段を用いて前記結晶基板と剥離等して、半導体装置に用いることができ、好適には縦型デバイスとして用いることができる。なお、前記半導体装置は、電極が半導体層の片面側に形成された横型の素子（横型デバイス）と、半導体層の表裏両面側にそれぞれ電極を有する縦型の素子（縦型デバイス）のいずれにも好適に用いられるが、本発明においては、中でも、縦型デバイスに用いることが好ましい。前記半導体装置の好適な例としては、例えば、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などが挙げられる。本発明においては、中でも絶縁ゲート型半導体装置（例えば、ＭＯＳＦＥＴまたはＩＧＢＴなど）またはショットキーゲートを有する半導体装置（例えば、ＭＥＳＦＥＴなど）が好ましく、ＭＯＳＦＥＴまたはＩＧＢＴがより好ましい。
　本発明の半導体装置は、上記した事項に加え、さらに公知の方法を用いて、パワーモジュール、インバータまたはコンバータとして好適に用いられ、さらには、例えば電源装置を用いた半導体システム等に好適に用いられる。前記電源装置は、公知の方法を用いて、配線パターン等に接続するなどすることにより、前記半導体装置からまたは前記半導体装置として作製することができる。図４は、複数の前記電源装置１７１、１７２と制御回路１７３を用いて電源システム１７０を構成している。前記電源システムは、図５に示すように、電子回路１８１と電源システム１８２とを組み合わせてシステム装置１８０に用いることができる。なお、電源装置の電源回路図の一例を図６に示す。図６は、パワー回路と制御回路からなる電源装置の電源回路を示しており、インバータ１９２（ＭＯＳＦＥＴＡ～Ｄで構成）によりＤＣ電圧を高周波でスイッチングしＡＣへ変換後、トランス１９３で絶縁及び変圧を実施し、整流ＭＯＳＦＥＴ１９４（Ａ～Ｂ’）で整流後、ＤＣＬ１９５（平滑用コイルＬ１，Ｌ２）とコンデンサにて平滑し、直流電圧を出力する。この時に電圧比較器１９７で出力電圧を基準電圧と比較し、所望の出力電圧となるようＰＷＭ制御回路１９６でインバータ１９２及び整流ＭＯＳＦＥＴ１９４を制御する。
　本発明においては前記半導体装置が、パワーカードであるのが好ましく、冷却器および絶縁部材を含んでおり、前記半導体層の両側に前記冷却器がそれぞれ少なくとも前記絶縁部材を介して設けられているのがより好ましく、前記半導体層の両側にそれぞれ放熱層が設けられており、放熱層の外側に少なくとも前記絶縁部材を介して前記冷却器がそれぞれ設けられているのが最も好ましい。図９は、本発明の好適な実施態様の一つであるパワーカードを示す。図９のパワーカードは、両面冷却型パワーカード２０１となっており、冷媒チューブ２０２、スペーサ２０３、絶縁板（絶縁スペーサ）２０８、封止樹脂部２０９、半導体チップ３０１ａ、金属伝熱板（突出端子部）３０２ｂ、ヒートシンク及び電極３０３、金属伝熱板（突出端子部）３０３ｂ、はんだ層３０４、制御電極端子３０５、ボンディングワイヤ３０８を備える。冷媒チューブ２０２の厚さ方向断面は、互いに所定間隔を隔てて流路方向に延在する多数の隔壁２２１で区画された流路２２２を多数有している。このような好適なパワーカードによればより高い放熱性を実現することができ、より高い信頼性を満たすことができる。
　半導体チップ３０１ａは、金属伝熱板（突出端子部）３０２ｂの内側の主面上にはんだ層３０４で接合され、半導体チップ３０１ａの残余の主面には、金属伝熱板（突出端子部）３０３ｂがはんだ層３０４で接合され、これによりＩＧＢＴのコレクタ電極面及びエミッタ電極面にフライホイルダイオードのアノード電極面及びカソード電極面がいわゆる逆並列に接続されている。金属伝熱板（突出端子部）３０２ｂおよび３０３ｂの材料としては、例えば、ＭｏまたはＷ等が挙げられる。金属伝熱板（突出端子部）３０２ｂおよび３０３ｂは、半導体チップ３０１ａの厚さの差を吸収する厚さの差をもち、これにより金属伝熱板３０２ｂおよび３０３ｂの外表面は平面となっている。
　樹脂封止部２０９は例えばエポキシ樹脂からなり、これら金属伝熱板３０２ｂおよび３０３ｂの側面を覆ってモールドされており、半導体チップ３０１ａは樹脂封止部２０９でモールドされている。但し、金属伝熱板３０２ｂおよび３０３ｂの外主面すなわち接触受熱面は完全に露出している。金属伝熱板（突出端子部）３０２ｂおよび３０３ｂは樹脂封止部２０９から図９中、右方に突出し、いわゆるリードフレーム端子である制御電極端子３０５は、例えばＩＧＢＴが形成された半導体チップ３０１ａのゲート（制御）電極面と制御電極端子３０５とを接続している。
　絶縁スペーサである絶縁板２０８は、例えば、窒化アルミニウムフィルムで構成されているが、他の絶縁フィルムであってもよい。絶縁板２０８は金属伝熱板３０２ｂおよび３０３ｂを完全に覆って密着しているが、絶縁板２０８と金属伝熱板３０２ｂおよび３０３ｂとは、単に接触するだけでもよいし、シリコングリスなどの良熱伝熱材を塗布してもよいし、それらを種々の方法で接合させてもよい。また、セラミック溶射などで絶縁層を形成してもよく、絶縁板２０８を金属伝熱板上に接合してもよく、冷媒チューブ上に接合または形成してもよい。
　冷媒チューブ２０２は、アルミニウム合金を引き抜き成形法あるいは押し出し成形法で成形された板材を必要な長さに切断して作製されている。冷媒チューブ２０２の厚さ方向断面は、互いに所定間隔を隔てて流路方向に延在する多数の隔壁２２１で区画された流路２２２を多数有している。スペーサ２０３は、例えば、はんだ合金などの軟質の金属板であってよいが、金属伝熱板３０２ｂおよび３０３ｂの接触面に塗布等によって形成したフィルム（膜）としてもよい。この軟質のスペーサ２０３の表面は、容易に変形して、絶縁板２０８の微小凹凸や反り、冷媒チューブ２０２の微小凹凸や反りになじんで熱抵抗を低減する。なお、スペーサ２０３の表面等に公知の良熱伝導性グリスなどを塗布してもよく、スペーサ２０３を省略してもよい。
　本発明の半導体装置は、例えば化合物半導体電子デバイスや、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができるが、特に、酸化物半導体層を含むパワーデバイスに有用である。
　　１　　　ｎ＋型半導体層
　　２　　　ｎ－型半導体層
　　３　　　ゲート電極
　　３ａ　　埋設下端部
　　６　　　ｐ＋型半導体層（ディープｐ層）
　　７　　　ｐ－型半導体層（チャネル層）
　１１　　　ｎ＋型半導体層
　１３　　　ゲート絶縁膜
　１６　　　ｐ＋型半導体層　２４　　　ソース電極
　２５　　　層間絶縁膜
　２６　　　ドレイン電極
　２７　　　ｐ型半導体層
　２８　　　ｉ型半導体層
１０１　　　第１の結晶性酸化物半導体層
１０２　　　第２の結晶性酸化物半導体層
１０３　　　第３の結晶性酸化物半導体層
１０３ａ　　第３の結晶性酸化物半導体層の第１面
１０３ｂ　　第３の結晶性酸化物半導体層の第２面
１０４　　　第１の半導体領域
１０４ａ　　第１の半導体領域の第１面
１０４ｂ　　第１の半導体領域の第２面
１０５　　　第２の半導体領域
１０６　　　外側位置のディープｐ層
１０６ｂ　　ディープｐ層の埋設下端部
１１１　　　トレンチ
１１２　　　絶縁膜
１１３　　　ゲート電極
１１３ａ　　ゲート電極の上端部
１１３ｂ　　ゲート電極の埋設下端部
１２１　　　放熱部
１２２　　　第２濃度領域
１２３　　　第１濃度領域
１２４　　　ソース電極
１２５　　　絶縁膜（層間絶縁膜）
１２６　　　ドレイン電極
１５０　　　積層体
１７０　　　電源システム
１７１　　　電源装置
１７２　　　電源装置
１７３　　　制御回路
１８０　　　システム装置
１８１　　　電子回路
１８２　　　電源システム
１９２　　　インバータ
１９３　　　トランス
１９４　　　整流ＭＯＳＦＥＴ
１９５　　　ＤＣＬ
１９６　　　ＰＷＭ制御回路
１９７　　　電圧比較器
２００　　　半導体装置
３００　　　半導体装置
４００　　　半導体装置
５００　　　半導体装置
２０１　　　両面冷却型パワーカード
２０２　　　冷媒チューブ
２０３　　　スペーサ
２０８　　　絶縁板（絶縁スペーサ）
２０９　　　封止樹脂部
２２１　　　隔壁
２２２　　　流路
３０１ａ　　半導体チップ
３０２ｂ　　金属伝熱板（突出端子部）
３０３　　　ヒートシンク及び電極
３０３ｂ　　金属伝熱板（突出端子部）
３０４　　　はんだ層
３０５　　　制御電極端子
３０８　　　ボンディングワイヤ
６０１　　　ミスト装置（成膜装置）
６０２　　　ミスト装置（成膜装置）　
６０３　　　基板
６２１　　　サセプタ
６２２ａ　　キャリアガス供給装置
６２２ｂ　　キャリアガス（希釈）供給装置
６２３ａ　　流量調節弁
６２３ｂ　　流量調節弁
６２４　　　ミスト発生源
６２４ａ　　原料溶液
６２５　　　容器
６２５ａ　　水
６２６　　　超音波振動子
６２７　　　供給管
６２８　　　ヒーター
６２９　　　排気口
６３０　　　成膜室
 

 

Claims (19)

  1. 　半導体層に少なくとも一部が埋設されているゲート電極と、前記ゲート電極の埋設下端部と同じ深さかまたは前記埋設下端部よりも深い位置にまで少なくとも一部が前記半導体層に埋設されているディープｐ層と、チャネル層とを含む半導体装置であって、前記ディープｐ層が結晶性酸化物半導体からなり、前記ディープｐ層のキャリア濃度が前記チャネル層のキャリア濃度よりも高いことを特徴とする半導体装置。
  2. 　前記結晶性酸化物半導体の降伏電界強度が５ＭＶ／ｃｍ以上である請求項１記載の半導体装置。
  3. 　前記結晶性酸化物半導体がコランダム構造またはβガリア構造を有する請求項１または２に記載の半導体装置。
  4. 　前記結晶性酸化物半導体が、酸化ガリウムまたはその混晶である請求項１～３のいずれかに記載の半導体装置。
  5. 　前記ディープｐ層のキャリア濃度が、１×１０１７／ｃｍ３以上である請求項１～４のいずれかに記載の半導体装置。
  6. 　前記半導体層がｎ型半導体層である請求項１～５のいずれかに記載の半導体装置。
  7. 　前記半導体層が、結晶性酸化物半導体層である請求項１～６のいずれかに記載の半導体装置。
  8. 　前記半導体層の降伏電界強度が５ＭＶ／ｃｍ以上である請求項１～７のいずれかに記載の半導体装置。
  9. 　前記半導体層がコランダム構造またはβガリア構造を有する請求項１～８のいずれかに記載の半導体装置。
  10. 　前記半導体層が、酸化ガリウムまたはその混晶を含む請求項１～９のいずれかに記載の半導体装置。
  11. 　半導体層に少なくとも一部が埋設されているゲート電極と、前記ゲート電極の埋設下端部と同じ深さかまたは前記埋設下端部よりも深い位置にまで少なくとも一部が前記半導体層に埋設されているディープｐ層と、チャネル層とを含む半導体装置であって、前記ディープｐ層の降伏電界強度が５ＭＶ／ｃｍ以上であり、前記ディープｐ層のキャリア濃度が前記チャネル層のキャリア濃度よりも高いことを特徴とする半導体装置。
  12. 　前記半導体層の厚さが３０μｍ以下である請求項１～１１のいずれかに記載の半導体装置。
  13. 　前記半導体層内の前記ディープｐ層の埋設下端部の深さ位置に放熱部の少なくとも一部が設けられている請求項１～１２のいずれかに記載の半導体装置。
  14. 　ｎ型半導体層に少なくとも一部が埋設されているゲート絶縁膜およびゲート電極と、前記ゲート電極の埋設下端部と同じ深さかまたは前記埋設下端部よりも深い位置にまで少なくとも一部が前記半導体層に埋設されている第１のディープｐ層および第２のディープｐ層と、チャネル層とを含む半導体装置であって、第１のディープｐ層と第２のディープｐ層との間の上方に前記ゲート絶縁膜およびゲート電極が設けられており、前記ディープｐ層がいずれも結晶性酸化物半導体からなり、前記ディープｐ層のキャリア濃度が前記チャネル層のキャリア濃度よりも高いことを特徴とする半導体装置。
  15. 　ノーマリーオフ型の半導体装置である、請求項１～１４のいずれかに記載の半導体装置。
  16. 　パワーデバイスである請求項１５記載の半導体装置。
  17. 　パワーモジュール、インバータまたはコンバータである請求項１～１５のいずれかに記載の半導体装置。
  18. 　パワーカードである請求項１～１５のいずれかに記載の半導体装置。
  19. 　半導体装置を備える半導体システムであって、前記半導体装置が、請求項１～１８のいずれかに記載の半導体装置である半導体システム。

     
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