TW202141795A - 半導體裝置、半導體裝置的製造方法、及試驗裝置 - Google Patents

半導體裝置、半導體裝置的製造方法、及試驗裝置 Download PDF

Info

Publication number
TW202141795A
TW202141795A TW110108602A TW110108602A TW202141795A TW 202141795 A TW202141795 A TW 202141795A TW 110108602 A TW110108602 A TW 110108602A TW 110108602 A TW110108602 A TW 110108602A TW 202141795 A TW202141795 A TW 202141795A
Authority
TW
Taiwan
Prior art keywords
insulating film
barrier metal
semiconductor device
semiconductor layer
compound semiconductor
Prior art date
Application number
TW110108602A
Other languages
English (en)
Inventor
奧村健祐
山之內智雄
Original Assignee
日商愛德萬測試股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商愛德萬測試股份有限公司 filed Critical 日商愛德萬測試股份有限公司
Publication of TW202141795A publication Critical patent/TW202141795A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本發明所要解決的問題是提供一種半導體裝置，其閘極漏洩電流較少且可抑制電流崩潰的情形。本發明的解決手段提供一種半導體裝置，其具備：化合物半導體層；第1絕緣膜，其設於化合物半導體層上；第2絕緣膜，其設於第1絕緣膜上，且該第2絕緣膜的材料與第1絕緣膜不同；及，閘極電極，其設於第2絕緣膜的上方。第1絕緣膜可包含氮氧化鉭，第2絕緣膜可包含能隙比氮氧化鉭更大的材料。第2絕緣膜可包含氮氧化鋁。

Description

半導體裝置、半導體裝置的製造方法、及試驗裝置
本發明關於半導體裝置、半導體裝置的製造方法、及試驗裝置。
先前已知有高電子遷移率電晶體(HEMT:High Electron Mobility Transistor)等的使用了閘極電極之半導體裝置(例如參照專利文獻1)。 專利文獻1：日本特開2013－41969號公報。
(發明所欲解決的問題) 在半導體裝置中，較佳為能夠兼顧下述：抑制閘極電極與半導體層之間的閘極漏洩電流、及抑制因半導體層的表面中的載子陷阱而造成源極汲極間電流減少之電流崩潰。
(用於解決問題的手段) 本發明的第1態樣中，提供一種具備化合物半導體層之半導體裝置。半導體裝置可具備第1絕緣膜，其設於化合物半導體層上。半導體裝置可具備第2絕緣膜，其設於第1絕緣膜上，且該第2絕緣膜的材料的能隙大於第1絕緣膜。半導體裝置可具備閘極電極，其設於第2絕緣膜的上方。
第1絕緣膜可包含氮氧化鉭。第2絕緣膜可包含能隙比氮氧化鉭更大的材料。
第2絕緣膜可包含氮氧化鋁。
半導體裝置可具備第3絕緣膜，其設於第1絕緣膜與化合物半導體層之間，且在閘極電極的下方具有使化合物半導體層露出之第1開口。第1絕緣膜可在第1開口中與化合物半導體層接觸。
第1絕緣膜的膜厚可比第3絕緣膜小。
第3絕緣膜的膜厚可在20nm以下。
半導體裝置可具備源極電極和汲極電極，其設於化合物半導體層與第1絕緣膜之間。半導體裝置可具備第1障壁金屬層，其設於源極電極和汲極電極的上方，且包含對鹼性溶液的耐腐蝕性比源極電極和汲極電極更高的材料。半導體裝置可具備第2障壁金屬層，其設於第1障壁金屬層的上方，且包含鉑。第1絕緣膜和第2絕緣膜，可具有使第2障壁金屬層露出之第2開口。
第1障壁金屬層可包含鈦。
第2障壁金屬層的膜厚可小於第1障壁金屬層
第1障壁金屬層的膜厚可在100nm以上。第2障壁金屬層的膜厚可在10nm以上。
本發明的第2態樣中，提供一種半導體裝置的製造方法。製造方法可具備半導體層形成階段，其形成化合物半導體層。製造方法可具備第1絕緣膜形成階段，其在化合物半導體層上形成第1絕緣膜。製造方法可具備第2絕緣膜形成階段，其在第1絕緣膜的上方形成第2絕緣膜，且該第2絕緣膜的材料與第1絕緣膜不同。製造方法可具備閘極電極形成階段，其在第2絕緣膜的上方形成閘極電極。
製造方法，在半導體層形成階段與第1絕緣膜形成階段之間可具備第3絕緣膜形成階段，其在化合物半導體層上形成第3絕緣膜。製造方法可具備第1蝕刻階段，其蝕刻第3絕緣膜，以在閘極電極的下方形成使化合物半導體層露出之第1開口。在第1絕緣膜形成階段中，以可在第1開口中與化合物半導體層接觸的方式形成第1絕緣膜。
製造方法，在半導體層形成階段與第1絕緣膜形成階段之間可具備源極汲極電極形成階段，其在化合物半導體層上形成源極電極和汲極電極。製造方法，在源極汲極電極形成階段與第1絕緣膜形成階段之間可具備障壁金屬形成階段，其在源極電極和汲極電極的上方形成第1障壁金屬層，並在第1障壁金屬層的上方形成包含鉑之第2障壁金屬層，第1障壁金屬層包含對鹼性溶液的耐腐蝕性比源極電極和汲極電極更高的材料。製造方法，在第2絕緣膜形成階段之後可具備第2蝕刻階段，其藉由鹼性溶液對第2絕緣膜進行濕蝕刻以形成第2開口。
本發明的第3態樣提供一種試驗裝置，其對被試驗元件進行試驗。試驗裝置可具備試驗部，其在與被試驗元件之間傳送電訊號以對被試驗元件進行試驗。試驗裝置可具備第1態樣之半導體裝置，其設於被試驗元件和試驗部之間的傳送路徑中，並對要在被試驗元件和試驗部之間進行電性連接或切斷加以切換。
此外，上述發明內容並未列舉出本發明的全部必要特徵。又，該等特徵群的子組合也可成為發明。
以下，透過發明的實施型態來說明本發明，但以下的實施型態並不對申請專利範圍的發明加以限定。又，在發明的解決手段中不一定需要實施型態中所說明的全部特徵組合。
本說明書中，將與半導體基板的深度方向平行的方向中的一方側稱為「上」，並將另一方側稱為「下」。基板、層或其他構件的2個主面中，將一方的面稱為上表面，並將另一方的面稱為下表面。「上」、「下」的方向，並不限定於重力方向或半導體裝置構裝時的方向。本說明書中，將與半導體基板的上表面和下表面平行的正交軸作為X軸和Y軸。
第1圖表示本發明的一實施型態之半導體裝置100的剖面的構成例。本例的半導體裝置100，具備：化合物半導體層110、第1絕緣膜121、第2絕緣膜122及閘極電極140。化合物半導體層110，是將氮化鎵(GaN)、氮化鋁鎵(AlGaN)或碳化矽(SiC)等化合物作為材料的半導體層。第1圖的例子中的化合物半導體層110，是氮化物(GaN或AlGaN)的半導體層。
閘極電極140，是由鋁等導電性材料所形成的電極。閘極電極140，被配置於化合物半導體層110的上表面之上方。在閘極電極140與化合物半導體層110之間，配置有第1絕緣膜121和第2絕緣膜122。藉此，閘極電極140與化合物半導體層110絕緣。閘極電極140，藉由被施加規定的閘極電壓來控制流過化合物半導體層110的電流。閘極電極140，可控制在與化合物半導體層110的上表面平行的方向中流動的電流。
半導體裝置100，可為高電子遷移率電晶體(HEMT)。在此情況下，藉由對閘極電極140施加規定的閘極電壓，來控制在化合物半導體層110的電子移動層中的2維電子氣體的濃度。第1圖所示的半導體裝置100是HEMT。半導體裝置100，亦可為場效電晶體(FET)。在此情況下，藉由對閘極電極140施加規定的閘極電壓，來控制化合物半導體層110的上表面附近中的通道。
本例的半導體裝置100，藉由在閘極電極140和化合物半導體層110之間積層絕緣膜，來減低閘極電極140和化合物半導體層110之間流動的閘極漏洩電流，並且亦抑制電流崩潰。所謂電流崩潰，是指因為形成在半導體層的上表面的陷阱，而使流過半導體層的電流減少的現象。例如，已知若對閘極電極施加規定的OFF壓迫電壓來使半導體裝置100成為OFF(切斷)狀態，然後再使半導體成為ON(導通)狀態，則相較於未施加OFF壓迫電壓的情況，會有在汲極．源極間流動的汲極電流減少的現象。
第1絕緣膜121，設於化合物半導體層110上。所謂設於化合物半導體層110上，是指第1絕緣膜121的至少一部分接觸化合物半導體層110。本例的第1絕緣膜121，是在閘極電極140的下方接觸化合物半導體層110。所謂閘極電極140的下方，是指自Z軸方向觀察時與閘極電極140重疊的區域。也就是說，第1絕緣膜121，在自Z軸方向觀察時與閘極電極140重疊的至少一部分中，與化合物半導體層110接觸。
第2絕緣膜122，設於第1絕緣膜110上。也就是說，第2絕緣膜122的至少一部分接觸第1絕緣膜121的上表面。又，第2絕緣膜122，不與化合物半導體層110接觸。第2絕緣膜122，是以與第1絕緣膜121不同的材料所形成。也就是說，閘極電極140與化合物半導體層110是藉由不同種類材料的積層絕緣膜來加以絕緣。藉由這樣的構成，能夠藉由一方的絕緣膜來抑制閘極漏洩電流，並且藉由另一方的絕緣膜來抑制電流崩潰，所以容易兼顧漏洩電流的抑制與電流崩潰的抑制。
第1絕緣膜121，較佳為藉由能達成以下效果的材料來形成：使形成於化合物半導體層110的上表面之陷阱，比將第2絕緣膜122形成於化合物半導體層110上的情況中更少。所謂陷阱，是指補捉電子的表面位準。第1絕緣膜121，例如包含氮氧化鉭(TaON)。第1絕緣膜121，可全體皆為氮氧化鉭。在與化合物半導體層110的界面中，相較於氧化鉭和二氧化矽等，氮氧化鉭能夠形成陷阱較少的良好界面。藉此，能夠抑制電流崩潰。
第2絕緣膜122，包含能隙比第1絕緣膜121大的材料。也就是說，第2絕緣膜122包含絕緣性比第1絕緣膜121更高的材料。第2絕緣膜122，可為全體皆藉由該材料來形成。在第1絕緣膜121包含氮氧化鉭的情況中，第2絕緣膜122包含能隙比氮氧化鉭大的材料。作為一例，第2絕緣膜122是藉由氮氧化鋁(AlON)所形成。藉此，能夠抑制閘極漏洩電流。第2絕緣膜122，亦可為氮氧化矽(SiON)、二氧化矽(SiO2 )等。
本例的半導體裝置100更具備：基板10、第3絕緣膜123、保護膜150、源極電極160、汲極電極170、源極配線180及汲極配線182。基板10，是在上表面形成有化合物半導體層110之基板。作為一例，化合物半導體層110是藉由磊晶成長而形成於基板10的上表面。基板10，為了要保持化合物半導體層110的結晶性來加以形成，可為具有與化合物半導體層110的晶格常數大致相同之晶格常數之結晶。作為一例，基板10可為藍寶石、SiC(碳化矽)、GaN、GaAs或Si等的單晶。
本例的化合物半導體層110，是藉由氮化物系半導體所形成。化合物半導體層110，可具有將能隙不同的2種以上之半導體，以仍有結晶性的狀態加以接合的異質接合。本實施例中，化合物半導體層110具有：電子移動層112、間隔層114及電子供給層116。
電子移動層112，形成於基板10的上表面。在電子移動層112中，形成有能夠以高速流動電子的二維電子氣體。本例的電子移動層112，是刻意不添加雜質之非摻雜的i型GaN。
間隔層114，形成於電子移動層112上。間隔層114，是以能隙與電子移動層112不同之不同種類的半導體材料所構成。藉由使電子移動層112與間隔層114成為異質接合，電子移動層112，在與間隔層114的界面附近之區域中，能夠形成二維電子氣體。本例的間隔層114，是非摻雜的i型AlGaN層。
電子供給層116，形成於間隔層114上。電子供給層116，經由間隔層114而將電子供給至電子移動層112。本例的電子供給層116，是摻雜有雜質之n型AlGaN層。
化合物半導體層110，亦可進一步在電子供給層116上進一步具有保護層。保護層，例如抑制電子供給層116中的Al等的氧化。保護層，例如是摻雜有雜質之n型GaN層。
源極電極160和汲極電極170，設於化合物半導體層110上。源極電極160和汲極電極170，在XY面中，以夾住閘極電極140的方式配置。本例的源極電極160和汲極電極170，接觸電子供給層116。源極電極160和汲極電極170，與化合物半導體層110進行歐姆接合。源極電極160和汲極電極170可具有：Ni(鎳)、Pt(鉑)、Au(金)、Mo(鉬)、Al(鋁)或Ti(鈦)等。
第3絕緣膜123，設於第1絕緣膜121與化合物半導體層110之間。本例的第3絕緣膜123，設置成覆蓋化合物半導體層110、源極電極160和汲極電極170。然而，第3絕緣膜123，具有使化合物半導體層110露出之第1開口131。第1開口131，在XY面內中配置於源極電極160和汲極電極170之間，且配置於與閘極電極140重疊的區域。第1絕緣膜121，在第1開口131中與化合物半導體層110接觸。
第3絕緣膜123，可藉由與第1絕緣膜121相同的材料來形成。例如，第3絕緣膜123是氮氧化鉭。第3絕緣膜123，亦可藉由與第1絕緣膜121不同的材料來形成。例如，第3絕緣膜123是氮化鋁(AlN)或氮化矽(SiN)。
藉由設置第3絕緣膜123和第1開口131，在第1絕緣膜121和第2絕緣膜122中，於第1開口131的上方形成有凹部。閘極電極140具有：配置在該凹部上的本體部141、與配置在凹部以外的段差部142。段差部142，在XY面中，可自第1開口131延伸到外側。本例的段差部142，在XY面中，覆蓋第1開口131與汲極電極170之間的至少一部分區域。本體部141，因為是配置於凹部中，所以距離化合物半導體層110較近。因此，當被施加閘極電極時，容易控制化合物半導體層110的電流。又，藉由以金屬的段差部142來覆蓋化合物半導體層110，容易保護化合物半導體層110。
保護膜150，是設於閘極電極140和第2絕緣膜122上的絕緣性膜。保護膜150，可包含與第2絕緣膜122不同種類的絕緣材料。作為一例，保護膜150包含SiN(氮化矽)來作為絕緣材料。
在保護膜150、第2絕緣膜122、第1絕緣膜121及第3絕緣膜123中，形成有2個第2開口132。第2開口132-1，是使源極電極160露出之開口，在內部設有源極配線180。第2開口132-2，是使汲極電極170露出之開口，在內部設有汲極配線182。源極配線180和汲極配線182，可藉由與源極電極160和汲極電極170相同的材料來形成，亦可藉由不同的材料來形成。源極配線180和汲極配線182的至少其中一方，可亦形成在保護膜150上。源極配線180和汲極配線182的至少其中一方，可藉由引線接合等方式與外部電路電性連接。
第2圖是說明第1絕緣膜121的膜厚T1、第2絕緣膜122的膜厚T2及第3絕緣膜123的膜厚T3之圖。各膜的膜厚，是指Z軸方向中的厚度。又，各膜的膜厚，可使用XY面內的各位置中的膜厚平均值。
膜厚T1，可比膜厚T2和膜厚T3的任一者皆小。第1絕緣膜121只要能夠使與化合物半導體層110的界面中的陷阱減少即可，所以只要有與化合物半導體層110接觸，則膜厚T1可較小。膜厚T1可為20nm以下，10nm以下、5nm以下或1nm以下。藉由將膜厚T1作成較小，能夠抑制使半導體裝置100遷移到ON狀態的臨限值電壓朝負值側偏移的情形。膜厚T1，可為1原子層份的厚度以上，亦可為5nm以上。
膜厚T3，為了要形成第1開口131中的段差，較佳為具有某種程度的厚度。然而，若膜厚T3太大，有時形成於第3絕緣膜123的上方之膜會因段差而中斷。膜厚T3可為20nm以下。然而，膜厚T3大於膜厚T1。膜厚T3可為5nm以上，亦可為10nm以上。
膜厚T2，可大於膜厚T1。藉由將第2絕緣膜122的膜厚T2作成較大，容易抑制閘極漏洩電極。膜厚T2，可大於20nm。此外，各膜厚不限定於第2圖中說明過的例子。
第3圖是表示實施例和比較例中的閘極漏洩電流的測量結果之圖。第3圖的橫軸是源極汲極電壓Vds，縱軸是閘極漏洩電流。實施例具有第1圖所示的構造。此外，第3絕緣膜123和第1絕緣膜121是氮氧化鉭，第2絕緣膜122是氮氧化鋁。又，比較例是在第1圖所示的構造中不具有第1絕緣膜121。也就是說在比較例中，第2絕緣膜122在第1開口131中與化合物半導體層110接觸。如第3圖所示，實施例具有與比較例同等的OFF漏洩電流。
第4圖是表示實施例和比較例中的電流崩潰的測量結果之圖。第4圖的橫軸是OFF壓迫施加時間，縱軸是ON電阻增加倍率。OFF壓迫施加時間，是對閘極電極140施加規定的OFF壓迫電壓而使半導體裝置100成為OFF態的期間。本例中的OFF壓迫電壓是200V。ON電阻增加倍率，是ON電阻Ron1與ON電阻Ron2的比Ron1/Ron2，其中ON電阻Ron1是停止施加OFF壓迫電壓並使半導體裝置100成為ON狀態之後當下的ON電阻，且ON電阻Ron2是未施加OFF壓迫電壓之狀態的ON電阻。若因為電流崩潰而使電子在化合物半導體層110的界面落入陷阱，則半導體裝置100的ON電阻會增大。
如第4圖所示，實施例的ON電阻增加倍率，抑制在比較例的ON電阻增加倍率的一半程度。這結果料想是因為：比較例中，第2絕緣膜122接觸閘極電極140下方的化合物半導體層110，相對於此，實施例中，第1絕緣膜121接觸閘極電極140下方的化合物半導體層110，因此化合物半導體層110的界面中的陷阱較少。
第5圖是表示半導體裝置100的其他構造例之圖。本例的半導體裝置100，相對於第1圖至第4圖所說明過的半導體裝置100的構造，更具備障壁金屬部190。其他構造與第1圖至第4圖所說明過的例子相同。
障壁金屬部190，設於源極電極160和汲極電極170的上方。障壁金屬部190，配置於源極電極160與源極配線180之間，以及汲極電極170與汲極配線182之間。障壁金屬部190，可覆蓋各配線的下表面全體。也就是說，各配線不與各電極接觸。障壁金屬部190，亦可覆蓋各電極的上表面全體。
本例的障壁金屬部190，包含對鹼性溶液的抗腐蝕性比源極電極160和汲極電極170更高的材料。障壁金屬部190，可包含鈦(Ti)，亦可包含鉑(Pt)。藉由設置障壁金屬部190，能夠保護各電極。
第6圖是表示障壁金屬部190的構成例之圖。第6圖中，是表示汲極電極170上的障壁金屬部190，但源極電極160上的障壁金屬部190亦可具有相同構造。
本例的障壁金屬部190具有：第1障壁金屬層191與第2障壁金屬層192。第1障壁金屬層191，設於源極電極160和汲極電極170的上方，且包含對鹼性溶液的抗腐蝕性比源極電極160和汲極電極170更高的材料。第1障壁金屬層191，可包含鈦。第1障壁金屬層191，可全體皆為鈦。第1障壁金屬層191，亦可為鉻(Cr)的層。又，第1障壁金屬層191，亦可具有在鈦層上積層有鉭層之積層構造。
本例的半導體裝置100，在源極電極160和汲極電極170的上方，設有氮氧化鋁的第2絕緣膜122。藉由使用鹼性溶液的濕蝕刻，能夠輕易對第2絕緣膜122進行蝕刻而形成第2開口132。然而，若使用鹼性溶液進行濕蝕刻，有時源極電極160和汲極電極170也會被蝕刻到。本例中藉由設置第1障壁金屬層191，能夠保護源極電極160和汲極電極170。
第1障壁金屬層191，較佳為比源極電極160或汲極電極170的上表面的凹凸不平的深度更厚。藉此，可防止源極電極160或汲極電極170的凸部露出於第2開口132內。第1障壁金屬層191的膜厚T4，可為100nm以上。第1障壁金屬層191的膜厚T4，亦可為200nm以上。
第2障壁金屬層192，設於第1障壁金屬層191的上方，且包含鉑。第2障壁金屬層192，可全體皆為鉑。此外，第2開口132，使第2障壁金屬層192露出。設於第2開口132的各配線，連接至第2障壁金屬層192。藉由設置第2障壁金屬層192，能夠抑制第1障壁金屬層191被氧化的情形。又，藉由將障壁金屬部190作成積層構造，相較於障壁金屬部190的全體皆以鉑來形成的情況，能夠減低成本。
第2障壁金屬層192的膜厚T5，可小於第1障壁金屬層191的膜厚T4。各層的膜厚，可使用XY面內的各位置中的平均膜厚。各層的膜厚，亦可使用在XY面中的與各配線(源極配線180或汲極配線182)重疊的區域中的平均膜厚。
第2障壁金屬層192只要具有氧化防止膜的功能即可，因此膜厚可小於第1障壁金屬層191。膜厚T5，可為10nm以上且小於100nm。膜厚T5，可為膜厚T4的一半以下，且亦可為10%以下。
第7圖是將實施例之半導體裝置100的剖面的顯微鏡照片加以示意化的圖。第7圖中，表示源極電極160的附近中的剖面。本例的半導體裝置100，相較於第1圖至第6圖中所說明過的構造，在各膜的厚度有所不同。又，因為第1絕緣膜121、第2絕緣膜122及第3絕緣膜123的膜厚較小，所以在第7圖省略該等絕緣膜。
本例中，在源極電極160上設有障壁金屬部190。第2開口132，使障壁金屬部190的上表面露出，且設於第2開口132內的源極配線180與障壁金屬部190連接。在閘極電極140與源極電極160之間，配置有保護膜150、第1絕緣膜121、第2絕緣膜122及第3絕緣膜123等。
第8圖是將比較例之半導體裝置的剖面的顯微鏡照片加以示意化的圖。本例中，第2開口132，使源極電極160的上表面露出，且源極配線180與源極電極160連接。
因為在比較例中未設有障壁金屬部190，在形成第2開口132的步驟中，有時源極電極160和保護膜150也會被蝕刻到。第8圖中，將被蝕刻到的源極電極160作為蝕刻區域161，且將被蝕刻到的保護膜150作為蝕刻區域151。若產生蝕刻區域151，則包圍閘極電極140的保護膜150就變薄，所以閘極電極140的絕緣性會降低。例如，若在蝕刻區域151和蝕刻區域161中皆有源極配線180進入，則閘極電極140與源極配線180之間的絕緣性會降低。相對於此，根據第7圖所示的實施例，因為設有障壁金屬部190，能夠抑制源極電極160和汲極電極170被蝕刻到的情形。
第9圖是表示半導體裝置100的製造步驟的一例之圖。首先在半導體層形成階段S901中，在基板10上形成化合物半導體層110。化合物半導體層110，可藉由MOVPE法(Metal Organic Vapor Phase Epitaxy：金屬有機氣相沉積法)或MBE法(Molecular Beam Epitaxy：分子束磊晶法)等來形成。
接著，在化合物半導體層110上形成源極電極160和汲極電極170。源極電極160和汲極電極170，可為鉭層/鋁層/鉭層積層而成的電極。
源極電極160和汲極電極170，作為一例是藉由蒸鍍法來形成，該蒸鍍法是將材料加熱氣化或昇華而附著到基板表面。作為上述的替代方案，源極電極160和汲極電極170亦可藉由濺鍍法來形成。又，源極電極160和汲極電極170，作為一例是藉由蒸鍍剝離法來形成，該蒸鍍剝離法是在基板上以光阻等來形成要形成之圖案的反圖案，並蒸鍍上要形成的薄膜後，將圖案以外的不要部分與光阻一併除去。又，針對已形成有源極電極160和汲極電極170之化合物半導體層110，在500℃程度以上的溫度進行退火處弄，藉此在電極與化合物半導體層110之間形成歐姆接合。
接著，在障壁金屬形成階段S902中，在源極電極160和汲極電極170上形成障壁金屬部190。在障壁金屬形成階段S902中，如第6圖等所示，是在源極電極160和汲極電極170的上方形成第1障壁金屬層191，並在第1障壁金屬層191的上方形成第2障壁金屬層192。障壁金屬部190，可藉由與源極電極160和汲極電極170相同的方法來形成。
接著，在第3絕緣膜形成階段S903中，在化合物半導體層110、源極電極160和汲極電極170上形成第3絕緣膜123。第1絕緣膜121、第2絕緣膜122及第3絕緣膜123的各絕緣膜，可藉由濺鍍法來形成。各絕緣膜，作為一例是藉由RF(射頻)濺鍍法來形成，該RF濺鍍法是對絕緣物的靶材施加高頻電壓來進行濺鍍。
接著，在第1蝕刻階段S904中，對第3絕緣膜123進行蝕刻以形成使化合物半導體層110的上表面露出之第1開口131。第1開口131，是形成為配置在後續步驟中要形成的閘極電極140的下方。在第1蝕刻階段S904中，可藉由乾蝕刻來蝕刻第3絕緣膜123。
第10圖是表示第1蝕刻階段S904之後的步驟的例子之圖。本例中，在第1絕緣膜形成階段S905中，於第3絕緣膜123和化合物半導體層110上形成第1絕緣膜121。在本例的第1絕緣膜形成階段S905中，以可在第1開口131中與化合物半導體層110接觸的方式來形成第1絕緣膜121。第1絕緣膜121，可覆蓋第3絕緣膜123全體與第1開口131全體。本例的第1絕緣膜121，在第1開口131的上方中具有凹部。
接著，在第2絕緣膜形成階段S906中，在第1絕緣膜121的上方形成與第1絕緣膜121為不同材料之第2絕緣膜122。第2絕緣膜122，可覆蓋第1絕緣膜121全體。本例的第2絕緣膜122，在第1開口131的上方中具有凹部。
接著，在閘極電極形成階段S907中，在第2絕緣膜122的上方形成閘極電極140。在閘極電極形成階段S907中，可在第2絕緣膜122的凹部形成閘極電極140。在閘極電極形成階段S907中，亦可在比第2絕緣膜122的凹部更廣的範圍中形成閘極電極140。閘極電極140，作為一例是藉由蒸鍍法來形成。閘極電極140，作為一例是藉由蒸鍍剝離法來形成。閘極電極140，可蒸鍍複數種電極材料來形成。作為上述的替代方案，閘極電極140，亦可藉由濺鍍法來形成。
第11圖是表示閘極電極形成階段S907之後的步驟的例子之圖。本例中，在保護膜形成階段S908中，在第2絕緣膜122和閘極電極140的上方形成保護膜150。保護膜150，可覆蓋第2絕緣膜122全體與閘極電極140全體。保護膜150，可藉由氮氧化鋁等的絕緣材料來形成。保護膜150，可藉由CVD(化學氣相沉積)法、ALD(原子層沉積)法、濺鍍法等方式來形成。保護膜150，可作成膜厚比第1絕緣膜121、第2絕緣膜122及第3絕緣膜123的任一者皆更大。
接著，在第2蝕刻階段S909中，以鹼性溶液對第2絕緣膜122進行濕蝕刻，以形成各個第2開口132的一部分。當保護膜150是藉由與第2絕緣膜122相同的材料來形成時，在第2蝕刻階段S909中可亦對保護膜150進行濕蝕刻。當保護膜150是藉由與第2絕緣膜122不同的材料來形成時，是在第2蝕刻階段S909之前蝕刻保護膜150。藉由第2蝕刻階段S909，第1絕緣膜121露出於第2開口132。
就算是因第2蝕刻階段S909而使第1絕緣膜121也被蝕刻到，可藉由障壁金屬部190來保護各電極。因此，在第2蝕刻階段S909中，源極電極160和汲極電極170不會被侵蝕。
接著，在第3蝕刻階段S910中，蝕刻第1絕緣膜121以形成第2開口132。在第3蝕刻階段S910中，可對第1絕緣膜121進行乾蝕刻。藉由第3蝕刻階段S910，障壁金屬部190露出於各個第2開口132。
第12圖是表示第3蝕刻階段S910之後的步驟的例子之圖。本例中，在配線形成階段S910中，將導電材料填充於各個第2開口132。藉此，形成源極配線180和汲極配線182。藉此，能夠形成半導體裝置100。
第13圖一併表示本發明的一實施型態之試驗裝置410的構成例與被試驗元件400。試驗裝置410試驗至少一個被試驗元件400，該被試驗元件400為類比電路、數位電路、類比/數位混裝電路、記憶體及系統晶片(SOC)等。試驗裝置410，將試驗訊號輸入至被試驗元件400，並基於被試驗元件400對應試驗訊號而輸出的輸出訊號來判定被試驗元件400的良否，其中該試驗訊號是基於用來試驗被試驗元件400的試驗樣式。
試驗裝置410具備：試驗部420、訊號輸入輸出部430及控制裝置440。試驗部420，在與被試驗元件400之間傳接電訊號以對被試驗元件400進行試驗。試驗部420具有：試驗訊號產生部423與期望值比較部426。
試驗訊號產生部423，經由訊號輸入輸出部430而連接至1或複數個被試驗元件400，並產生要供給至被試驗元件400的複數個試驗訊號。試驗訊號產生部423，可生成被試驗元件400對應試驗訊號而輸出的響應訊號的期望值。
期望值比較部426，將自訊號輸入輸出部430接收到的被試驗元件400的響應訊號中所含的資料值，與試驗訊號產生部423所生成的期望值加以比較。期望值比較部426，基於比較結果來判定被試驗元件400的良否。
訊號輸入輸出部430，將要試驗的被試驗元件400與試驗部420之間加以電性連接，並將試驗訊號產生部423所產生的試驗訊號傳送至該被試驗元件400。又，訊號輸入輸出部430，接收被試驗元件400對應試驗訊號而輸出的響應訊號。訊號輸入輸出部430，將接收到的被試驗元件400的響應訊號傳送至期望值比較部426。訊號輸入輸出部430，可為裝載複數個被試驗元件400之效能板。訊號輸入輸出部430，具有半導體裝置100。
半導體裝置100，設於試驗部420和被試驗元件400之間，將試驗部420和被試驗元件400之間電性連接、或將該兩者之間的電性連接加以切斷。試驗裝置410，可藉由本實施型態之半導體裝置100來執行電性連接或切斷。
本例中所說明過的例子中，訊號輸入輸出部430連接至1個被試驗元件400，且半導體裝置100是在1個被試驗元件400的輸入訊號線路和輸出訊號線路中分別設置1個。作為上述的替代方案，訊號輸入輸出部430亦可連接至複數個被試驗元件400，並且半導體裝置100是在複數個被試驗元件400的輸入訊號線路和輸出訊號線路中分別設置1個。又，當從訊號輸入輸出部430連接到1個被試驗元件400的訊號輸入輸出線路是合為1道時，可在1道輸入輸出線路中設置1個半導體裝置。
控制裝置440，為了執行試驗裝置410的試驗，而將控制訊號傳送至試驗部420和訊號輸入輸出部430。控制裝置440，對應於試驗程式將控制訊號傳送至試驗部420，以使試驗部420執行試驗訊號的產生或試驗結果與期望值的比較等。又，控制裝置440，對應於試驗程式將以下指示傳送至訊號輸入輸出部430：對要連接的訊號輸入輸出線路中設有的半導體裝置100進行連接、對要切斷的訊號輸入輸出線路中設有的半導體裝置100進行切斷等。
以上實施例中的試驗裝置410，能夠使用半導體裝置100來執行試驗，該半導體裝置100具有高耐壓、高輸出及高頻特性，且一邊減低閘極漏洩電流，一邊改善對閘極施加脈衝時的高頻特性。
以上使用實施型態說明了本發明，但本發明的技術性範圍並不限定於上述實施型態中所記載的範圍。本案所屬技術領域中具有通常知識者能夠明確理解到，可對上述實施型態施加多種變更或改良。自申請專利範圍能夠明確理解到，施加過這樣的變更或改良的型態也被包含於本發明的技術性範圍中。
應注意到，申請專利範圍、說明書及圖式中表示的裝置、系統、程式及方法中的動作、手法、步驟及階段等的各處理的執行順序，只要沒有特別明確表示「在…之前」、「先加以」等，並且並未將先前處理的輸出用在後續處理，便能夠以任意順序來實現。關於申請專利範圍、說明書及圖式中的動作流程，即便為了方便而使用「首先」、「接著」等來加以說明，也並非意味著一定要以該順序來實施。
10:基板 100:半導體裝置 110:化合物半導體層 112:電子移動層 114:間隔層 116:電子供給層 121:第1絕緣膜 122:第2絕緣膜 123:第3絕緣膜 131:第1開口 132:第2開口 132-1:第2開口 132-2:第2開口 140:閘極電極 141:本體部 142:段差部 150:保護膜 151:蝕刻區域 160:源極電極 161:蝕刻區域 170:汲極電極 180:源極配線 182:汲極配線 190:障壁金屬部 191:第1障壁金屬層 192:第2障壁金屬層 400:被試驗元件 410:試驗裝置 420:試驗部 423:試驗訊號產生部 426:期望值比較部 430:訊號輸入輸出部 440:控制裝置
第1圖表示本發明的一實施型態之半導體裝置100的剖面的構成例。 第2圖是說明第1絕緣膜121的膜厚T1、第2絕緣膜122的膜厚T2及第3絕緣膜123的膜厚T3之圖。 第3圖是表示實施例和比較例中的閘極漏洩電流的測量結果之圖。 第4圖是表示實施例和比較例中的電流崩潰的測量結果之圖。 第5圖是表示半導體裝置100的其他構造例之圖。 第6圖是表示障壁金屬部190的構成例之圖。 第7圖是將實施例之半導體裝置100的剖面的顯微鏡照片加以示意化的圖。 第8圖是將比較例之半導體裝置的剖面的顯微鏡照片加以示意化的圖。 第9圖是表示半導體裝置100的製造步驟的一例之圖。 第10圖是表示第1蝕刻階段S904之後的步驟的例子之圖。 第11圖是表示閘極電極形成階段S907之後的步驟的例子之圖。 第12圖是表示第3蝕刻階段S910之後的步驟的例子之圖。 第13圖一併表示本發明的一實施型態之試驗裝置410的構成例與被試驗元件400。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
10:基板
100:半導體裝置
110:化合物半導體層
112:電子移動層
114:間隔層
116:電子供給層
121:第1絕緣膜
122:第2絕緣膜
123:第3絕緣膜
131:第1開口
132-1:第2開口
132-2:第2開口
140:閘極電極
141:本體部
142:段差部
150:保護膜
160:源極電極
170:汲極電極
180:源極配線
182:汲極配線

Claims (14)

  1. 一種半導體裝置，具備： 化合物半導體層； 第1絕緣膜，其設於前述化合物半導體層上； 第2絕緣膜，其設於前述第1絕緣膜上，且該第2絕緣膜的材料的能隙大於前述第1絕緣膜；及， 閘極電極，其設於前述第2絕緣膜的上方。
  2. 如請求項1所述之半導體裝置，其中，前述第1絕緣膜包含氮氧化鉭； 前述第2絕緣膜包含能隙比前述氮氧化鉭更大的材料。
  3. 如請求項2所述之半導體裝置，其中，前述第2絕緣膜包含氮氧化鋁。
  4. 如請求項1所述之半導體裝置，其中，更具備第3絕緣膜，其設於前述第1絕緣膜與前述化合物半導體層之間，且在前述閘極電極的下方具有使前述化合物半導體層露出之第1開口； 並且，前述第1絕緣膜在前述第1開口中與前述化合物半導體層接觸。
  5. 如請求項4所述之半導體裝置，其中，前述第1絕緣膜的膜厚比前述第3絕緣膜小。
  6. 如請求項5所述之半導體裝置，其中，前述第3絕緣膜的膜厚在20nm以下。
  7. 如請求項1所述之半導體裝置，其中，更具備： 源極電極和汲極電極，其設於前述化合物半導體層與前述第1絕緣膜之間； 第1障壁金屬層，其設於前述源極電極和前述汲極電極的上方，且包含對鹼性溶液的耐腐蝕性比前述源極電極和前述汲極電極更高的材料；及， 第2障壁金屬層，其設於前述第1障壁金屬層的上方，且包含鉑； 並且，前述第1絕緣膜和前述第2絕緣膜，具有使前述第2障壁金屬層露出之第2開口。
  8. 如請求項7所述之半導體裝置，其中，前述第1障壁金屬層包含鈦。
  9. 如請求項7所述之半導體裝置，其中，前述第2障壁金屬層的膜厚小於前述第1障壁金屬層。
  10. 如請求項7所述之半導體裝置，其中，前述第1障壁金屬層的膜厚在100nm以上； 前述第2障壁金屬層的膜厚在10nm以上。
  11. 一種半導體裝置的製造方法，具備以下階段： 半導體層形成階段，其形成化合物半導體層； 第1絕緣膜形成階段，其在前述化合物半導體層上形成第1絕緣膜； 第2絕緣膜形成階段，其在前述第1絕緣膜的上方形成第2絕緣膜，且該第2絕緣膜的材料與前述第1絕緣膜不同；及， 閘極電極形成階段，其在前述第2絕緣膜的上方形成閘極電極。
  12. 如請求項11所述之半導體裝置的製造方法，其中，更具備以下階段： 第3絕緣膜形成階段，其在前述半導體層形成階段與前述第1絕緣膜形成階段之間，在前述化合物半導體層上形成第3絕緣膜；及， 第1蝕刻階段，其蝕刻前述第3絕緣膜，以在前述閘極電極的下方形成使前述化合物半導體層露出之第1開口； 並且，在前述第1絕緣膜形成階段中，以在前述第1開口中與前述化合物半導體層接觸的方式形成前述第1絕緣膜。
  13. 如請求項11所述之半導體裝置的製造方法，其中，更具備以下階段： 源極汲極電極形成階段，其在前述半導體層形成階段與前述第1絕緣膜形成階段之間，在前述化合物半導體層上形成源極電極和汲極電極； 障壁金屬形成階段，其在前述源極汲極電極形成階段與前述第1絕緣膜形成階段之間，在前述源極電極和前述汲極電極的上方形成第1障壁金屬層，並在前述第1障壁金屬層的上方形成包含鉑之第2障壁金屬層，該第1障壁金屬層包含對鹼性溶液的耐腐蝕性比前述源極電極和前述汲極電極更高的材料；及， 第2蝕刻階段，其在前述第2絕緣膜形成階段之後，藉由鹼性溶液對前述第2絕緣膜進行濕蝕刻以形成第2開口。
  14. 一種試驗裝置，其對被試驗元件進行試驗，並具備： 試驗部，其在與前述被試驗元件之間傳送電訊號以對前述被試驗元件進行試驗；及， 半導體裝置，其為請求項1～10中任一項所述的半導體裝置，設於前述被試驗元件和前述試驗部之間的傳送路徑中，並對要在前述被試驗元件和前述試驗部之間進行電性連接或切斷加以切換。
TW110108602A 2020-04-13 2021-03-11 半導體裝置、半導體裝置的製造方法、及試驗裝置 TW202141795A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020071866A JP7450446B2 (ja) 2020-04-13 2020-04-13 半導体装置、半導体装置の製造方法、および試験装置
JP2020-071866 2020-04-13

Publications (1)

Publication Number Publication Date
TW202141795A true TW202141795A (zh) 2021-11-01

Family

ID=78007322

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110108602A TW202141795A (zh) 2020-04-13 2021-03-11 半導體裝置、半導體裝置的製造方法、及試驗裝置

Country Status (3)

Country Link
US (1) US11764278B2 (zh)
JP (1) JP7450446B2 (zh)
TW (1) TW202141795A (zh)

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7859014B2 (en) 2004-06-24 2010-12-28 Nec Corporation Semiconductor device
JP5292716B2 (ja) 2007-03-30 2013-09-18 富士通株式会社 化合物半導体装置
JP5638750B2 (ja) 2008-12-11 2014-12-10 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 高電力マイクロ電子デバイスのための金属化構造
JP6035007B2 (ja) 2010-12-10 2016-11-30 富士通株式会社 Ｍｉｓ型の窒化物半導体ｈｅｍｔ及びその製造方法
JP5680987B2 (ja) 2011-02-18 2015-03-04 株式会社アドバンテスト 半導体装置、試験装置、および製造方法
JP5626010B2 (ja) 2011-02-25 2014-11-19 富士通株式会社 半導体装置及びその製造方法、電源装置
JP2013041969A (ja) 2011-08-15 2013-02-28 Advantest Corp 半導体装置、半導体装置の製造方法、および試験装置
JP5765147B2 (ja) * 2011-09-01 2015-08-19 富士通株式会社 半導体装置
JP6270572B2 (ja) 2014-03-19 2018-01-31 株式会社東芝 半導体装置及びその製造方法
JP6230456B2 (ja) 2014-03-19 2017-11-15 株式会社東芝 半導体装置
JP6528366B2 (ja) 2014-07-08 2019-06-12 豊田合成株式会社 縦型トレンチｍｏｓｆｅｔの製造方法
JP6401053B2 (ja) 2014-12-26 2018-10-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6591168B2 (ja) 2015-02-04 2019-10-16 株式会社東芝 半導体装置及びその製造方法
JP6772579B2 (ja) 2016-06-23 2020-10-21 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6777859B2 (ja) 2017-04-18 2020-10-28 富士通株式会社 光電極、光電極の製造方法、及び光電気化学反応装置
JP7203727B2 (ja) 2017-07-07 2023-01-13 パナソニックホールディングス株式会社 半導体装置
CN107946358A (zh) 2017-11-21 2018-04-20 华南理工大学 一种与Si‑CMOS工艺兼容的AlGaN/GaN异质结HEMT器件及其制作方法
US10636916B2 (en) 2018-09-05 2020-04-28 Ishiang Shih High electron mobility thin film transistors
JP7368107B2 (ja) * 2019-05-22 2023-10-24 株式会社東芝 半導体装置
JP2021009886A (ja) * 2019-06-28 2021-01-28 株式会社東芝 半導体装置
US11075271B2 (en) * 2019-10-14 2021-07-27 Cree, Inc. Stepped field plates with proximity to conduction channel and related fabrication methods

Also Published As

Publication number Publication date
US20210320184A1 (en) 2021-10-14
US11764278B2 (en) 2023-09-19
JP7450446B2 (ja) 2024-03-15
JP2021168368A (ja) 2021-10-21

Similar Documents

Publication Publication Date Title
US8653558B2 (en) Semiconductor device and method of making
US20110057257A1 (en) Semiconductor device and method for manufacturing the same
US10340360B2 (en) Nitride semiconductor device and method for manufacturing the same
JP2009059912A (ja) ショットキーバリアダイオード
JP2011238805A (ja) 電界効果トランジスタ、電界効果トランジスタの製造方法および電子装置
US11769825B2 (en) Nitride semiconductor device and nitride semiconductor package
TW201413960A (zh) 化合物半導體裝置及其製造方法
JP2009170546A (ja) ＧａＮ系電界効果トランジスタ
JP5680987B2 (ja) 半導体装置、試験装置、および製造方法
JP4875660B2 (ja) Ｉｉｉ−ｖ族窒化物半導体装置
JP2024042046A (ja) エンハンスメント型金属－絶縁体－半導体高電子移動度トランジスタ
JP2013041969A (ja) 半導体装置、半導体装置の製造方法、および試験装置
JP2017085058A (ja) 化合物半導体装置及びその製造方法
TW202141795A (zh) 半導體裝置、半導體裝置的製造方法、及試驗裝置
JP6166508B2 (ja) 半導体装置及び半導体装置の製造方法
JP6792135B2 (ja) 化合物半導体装置及びその製造方法
JP2008022029A (ja) ＧａＮ系半導体装置及びＩＩＩ−Ｖ族窒化物半導体装置
JP4477296B2 (ja) 電界効果トランジスタ及びその製造方法
JP2003257997A (ja) 窒化ガリウム系半導体装置を製造する方法
JP2009060065A (ja) 窒化物半導体装置
CN115769379B (zh) 具有晶片级动态导通电阻监测能力的氮化物基电子装置
WO2023220872A1 (en) Nitride-based semiconductor ic chip and method for manufacturing thereof
JP5761976B2 (ja) 半導体装置、試験装置、および製造方法
TW202345402A (zh) 半導體裝置
JP2020181996A (ja) 窒化物半導体装置