TW202135328A - 半導體元件及其形成方法 - Google Patents

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Abstract

本文的各種實施例涉及包括溝渠電容器的半導體元件，溝渠電容器包括多個橫向突起部。在一些實施例中，溝渠電容器包括位於基底之上的介電結構。介電結構可包括上覆在基底上的多個介電層。介電結構可包括多個橫向凹陷部。在一些實施例中，所述多個橫向突起部朝所述多個橫向凹陷部延伸且填充所述多個橫向凹陷部。通過形成具有填充所述多個橫向凹陷部的所述多個橫向突起部的溝渠電容器，在不增加溝渠的深度的情況下增加電容器的表面積。因此，可在不必增加溝渠的深度的情況下，且因此在不必增加半導體元件的大小的情況下獲得更大的電容值。

Description

具有橫向突起部結構的溝渠電容器
行動電話及其他移動元件常常依賴於陶瓷電容器及其他被動元件。這些電容器被離散地安裝到移動元件的印刷電路板（printed circuit board，PCB），且通過PCB電耦合到移動元件的積體電路（integrated circuit，IC）。然而，這種方法會使用PCB上的大量表面積，且因此會限制移動元件的大小和/或移動元件的功能。此外，離散地安裝及電耦合被動元件會增加製造成本。因此，移動元件越來越多地轉向集體被動元件（integrated passive device，IPD），以減小大小、降低成本並增加功能。IPD是嵌入到單個單片式元件（monolithic device）中且被封裝成積體電路（IC）的一個或多個被動元件的集合。
本文提供用於實施本文的不同特徵的許多不同的實施例或實例。以下闡述構件及佈置的具體實例以簡化本文。當然，這些僅為實例而非旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本文可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下（beneath）”、“在...下方（below）”、“下部的（lower）”、“在...上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個組件或特徵與另一（其他）組件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括元件在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
溝渠電容器通常嵌入集體被動元件（IPD）中且用於代替陶瓷電容器以減小移動元件的大小、降低移動元件的成本、增加移動元件的功能、或前述效果的任意組合。在一些情況下，半導體元件可包括溝渠電容器。溝渠電容器可上覆在基底上且填充由基底界定的溝渠。溝渠可僅包括垂直側壁。第一導體可填充溝渠及溝渠的線路壁（line wall）。在第一導體及第一導體的線路壁上可上覆有絕緣體。在絕緣體及絕緣體的線路壁上可上覆有第二導體。
傳統溝渠電容器的挑戰在於：由於溝渠僅包括垂直側壁，因此導電層的表面區域受到溝渠深度的限制，且因此溝渠電容器的電容也受到溝渠深度的限制。因此，獲得更大的電容值需要增加溝渠的深度且還可能增加製造溝渠電容器的成本。
本申請的各種實施例涉及包括溝渠電容器的半導體元件，所述溝渠電容器包括多個橫向突起部。在一些實施例中，溝渠電容器包括位於基底之上的介電結構。介電結構可包括上覆在基底上的多個介電層。介電結構可包括多個橫向凹陷部。在一些實施例中，所述多個橫向突起部朝所述多個橫向凹陷部延伸且填充所述多個橫向凹陷部。通過形成具有填充所述多個橫向凹陷部的所述多個橫向突起部的溝渠電容器，在不增加溝渠的深度的情況下增加電容器的表面積。因此，可在不必增加溝渠的深度的情況下，且因此在不必增加半導體元件的大小的情況下獲得更大的電容值。
參照圖1A，提供包括溝渠電容器130的半導體元件100的一些實施例的剖視圖。半導體元件100可為或包括積體電路（IC）、IPD、或一些其他半導體元件。半導體元件100包括基底101A及位於基底之上的介電結構104。基底101A可為或包含矽、鍺、任意III-V族化合物、或任意其他合適的半導體材料。基底101A可具有50埃或大於50埃的厚度。
介電結構104包括多個介電層102A到102D或103A到103C。所述多個介電層102A到102D或103A到103C包括第一組介電層102A到102D及第二組介電層103A到103C。第一組介電層102A到102D與第二組介電層103A到103C可以交替方式將一者設置在另一者之上。第一組介電層102A到102D及第二組介電層103A到103C可包含氧化矽、氮化矽、碳化矽、氮氧化矽、或任意其他合適的介電材料。第一組介電層102A到102D可包含第一介電材料，且第二組介電層103A到103C可包含不同於第一介電材料的第二介電材料。舉例來說，通常第一介電材料與第二介電材料對於預定蝕刻具有不同的蝕刻速率。第一組介電層102A到102D及第二組介電層103A到103C中的每一層可具有50埃到10微米的厚度。所述多個介電層102A到102D或103A到103C可還包括多個橫向凹陷部。
在一些實施例中，溝渠電容器130包括第一電容器結構131（本文中的電容器結構131-1及電容器結構131-2統稱為第一電容器結構131）及在橫向上鄰近第一電容器結構131的第二電容器結構132（本文中的電容器結構132-1及電容器結構132-2統稱為第二電容器結構132）。第一電容器結構131包括沿第一軸線109延伸的第一導電幹線106。第一電容器結構131還包括：第一組橫向突起部151A到154A，朝所述多個橫向凹陷部延伸且填充所述多個橫向凹陷部。第一電容器結構131可還包括：第二組橫向突起部151B到154B，朝第二電容器結構132延伸。第一組橫向突起部151A到154A及第二組橫向突起部151B到154B可被稱為從第一導電幹線106向外延伸且垂直於第一軸線109延伸的多個第一導電分支。第二電容器結構132包括平行於第一軸線109延伸的第二導電幹線108。第二電容器結構還包括：第三組橫向突起部161A到163A，朝第一電容器結構131延伸。第三組橫向突起部161A到163A與第二組橫向突起部151B到154B交錯。第二電容器結構132可還包括：第四組橫向突起部161B到163B，朝在橫向上鄰近第二電容器結構132的第三電容器結構133（本文中的電容器結構133-1及電容器結構133-2統稱為第三電容器結構133）延伸。第四組橫向突起部161B到163B可與第三電容器結構133的橫向突起部（未標記）交錯。第三組橫向突起部及第四組橫向突起部可被稱為從第二導電幹線108向外延伸且垂直於第一軸線109延伸的多個第二導電分支。在一些實施例中，溝渠電容器130可還包括：第四電容器結構134（本文中的電容器結構134-1及電容器結構134-2統稱為第四電容器結構134），在橫向上鄰近第三電容器結構133；以及第五電容器結構135（本文中的電容器結構135-1及電容器結構135-2統稱為第五電容器結構135），在橫向上鄰近第四電容器結構134，所述電容器結構各自包括橫向突起部（未標記）。第三電容器結構133、第四電容器結構134及第五電容器結構135各自包括平行於第一軸線109延伸的導電幹線（未標記）。另外，第三電容器結構133、第四電容器結構134及第五電容器結構135的橫向突起部（未標記）中的每一者可被稱為從它們各自的導電幹線（未標記）向外延伸且垂直於第一軸線109延伸的導電分支（未標記）。在一些實施例中，溝渠電容器130可包括不同數目的電容器結構。
在一些實施例中，第一電容器結構131、第三電容器結構133及第五電容器結構135包括：第一外部電極層111A，上覆在基底上且對所述多個橫向凹陷部進行襯墊；第一絕緣體層112A，上覆在第一外部電極層111A上且對第一外部電極層111A進行襯墊；第一內部電極層113A，上覆在第一絕緣體層112A上且對第一絕緣體層112A進行襯墊；以及第一組空腔114A（例如氣隙（air gap）），設置在第一內部電極層113A內。第一外部電極層111A及第一內部電極層113A可為或包含鈦、氮化鈦、鉭、氮化鉭、任意其他金屬、或任意其他合適的材料。第一絕緣體層112A可包含氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鋯、一些其他電介質、或前述材料的任意組合。第一組空腔114A可包含空氣、惰性氣體或稀有氣體、真空、或一些其他氣體。第一外部電極層111A及第一內部電極層113A可具有50埃到500埃的厚度。第一絕緣體層112A可具有10埃到200埃的厚度。在一些實施例中，第一電容器結構131、第三電容器結構133及第五電容器結構135可包括不同數目的電極層及絕緣體層。
在一些實施例中，第二電容器結構132及第四電容器結構134包括：第二外部電極層111B，上覆在基底上；第二絕緣體層112B，上覆在第二外部電極層111B上且對第二外部電極層111B進行襯墊；第二內部電極層113B，上覆在第二絕緣體層112B上且對第二絕緣體層112B進行襯墊；以及第二組空腔114B，設置在第二內部電極層113B內。第二外部電極層111B及第二內部電極層113B可為或包含鈦、氮化鈦、鉭、氮化鉭、任意其他金屬、或任意其他合適的材料。第二絕緣體層112B可包含氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鋯、一些其他電介質、或前述材料的任意組合。第二組空腔114B可包含空氣、惰性氣體或稀有氣體、真空、或一些其他氣體。第二外部電極層111B及第二內部電極層113B可具有50埃到500埃的厚度。第二絕緣體層112B可具有10埃到200埃的厚度。在一些實施例中，第二電容器結構132及第四電容器結構134可包括不同數目的電極層及絕緣體層。
在一些實施例中，第一外部電極層111A在一個或多個位置處接觸第二外部電極層111B，使得第一外部電極層111A與第二外部電極層111B一起建立溝渠電容器130的單個外部電極。舉例來說，第一外部電極層111A可沿第一電容器結構131與第二電容器結構132之間的介面、第二電容器結構132與第三電容器結構133之間的介面、第三電容器結構133與第四電容器結構134之間的介面、以及第四電容器結構134與第五電容器結構135之間的介面中的任意者接觸第二外部電極層111B。
此外，在一些實施例中，第一內部電極層113A例如通過歐姆接觸或內連結構（圖1A中未示出）電耦合到第二內部電極層113B，使得第一內部電極層113A與第二內部電極層113B一起建立溝渠電容器130的單個內部電極。第一絕緣體層112A及第二絕緣體層112B將外部電極（例如，111A、111B）與內部電極（113A、113B）彼此隔離，使得溝渠電容器130的總電容被界定在外部電極與內部電極之間。
在一些實施例中，半導體元件100包括位於所述多個介電層102A到102D或103A到103C之上的支撐層101B。支撐層101B可為或包含多晶矽。支撐層101B可包含與基底101A相同或不同的材料。支撐層101B可具有50埃到1000埃的厚度。
在一些實施例中，半導體元件100包括位於第一組空腔114A及第二組空腔114B之上的頂蓋層120A或120B。頂蓋層120A或120B可包含氧化矽、氮化矽、或任何其他介電材料。頂蓋層120A或120B可具有50埃到1000埃的厚度。
在一些實施例中，半導體元件100包括上覆在頂蓋層120A上的隔離層125。隔離層125可為鈍化層。隔離層125可包含氧化矽、氮化矽、或任何其他介電材料。隔離層125可具有50埃到1000埃的厚度。
如上所述，溝渠電容器130的橫向突起部允許在不增加溝渠電容器130的深度的情況下增加溝渠電容器130的表面積。因此，可在不必增加製造半導體元件100的成本的情況下獲得更大的電容值。
參照圖1B，提供圖1A的半導體元件100的一些實施例的另一剖視圖。半導體元件100包括第一溝渠電容器130-1及第二溝渠電容器130-2。在一些實施例中，第一溝渠電容器是圖1A的溝渠電容器130。半導體元件100還包括位於介電結構104之上的第一接觸件141及第二接觸件142。第一接觸件141延伸穿過第一內部電極層113A及第一絕緣體層112A且耦合到第一外部電極層111A。第二接觸件142耦合到第一內部電極層113A。第一接觸件141與第二接觸件142在橫向上分隔開。
參照圖2，提供圖1A及圖1B的半導體元件的一些實施例的俯視圖。圖1A所例示的剖視圖可例如沿線A-A'截取。圖1B所例示的剖視圖可例如沿線B-B'截取。
在一些實施例中，第一接觸件141中的每一者電性連接（tie）在一起（參見例如線143），且第二接觸件142中的每一者電性連接在一起（參見例如線145）。在一些實施例中，第一溝渠電容器130-1及第二溝渠電容器130-2具有矩形形狀的俯視圖。在其他實施例中，第一溝渠電容器130-1及第二溝渠電容器130-2可包括其他形狀的俯視圖。舉例來說，橢圓形、正方形、圓形、或一些其他合適的形狀。
參照圖3A，提供包括溝渠電容器230的半導體元件200的一些實施例的剖視圖。一般來說，圖3A的溝渠電容器230具有如先前針對圖1A的溝渠電容器130所論述的類似特徵及層。然而，除此之外，溝渠電容器230具有平行於第一軸線209延伸的附加介電材料（例如，300、302），所述附加介電材料將電容器結構的相鄰導電幹線的側壁彼此分隔開。舉例來說，相反，圖1A中的電容器結構的相鄰導電幹線具有彼此直接接觸的側壁。如以下將更詳細地理解，溝渠電容器230還包括未在圖1A中例示出的附加支撐層201B到201G，但應理解，這樣的特徵也可包括在與圖1A一致的一些實施例中。
更具體來說，半導體元件200可為或包括積體電路（IC）、IPD、或一些其他半導體元件。半導體元件200包括基底201A及位於基底之上的介電結構204。基底201A可為或包含矽、鍺、任意III-V族化合物、或任意其他合適的半導體材料。基底201A可具有50埃或大於50埃的厚度。
介電結構204包括多個介電層202A到202D或203A到203C以及多個支撐層201B到201G。所述多個介電層202A到202D或203A到203C包括第一組介電層202A到202D以及第二組介電層203A到203C。第一組介電層202A到202D與第二組介電層203A到203C可以交替的方式將一者設置在另一者之上。第一組介電層202A到202D以及第二組介電層203A到203C可包含氧化矽、氮化矽、碳化矽、氮氧化矽、或任意其他合適的介電材料。第一組介電層202A到202D可包含與第二組介電層203A到203C不同的材料。第一組介電層202A到202D以及第二組介電層203A到203C中的每一層可具有50埃到20微米的厚度。所述多個介電層202A到202D或203A到203C可還包括多個橫向凹陷部。
所述多個支撐層201B到201G可包含多晶矽。所述多個支撐層可包含與基底201A相同的材料。所述多個支撐層201B到201G可層疊在所述多個介電層202A到202D或203A到203C中的每一層之間，使得所述多個支撐層201B到201G中的每一支撐層在垂直方向上設置在第一組介電層202A到202D中的層與第二組介電層203A到203C中的層之間。舉例來說，第一支撐層201B可在垂直方向上設置在第一組介電層202A到202D中的第一介電層202A與第二組介電層203A到203C中的第二介電層203A之間。
在一些實施例中，溝渠電容器230包括第一電容器結構231（本文中的電容器結構231-1及電容器結構231-2統稱為第一電容器結構231）及在橫向上鄰近第一電容器結構231的第二電容器結構232（本文中的電容器結構232-1及電容器結構232-2統稱為第二電容器結構232）。第一電容器結構231包括：第一導電幹線；以及第一組橫向突起部（或分支）251A到254A，朝所述多個橫向凹陷部延伸且填充所述多個橫向凹陷部。第一電容器結構231可還包括：第二組橫向突起部251B到254B，朝第二電容器結構232延伸。在一些實施例中，第二電容器結構232包括：第二導電幹線；以及第三組橫向突起部（或分支）261A到263A，朝第一電容器結構231延伸。第三組橫向突起部261A到263A可與第二組橫向突起部251B到254B交錯。第二電容器結構232可還包括：第四組橫向突起部261B到263B，朝在橫向上鄰近第二電容器結構232的第三電容器結構233（本文中的電容器結構233-1及電容器結構233-2統稱為第三電容器結構233）延伸。第四組橫向突起部261B到263B可與第三電容器結構233的橫向突起部（未標記）交錯。在一些實施例中，溝渠電容器230可還包括：第四電容器結構234（本文中的電容器結構234-1及電容器結構234-2統稱為第四電容器結構234），在橫向上鄰近第三電容器結構233；以及第五電容器結構235（本文中的電容器結構235-1及電容器結構235-2統稱為第五電容器結構235），在橫向上鄰近第四電容器結構234，各自包括橫向突起部（未標記）。在一些實施例中，溝渠電容器230可包括不同數目的電容器結構。
在一些實施例中，第一電容器結構231、第三電容器結構233及第五電容器結構235包括：第一外部電極層211A，上覆在基底上且對所述多個橫向凹陷部進行襯墊；第一絕緣體層212A，上覆在第一外部電極層211A上且對第一外部電極層211A進行襯墊；第一內部電極層213A，上覆在第一絕緣體層212A上且對第一絕緣體層212A進行襯墊；以及第一組空腔214A，設置在第一內部電極層213A內。第一外部電極層211A及第一內部電極層213A可為或包含鈦、氮化鈦、鉭、氮化鉭、任意其他金屬、或任意其他合適的材料。第一絕緣體層212A可包含氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鋯、一些其他電介質、或前述材料的任意組合。第一組空腔214A可包含空氣、惰性氣體或稀有氣體、真空、或一些其他氣體。第一外部電極層211A及第一內部電極層213A可具有50埃到500埃的厚度。第一絕緣體層212A可具有10埃到200埃的厚度。在一些實施例中，第一電容器結構231、第三電容器結構233及第五電容器結構235可包括不同數目的電極層及絕緣體層。
在一些實施例中，第二電容器結構232及第四電容器結構234包括：第二外部電極層211B，上覆在基底上；第二絕緣體層212B，上覆在第二外部電極層211B上且對第二外部電極層211B進行襯墊；第二內部電極層213B，上覆在第二絕緣體層212B上且對第二絕緣體層212B進行襯墊；以及第二組空腔214B，設置在第二內部電極層213B內。第二外部電極層211B及第二內部電極層213B可為或包含鈦、氮化鈦、鉭、氮化鉭、任意其他金屬、或任意其他合適的材料。第二外部電極層211B包含與第一外部電極層211A相同的材料。第二絕緣體層212B可包含氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鋯、一些其他電介質、或前述材料的任意組合。第二組空腔214B可包含空氣、惰性氣體或稀有氣體、真空、或一些其他氣體。第二外部電極層211B及第二內部電極層213B可具有50埃到500埃的厚度。第二絕緣體層212B可具有10埃到200埃的厚度。在一些實施例中，第二電容器結構132與第四電容器結構134可包括不同數目的電極層及絕緣體層。
在一些實施例中，第一外部電極層211A在一個或多個位置處通過所述多個介電層202A到202D或203A到203C與第二外部電極層211B在橫向上分隔開。在一些實施例中，第一外部電極層211A在一個或多個位置處通過所述多個支撐層201B到201G與第二外部電極層211B在垂直方向上分隔開。舉例來說，第一外部電極層211A可沿第一電容器結構231與第二電容器結構232之間的介面、第二電容器結構232與第三電容器結構233之間的介面、第三電容器結構233與第四電容器結構234之間的介面以及第四電容器結構234與第五電容器結構235之間的介面中的任意者通過介電結構204與第二外部電極層211B分隔開。
在一些實施例中，半導體元件200包括位於所述多個介電層202A到202D或203A到203C之上的頂部支撐層201H。頂部支撐層201H可為或包含多晶矽。頂部支撐層201可包含與基底201A相同或不同的材料。頂部支撐層201可具有50埃到1000埃的厚度。
在一些實施例中，半導體元件200包括位於第一組空腔214A及第二組空腔214B之上的頂蓋層220。頂蓋層220可包含氧化矽、氮化矽、或任意其他介電材料。頂蓋層220可具有50埃到1000埃的厚度。
在一些實施例中，半導體元件200包括上覆在頂蓋層220上的隔離層225。隔離層225可為鈍化層。隔離層225可包含氧化矽、氮化矽、或任意其他介電材料。隔離層225可具有50埃到1000埃的厚度。
如上所述，溝渠電容器230的橫向突起部允許在不增加溝渠電容器230的深度的情況下增加溝渠電容器230的表面積。因此，可在不必增加製造半導體元件200的成本的情況下獲得更大的電容值。
參照圖3B，提供圖3A的半導體元件200的一些實施例的另一剖視圖。半導體元件200包括第一溝渠電容器230-1及第二溝渠電容器230-2。在一些實施例中，第一溝渠電容器是圖3A的溝渠電容器230。半導體元件200還包括位於介電結構204之上的第一接觸件241及第二接觸件242。第一接觸241延伸穿過第一內部電極層213A及第一絕緣體層212A，且耦合到第一外部電極層211A。第二接觸件242耦合到第一內部電極層213A。第一接觸件241與第二接觸件242在橫向上分隔開。
參照圖4，提供圖3A及圖3B的半導體元件的一些實施例的俯視圖。圖3A所例示的剖視圖可例如沿線C-C'截取。圖3B所例示的剖視圖可例如沿線D-D'截取。
在一些實施例中，第一接觸件241中的每一者電性連接在一起且第二接觸件242中的每一者電性連接在一起。在一些實施例中，第一溝渠電容器230-1及第二溝渠電容器230-2具有矩形形狀的俯視圖。在其他實施例中，第一溝渠電容器230-1及第二溝渠電容器230-2可包括其他形狀的俯視圖。舉例來說，橢圓形、正方形、圓形、或一些其他合適的形狀。
參照圖5A到圖5J，提供形成圖1A、圖1B及圖2的半導體元件100的方法的一些實施例的一系列剖視圖。半導體元件100可為或包括IC、IPD、或一些其他半導體元件。
參照圖5A，在基底101A之上形成介電結構104。介電結構104包括多個介電層102A到102D或103A到130C。基底101A可為或包含矽、鍺、任意III-V族化合物、或任意其他合適的半導體材料。基底101A可具有50埃或大於50埃的厚度。所述多個介電層102A到102D或103A到103C包括第一組介電層102A到102D及第二組介電層103A到103C。第一組介電層102A到102D與第二組介電層103A到103C可以交替的方式將一者形成在另一者之上。舉例來說，在基底101A之上形成第一組介電層102A到102D中的第一介電層102A，在第一介電層102A之上形成第二組介電層103A到103C中的第二介電層103A，在第二介電層103A之上形成第一組介電層102A到102D中的第三介電層102B，等等。第一組介電層102A到102D及第二組介電層103A到103C可包含氧化矽、氮化矽、碳化矽、氮氧化矽、或任意其他合適的介電材料。第一組介電層102A到102D可包含與第二組介電層103A到103C不同的材料。第一組介電層102A到102D包含對於預定蝕刻具有第一蝕刻速率的第一介電材料，且第二組介電層103A到103C包含對於預定蝕刻具有不同於第一蝕刻速率的第二蝕刻速率的第二介電材料。舉例來說，對於預定蝕刻，第一蝕刻速率可高於第二蝕刻速率。第一組介電層102A到102D及第二組介電層103A到103C中的每一層可具有50埃到10微米的厚度。在介電結構104之上形成支撐層101B。支撐層101B可為或包含多晶矽。支撐層101B可包含與基底101A相同或不同的材料。支撐層101B可具有50埃到1000埃的厚度。
參照圖5B，在支撐層101B、介電結構104及基底101A之上形成第一罩幕171。在第一罩幕171就位的情況下接著對支撐層101B及介電結構104進行圖案化以形成第一組溝渠181。第一罩幕171可包含例如光阻、氧化矽、氮化矽、一些其他罩幕材料、或前述材料的任意組合。圖案化可包括乾式蝕刻。在一些實施例中，乾式蝕刻可利用CF4 電漿、CHF3 電漿、C4 F8 電漿、SF6 電漿、NF3 電漿、或一些其他電漿來對介電結構104進行圖案化。在一些實施例中，乾式蝕刻可利用Cl2 電漿、HBr電漿、Ar電漿、或一些其他電漿來對支撐層101B進行圖案化。
參照圖5C，接著施加預定蝕刻，使得在第一罩幕171就位的情況下對介電結構104進行圖案化，以形成從第一組溝渠181向外延伸的第一組橫向凹陷部191。預定蝕刻可包括濕式蝕刻，其中濕式蝕刻的液體填充第一組溝渠181。因為對於預定蝕刻，第一介電材料（例如，102A到102D）的蝕刻速率高於第二介電材料（例如，103A到103C）的蝕刻速率，因此可相對於第二組介電層103A到103C對第一組介電層102A到102D實行具有高選擇性的濕式蝕刻，使得蝕刻劑對第一組介電層102A到102D比對蝕刻第二組介電層103A到103C蝕刻得快，從而形成第一組橫向凹陷部191。濕式蝕刻可利用HF、H3 PO4 、四甲基氫氧化銨（TMAH）、NH4OH、KOH、NaOH、一些其它蝕刻劑、或前述材料的任意組合來選擇性地對介電結構104進行蝕刻，以形成第一組橫向凹陷部191。可實行預定蝕刻達預定時間，以控制第一組橫向凹陷部191延伸的橫向距離。在一些實施例中，第一組橫向凹陷部191中的橫向凹陷部可關於第一組溝渠181中的與所述橫向凹陷部相應的溝渠對稱，使得第一組橫向凹陷部191從第一組溝渠181延伸的第一距離196等於第一組橫向凹陷部191從第一組溝渠181延伸的第二距離197。在一些實施例中，圖案化包括在施加預定蝕刻之後移除第一罩幕171。儘管圖5C示出其中在施加預定蝕刻的同時第一罩幕171保留在原位的實例，但是在一些替代實施例中，可在施加預定蝕刻之前移除第一罩幕171。
在一些實施例中，基底101A及支撐層101B的蝕刻速率可低於第一介電材料（例如，102A到102D）的蝕刻速率，使得濕式蝕刻劑也可對第一組介電層102A到102D比對基底101A及支撐層101B蝕刻得快。因此，預定蝕刻可不使第一組溝渠181在垂直方向上延伸到基底101A中或者在橫向上延伸到支撐層101B中。
在一些實施例中，在施加預定蝕刻之後，第一組介電層102A到102D的側壁可為平坦的，如圖5C所例示。另外，在施加預定蝕刻之後，第二組介電層103A到103C的側壁、上表面及下表面可為平坦的，使得第一組橫向凹陷部191具有如圖5C所例示的方形隅角或尖的隅角。然而，應理解，由於預定蝕刻，前述側壁、隅角和/或表面可替代地為彎曲的或圓形的。
參照圖5D，在第一組溝渠181中的基底101A之上且沿第一組橫向凹陷部191形成第一外部電極層111A。第一外部電極層111A可通過例如化學氣相沉積（chemical vapor deposition，CVD）、電漿增強CVD（plasma enhanced CVD，PECVD）或原子層沉積（atomic layer deposition，ALD）來形成。接著在第一外部電極層111A之上且沿第一外部電極層111A形成第一絕緣體層112A，且可通過例如CVD、PECVD或ALD形成第一絕緣體層112A。接著在第一絕緣體層112A之上且沿第一絕緣體層112A形成第一內部電極層113A，且可通過例如CVD、PECVD或ALD形成第一內部電極層113A。可實行用於形成第一外部電極層111A、第一絕緣體層112A及第一內部電極層113A中的任意者的沉積製程中的任意者達預定的時間，從而控制所得的第一外部電極層111A的厚度、所得的第一絕緣體層112A的厚度和/或所得的第一內部電極層113A的厚度。第一外部電極層111A及第一內部電極層113A可為或包含鈦、氮化鈦、鉭、氮化鉭、任意其他金屬、或任意其他合適的材料。第一絕緣體層112A可包含氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鋯、一些其他電介質、或前述材料的任意組合。第一外部電極層111A及第一內部電極層113A可具有50埃到500埃的厚度。由於涉及緊密的幾何形狀，因此第一內部電極層113A的材料可能不會完全填充第一絕緣體層112A內的空間，從而在第一內部電極層113A中留有第一組空腔114A。第一絕緣體層112A可具有10埃到200埃的厚度。在第一組空腔114A之上形成頂蓋層120，且可例如氣密地密封空腔。頂蓋層120可包含氧化矽、氮化矽、或任意其他介電材料。頂蓋層120可具有50埃到1000埃的厚度。在其他實施例中，第一內部電極層113A可填充第一絕緣體層112A內的整個空間，使得不存在第一組空腔114A。在又一些其他實施例中，第一絕緣體層112A的表面形貌的微小變化可導致第一內部電極層113A在不同位置處“夾斷”第一組空腔114A，這對於不同的電容器結構可不同。
參照圖5E，在第一電容器結構131、第三電容器結構133、第五電容器結構135及頂蓋層120之上形成第二罩幕172。接著在第二罩幕172就位的情況下對第一電容器結構131、第三電容器結構133、第五電容器結構135及頂蓋層120進行圖案化。所述圖案化形成第一圖案化頂蓋層120A。圖案化可包括濕式蝕刻或乾式蝕刻中的任意者。在一些實施例中，圖案化包括在蝕刻製程之後移除第二罩幕172。
參照圖5F，在第一圖案化頂蓋層120A之上形成隔離層125。隔離層125可為鈍化層。隔離層125可包含氧化矽、氮化矽、或任意其他介電材料。隔離層125可具有50埃到1000埃的厚度。
參照圖5G，在隔離層125、支撐層101B、介電結構104及基底101A之上形成第三罩幕173。接著在第三罩幕173就位的情況下對隔離層125、支撐層101B及介電結構104進行圖案化，以形成第二組溝渠182。第三罩幕173可包含例如光阻、氧化矽、氮化矽、一些其他罩幕材料、或前述材料的任意組合。圖案化可包括乾式蝕刻。在一些實施例中，乾式蝕刻可利用CF4 電漿、CHF3 電漿、C4 F8 電漿、SF6 電漿、NF3 電漿、或一些其他電漿來對介電結構104進行圖案化。在一些實施例中，乾式蝕刻可利用Cl2 電漿、HBr電漿、Ar電漿、或一些其他電漿來對支撐層101B進行圖案化。
參照圖5H，在第三罩幕173就位的情況下對介電結構104進行圖案化，以形成從第二組溝渠182向外延伸的第二組橫向凹陷部192。圖案化可包括濕式蝕刻。可相對於第一組介電層102A到102D對二組介電層103A到103C實行具有高選擇性的濕式蝕刻，使得蝕刻劑對第二組介電層103A到103C比對第一組介電層102A到102D蝕刻得快，從而形成第二組橫向凹陷部192。濕式蝕刻可利用HF、H3 PO4 、TMAH、NH4OH、KOH、NaOH、一些其它蝕刻劑、或前述材料的任意組合來選擇性地對介電結構進行蝕刻，以形成第二組橫向凹陷部192。可實行濕式蝕刻達預定時間以控制第二組橫向凹陷部192延伸的橫向距離。在一些實施例中，第二組橫向凹陷部192中的橫向凹陷部可關於第二組溝渠182中的與所述橫向凹陷部相應的溝渠對稱，使得第二組橫向凹陷部192從第二組溝渠182延伸的第三距離198等於第二組橫向凹陷部192從第二組溝渠182延伸的第四距離199。在一些實施例中，圖案化包括在蝕刻製程之後移除第三罩幕173。儘管圖5H示出其中第三罩幕173在濕式蝕刻期間保留在原位的實例，但是在一些替代實施例中，可在濕式蝕刻之前移除第三罩幕173。
在一些實施例中，在濕式蝕刻期間，基底101A及支撐層101B的蝕刻速率可低於第二介電材料（例如，103A到103C）的蝕刻速率。因此，濕式蝕刻可不使第二組溝渠182在垂直方向上延伸到基底101A中或者在橫向上延伸到支撐層101B中。
在一些實施例中，在濕式蝕刻之後，第一電容器結構131、第三電容器結構133及第五電容器結構135的側壁、上表面及下表面可為平坦的，使得第一電容器結構131、第三電容器結構133及第五電容器結構135具有如圖5H所例示的方形隅角或尖的隅角。然而，應理解，由於濕式蝕刻，因此前述側壁、隅角和/或表面可替代地為彎曲的或圓形的。
參照圖5I，在第二組溝渠182及在第二組橫向凹陷部192中形成第二電容器結構132及第四電容器結構134。通過沿第二組橫向凹陷部192形成第二電容器結構132，形成第三組橫向突起部161A到163A及第四組橫向突起部161B到163B。第三組橫向突起部161A到163A與第二組橫向突起部151B到154B交錯。第二電容器結構132及第四電容器結構134的形成包括：在第二組溝渠182中的基底101A之上且沿第二組橫向凹陷部192形成第二外部電極層111B；在第二外部電極層111B之上且沿第二外部電極層111B形成第二絕緣體層112B；以及在第二絕緣體層112B之上且沿第二絕緣體層112B形成第二內部電極層113B。第二外部電極層111B、第二絕緣體層112B及第二內部電極層113B中的任意者可通過ALD、CVD、PECVD、或前述製程的任意組合來形成。可實行用於形成第二外部電極層111B、第二絕緣體層112B及第二內部電極層113B中的任意者的沉積製程中的任意者達預定時間，從而控制所得的第二外部電極層111B的厚度、所得的第二絕緣體層112B的厚度和/或所得的第二內部電極層113B的厚度。第二外部電極層111B及第二內部電極層113B可為或包含鈦、氮化鈦、鉭、氮化鉭、任意其他金屬、或任意其他合適的材料。第二絕緣體層112B可包含氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鋯、一些其他電介質、或前述材料的任意組合。第二外部電極層111B及第二內部電極層113B可具有50埃到500埃的厚度。第二絕緣體層112B可具有10埃到200埃的厚度。
在一些實施例中，在形成第二外部電極層111B之後，第一外部電極層111A在一個或多個位置處接觸第二外部電極層111B。舉例來說，在形成第二外部電極層111B之後，第一外部電極層111A可沿第一電容器結構131與第二電容器結構132之間的介面、第二電容器結構132與第三電容器結構133之間的介面、第三電容器結構133與第四電容器結構134之間的介面以及第四電容器結構134與第五電容器結構135之間的介面中的任意者接觸第二外部電極層111B。
在第二組空腔114B之上形成頂蓋層120。頂蓋層120可氣密地密封第二組空腔114B。頂蓋層120可包含氧化矽、氮化矽、或任意其他介電材料。頂蓋層120可具有50埃到1000埃的厚度。
參照圖5J，在半導體元件100之上形成第四罩幕（未示出）。接著在第四罩幕就位的情況下對第二電容器結構132、第四電容器結構134及頂蓋層120進行圖案化。所述圖案化形成第二圖案化頂蓋層120B。圖案化可包括濕式蝕刻或乾式蝕刻中的任意者。在一些實施例中，圖案化包括在蝕刻製程之後移除第四罩幕。
參照圖6A到圖6H，提供形成圖3及圖4的半導體元件200的方法的一些實施例的一系列剖視圖。半導體元件200可為或包括IC、IPD、或一些其他半導體元件。
參照圖6A，在基底201A之上形成介電結構204。介電結構204包括多個介電層202A到202D或203A到203C以及多個支撐層201B到201G。基底201A可為或包含矽、鍺、任意III-V族化合物、或任意其他合適的半導體材料。基底201A可具有50埃或大於50埃的厚度。所述多個介電層202A到202D或203A到203C包括第一組介電層202A到202D以及第二組介電層203A到203C。第一組介電層202A到202D與第二組介電層203A到203C可以交替的方式將一者形成在另一者之上。第一組介電層202A到202D以及第二組介電層203A到203C可包含氧化矽、氮化矽、碳化矽、氮氧化矽、或任意其他合適的介電材料。第一組介電層202A到202D可包含與第二組介電層203A到203C不同的材料。第一組介電層202A到202D及第二組介電層203A到203C中的每一層可具有50埃到20微米的厚度。所述多個支撐層201B到201G可包含多晶矽。所述多個支撐層可包含與基底201A相同的材料。所述多個支撐層201B到201G可層疊在所述多個介電層202A到202D或203A到203C中的每一層之間，使得所述多個支撐層201B到201G中的每一支撐層在垂直方向上設置在第一組介電層202A到202D中的層與第二組介電層203A到203C中的層之間。舉例來說，可在第一組介電層202A到202D中的第一介電層202A與第二組介電層203A到203C中的第二介電層203A之間在垂直方向上設置第一支撐層201B。在所述多個介電層202A到202D或203A到203C之上形成頂部支撐層201H。頂部支撐層201H可為或包含多晶矽。頂部支撐層201H可包含與基底201A相同或不同的材料。頂部支撐層201H可具有50埃到1000埃的厚度。
參照圖6B，在介電結構204及基底201A之上形成第一罩幕271。接著在第一罩幕271就位的情況下對介電結構204進行圖案化，以形成第一組溝渠281。第一罩幕271可包含例如光阻、氧化矽、氮化矽、一些其他罩幕材料、或前述材料的任意組合。圖案化可包括乾式蝕刻。在一些實施例中，乾式蝕刻可利用CF4 電漿、CHF3 電漿、C4 F8 電漿、SF6 電漿、NF3 電漿、或一些其他電漿來對所述多個介電層結構進行圖案化。在一些實施例中，乾式蝕刻可利用Cl2 電漿、HBr電漿、Ar電漿、或一些其他電漿來對所述多個支撐層201B到201H進行圖案化。
參照圖6C，在第一罩幕271就位的情況下對介電結構204進行圖案化，以形成從第一組溝渠281向外延伸的第一組橫向凹陷部291。圖案化可包括濕式蝕刻。可相對於第二組介電層203A到203C對第一組介電層202A到202D實行具有高選擇性的濕式蝕刻，使得蝕刻劑對第一組介電層202A到202D比對第二組介電層203A到203C蝕刻得快，從而形成第一組橫向凹陷部291。濕式蝕刻可利用HF、H3 PO4 、TMAH、NH4 OH、KOH、NaOH、一些其它蝕刻劑、或前述材料的任意組合來選擇性地對介電結構進行蝕刻，以形成第一組橫向凹陷部291。可實行濕式蝕刻達預定時間以控制第一組橫向凹陷部291延伸的橫向距離。在一些實施例中，第一組橫向凹陷部291中的橫向凹陷部可關於第一組溝渠281中的與所述橫向凹陷部相應的溝渠對稱，使得第一組橫向凹陷部291從第一組溝渠281延伸的第一距離296等於第一組橫向凹陷部291從第一組溝渠281延伸的第二距離297。在一些實施例中，圖案化包括在濕式蝕刻之後移除第一罩幕271。儘管圖6C示出其中第一罩幕271在濕式蝕刻期間保留在原位的實例，但是在一些替代實施例中，可在濕式蝕刻之前移除第一罩幕271。
在一些實施例中，基底201A及所述多個支撐層201B到201G的蝕刻速率可低於第一介電材料（例如，202A到202D）的蝕刻速率，使得濕式蝕刻劑也可對第一組介電層202A到202D比對基底201A及所述多個支撐層201B到201G蝕刻得快。因此，濕式蝕刻可不使第一組溝渠281在垂直方向上延伸到基底201A中或者在橫向上延伸到多個支撐層201B到201G中。
在一些實施例中，第一組介電層202A到202D的側壁在濕式蝕刻之後可為平坦的，如圖6C所例示。另外，第二組介電層203A到203C和/或所述多個支撐層201B到201G的側壁、上表面及下表面在濕式蝕刻之後可為平坦的，使得第一組橫向凹陷部291具有如圖6C所例示的方形隅角或尖的隅角。然而，應理解，由於濕式蝕刻，因此前述側壁、隅角和/或表面可替代地為彎曲的或圓形的。
參照圖6D，在介電結構204之上形成第二罩幕272。接著在第二罩幕272就位的情況下對介電結構204進行圖案化，以形成第二組溝渠282。第二罩幕272可包含例如光阻、氧化矽、氮化矽、一些其他罩幕材料、或前述材料的任意組合。圖案化可包括乾式蝕刻。在一些實施例中，乾式蝕刻可利用CF4 電漿、CHF3 電漿、C4 F8 電漿、SF6 電漿、NF3 電漿、或一些其他電漿來對介電結構204進行圖案化。在一些實施例中，乾式蝕刻可利用Cl2 電漿、HBr電漿、Ar電漿、或一些其他電漿來對所述多個支撐層201B到201G進行圖案化。
參照圖6E，在第二罩幕272就位的情況下對介電結構204進行圖案化，以形成從第二組溝渠282向外延伸的第二組橫向凹陷部292。圖案化可包括濕式蝕刻。可相對於第一組介電層202A到202D對第二組介電層203A到203C實行具有高選擇性的濕式蝕刻，使得蝕刻劑對第二組介電層203A到203C比對第一組介電層202A到202D蝕刻得快，從而形成第二組橫向凹陷部292。濕式蝕刻可利用HF、H3 PO4 、TMAH、NH4 OH、KOH、NaOH、一些其它蝕刻劑、或前述材料的任意組合來選擇性地對介電結構進行蝕刻，以形成第二組橫向凹陷部292。可實行濕式蝕刻達預定時間以控制第二組橫向凹陷部292延伸的橫向距離。在一些實施例中，第二組橫向凹陷部292中的橫向凹陷部可關於第二組溝渠282中的與所述橫向凹陷部相應的溝渠對稱，使得第二組橫向凹陷部292從第二組溝渠282延伸的第三距離298等於第二組橫向凹陷部292從第二組溝渠282延伸的第四距離299。在一些實施例中，圖案化包括在濕式蝕刻之後移除第二罩幕272。儘管圖6E示出其中第二罩幕272在濕式蝕刻期間保留在原位的實例，但是在一些替代實施例中，可在濕式蝕刻之前移除第二罩幕272。
在一些實施例中，在濕式蝕刻期間，基底201A及所述多個支撐層201B到201G的蝕刻速率可低於第二介電材料（例如，203A到203C）的蝕刻速率。因此，濕式蝕刻可不使第二組溝渠282在垂直方向上延伸到基底201A中或者在橫向上延伸到所述多個支撐層201B到201G中。
在一些實施例中，第二組介電層203A到203C的側壁在濕式蝕刻之後可為平坦的，如圖6E所示。另外，第一組介電層202A到202D和/或所述多個支撐層201B到201G的側壁、上表面及下表面在濕式蝕刻之後可為平坦的，使得第二組橫向凹陷部292具有如圖6E所例示的方形隅角或尖的隅角。然而，應理解，由於濕式蝕刻，因此前述側壁、隅角和/或表面可替代地為彎曲的或圓形的。
參照圖6F，在第一組溝渠281中、在第一組橫向凹陷部291中、在第二組溝渠282中及在第二組橫向凹陷部292中形成第一電容器結構231、第二電容器結構232、第三電容器結構233、第四電容器結構234及第五電容器結構235。舉例來說，通過沿第一組橫向凹陷部291形成第一電容器結構231，形成第一組橫向突起部251A到254A及第二組橫向突起部251B到254B。舉例來說，通過沿第二組橫向凹陷部292形成第二電容器結構232，形成第三組橫向突起部261A到263A及第四組橫向突起部261B到263B。在一些實施例中，第二組橫向突起部251B到254B與第三組橫向突起部261A到263A交錯。
第一電容器結構231、第三電容器結構233及第五電容器結構235的形成包括：在第一組溝渠281中的基底201A之上且沿第一組橫向凹陷部291形成第一外部電極層211A；在第一外部電極層211A之上且沿第一外部電極層211A形成第一絕緣體層212A；以及在第一絕緣體層212A之上且沿第一絕緣體層212A形成第一內部電極層213A。第一外部電極層211A、第一絕緣體層212A及第一內部電極層213A中的任意者可通過ALD、CVD、PECVD、或前述製程的任意組合來形成。可實行用於形成第一外部電極層211A、第一絕緣體層212A及第一內部電極層213A中的任意者的沉積製程中的任意者達預定時間，從而控制所得的第一外部電極層211A的厚度、所得的第一絕緣體層212A的厚度和/或所得的第一內部電極層213A的厚度。第一外部電極層211A及第一內部電極層213A可為或包含鈦、氮化鈦、鉭、氮化鉭、任意其他金屬、或任意其他合適的材料。第一絕緣體層212A可包含氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鋯、一些其他電介質、或前述材料的任意組合。第一外部電極層111A及第一內部電極層113A可具有50埃到500埃的厚度。第一絕緣體層112A可具有10埃到200埃的厚度。
第二電容器結構232及第四電容器結構234的形成包括：在第二組溝渠282中的基底201A之上且沿第二組橫向凹陷部292形成第二外部電極層211B；在第二外部電極層211B之上且沿第二外部電極層211B形成第二絕緣體層212B；以及在第二絕緣體層212B之上且沿第二絕緣體層212B形成第二內部電極層213B。第二外部電極層211B、第二絕緣體層212B及第二內部電極層213B中的任意者可通過ALD、CVD、PECVD、或前述製程的任意組合來形成。可實行用於形成第二外部電極層211B、第二絕緣體層212B及第二內部電極層213B中的任意者的沉積製程中的任意者達預定時間，從而控制所得的第二外部電極層211B的厚度、所得的第二絕緣體層212B的厚度和/或所得的第二內部電極層213B的厚度。第二外部電極層211B及第二內部電極層213B可為或包含鈦、氮化鈦、鉭、氮化鉭、任意其他金屬、或任意其他合適的材料。第二絕緣體層212B可包含氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鋯、一些其他電介質、或前述材料的任意組合。第二外部電極層211B及第二內部電極層213B可具有50埃到500埃的厚度。第二絕緣體層212B可具有10埃到200埃的厚度。
在一些實施例中，在形成第一外部電極層211A及第二外部電極層211B之後，第一外部電極層211A通過所述多個介電層202A到202D或203A到203C在一個或多個位置處與第二外部電極層211B在橫向上分隔開。在一些實施例中，第一外部電極層211A通過所述多個支撐層201B到201H在一個或多個位置處與第二外部電極層211B在垂直方向上分隔開。舉例來說，在形成第一外部電極層211A及第二外部電極層211B之後，第一外部電極層211A可沿第一電容器結構231與第二電容器結構232之間的介面、第二電容器結構232與第三電容器結構233之間的介面、第三電容器結構233與第四電容器結構234之間的介面以及第四電容器結構234與第五電容器結構235之間的介面中的任意者通過介電結構204與第二外部電極層211B分隔開。
在一些實施例中，在第一組空腔214A及第二組空腔214B之上形成頂蓋層220。頂蓋層220可氣密地密封第一組空腔214A及第二組空腔214B。頂蓋層220可包含氧化矽、氮化矽、或任意其他介電材料。頂蓋層220可具有50埃到1000埃的厚度。
參照圖6G，在頂蓋層220之上形成第三罩幕273。接著對第一電容器結構231、第五電容器結構235及頂蓋層220進行圖案化。圖案化可包括濕式蝕刻或乾式蝕刻中的任意者。在一些實施例中，圖案化包括在蝕刻製程之後移除第三罩幕273。
參照圖6H，在頂蓋層220的上表面及頂部支撐層201H的上表面上形成隔離層225。隔離層225可為鈍化層。隔離層225可包含氧化矽、氮化矽、或任意其他介電材料。隔離層225可具有50埃到1000埃的厚度。
參照圖7，提供圖5A到圖5J的方法的一些實施例的流程圖。
在步驟1101處，在基底101A之上形成介電結構104。參見例如圖5A。
在步驟1102處，使用第一蝕刻對介電結構104進行圖案化，以形成第一組溝渠181。參見例如圖5B。
在步驟1103處，使用第二蝕刻對介電結構104進行圖案化，以在第一組溝渠181中形成第一組橫向凹陷部191。參見例如圖5C。
在步驟1104處，在第一組溝渠181中且沿第一組橫向凹陷部191形成第一組電容器結構131或133或135。參見例如圖5D。
在步驟1105處，使用第三蝕刻對介電結構104進行圖案化，以形成第二組溝渠182。參見例如圖5G。
在步驟1106處，使用第四蝕刻對介電結構104進行圖案化，以在第二組溝渠182中形成第二組橫向凹陷部192。參見例如圖5H。
在步驟1107處，在第二組溝渠182中且沿第二組橫向凹陷部192形成第二組電容器結構132或134。參見例如圖5I。
儘管圖7的方塊圖1100在本文中被例示及闡述為一系列動作或事件，然而應理解，這些動作或事件的例示次序不應被解釋為具有限制性意義。舉例來說，某些動作可以不同的次序發生，和/或可與除本文中所例示和/或所闡述的動作或事件之外的其他動作或事件同時發生。此外，在實施本文說明的一個或多個方面或實施例時可能並非需要所有例示動作，且本文中所繪示的動作中的一個或多個動作可在一個或多個單獨的動作和/或階段中施行。
參照圖8，提供圖6A到圖6H的方法的一些實施例的流程圖。
在步驟1201處，在基底201A之上形成介電結構204。參見例如圖6A。
在步驟1202，使用第一蝕刻對介電結構204進行圖案化，以形成第一組溝渠281。參見例如圖6B。
在步驟1203處，使用第二蝕刻對介電結構204進行圖案化，以在第一組溝渠281中形成第一組橫向凹陷部291。參見例如圖6C。
在步驟1204處，使用第三蝕刻對介電結構204進行圖案化，以形成第二組溝渠282。參見例如圖6D。
在步驟1205處，使用第四蝕刻對介電結構204進行圖案化，以在第二組溝渠282中形成第二組橫向凹陷部292。參見例如圖6E。
在步驟1206處，在第一組溝渠281中、第二組溝渠282中沿第一組橫向凹陷部291以及沿第二組橫向凹陷部292形成第一組電容器結構231或233或235及第二組電容器結構232或234。參見例如圖6F。
儘管圖8的方塊圖1200在本文中被例示及闡述為一系列動作或事件，然而應理解，這些動作或事件的例示次序不應被解釋為具有限制性意義。舉例來說，某些動作可以不同的次序發生，和/或可與除本文中所例示和/或所闡述的動作或事件之外的其他動作或事件同時發生。此外，在實施本文說明的一個或多個方面或實施例時可能並非需要所有例示動作，且本文中所繪示的動作中的一個或多個動作可在一個或多個單獨的動作和/或階段中施行。
因此，在一些實施例中，本文涉及一種半導體元件，所述半導體元件包括：半導體基底；多個介電層，上覆在所述半導體基底上且界定溝渠；以及溝渠電容器，上覆在所述半導體基底上且填充所述溝渠。所述溝渠包括多個橫向凹陷部。所述溝渠電容器還包括第一電容器結構以及在橫向上鄰近所述第一電容器結構的第二電容器結構。所述第一電容器結構包括：第一橫向突起部，朝所述多個橫向凹陷部中的第一橫向凹陷部延伸且填充所述第一橫向凹陷部；第二橫向突起部，朝所述第二電容器結構延伸；以及第三橫向突起部，朝所述第二電容器結構延伸。所述第二電容器結構包括：第四橫向突起部，朝所述第一電容器結構延伸且在垂直方向上設置在所述第二橫向突起部與所述第三橫向突起部之間。
在一些其他實施例中，本文涉及一種半導體元件，所述半導體元件包括：半導體基底；介電結構，設置在所述半導體基底之上；以及溝渠電容器結構，上覆在所述半導體基底上且佈置在所述介電結構內。所述溝渠電容器結構包括：第一電容器結構，上覆在所述半導體基底上且設置在所述介電結構內。所述第一電容器結構包括：第一導電幹線，沿與所述半導體基底的上表面垂直的第一軸線延伸；以及多個第一導電分支，沿與所述第一軸線垂直的第二軸線從所述第一導電幹線向外延伸。所述溝渠電容器結構還包括：第二電容器結構，上覆在所述半導體基底上且在橫向上與所述第一電容器結構鄰近地設置在所述介電結構內。所述第二電容器結構包括：第二導電幹線，平行於所述第一軸線延伸；以及多個第二導電分支，與所述第二軸線平行地從所述第二導電幹線向外延伸。所述多個第一導電分支與所述多個第二導電分支交錯。
在一些其他實施例中，本文涉及一種形成半導體元件的方法。在半導體基底之上形成包括多個介電層的介電結構。使用第一蝕刻對所述介電結構進行圖案化以形成第一組溝渠。使用第二蝕刻對所述介電結構進行圖案化以在所述第一組溝渠中形成從所述第一組溝渠向外延伸的第一組橫向凹陷部。在所述第一組溝渠中且沿所述第一組橫向凹陷部形成第一組電容器結構。所述第一組電容器結構包括從所述第一組電容器結構向外延伸且填充所述第一組橫向凹陷部的第一組橫向突起部。使用第三蝕刻對所述介電結構進行圖案化以形成第二組溝渠。使用第四蝕刻對所述介電結構進行圖案化以在所述第二組溝渠中形成從所述第二組溝渠向外延伸的第二組橫向凹陷部。在所述第二組溝渠中且沿所述第二組橫向凹陷部形成第二組電容器結構。所述第二組電容器結構包括從所述第二組電容器結構向外延伸且填充所述第二組橫向凹陷部的第二組橫向突起部。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本文的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本文作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本文的精神及範圍，而且他們可在不背離本文的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100、200:半導體元件 101A、201A:基底 101B、201B～201G:支撐層 102A～102D、202A～202D:第一組介電層 103A～103C、203A～203C:第二組介電層 104、204:介電結構 106:第一導電幹線 108:第二導電幹線 109、209:第一軸線 111A、211A:第一外部電極層 111B、211B:第二外部電極層 112A、212A:第一絕緣體層 112B、212B:第二絕緣體層 113A、213A:第一內部電極層 113B、213B:第二內部電極層 114A、214A:第一組空腔 114B、214B:第二組空腔 120、120A、120B、220:頂蓋層 125、225:隔離層 130、230:溝渠電容器 130-1、230-1:第一溝渠電容器 130-2、230-2:第二溝渠電容器 131、231:第一電容器結構 132、232:第二電容器結構 133、233:第三電容器結構 134、234:第四電容器結構 135、235:第五電容器結構 131-1～135-1、131-2～135-2、231-1～235-1、231-2～235-2:電容器結構 141、241:第一接觸件 142、242:第二接觸件 143、145、A-A'、B-B'、C-C'、D-D':線 151A～154A、251A～254A:第一組橫向突起部 151B～154B、251B～254B:第二組橫向突起部 161A～163A、261A～263A:第三組橫向突起部 161B～163B、261B～263B:第四組橫向突起部 171、271:第一罩幕 172、272:第二罩幕 173、273:第三罩幕 181、281:第一組溝渠 182、282:第二組溝渠 191、291:第一組橫向凹陷部 192、292:第二組橫向凹陷部 196、296:第一距離 197、297:第二距離 198、298:第三距離 199、299:第四距離 201H:頂部支撐層 300、302:附加介電材料 1100、1200:方塊圖 1101～1107、1201～1206:步驟
結合附圖閱讀以下詳細說明，會最好地理解本文的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A及圖1B例示出包括溝渠電容器的半導體元件的一些實施例的剖視圖。 圖2例示出圖1A及圖1B的半導體元件的一些實施例的俯視圖。 圖3A及圖3B例示出包括溝渠電容器的半導體元件的一些替代實施例的剖視圖。 圖4例示出圖3A及圖3B的半導體元件的一些實施例的俯視圖。 圖5A到圖5J例示出形成圖1A、圖1B及圖2的半導體元件的方法的一些實施例的一系列剖視圖。 圖6A到圖6H例示出形成圖3A、圖3B及圖4的半導體元件的方法的一些實施例的一系列剖視圖。 圖7及圖8分別例示出圖5A到圖5J及圖6A到圖6H的方法的一些實施例的流程圖。
100:半導體元件
101A:基底
101B:支撐層
102A~102D:第一組介電層
103A~103C:第二組介電層
104:介電結構
106:第一導電幹線
108:第二導電幹線
109:第一軸線
111A:第一外部電極層
111B:第二外部電極層
112A:第一絕緣體層
112B:第二絕緣體層
113A:第一內部電極層
113B:第二內部電極層
114A:第一組空腔
114B:第二組空腔
120A、120B:頂蓋層
125:隔離層
130:溝渠電容器
131:第一電容器結構
132:第二電容器結構
133:第三電容器結構
134:第四電容器結構
135:第五電容器結構
A-A':線
151A~154A:第一組橫向突起部
151B~154B:第二組橫向突起部
161A~163A:第三組橫向突起部
161B~163B:第四組橫向突起部

Claims (20)

  1. 一種半導體元件，包括： 半導體基底； 多個介電層，上覆在所述半導體基底上且界定溝渠，其中所述溝渠包括多個橫向凹陷部；以及 溝渠電容器，上覆在所述半導體基底上且填充所述溝渠，其中所述溝渠電容器包括第一電容器結構以及在橫向上鄰近所述第一電容器結構的第二電容器結構，其中所述第一電容器結構包括：第一橫向突起部，朝所述多個橫向凹陷部中的第一橫向凹陷部延伸且填充所述第一橫向凹陷部；第二橫向突起部，朝所述第二電容器結構延伸；以及第三橫向突起部，朝所述第二電容器結構延伸，且其中所述第二電容器結構包括：第四橫向突起部，朝所述第一電容器結構延伸且在垂直方向上設置在所述第二橫向突起部與所述第三橫向突起部之間。
  2. 如請求項1所述的半導體元件，其中所述第二橫向突起部的至少一部分位於所述第四橫向突起部的至少一部分的正上方，且所述第三橫向突起部的至少一部分位於所述第四橫向突起部的所述一部分的正下方，且其中所述第一橫向突起部及所述第二橫向突起部沿共同水平軸線在橫向上間隔開。
  3. 如請求項1所述的半導體元件，其中所述第二橫向突起部的最下表面接觸所述第四橫向突起部的最上表面，且其中所述第三橫向突起部的最上表面接觸所述第四橫向突起部的最下表面。
  4. 如請求項1所述的半導體元件，其中所述第二橫向突起部的最下表面通過第一支撐層而與所述第四橫向突起部的最上表面在垂直方向上分隔開，且其中所述第三橫向突起部的最上表面通過第二支撐層而與所述第四橫向突起部的最下表面在垂直方向上分隔開。
  5. 如請求項1所述的半導體元件，其中所述第二橫向突起部的側壁接觸所述第二電容器結構的第一側壁，其中所述第三橫向突起部的側壁接觸所述第二電容器結構的第二側壁，且其中所述第四橫向突起部的側壁接觸所述第一電容器結構的側壁。
  6. 如請求項1所述的半導體元件，其中所述第二橫向突起部的側壁通過所述多個介電層中的第一介電層而與所述第二電容器結構的第一側壁在橫向上分隔開，其中所述第三橫向突起部的側壁通過所述多個介電層中的第二介電層而與所述第二電容器結構的第二側壁在橫向上分隔開，且其中所述第四橫向突起部的側壁通過所述多個介電層中的第三介電層而與所述第一電容器結構的側壁在橫向上分隔開。
  7. 如請求項1所述的半導體元件，其中所述溝渠電容器還包括第三電容器結構，所述第三電容器結構在橫向上鄰近所述第二電容器結構以使得所述第三電容器結構通過所述第二電容器結構而與所述第一電容器結構在橫向上分隔開，且其中所述第二電容器結構還包括朝所述第三電容器結構延伸的第五橫向突起部。
  8. 如請求項7所述的半導體元件，其中所述第三電容器結構包括：第六橫向突起部，朝所述第二電容器結構延伸；以及第七橫向突起部，朝所述第二電容器結構延伸，且其中所述第五橫向突起部在垂直方向上設置在所述第六橫向突起部與所述第七橫向突起部之間。
  9. 如請求項8所述的半導體元件，其中所述第一橫向突起部、所述第二橫向突起部及所述第六橫向突起部沿第一水平軸線在橫向上間隔開，所述第四橫向突起部與所述第五橫向突起部沿第二水平軸線在橫向上間隔開，且所述第三橫向突起部與所述第七橫向突起部沿第三水平軸線在橫向上間隔開，且其中所述第二水平軸線在垂直方向上位於所述第一水平軸線與所述第三水平軸線之間。
  10. 一種半導體元件，包括： 半導體基底； 介電結構，設置在所述半導體基底之上；以及 溝渠電容器結構，上覆在所述半導體基底上且佈置在所述介電結構內，所述溝渠電容器結構包括： 第一電容器結構，上覆在所述半導體基底上且設置在所述介電結構內，所述第一電容器結構包括：第一導電幹線，沿與所述半導體基底的上表面垂直的第一軸線延伸；以及多個第一導電分支，從所述第一導電幹線向外延伸且垂直於所述第一軸線延伸；以及 第二電容器結構，上覆在所述半導體基底上且在橫向上與所述第一電容器結構鄰近地設置在所述介電結構內，所述第二電容器結構包括：第二導電幹線，平行於所述第一軸線延伸；以及多個第二導電分支，從所述第二導電幹線向外延伸且垂直於所述第一軸線延伸，其中所述多個第一導電分支與所述多個第二導電分支交錯。
  11. 如請求項10所述的半導體元件，其中所述介電結構包括： 第一介電層，設置在所述半導體基底之上，所述第一介電層包含第一介電材料；以及 第二介電層，設置在所述第一介電層之上，所述第二介電層包含不同於所述第一介電材料的第二介電材料。
  12. 如請求項11所述的半導體元件： 其中所述第一導電幹線沿所述第一軸線延伸穿過所述第一介電層及所述第二介電層，且所述第一電容器結構的最低分支設置在所述第一介電層中；且 其中所述第二導電幹線與所述第一導電幹線平行地延伸穿過所述第一介電層及所述第二介電層，且所述第二電容器結構的最低分支設置在第二介電層中。
  13. 如請求項10所述的半導體元件，其中所述多個第一導電分支的側壁接觸所述第二導電幹線的側壁，且其中所述多個第二導電分支的側壁接觸所述第一導電幹線的側壁。
  14. 如請求項10所述的半導體元件，其中所述多個第一導電分支的側壁通過所述介電結構而與所述第二導電幹線的側壁在橫向上分隔開，且其中所述多個第二導電分支的側壁通過所述介電結構而與所述第一導電幹線的側壁在橫向上分隔開。
  15. 如請求項10所述的半導體元件，其中所述多個第一導電分支的下表面接觸所述多個第二導電分支的上表面，且其中所述多個第一導電分支的上表面接觸所述多個第二導電分支的下表面。
  16. 如請求項10所述的半導體元件，其中所述多個第一導電分支的下表面通過多個支撐層而與所述多個第二導電分支的上表面在垂直方向上分隔開，且其中所述多個第一導電分支的上表面通過所述多個支撐層而與所述多個第二導電分支的下表面在垂直方向上分隔開。
  17. 如請求項1所述的半導體元件，其中所述溝渠電容器結構還包括： 第三電容器結構，上覆在所述半導體基底上且在橫向上與所述第二電容器結構鄰近地設置在所述介電結構內，所述第三電容器結構包括：第三導電幹線，平行於所述第一軸線延伸；以及多個第三導電分支，從所述第三導電幹線向外延伸且垂直於所述第一軸線延伸，其中所述多個第二導電分支與所述多個第三導電分支交錯。
  18. 一種形成半導體元件的方法，包括： 在半導體基底之上形成包括多個介電層的介電結構； 使用第一蝕刻對所述介電結構進行圖案化以形成第一組溝渠； 使用第二蝕刻對所述介電結構進行圖案化以在所述第一組溝渠中形成從所述第一組溝渠向外延伸的第一組橫向凹陷部； 在所述第一組溝渠中且沿所述第一組橫向凹陷部形成第一組電容器結構，其中所述第一組電容器結構包括從所述第一組電容器結構向外延伸且填充所述第一組橫向凹陷部的第一組橫向突起部； 使用第三蝕刻對所述介電結構進行圖案化以形成第二組溝渠； 使用第四蝕刻對所述介電結構進行圖案化以在所述第二組溝渠中形成從所述第二組溝渠向外延伸的第二組橫向凹陷部；以及 在所述第二組溝渠中且沿所述第二組橫向凹陷部形成第二組電容器結構，其中所述第二組電容器結構包括從所述第二組電容器結構向外延伸且填充所述第二組橫向凹陷部的第二組橫向突起部。
  19. 如請求項18所述的方法，其中所述第一組電容器結構在所述第三蝕刻之前形成且所述第二組電容器結構在所述第四蝕刻之後形成。
  20. 如請求項18所述的方法，其中所述第一組電容器結構與所述第二組電容器結構在所述第四蝕刻之後同時形成。
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