CN116648057A - 半导体装置和其形成方法 - Google Patents

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Abstract

本公开涉及一种半导体装置和其形成方法。一种设备包含：基底结构，其具有包含多个晶体管的第一部分和包围所述第一部分的第二部分；存储结构，其处于所述基底结构的所述第一部分上，所述存储结构包含多个存储电容器，每个存储电容器耦合到所述多个晶体管中的对应一者；界面结构，其处于所述基底结构的所述第二部分上；以及外围结构，其处于所述界面结构上；其中所述界面结构被划分成多个绝缘膜，且所述多个绝缘膜被布置成彼此远离以在所述基底结构的所述第二部分与所述外围结构之间具有多个空隙。

Description

半导体装置和其形成方法
技术领域
本公开涉及一种半导体装置和其形成方法。
背景技术
动态随机存取存储器(下文称为DRAM)将信息存储在各单位的存储器单元中，其中每个存储器单元具备存取晶体管和连接到所述存取晶体管的源极或漏极的存储电容器。通过提供具有多个存储器单元的DRAM，形成大容量存储器电路。DRAM具备多个功能元件，例如晶体管和存储电容器，但如果功能元件受到在形成其它功能元件时执行的热处理的影响，则有可能会使电特性改变。因此，已提出一种技术，其能够通过单独地形成晶体管部分和存储电容器部分且接着稍后将所述部分联接而尽可能地减少热处理的影响。
发明内容
在一方面，本公开提供一种设备，其包括：基底结构，其具有包含多个晶体管的第一部分和包围所述第一部分的第二部分；存储结构，其处于所述基底结构的所述第一部分上，所述存储结构包含多个存储电容器，每个存储电容器耦合到所述多个晶体管中的对应一者；界面结构，其处于所述基底结构的所述第二部分上；以及外围结构，其处于所述界面结构上；其中所述界面结构被划分成多个绝缘膜，且所述多个绝缘膜被布置成彼此远离以在所述基底结构的所述第二部分与所述外围结构之间具有多个空隙。
在一方面，本公开另外提供一种方法，其包括：形成基底结构，所述基底结构包含具有多个晶体管的第一部分和包围所述第一部分的第二部分；形成包含分别对应于所述第一部分和所述第二部分的第三部分和第四部分的存储结构，所述第三部分具有各自要耦合到所述多个晶体管中的对应一者的多个存储电容器，且所述第四部分包围所述第三部分；利用绝缘膜覆盖所述基底结构的表面；从所述基底结构的所述表面部分地移除所述绝缘膜以暴露所述基底结构的所述第一部分和所述第二部分的一部分；以及将所述存储结构堆叠在所述绝缘膜上，使得在所述基底结构的所述第一部分与所述存储结构的所述第三部分之间形成腔，且在所述基底结构的所述第二部分与所述存储结构的所述第四部分之间部分地形成气孔。
在另一方面，本公开另外提供一种方法，其包括：形成存储器单元结构，所述存储器单元结构具有包括多个存储电容器的第一部分和包围所述第一部分的第二部分；在所述存储器单元结构上形成绝缘膜；移除所述存储器单元结构的所述第一部分上的所述绝缘膜且部分地移除所述存储器单元结构的所述第二部分上的所述绝缘膜，以便在所述第二部分上形成具有从中穿过的气孔的壁；形成具有多个晶体管的基底结构，每个晶体管对应于所述多个存储电容器中的一者；将所述存储器单元结构堆叠在所述基底结构上，使得所述存储器单元结构的所述第二部分与所述壁的上表面接触，使得在所述存储器单元结构的所述第一部分与所述基底结构之间形成腔，且在所述存储器单元结构的所述第二部分与所述基底结构之间形成所述气孔。
附图说明
图1是说明根据实施例的半导体装置中的存储器垫区、界面结构和气孔布局的示意性配置的一个实例的平面图。图1A是示意性地说明根据实施例的半导体装置的工艺阶段中的中途状态的图，且说明气孔从衬底的一端延伸到另一端的情况。
图2是说明根据实施例的半导体装置的存储器单元的等效电路的示意性配置的电路图。
图3和4是说明根据实施例的半导体装置和其制造方法的图，且为说明最终工艺阶段中的示意性配置的一个实例的纵向截面视图。图3和4是说明在图15和16中说明的步骤之后的示例性工艺阶段中的示意性配置的一个实例的纵向截面视图。图3是说明沿图1中的线A-A的部分的示意性配置的纵向截面视图。图4是说明沿图1中的线B-B的部分的示意性配置的纵向截面视图。
图5到16是说明根据实施例的制造半导体装置的方法的图，且为依序说明示例性过程工艺阶段中的示意性配置的一个实例的纵向截面视图。图5、6、7、10、13和15是说明沿图1中的线A-A的部分的示意性配置的纵向截面视图。图4、8、11、14和16是说明沿图1中的线B-B的部分的示意性配置的纵向截面视图。
图9是说明根据实施例的制造半导体装置的方法的图，且为说明在与图7和8相同的步骤中沿着图1中的线C-C的部分的示意性配置的纵向截面视图。
图12是说明根据实施例的制造半导体装置的方法的图，且为用于解释在图9和10中执行的工艺的图。
具体实施方式
下文将参考附图详细地解释本公开的各种实施例。以下详细描述参考了以说明方式展示本公开的特定方面和各种实施例的附图。所述详细描述提供足够细节以使所属领域的技术人员能够实践本公开的这些实施例。在不脱离本公开的范围的情况下可利用其它实施例，且可作出结构、逻辑和电性改变。本文所公开的各种实施例未必相互排斥，因为一些公开的实施例可与一或多个其它公开的实施例组合以形成新的实施例。
在下文中，将参考图式描述根据实施例的半导体装置1和其制造方法。将通过采用DRAM作为实例来描述半导体装置1。在实施例的描述中，用相同的符号表示共同或相关的元件和基本上相同的元件，且减少或省略其描述。在图式中，图中的单元的尺寸和尺寸比率未必与实施例中的尺寸和尺寸比率匹配。本文中所提及的上和下、上部和下部或上方和下方的方向是指在平面视图和纵向截面视图中的每个对应部分中的半导体衬底10安置于底部的情况下的那些方向，且水平方向是指平行于半导体衬底10的表面的方向。
图1是说明半导体装置1的示意性配置的平面视图，且说明提供于半导体装置1中的界面结构8的布局。半导体装置1具备多个存储器垫区2。存储器垫区2在半导体衬底10上布置成矩阵。稍后描述的多个存储器单元15提供于存储器垫区2中。存储器单元15是DRAM存储器元件。界面结构8提供于存储器垫区2中的每一者周围。界面结构8具备多个气孔6。在图1中，在存储器垫区2的水平方向，或换句话说，在Y方向上提供多个气孔6。应注意，尽管未在图1中说明，但稍后描述的存储器垫边缘部分4和外围电路部分5安置在存储器垫区2周围。
气孔6是水平穿透孔，其在稍后在图10和11中描述的步骤中形成于界面结构8中。在图10和11中描述的步骤中，充当空隙的腔区50形成于存储器垫区2中的每一者中。每个腔区50通过气孔6连接到邻近腔区50。腔区50内部的空气可穿过气孔6。图中的气孔6中标记的箭头说明可穿过气孔6的气流。端对端提供于半导体衬底10上的所有腔区50通过气孔6互连。图1A是示意性地说明此配置的图。在图10和11中说明的步骤中，半导体衬底10和基底衬底40通过其间的腔区50分层。
如图1A中所说明，气孔6在Y方向上延伸以从半导体衬底10的端连接到端。芯片区1a在半导体衬底10上布置成矩阵，且存储器垫区2形成于芯片区1a内部。气孔6穿过多个芯片区1a，从而在Y方向上从半导体衬底10的一端延伸到另一端。图1是图1A中说明的区G的放大视图。在图1A中说明的配置的情况下，所有腔区50通过气孔6连接到包围半导体衬底10的气氛。因此，如果外部气氛减压，则空气穿过气孔6，从而对所有腔区50内部减压。应注意，在图1A中，为方便起见，将气孔6绘制得较稀疏，但实际上，气孔6布置得较密集。
图2说明包含在半导体装置1中的存储器垫区2的存储器单元阵列的等效电路。多个存储器单元15布置成矩阵，其中每个存储器单元15连接到以直线安置的多个字线17与多个位线18之间的相交点。单个存储器单元15包含一对存取晶体管16和存储电容器24。存取晶体管16包含金属氧化物半导体场效应晶体管(MOSFET)。存取晶体管16的栅极电极16a(见图3)充当DRAM字线17。每个存取晶体管16的源极或漏极中的一者连接到一个位线18，而另一者连接到存储电容器24。存储电容器24包含电容器且通过累积电荷而存储数据。
当将数据写入到存储器单元15时，将接通存取晶体管16的电位施加于字线17，同时将对应于待写入的数据的“0”或“1”的低电位或高电位施加于位线18。当从存储器单元15读出数据时，将接通存取晶体管16的电位施加于线17，且通过使连接到位线18的感测放大器感测从存储电容器24汲取到位线18的电位来进行数据确定。
图3和4是说明根据实施例的半导体装置1的示意性配置的纵向截面视图。图3是说明沿图1中的线A-A的部分的示意性配置的纵向截面视图。图4是说明沿图1中的线B-B的部分的示意性配置的纵向截面视图。
如图3和4中所说明，存储器垫边缘部分4和外围电路部分5安置于存储器垫区2的任一侧上。半导体装置1具备存储器单元结构E和基底结构F。在图3和4中，存储器单元结构E安置于上部部分中，而基底结构F安置于下部部分中。存储器单元结构E具备第一单元，所述第一单元包含定位在图3和4中的存储器垫区2中的一者的上部部分中的存储电容器24。基底结构F具备第二单元，所述第二单元包含定位在图3和4中的存储器垫区2中的一者的下部部分中的存取晶体管16。存储器单元结构E和基底结构F分别划分成第一单元和第二单元，所述第一单元和第二单元包含存储器垫区2、存储器垫边缘部分4和外围电路部分5。界面结构8安置于存储器单元结构E与基底结构F之间。
存储器单元结构E具备多个存储电容器24。在图3中，存储电容器24具有在Y方向上较长且在X方向上较窄的柱状或杯形。存储电容器24在每个长窄杯形的内壁上具备多层，所述多层包含第一导电膜24a、高K膜24b和第二导电膜24c。第一导电膜24a充当上部电极，高K膜24b充当电容绝缘膜，且第二导电膜24c充当下部电极。
第一导电膜24a和第二导电膜24c具备导电材料。举例来说，第一导电膜24a具备氮化钛(TiN)。举例来说，第二导电膜24c具备氮化钛和钌(Ru)。高K膜24b含有具有高相对介电常数的绝缘材料，且例如具备金属氧化物材料，例如HfO2、ZrO2或Al2O3。
电连接到第一导电膜24a的板电极30提供于存储电容器24上方。板电极30另外通过接触插塞32连接到上部电极34。举例来说，板电极30和接触插塞32含有导电材料，例如钨(W)。举例来说，上部电极34含有导电材料，例如铝(Al)。
存储电容器24由上部部分中的第一绝缘膜26和下部部分中的第二绝缘膜27在存储电容器24的侧面包围。第一绝缘膜26和第二绝缘膜27含有绝缘材料。举例来说，第一绝缘膜26具备二氧化硅(SiO2)。举例来说，第二绝缘膜27具备氮化硅(SiN)。
第二绝缘膜27安置于外围电路部分5中，且第三绝缘膜28安置于存储器垫边缘部分4中。存储器垫边缘部分4、外围电路部分5和存储电容器24的顶部由第三绝缘膜28覆盖。第三绝缘膜28含有绝缘材料。举例来说，第三绝缘膜28具备二氧化硅(SiO2)。
基底结构F具备半导体衬底10和介电膜13，且界面结构8提供于基底结构F的顶部上。另外，在基底结构F中，隔离件12、栅极电极16a以及由隔离件12和栅极电极16a划界的有源区域14形成于半导体衬底10中。有源区域14是存取晶体管16的源极/漏极区。
作为半导体衬底10，例如使用单晶半导体衬底，例如单晶硅衬底。通过在半导体衬底10中形成沟槽且将绝缘材料埋置于沟槽中来获得隔离件12。举例来说，二氧化硅(SiO2)埋置在隔离件12中。隔离件12充当将元件彼此电隔离的隔离区。举例来说，介电膜13具备绝缘材料，例如氮化硅(SiN)。举例来说，界面结构8具备绝缘材料，例如二氧化硅(SiO2)。包装膜44提供于半导体衬底10下方。举例来说，包装膜44具备氮化硅(SiN)。
界面结构8跨越外围电路部分5和存储器垫边缘部分4形成，且包围存储器垫区2。存储器垫边缘部分4安置于存储器垫区2与外围电路部分5之间。界面结构8具有梯形横截面，所述梯形横截面在侧面上具有斜面8a。界面结构8的底面8c邻接介电膜13的顶面。外围电路部分5的基底结构F的第一绝缘膜26邻接界面结构8的顶面8b。存储器垫边缘部分4的第三绝缘膜28邻接界面结构8的斜面8a。界面结构8未安置于存储器垫区2的中心部分中。存储电容器24的底面在Z方向上与介电膜13的顶面的位置对准，且还在Z方向上与界面结构8的底面8c的位置对准。在外围电路部分5中提供空隙28a，其中未在介电膜13与第二绝缘膜27之间埋置第三绝缘膜28。
栅极电极16a形成于有源区域14中。在实施例中，栅极电极16a形成为沟槽-栅极存取晶体管16的栅极电极。栅极电极16a含有导电材料，且例如具备氮化钛(TiN)、钌(Ru)、氮化钨(WN)、钨(W)和多晶硅(多晶Si)中的至少一者。
另外，基底结构F包含位线18，且每个位线18通过未图解说明的连接部分连接到有源区域14的一侧。位线18含有导电材料，且例如具备硅化钨(WSi)、氮化钨(WN)、钨(W)、氮化钛(TiN)和钌(Ru)中的至少一者。
接触插塞20和接触垫22连接到有源区域14的另一侧，且接触垫22连接到存储电容器24的第二导电膜24c。如上所述，根据实施例的半导体装置1包含单晶体管单电容器型DRAM存储器单元，其具备栅极电极16a、有源区域14、位线18和存储电容器24。
接下来，将参考3到16描述根据实施例的制造半导体装置1的方法。
将参考图5和6来描述形成存储器单元结构E的方法。
如图5中所说明，首先，切割层42形成于基底衬底40上。存储器单元结构E形成于切割层42的顶部上。板电极30、第一绝缘膜26和第二绝缘膜27形成于切割层42上。
作为基底衬底40，例如使用单晶半导体衬底，例如单晶硅衬底。举例来说，切割层42具备绝缘材料，例如氮化硅(SiN)。举例来说，板电极30具备导电材料，例如铝。举例来说，第一绝缘膜26具备绝缘材料，例如二氧化硅(SiO2)。举例来说，第二绝缘膜27具备绝缘材料，例如氮化硅(SiN)。
切割层42、第一绝缘膜26和第二绝缘膜27例如通过化学气相沉积(下文称为CVD)形成。举例来说，通过使用CVD或溅镀沉积铝且接着通过采用已知光刻技术和已知各向异性干式蚀刻技术图案化所沉积的铝来获得板电极30。板电极30在末端处划分，且板电极30a如图3中所说明形成。
接下来，将已知光刻技术和已知各向异性干式蚀刻技术用于蚀刻第二绝缘膜27和第一绝缘膜26。在此布置下，形成从第二绝缘膜27的顶面穿到板电极30的顶面的多个沟槽29。沟槽29中的每一者具有在图的Y方向上以长且窄的形状延伸的孔形状。
接下来，如图6中所说明，在沟槽29内部形成和埋置第一导电膜24a、高K膜24b和第二导电膜24c。使用CVD形成第一导电膜24a、高K膜24b和第二导电膜24c。
此后，将第一导电膜24a、高K膜24b和第二导电膜24c回蚀，以移除形成于第二绝缘膜27的顶面上的过多第一导电膜24a、高K膜24b和第二导电膜24c。在此布置下，第一导电膜24a、高K膜24b和第二导电膜24c埋置于沟槽29内部。第一导电膜24a和板电极30彼此接触且具有电连续性。
举例来说，第一导电膜24a具备导电材料，例如氮化钛(TiN)。高K膜24b含有具有高相对介电常数的绝缘材料，且例如具备包含例如锆(Zr)或铝(Al)等金属的金属氧化物。举例来说，第二导电膜24c具备导电材料，例如氮化钛(TiN)和钌(Ru)。暴露第二导电膜24c的上边缘面。
如下形成基底结构F和界面结构8。如图7、8和9中所说明，隔离件12、有源区域14和存取晶体管16的栅极电极16a形成于半导体衬底10上。通过在半导体衬底10中形成沟槽且将例如二氧化硅(SiO2)等绝缘材料埋置于沟槽中而形成隔离件12。通过在有源区域14中形成沟槽且此后将导电材料埋置于沟槽中而形成栅极电极16a。接下来，在形成位线18之后，形成介电膜13。
举例来说，通过CVD或溅镀形成位线18。通过对沉积的导电材料执行光刻和各向异性干式蚀刻来图案化位线18。
举例来说，介电膜13具备绝缘材料，例如氮化硅(SiN)。在介电膜13内部，提供连接到有源区域14中的每一者的顶面的多个接触插塞20。此外，提供连接到接触插塞20中的每一者的顶面的接触垫22。举例来说，接触插塞20和接触垫22具备导电材料，例如钨(W)。还可在接触插塞20与有源区域14之间提供例如氮化钛(TiN)等势垒金属。
接下来，形成绝缘膜以便覆盖介电膜13和接触垫22的顶面。已知光刻技术用于在绝缘膜上形成对存储器垫区2和气孔6开放的未图解说明的掩模，且此后通过执行湿式蚀刻来蚀刻绝缘膜。绝缘膜具备二氧化硅(SiO2)且通过例如CVD沉积。举例来说，使用缓冲氢氟酸执行蚀刻。执行蚀刻以使得存储器垫区2中的介电膜13的顶面13a和接触垫22的顶面暴露。在此布置下，在存储器垫区2中形成凹陷部。这些凹陷部随后变为腔区50。另外，包围存储器垫区2的其余绝缘膜部分是界面结构8。另外，在外围电路部分5中，形成于绝缘膜中的凹陷部是气孔6。存储器垫区2中凹陷的凹面形状由介电膜13的顶面13a、接触垫22的顶面和界面结构8形成。湿式蚀刻是各向同性的，且因此在界面结构8的水平末端上形成斜面8a。还可执行各向同性干式蚀刻而非湿式蚀刻。界面结构8充当包围腔区50的壁，其中气孔6在水平方向上穿透界面结构8。
在此布置下，在制备具备存储器单元结构E的基底衬底40和具备基底结构F的半导体衬底10之后，基底衬底40，或换句话说，存储器单元结构E，竖直反转，如图10、11和12中所说明。此后，通过融合接合方法联接具备存储器单元结构E的基底衬底40和具备基底结构F的半导体衬底10。
在融合接合方法中，首先执行将大量羟基附着于存储器单元结构E和基底结构F的表面的处理，或换句话说，亲水化处理。接下来，存储器单元结构E和基底结构F通过对准和联接经过亲水化处理的存储器单元结构E和基底结构F的表面而彼此接合。根据融合接合方法的联接通过亲水性表面上的羟基之间的氢键来形成。根据融合接合方法的联接可在室温下执行。
此时，存储器单元结构E和基底结构F叠加、堆叠和联接，同时还被定位。通过例如事先在存储器单元结构E和基底结构F上形成未图解说明的对准标记以及检测所述对准标记来执行定位。
当联接时，存储器单元结构E的第二绝缘膜27的底面与外围电路部分5中的基底结构F的界面结构8的顶面8b接触。因此，存储器单元结构E与基底结构F堆叠，所述基底结构F以机械方式支撑存储器单元结构E。此时，形成于存储器垫区2中的凹陷部由存储器单元结构E的底部覆盖，且形成腔区50。腔区50是由存储器单元结构E的底面或换句话说第二绝缘膜27的底面以及存储电容器24的底面、界面结构8的侧面和介电膜13的顶面13a以及接触垫22的顶面围封的空间。另外，腔区50内部的空气可通过气孔6移动到腔区50外部。气孔6充当将腔区50连接到包围存储器单元结构E、第二绝缘膜27等的气氛的泄漏路径。气孔6与存储器单元结构E和基底结构F的分层方向成直角延伸。
接下来，如图10、11和12中所说明，围绕通过具备存储器单元结构E的基底衬底40与具备基底结构F的半导体衬底10的联接所获得的结构形成包装膜44。举例来说，包装膜44具备绝缘材料，例如氮化硅(SiN)。包装膜44通过真空CVD形成。当通过真空CVD形成包装膜44时，将联接的半导体衬底10和基底衬底40放置在未图解说明的减压膜沉积室内部。所有腔区50通过气孔6连接到未图解说明的膜沉积室内部覆盖半导体衬底10和基底衬底40的气氛。在此布置下，在所有腔区50中形成减压真空。此后，沉积包装膜44以便覆盖半导体衬底10和基底衬底40。利用包装膜44，处于联接状态的半导体衬底10和基底衬底40可被气密地包装。因此，腔区50的内部由包装膜44气密密封在保留减压条件的状态下。
接下来，如图13和14中所说明，从包装膜44剥离基底衬底40。由于基底衬底40与包装膜44之间的粘附不佳，因此基底衬底40可被拉动且由此从包装膜44剥离。此时，腔区50内部的减压条件得以保留。当剥离基底衬底40时，腔区50中的减压真空的存在使得在剥离基底衬底40时朝向腔区50拉动存储器单元结构E。因此，有可能抑制存储器单元结构E从界面结构8剥离。接下来，通过蚀刻移除切割层42。
应注意，在移除基底衬底40和切割层42时，还可执行以下方法代替上文参考图10到14所指示的剥离方法。在以下方法中，并非在通过融合接合将存储器单元结构E和基底结构F联接之后形成包装膜44。首先，在通过融合接合将存储器单元结构E和基底结构F联接之后，通过晶片研磨部分地移除基底衬底40。此后，通过干式蚀刻移除其余基底衬底40和切割层42。干式蚀刻可使用各向异性或各向同性条件执行。通过以上步骤，可移除基底衬底40和切割层42。
在减压气氛中执行干式蚀刻。腔区50通过气孔6连接到包围半导体衬底10和基底衬底40的干式蚀刻气氛。出于此原因，腔区50内部的空间也被减压。如果气孔6不存在，则腔区50内部的空间将不连接到干式蚀刻气氛。因此，腔区50内部的空间将不会在干式蚀刻期间减压。因此，腔区50内部的空间将处于比干式蚀刻气氛更高的压力下。出于此原因，在干式蚀刻期间，将归因于腔区50内部的空间与干式蚀刻气氛之间的压力差而向上推动存储器单元结构E，且在一些情况下，将从界面结构8剥离存储器单元结构E。然而，在如上文所描述在界面结构8中形成气孔6的情况下，腔区50通过气孔6连接到干式蚀刻气氛，且腔区50的内部减压。因此，可抑制干式蚀刻期间存储器单元结构E的分离。
接下来，将参考图13到16来描述从存储器单元结构E拆卸存储器垫区2以连接存储电容器24和接触垫22的步骤。图13和14说明紧接在图15和16之前的状态。在蚀刻沟槽31时实现从图13和14所说明状态到图15和16所说明状态的改变。
接下来，在存储器垫边缘部分4中形成沟槽31。可使用已知的光刻技术和各向异性干式蚀刻技术来形成沟槽31。为了蚀刻沟槽31，使用反应性离子蚀刻(RIE)。在沟槽31的蚀刻的前半程中，在使得提供于第一绝缘膜26中的二氧化硅(SiO2)的蚀刻速率较大且提供于第二绝缘膜27中的氮化硅(SiN)的蚀刻速率较小的条件下执行所述蚀刻。各种蚀刻装置中的任一者可用作执行以上蚀刻的蚀刻装置，例如微波电子回旋共振(ECR)等离子体装置、电容耦合式等离子体(CCP)装置或电感耦合式等离子体(ICP)装置。
通过根据以上条件进行蚀刻，进行存储器垫边缘部分4中的沟槽31的形成，且蚀刻进度在到达第二绝缘膜27的顶面之后减缓。出于此原因，可改进蚀刻量的均匀性。在蚀刻到达第二绝缘膜27的顶面之后，将蚀刻条件改变为适合于蚀刻氮化硅(SiN)的条件。
此时，通过降低氮化硅(SiN)的蚀刻速率且提高蚀刻可控性，会改进蚀刻量的均匀性。在此时间期间，存储器单元结构E的存储器垫区2和外围电路部分5通过由第二绝缘膜27的其余未蚀刻部分形成的横杆27a连接。
随着蚀刻进一步进行且连接存储器单元结构E的外围电路部分5与存储器垫区2的横杆27a被移除，存储器单元结构E的存储器垫区2与外围电路部分5分离。分离的存储器垫区2在图的向下方向上移动穿过腔区50，从而填充腔区50且使接触垫22和存储电容器24彼此连接。在此之后，接触垫22和存储电容器24通过退火而电连接。通过这些步骤，形成图15和16中所说明的配置。
接下来，形成第三绝缘膜28以覆盖沟槽31的内部和存储器单元结构E的顶面。举例来说，第三绝缘膜28具备绝缘材料，例如二氧化硅(SiO2)。第三绝缘膜28可例如通过CVD形成。在外围电路部分5中在其中未在介电膜13与第二绝缘膜27之间埋置第三绝缘膜28的空白空间中形成空隙28a。空隙28a由介电膜13、第二绝缘膜27和第三绝缘膜28包围。接下来，在第三绝缘膜28中形成从第三绝缘膜28的顶面穿到板电极30的顶面的接触孔，且通过在接触孔中埋置导电材料而形成接触插塞32。此后，连接到接触插塞32的上部电极34形成于第三绝缘膜28上。上部电极34通过CVD沉积，且通过光刻和各向异性干式蚀刻图案化。
通过以上步骤，形成根据实施例的半导体装置1，如图3和4中所说明。
依据根据实施例的半导体装置1和其制造方法，呈现以下效应。
围绕基底结构F的存储器垫区2形成具备气孔6的界面结构8。此后，通过融合接合方法联接具备存储器单元结构E的基底衬底40和具备基底结构F的半导体衬底10。在此布置下，形成腔区50和充当用于所有腔区50的泄漏路径的气孔6。另外，通过真空CVD方法沉积气密地密封联接的半导体衬底10和基底衬底40的包装膜44。此后，剥离基底衬底40。根据此方法，可剥离基底衬底40，同时维持腔区50内部的减压真空，由此朝向腔区50拉动具备存储电容器24的存储器单元结构E。在此布置下，可抑制基底衬底40与存储器单元结构E的分离。因此，由于有可能使存储器单元结构E免于从界面结构8剥离，因此半导体装置1的良率得到改进且实现半导体装置1的成本节省。
通过单独地形成存储器单元结构E和基底结构F且接着将两个结构彼此连接，实现具有单晶体管单电容器结构的半导体装置1。出于此原因，可避免对安装在基底结构F中的存取晶体管16施加不合需要的热处理。出于此原因，可改进存取晶体管16的性能。
在形成存储电容器24时，首先形成杯形沟槽29，且第一导电膜24a、高K膜24b和第二导电膜24c形成于沟槽29的内壁上。出于此原因，因为有可能避免形成存储电容器24的柱，所以可避免存储电容器24的塌缩，从而使得有可能改进半导体装置1的良率。
如上，DRAM作为实例而给出以描述根据各种实施例的半导体装置，但以上描述仅为一个实例，且不希望限于DRAM。举例来说，还可将除DRAM之外的存储器装置，例如静态随机存取存储器(SRAM)、快闪存储器、可擦除可编程只读存储器(EPROM)、磁阻随机存取存储器(MRAM)和相变存储器，用作半导体装置。此外，除存储器外的装置，例如微处理器和专用集成电路(ASIC)等逻辑IC，也可适用作根据前述实施例的半导体装置。此外，例如微机电系统(MEMS)等功能装置也可适用作根据前述实施例的半导体装置。
尽管已在特定优选实施例和实例的上下文中公开各种实施例，但所属领域的技术人员应了解，本公开的范围扩展超出具体公开的实施例到其它替代性实施例和/或所述实施例和其明显的修改和等同物的使用。另外，基于本公开，在本公开的范围内的其它修改对于所属领域的技术人员来说将是显而易见的。还预期可进行实施例的特定特征和方面的各种组合或子组合，且仍处于本公开的范围内。因此，应理解，所公开的实施例的各种特征和方面可彼此组合或相互取代以便形成所公开实施例的变化模式。因此，希望本公开的至少一些内容的范围不应受限于上文所描述的特定公开实施例。

Claims (20)

1.一种设备，其包括：
基底结构，其具有包含多个晶体管的第一部分和包围所述第一部分的第二部分；
存储结构，其处于所述基底结构的所述第一部分上，所述存储结构包含多个存储电容器，每个存储电容器耦合到所述多个晶体管中的对应一者；
界面结构，其处于所述基底结构的所述第二部分上；以及
外围结构，其处于所述界面结构上；
其中所述界面结构被划分成多个绝缘膜，且所述多个绝缘膜被布置成彼此远离以在所述基底结构的所述第二部分与所述外围结构之间具有多个空隙。
2.根据权利要求1所述的设备，其中所述界面结构包括介电材料。
3.根据权利要求1所述的设备，其中所述多个空隙中的每个空隙分别由介电材料包围。
4.根据权利要求1所述的设备，其中所述多个空隙中的每个空隙经布置以便分别处于所述存储结构与所述基底结构之间。
5.根据权利要求1所述的设备，其中所述存储电容器中的每一者分别包括第一导电膜、第二导电膜以及所述第一导电膜与所述第二导电膜之间的高K膜。
6.一种方法，其包括：
形成基底结构，所述基底结构包含具有多个晶体管的第一部分和包围所述第一部分的第二部分；
形成包含分别对应于所述第一部分和所述第二部分的第三部分和第四部分的存储结构，所述第三部分具有各自要耦合到所述多个晶体管中的对应一者的多个存储电容器，且所述第四部分包围所述第三部分；
利用绝缘膜覆盖所述基底结构的表面；
从所述基底结构的所述表面部分地移除所述绝缘膜以暴露所述基底结构的所述第一部分和所述第二部分的一部分；以及
将所述存储结构堆叠在所述绝缘膜上，使得在所述基底结构的所述第一部分与所述存储结构的所述第三部分之间形成腔，且在所述基底结构的所述第二部分与所述存储结构的所述第四部分之间部分地形成气孔。
7.根据权利要求6所述的方法，其中所述腔通过所述气孔连接到包围所述基底结构和所述存储结构的气氛空气。
8.根据权利要求6所述的方法，其中所述存储结构与基底衬底堆叠，所述基底衬底以机械方式支撑所述存储结构；
另外包括形成通过真空CVD气密包装所述基底结构、所述存储结构和所述基底衬底的包装膜；以及
从所述存储结构剥离所述基底衬底；
其中所述腔的内部在形成所述包装膜之后保持减压。
9.根据权利要求6所述的方法，
其中融合接合方法用于将所述存储结构堆叠在所述绝缘膜上。
10.根据权利要求9所述的方法，
其中在所述融合接合方法中执行亲水化处理。
11.根据权利要求9所述的方法，
其中在所述融合接合方法中执行处理以将羟基附着到所述第一部分和所述第二部分的表面。
12.根据权利要求6所述的方法，其中形成所述存储结构包括：
按次序沉积第一导电膜、高k介电膜和第二导电膜。
13.根据权利要求6所述的方法，
其中所述第一部分另外包括多个接触垫，所述接触垫中的每一者分别对应于所述多个晶体管中的一者。
14.根据权利要求7所述的方法，其另外包括：
将所述第三部分与所述第四部分分离；以及
在填充所述第一部分与分离的所述第三部分之间的所述腔的同时联接所述第一部分和分离的所述第三部分，
其中执行反应性离子蚀刻以在将所述第三部分与所述第四部分分离时移除所述第三部分与所述第四部分之间的边缘部分。
15.一种方法，其包括：
形成存储器单元结构，所述存储器单元结构具有包括多个存储电容器的第一部分和包围所述第一部分的第二部分；
在所述存储器单元结构上形成绝缘膜；
移除所述存储器单元结构的所述第一部分上的所述绝缘膜且部分地移除所述存储器单元结构的所述第二部分上的所述绝缘膜，以便在所述第二部分上形成具有从中穿过的气孔的壁；
形成具有多个晶体管的基底结构，每个晶体管对应于所述多个存储电容器中的一者；
将所述存储器单元结构堆叠在所述基底结构上，使得所述存储器单元结构的所述第二部分与所述壁的上表面接触，使得在所述存储器单元结构的所述第一部分与所述基底结构之间形成腔，且在所述存储器单元结构的所述第二部分与所述基底结构之间形成所述气孔。
16.根据权利要求15所述的方法，其中所述气孔提供将所述腔与包围所述存储器单元结构和所述基底结构的气氛连接的泄漏路径。
17.根据权利要求15所述的方法，其另外包括使用真空CVD沉积包装膜，所述包装膜包装所述存储器单元结构、所述基底结构和具有所述气孔的所述壁。
18.根据权利要求17所述的方法，其中所述腔的内部在沉积所述包装膜之后保持减压。
19.根据权利要求15所述的方法，其中融合接合方法用于堆叠所述存储器单元结构和所述基底结构。
20.根据权利要求19所述的方法，
其中在所述融合接合方法中执行处理以将羟基附着到所述存储器单元结构和所述基底结构的表面。
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