KR20210114841A - 측방 돌출 구조체를 가지는 트렌치 커패시터 - Google Patents
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Abstract
본 출원의 다양한 실시예는 트렌치 커패시터를 포함하는 반도체 소자에 관한 것이며, 상기 트렌치 커패시터는 복수의 측방 돌출부를 포함한다. 일부 실시예에서, 트렌치 커패시터는 기판 위의 유전체 구조체를 포함한다. 유전체 구조체는 기판 위에 놓인 복수의 유전체 층을 포함할 수 있다. 유전체 구조체는 복수의 측방 리세스를 포함할 수 있다. 일부 실시예에서, 복수의 측방 돌출부는 복수의 측방 리세스 측으로 연장되어 해당 리세스를 채운다. 복수의 측방 리세스가 복수의 측방 돌출부로 충전된 트렌치 커패시터를 형성하는 것에 의해 트렌치의 깊이를 증가시키지 않고 커패시터의 표면적이 증가된다. 결국, 트렌치의 깊이를 증가시킬 필요가 없어서 반도체 소자의 크기를 증가시키지 않고도 더 큰 커패시턴스 값을 달성할 수 있다.
Description
휴대폰 및 다른 모바일 장치는 종종 세라믹 커패시터 및 다른 수동 소자에 의존한다. 이들 커패시터는 모바일 장치의 인쇄 회로 기판(PCB)에 개별적으로 장착되고 PCB에 의해 모바일 장치의 집적 회로(IC)에 전기적으로 결합된다. 그러나, 이 접근법은 PCB 상의 넓은 표면적을 이용하므로 모바일 장치 크기 및/또는 모바일 장치 기능을 제한한다. 또한, 수동 소자를 개별적으로 장착하고 전기적으로 결합하면 제조 비용이 증가한다. 따라서, 모바일 장치는 크기 및 비용을 줄이며 기능을 향상시키기 위해 집적 수동 소자(IPD)로 점점 더 전환되고 있다. IPD는 단일 모놀리식 장치에 매립되어 집적 회로(IC)로 패키징된 하나 이상의 수동 소자의 집합이다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a 및 도 1b는 트렌치 커패시터를 포함하는 반도체 소자의 일부 실시예의 단면도를 예시한다.
도 2는 도 1a 및 도 1b의 이들 반도체 소자의 일부 실시예의 상면도를 예시한다.
도 3a 및 도 3b는 트렌치 커패시터를 포함하는 반도체 소자의 일부 대안적인 실시예의 단면도를 예시한다.
도 4는 도 3a 및 도 3b의 이들 반도체 소자의 일부 실시예의 상면도를 예시한다.
도 5a-5j는 도 1a, 도 1b 및 도 2의 반도체 소자를 형성하기 위한 방법의 일부 실시예의 일련의 단면도를 예시한다.
도 6a-6h는 도 3a, 도 3b 및 도 4의 반도체 소자를 형성하기 위한 방법의 일부 실시예의 일련의 단면도를 예시한다.
도 7 및 도 8은 각각 도 5a-5j 및 도 6a-6h의 방법의 일부 실시예의 흐름도를 예시한다.
도 1a 및 도 1b는 트렌치 커패시터를 포함하는 반도체 소자의 일부 실시예의 단면도를 예시한다.
도 2는 도 1a 및 도 1b의 이들 반도체 소자의 일부 실시예의 상면도를 예시한다.
도 3a 및 도 3b는 트렌치 커패시터를 포함하는 반도체 소자의 일부 대안적인 실시예의 단면도를 예시한다.
도 4는 도 3a 및 도 3b의 이들 반도체 소자의 일부 실시예의 상면도를 예시한다.
도 5a-5j는 도 1a, 도 1b 및 도 2의 반도체 소자를 형성하기 위한 방법의 일부 실시예의 일련의 단면도를 예시한다.
도 6a-6h는 도 3a, 도 3b 및 도 4의 반도체 소자를 형성하기 위한 방법의 일부 실시예의 일련의 단면도를 예시한다.
도 7 및 도 8은 각각 도 5a-5j 및 도 6a-6h의 방법의 일부 실시예의 흐름도를 예시한다.
본 개시 내용은 본 개시 내용의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
트렌치 커패시터는 일반적으로 집적 수동 소자(IPD)에 매립되고, 모바일 장치의 크기를 줄이거나 모바일 장치의 비용을 감소시키거나 모바일 장치의 기능을 향상시키거나, 또는 이들의 임의의 조합을 위해 세라믹 커패시터 대신에 사용된다. 일부 경우에, 반도체 소자는 트렌치 커패시터를 포함할 수 있다. 트렌치 커패시터는 기판 위에 배치되어 기판에 의해 규정된 트렌치를 채울 수 있다. 트렌치는 수직 측벽만을 포함할 수 있다. 제1 도전체가 트렌치를 채워서 트렌치의 벽을 라이닝할 수 있다. 절연체가 제1 도전체 위에 배치되어 제1 도전체의 벽을 라이닝할 수 있다. 제2 도전체가 절연체 위에 배치되어 절연체의 벽을 라이닝할 수 있다.
종래의 트렌치 커패시터의 문제점은 트렌치가 수직 측벽만을 포함하기 때문에 도전층의 표면적이 트렌치의 깊이에 의해 제한되고, 그에 따라 트렌치 커패시터의 커패시턴스도 트렌치의 깊이에 의해 제한된다는 것이다. 결국, 더 큰 커패시턴스 값을 달성하기 위해서는 트렌치의 깊이를 증가시켜야 하므로 트렌치 커패시터의 제조 비용을 증가시킬 수 있다.
본 출원의 다양한 실시예는 트렌치 커패시터를 포함하는 반도체 소자에 관한 것이며, 상기 트렌치 커패시터는 복수의 측방 돌출부를 포함한다. 일부 실시예에서, 트렌치 커패시터는 기판 위의 유전체 구조체를 포함한다. 유전체 구조체는 기판 위에 놓인 복수의 유전체 층을 포함할 수 있다. 유전체 구조체는 복수의 측방 리세스를 포함할 수 있다. 일부 실시예에서, 복수의 측방 돌출부는 복수의 측방 리세스 측으로 연장되어 해당 리세스를 채운다. 복수의 측방 리세스가 복수의 측방 돌출부로 충전된 트렌치 커패시터를 형성하는 것에 의해 트렌치의 깊이를 증가시키지 않고 커패시터의 표면적이 증가된다. 결국, 트렌치의 깊이를 증가시킬 필요가 없어서 반도체 소자의 크기를 증가시키지 않고도 더 큰 커패시턴스 값을 달성할 수 있다.
도 1a를 참조하면, 트렌치 커패시터(130)를 포함하는 반도체 소자(100)의 일부 실시예의 단면도가 제공된다. 반도체 소자(100)는 집적 회로(IC), IPD 또는 일부 다른 반도체 소자이거나 이를 포함할 수 있다. 반도체 소자(100)는 기판(101A) 및 기판 위의 유전체 구조체(104)를 포함한다. 기판(101A)은 실리콘, 게르마늄, 임의의 III-V족 화합물, 또는 임의의 다른 적절한 반도체 재료이거나 이를 포함할 수 있다. 기판(101A)은 50 옹스트롬 이상의 두께를 가질 수 있다.
유전체 구조체(104)는 복수의 유전체 층(102A-D/103A-C)을 포함한다. 복수의 유전체 층(102A-D/103A-C)은 제1 세트의 유전체 층(102A-D) 및 제2 세트의 유전체 층(103A-C)을 포함한다. 제1 세트의 유전체 층(102A-D) 및 제2 세트의 유전체 층(103A-C)은 교호하는 방식으로 교대로 배치될 수 있다. 제1 세트의 유전체 층(102A-D) 및 제2 세트의 유전체 층(103A-C)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 또는 임의의 다른 적절한 유전체 재료를 포함할 수 있다. 제1 세트의 유전체 층(102A-D)은 제1 유전체 재료를 포함할 수 있고, 제2 세트의 유전체 층(103A-C)은 제1 유전체 재료와 상이한 제2 유전체 재료를 포함할 수 있다. 전형적으로, 예를 들어, 제1 및 제2 유전체 재료는 미리 정해진 에칭에 대해 상이한 에칭 속도를 가진다. 제1 세트의 유전체 층(102A-D) 및 제2 세트의 유전체 층(103A-C)의 각각의 층은 50 옹스트롬 내지 10 마이크로미터의 두께를 가질 수 있다. 복수의 유전체 층(102A-D/103A-C)은 복수의 측방 리세스를 더 포함할 수 있다.
일부 실시예에서, 트렌치 커패시터(130)는 제1 커패시터 구조체(131) 및 제1 커패시터 구조체(131)에 측방으로 인접한 제2 커패시터 구조체(132)를 포함한다. 제1 커패시터 구조체(131)는 제1 축(109)을 따라 연장되는 제1 도전 트렁크(trunk)(106)를 포함한다. 제1 커패시터 구조체(131)은 복수의 측방 리세스 측으로 연장되어 해당 리세스를 채우는 제1 세트의 측방 돌출부(151A-154A)를 더 포함한다. 제1 커패시터 구조체(131)는 제2 커패시터 구조체(132) 측으로 연장되는 제2 세트의 측방 돌출부(151B-154B)를 더 포함할 수 있다. 제1 측방 돌출부(151A-154A) 및 제2 측방 돌출부(151B-154B)는 제1 도전 트렁크(106)로부터 외측으로 연장되고 제1 축(109)에 수직으로 연장되는 복수의 제1 도전 분기부로 지칭될 수 있다. 제2 커패시터 구조체(132)는 제1 축(109)과 평행하게 연장되는 제2 도전 트렁크(108)를 포함한다. 제2 커패시터 구조체는 제1 커패시터 구조체(131) 측으로 연장되는 제3 세트의 측방 돌출부(161A-163A)를 더 포함한다. 제3 세트의 측방 돌출부(161A-163A)는 제2 세트의 측방 돌출부(151B-154B)와 맞물린다(interdigitate). 제2 커패시터 구조체(132)는 제2 커패시터 구조체(132)에 측방으로 인접한 제3 커패시터 구조체(133) 측으로 연장되는 제4 세트의 측방 돌출부(161B-163B)를 더 포함할 수 있다. 제4 세트의 측방 돌출부(161B-163B)는 제3 커패시터 구조체(133)의 측방 돌출부(미표시)와 맞물린다. 제3 세트의 측방 돌출부 및 제4 세트의 측방 돌출부는 제2 도전 트렁크(108)로부터 외측으로 연장되고 제1 축(109)에 수직으로 연장되는 복수의 제2 도전 분기부로 지칭될 수 있다. 일부 실시예에서, 트렌치 커패시터(130)는 제3 커패시터 구조체(133)에 측면 방향으로 인접한 제4 커패시터 구조체(134) 및 제4 커패시터 구조체(134)에 측면 방향으로 인접한 제5 커패시터 구조체(135)를 더 포함할 수 있으며, 각각은 측방 돌출부(미표시)를 포함한다. 제3 커패시터 구조체(133), 제4 커패시터 구조체(134) 및 제5 커패시터 구조체(135)는 각각 제1 축(109)과 평행하게 연장되는 도전 트렁크(미표시)를 포함한다. 또한, 제3 커패시터 구조체(133), 제4 커패시터 구조체(134) 및 제5 커패시터 구조체(135)의 각각의 세트의 측방 돌출부(미표시)는 각각의 도전 트렁크(미표시)로부터 외측으로 연장되고 제1 축(109)에 수직으로 연장되는 도전 분기부(미표시)로 지칭될 수 있다. 일부 실시예에서, 트렌치 커패시터(130)는 상이한 개수의 커패시터 구조체를 포함할 수 있다.
일부 실시예에서, 제1 커패시터 구조체(131), 제3 커패시터 구조체(133) 및 제5 커패시터 구조체(135)는 기판 위에 놓이고 복수의 측방 리세스를 라이닝하는 제1 외부 전극층(111A), 제1 외부 전극층(111A) 위에 놓이고 제1 외부 전극층(111A)을 라이닝하는 제1 절연체 층(112A), 제1 절연체 층(112A) 위에 놓이고 제1 절연체 층(112A)을 라이닝하는 제1 내부 전극층(113A) 및 제1 내부 전극층(113A) 내에 배치된 에어 갭과 같은 제1 세트의 공동(114A)을 포함한다. 제1 외부 전극층(111A) 및 제1 내부 전극층(113A)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 임의의 다른 금속, 또는 임의의 다른 적절한 재료이거나 이를 포함할 수 있다. 제1 절연체 층(112A)은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 일부 다른 유전체 또는 이들의 임의의 조합을 포함할 수 있다. 제1 세트의 공동(114A)은 공기, 불활성 가스 또는 희가스, 진공 또는 일부 다른 가스를 포함할 수 있다. 제1 외부 전극층(111A) 및 제1 내부 전극층(113A)은 50-500 옹스트롬의 두께를 가질 수 있다. 제1 절연체 층(112A)은 10-200 옹스트롬의 두께를 가질 수 있다. 일부 실시예에서, 제1 커패시터 구조체(131), 제3 커패시터 구조체(133) 및 제5 커패시터 구조체(135)는 상이한 개수의 전극층 및 절연체 층을 포함할 수 있다.
일부 실시예에서, 제2 커패시터 구조체(132) 및 제4 커패시터 구조체(134)는 기판 위에 놓인 제2 외부 전극층(111B), 제2 외부 전극층(111B) 위에 놓이고 제2 외부 전극층(111B)을 라이닝하는 제2 절연체 층(112B), 제2 절연체 층(112B) 위에 놓이고 제2 절연체 층(112B)을 라이닝하는 제2 내부 전극층(113B) 및 제2 내부 전극층(113B) 내에 배치된 제2 세트의 공동(114B)을 포함한다. 제2 외부 전극층(111B) 및 제2 내부 전극층(113B)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 임의의 다른 금속 또는 임의의 다른 적절한 재료이거나 이를 포함할 수 있다. 제2 절연체 층(112B)은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 일부 다른 유전체 또는 이들의 임의의 조합을 포함할 수 있다. 제2 세트의 공동(114B)은 공기, 불활성 가스 또는 희가스, 진공 또는 일부 다른 가스를 포함할 수 있다. 제2 외부 전극층(111B) 및 제2 내부 전극층(113B)은 50-500 옹스트롬의 두께를 가질 수 있다. 제2 절연체 층(112B) 층은 10-200 옹스트롬의 두께를 가질 수 있다. 일부 실시예에서, 제2 커패시터 구조체(132) 및 제4 커패시터 구조체(134)는 상이한 개수의 전극층 및 절연체 층을 포함할 수 있다.
일부 실시예에서, 제1 외부 전극층(111A)은 한 곳 이상의 위치에서 제2 외부 전극층(111B)과 접촉함으로써 제1 외부 전극층(111A) 및 제2 외부 전극층(111B)은 함께 트렌치 커패시터(130)의 단일 외부 전극을 형성한다. 예를 들어, 제1 외부 전극층(111A)은 제1 커패시터 구조체(131)와 제2 커패시터 구조체(132) 사이의 계면, 제2 커패시터 구조체(132)와 제3 커패시터 구조체(133) 사이의 계면, 제3 커패시터 구조체(133)와 제4 커패시터 구조체(134) 사이의 계면 및 제4 커패시터 구조체(134)와 제5 커패시터 구조체(135) 사이의 계면 중 임의의 계면을 따라 제2 외부 전극층(111B)과 접촉할 수 있다.
또한, 일부 실시예에서, 제1 내부 전극층(113A)은 예를 들어 저항 접촉부 또는 상호 접속 구조체(도 1a에 미도시)를 통해 제2 내부 전극층(113B)에 전기적으로 결합됨으로써 제1 내부 전극층(113A)과 제2 내부 전극층(113B)은 함께 트렌치 커패시터(130)의 단일 내부 전극을 형성한다. 제1 절연체 층(112A)과 제2 절연체 층(112B)은 외부 전극(예, 111A, 111B)을 내부 전극(113A, 113B)으로부터 서로 분리시킴으로써 트렌치 커패시터(130)의 전체 커패시턴스가 외부 전극과 내부 전극 사이에서 규정된다.
일부 실시예에서, 반도체 소자(100)는 복수의 유전체 층(102A-D/103A-C) 위에 지지층(101B)을 포함한다. 지지층(101B)은 폴리실리콘이거나 폴리실리콘을 포함할 수 있다. 지지층(101B)은 기판(101A)과 동일하거나 상이한 재료를 포함할 수 있다. 지지층(101B)은 50-1000 옹스트롬의 두께를 가질 수 있다.
일부 실시예에서, 반도체 소자(100)는 제1 세트의 공동(114A) 및 제2 세트의 공동(114B) 위에 캐핑층(120A/120B)을 포함한다. 캐핑층(120A/120B)은 실리콘 산화물, 실리콘 질화물, 또는 임의의 다른 유전체 재료를 포함할 수 있다. 캐핑층(120A/120B)은 50-1000 옹스트롬의 두께를 가질 수 있다.
일부 실시예에서, 반도체 소자(100)는 캐핑층(120A) 위에 놓인 분리층(125)을 포함한다. 분리층(125)은 패시베이션 층일 수 있다. 분리층(125)은 실리콘 산화물, 실리콘 질화물, 또는 임의의 다른 유전체 재료를 포함할 수 있다. 분리층(125)은 50-1000 옹스트롬의 두께를 가질 수 있다.
전술한 바와 같이, 트렌치 커패시터(130)의 측방 돌출부는 트렌치 커패시터(130)의 깊이를 증가시키지 않으면서 트렌치 커패시터(130)의 표면적을 증가시킬 수 있다. 결국, 반도체 소자(100)의 제조 비용을 증가시킬 필요가 없이 더 높은 커패시턴스 값을 달성할 수 있다.
도 1b를 참조하면, 도 1a의 반도체 소자(100)의 일부 실시예의 다른 단면도가 제공된다. 반도체 소자(100)는 제1 트렌치 커패시터(130-1) 및 제2 트렌치 커패시터(130-2)를 포함한다. 일부 실시예에서, 제1 트렌치 커패시터는 도 1a의 트렌치 커패시터(130)이다. 반도체 소자(100)는 유전체 구조체(104) 위에 제1 접촉부(141) 및 제2 접촉부(142)를 더 포함한다. 제1 접촉부(141)는 제1 내부 전극층(113A) 및 제1 절연체 층(112A)을 통해 연장되어 제1 외부 전극층(111A)에 결합된다. 제2 접촉부(142)는 제1 내부 전극층(113A)에 결합된다. 제1 접촉부(141)는 제2 접촉부(142)로부터 측방으로 분리되어 있다.
도 2를 참조하면, 도 1a 및 도 1b의 반도체 소자의 일부 실시예의 상면도가 제공된다. 도 1a에 예시된 단면도는 예를 들어 A-A' 선을 따라 취할 수 있다. 도 1b에 예시된 단면도는 예를 들어 B-B' 선을 따라 취할 수 있다.
일부 실시예에서, 각각의 제1 접촉부(141)는 전기적으로 함께 연결되고(예, 라인(143) 참조), 각각의 제2 접촉부(142)는 전기적으로 함께 연결되어 있다(예, 라인(145) 참조). 일부 실시예에서, 제1 트렌치 커패시터(130-1) 및 제2 트렌치 커패시터(130-2)는 직사각형 형상의 상면도를 가진다. 다른 실시예에서, 제1 트렌치 커패시터(130-1) 및 제2 트렌치 커패시터(130-2)는 다른 형상의 상면도를 포함할 수 있다. 예를 들어, 타원형, 정사각형, 원형 또는 일부 다른 적절한 형태일 수 있다.
도 3a를 참조하면, 트렌치 커패시터(230)를 포함하는 반도체 소자(200)의 일부 실시예의 단면도가 제공된다. 일반적으로, 도 3a의 트렌치 커패시터(230)는 도 1a의 트렌치 커패시터(130)와 관련하여 전술한 것과 유사한 특징부 및 층을 가진다. 그러나, 대신에, 트렌치 커패시터(230)는 커패시터 구조체의 인접한 도전 트렁크의 측벽을 서로 분리하는 추가의 유전체 재료(예, 300, 302)를 가진다. 예를 들어, 대조적으로, 도 1a의 커패시터 구조체의 인접한 도전 트렁크는 서로 직접 접촉된 측벽을 가지고 있다. 아래에서 더 상세히 이해되는 바와 같이, 트렌치 커패시터(230)는 도 1a에 예시되지 않은 추가의 지지층(201B-201G)을 역시 포함하지만, 이러한 특징부는 도 1a와 일치하는 일부 실시예에 포함될 수 있음을 알 것이다.
보다 구체적으로, 반도체 소자(200)는 집적 회로(IC), IPD 또는 일부 다른 반도체 소자이거나 이를 포함할 수 있다. 반도체 소자(200)는 기판(201A) 및 기판 위의 유전체 구조체(204)를 포함한다. 기판(201A)은 실리콘, 게르마늄, 임의의 III-V족 화합물 또는 임의의 다른 적절한 반도체 재료이거나 이를 포함할 수 있다. 기판(201A)은 50 옹스트롬 이상의 두께를 가질 수 있다.
유전체 구조체(204)는 복수의 유전체 층(202A-D/103A-C) 및 복수의 지지층(201B-201G)을 포함한다. 복수의 유전체 층(202A-D/203A-C)은 제1 세트의 유전체 층(202A-D) 및 제2 세트의 유전체 층(203A-C)을 포함한다. 제1 세트의 유전체 층(202A-D) 및 제2 세트의 유전체 층(203A-C)은 교호하는 방식으로 교대로 배치될 수 있다. 제1 세트의 유전체 층(202A-D) 및 제2 세트의 유전체 층(203A-C)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 임의의 다른 적절한 유전체 재료를 포함할 수 있다. 제1 세트의 유전체 층(202A-D)은 제2 세트의 유전체 층(203A-C)과 상이한 재료를 포함할 수 있다. 제1 세트의 유전체 층(202A-D) 및 제2 세트의 유전체 층(203A-C)의 각각의 층은 50 옹스트롬 내지 20 마이크로미터의 두께를 가질 수 있다. 복수의 유전체 층(202A-D/203A-C)은 복수의 측방 리세스를 더 포함할 수 있다.
복수의 지지층(201B-201G)은 폴리실리콘을 포함할 수 있다. 복수의 지지층은 기판(201A)과 동일한 재료(들)를 포함할 수 있다. 복수의 지지층(201B-201G)은 복수의 지지층(201B-201G)의 각각의 지지층이 제1 세트의 유전체 층(202A-D)의 층과 제2 세트의 유전체 층(203A-C)의 층 사이에 수직으로 배치되도록 복수의 유전체 층(202A-D/203A-C)의 각 층 사이에 적층될 수 있다. 예를 들어, 제1 지지층(201B)은 제1 세트의 유전체 층(202A-D)의 제1 유전체 층(202A)과 제2 세트의 유전체 층(203A-C)의 제2 유전체 층(203A) 사이에 수직으로 배치될 수 있다.
일부 실시예에서, 트렌치 커패시터(230)는 제1 커패시터 구조체(231) 및 제1 커패시터 구조체(231)에 측방으로 인접한 제2 커패시터 구조체(232)를 포함한다. 제1 커패시터 구조체(231)는 제1 도전 트렁크 및 복수의 측방 리세스 측으로 연장되어 해당 리세스를 채우는 제1 세트의 측방 돌출부(또는 분기부)(251A-254A)를 포함한다. 제1 커패시터 구조체(231)는 제2 커패시터 구조체(232) 측으로 연장되는 제2 세트의 측방 돌출부(251B-254B)를 더 포함할 수 있다. 일부 실시예에서, 제2 커패시터 구조체(232)는 제2 도전 트렁크 및 제1 커패시터 구조체(231) 측으로 연장되는 제3 세트의 측방 돌출부(또는 분기부)(261A-263A)를 포함한다. 제3 세트의 측방 돌출부(261A-263A)는 제2 세트의 측방 돌출부(251B-254B)와 맞물릴 수 있다. 제2 커패시터 구조체(232)는 제2 커패시터 구조체(132)에 측방으로 인접한 제3 커패시터 구조체(233) 측으로 연장되는 제4 세트의 측방 돌출부(261B-263B)를 더 포함할 수 있다. 제4 세트의 측방 돌출부(261B-263B)는 제3 커패시터 구조체(233)의 측방 돌출부(미표시)와 맞물릴 수 있다. 일부 실시예에서, 트렌치 커패시터(230)는 제3 커패시터 구조체(233)에 측방으로 인접한 제4 커패시터 구조체(234) 및 제4 커패시터 구조체(234)에 측방으로 인접한 제5 커패시터 구조체(235)를 더 포함할 수 있으며, 각각은 측방 돌출부(미표시)를 포함한다. 일부 실시예에서, 트렌치 커패시터(230)는 상이한 개수의 커패시터 구조체를 포함할 수 있다.
일부 실시예에서, 제1 커패시터 구조체(231), 제3 커패시터 구조체(233) 및 제5 커패시터 구조체(235)는 기판 위에 배치되고 복수의 측방 리세스를 라이닝하는 제1 외부 전극층(211A), 제1 외부 전극층(211A) 위에 놓이고 제1 외부 전극층(211A)을 라이닝하는 제1 절연체 층(212A), 제1 절연체 층(212A) 위에 놓이고 제1 절연체 층(212A)을 라이닝하는 제1 내부 전극층(213A) 및 제1 내부 전극층(213A) 내에 배치된 제1 세트의 공동(214A)을 포함한다. 제1 외부 전극층(211A) 및 제1 내부 전극층(213A)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 임의의 다른 금속, 또는 임의의 다른 적절한 재료이거나 이를 포함할 수 있다. 제1 절연체 층(212A)은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 일부 다른 유전체 또는 이들의 임의의 조합을 포함할 수 있다. 제1 세트의 공동(214A)은 공기, 불활성 가스 또는 희가스, 진공 또는 일부 다른 가스를 포함할 수 있다. 제1 외부 전극층(211A) 및 제1 내부 전극층(213A)은 50-500 옹스트롬의 두께를 가질 수 있다. 제1 절연체 층(212A)은 10-200 옹스트롬의 두께를 가질 수 있다. 일부 실시예에서, 제1 커패시터 구조체(231), 제3 커패시터 구조체(233) 및 제5 커패시터 구조체(235)는 상이한 개수의 전극층 및 절연체 층을 포함할 수 있다.
일부 실시예에서, 제2 커패시터 구조체(232) 및 제4 커패시터 구조체(234)는 기판 위에 놓인 제2 외부 전극층(211B), 제2 외부 전극층(211B) 위에 놓이고 제2 외부 전극층(211B)을 라이닝하는 제2 절연체 층(212B), 제2 절연체 층(212B) 위에 놓이고 제2 절연체 층(212B)을 라이닝하는 제2 내부 전극층(213B) 및 제2 내부 전극층(213B) 내에 배치된 제2 세트의 공동(214B)을 포함한다. 제2 외부 전극층(211B) 및 제2 내부 전극층(213B)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 임의의 다른 금속 또는 임의의 다른 적절한 재료이거나 이를 포함할 수 있다. 제2 외부 전극층(211B)은 제1 외부 전극층(211A)과 동일한 재료를 포함한다. 제2 절연체 층(212B)은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 일부 다른 유전체 또는 이들의 임의의 조합을 포함할 수 있다. 제2 세트의 공동(214B)은 공기, 불활성 가스 또는 희가스, 진공 또는 일부 다른 가스를 포함할 수 있다. 제2 외부 전극층(211B) 및 제2 내부 전극층(213B)은 50-500 옹스트롬의 두께를 가질 수 있다. 제2 절연체 층(212B) 층은 10-200 옹스트롬의 두께를 가질 수 있다. 일부 실시예에서, 제2 커패시터 구조체(232) 및 제4 커패시터 구조체(234)는 상이한 개수의 전극층 및 절연체 층을 포함할 수 있다.
일부 실시예에서, 제1 외부 전극층(211A)은 한 곳 이상의 위치에서 복수의 유전체 층(202A-D/203A-C)에 의해 제2 외부 전극층(211B)으로부터 측방으로 분리된다. 일부 실시예에서, 제1 외부 전극층(211A)은 한 곳 이상의 위치에서 복수의 지지층(201B-201G)에 의해 제2 외부 전극층(211B)으로부터 수직으로 분리된다. 예를 들어, 제1 외부 전극층(211A)은 제1 커패시터 구조체(231)와 제2 커패시터 구조체(232) 사이의 계면, 제2 커패시터 구조체(232)와 제3 커패시터 구조체(233) 사이의 계면, 제3 커패시터 구조체(233)와 제4 커패시터 구조체(234) 사이의 계면 및 제4 커패시터 구조체(234)와 제5 커패시터 구조체(235) 사이의 계면 중 임의의 계면을 따라 유전체 구조체(204)에 의해 제2 외부 전극층(211B)으로부터 분리될 수 있다.
일부 실시예에서, 반도체 소자(200)는 복수의 유전체 층(202A-D/203A-C) 위에 상부 지지층(201H)을 포함한다. 상부 지지층(201H)은 폴리실리콘이거나 폴리실리콘을 포함할 수 있다. 상부 지지층(201H)은 기판(201A)과 동일하거나 상이한 재료를 포함할 수 있다. 상부 지지층(201H)은 50-1000 옹스트롬의 두께를 가질 수 있다.
일부 실시예에서, 반도체 소자(200)는 제1 세트의 공동(214A) 및 제2 세트의 공동(214B) 위에 캐핑층(220)을 포함한다. 캐핑층(220)은 실리콘 산화물, 실리콘 질화물, 또는 임의의 다른 유전체 재료를 포함할 수 있다. 캐핑층(220)은 50-1000 옹스트롬의 두께를 가질 수 있다.
일부 실시예에서, 반도체 소자(200)는 캐핑층(220) 위에 놓인 분리층(225)을 포함한다. 분리층(225)은 패시베이션 층일 수 있다. 분리층(225)은 실리콘 산화물, 실리콘 질화물, 또는 임의의 다른 유전체 재료를 포함할 수 있다. 분리층(225)은 50-1000 옹스트롬의 두께를 가질 수 있다.
전술한 바와 같이, 트렌치 커패시터(230)의 측방 돌출부는 트렌치 커패시터(230)의 깊이를 증가시키지 않으면서 트렌치 커패시터(230)의 표면적을 증가시킬 수 있다. 결국, 반도체 소자(200)의 제조 비용을 증가시킬 필요가 없이 더 높은 커패시턴스 값을 달성할 수 있다.
도 3b를 참조하면, 도 3a의 반도체 소자(200)의 일부 실시예의 다른 단면도가 제공된다. 반도체 소자(200)는 제1 트렌치 커패시터(230-1) 및 제2 트렌치 커패시터(230-2)를 포함한다. 일부 실시예에서, 제1 트렌치 커패시터는 도 3a의 트렌치 커패시터(230)이다. 반도체 소자(200)는 유전체 구조체(204) 위에 제1 접촉부(241) 및 제2 접촉부(242)를 더 포함한다. 제1 접촉부(241)는 제1 내부 전극층(213A) 및 제1 절연체 층(212A)을 통해 연장되어 제1 외부 전극층(211A)에 결합된다. 제2 접촉부(242)는 제1 내부 전극층(213A)에 결합된다. 제1 접촉부(241)는 제2 접촉부(242)로부터 측방으로 분리되어 있다.
도 4를 참조하면, 도 3a 및 도 3b의 반도체 소자의 일부 실시예의 상면도가 제공된다. 도 3a에 예시된 단면도는 예를 들어 C-C' 선을 따라 취할 수 있다. 도 3b에 예시된 단면도는 예를 들어 D-D' 선을 따라 취할 수 있다.
일부 실시예에서, 각각의 제1 접촉부(241)는 전기적으로 함께 연결되고, 각각의 제2 접촉부(242)는 전기적으로 함께 연결되어 있다. 일부 실시예에서, 제1 트렌치 커패시터(230-1) 및 제2 트렌치 커패시터(230-2)는 직사각형 형상의 상면도를 가진다. 다른 실시예에서, 제1 트렌치 커패시터(230-1) 및 제2 트렌치 커패시터(230-2)는 다른 형상의 상면도를 포함할 수 있다. 예를 들어, 타원형, 정사각형, 원형 또는 일부 다른 적절한 형태일 수 있다.
도 5a-5j를 참조하면, 도 1a, 도 1b 및 도 2의 반도체 소자(100)를 형성하는 방법의 일부 실시예의 일련의 단면도가 제공된다. 반도체 소자(100)는 IC, IPD 또는 일부 다른 반도체 소자이거나 이를 포함할 수 있다.
도 5a를 참조하면, 유전체 구조체(104)가 기판(101A) 위에 형성된다. 유전체 구조체(104)는 복수의 유전체 층(102A-D/103A-C)을 포함한다. 기판(101A)은 실리콘, 게르마늄, 임의의 III-V족 화합물 또는 임의의 다른 적절한 반도체 재료이거나 이를 포함할 수 있다. 기판(101A)은 50 옹스트롬 이상의 두께를 가질 수 있다. 복수의 유전체 층(102A-D/103A-C)은 제1 세트의 유전체 층(102A-D) 및 제2 세트의 유전체 층(103A-C)을 포함한다. 제1 세트의 유전체 층(102A-D) 및 제2 세트의 유전체 층(103A-C)은 교호하는 방식으로 교대로 형성될 수 있다. 예를 들어, 제1 세트의 유전체 층(102A-D)의 제1 유전체 층(102A)이 기판(101A) 위에 형성되고, 제2 세트의 유전체 층(103A-C)의 제2 유전체 층(103A)이 제1 유전체 층(102A) 위에 형성되고, 제1 세트의 유전체 층(102A-D)의 제3 유전체 층(102B)이 제2 유전체 층(103A) 위에 형성되는 등의 방식으로 형성된다. 제1 세트의 유전체 층(102A-D) 및 제2 세트의 유전체 층(103A-C)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 또는 임의의 다른 적절한 유전체 재료를 포함할 수 있다. 제1 세트의 유전체 층(102A-D)은 제2 세트의 유전체 층(103A-C)과 상이한 재료를 포함할 수 있다. 제1 세트의 유전체 층(102A-D)은 미리 정해진 에칭에 대해 제1 에칭 속도를 가지는 제1 유전체 재료를 포함하고, 제2 세트의 유전체 층(103A-C)은 미리 정해진 에칭에 대해 상기 제1 에칭 속도와 상이한 제2 에칭 속도를 가지는 제2 유전체 재료를 포함한다. 예를 들어, 제1 에칭 속도는 미리 정해진 에칭에 대해 제2 에칭 속도보다 높을 수 있다. 제1 세트의 유전체 층(102A-D) 및 제2 세트의 유전체 층(103A-C)의 각각의 층은 50 옹스트롬 내지 10 마이크로미터의 두께를 가질 수 있다. 지지층(101B)이 유전체 구조체(104) 위에 형성된다. 지지층(101B)은 폴리실리콘이거나 이를 포함할 수 있다. 지지층(101B)은 기판(101A)과 동일하거나 상이한 재료를 포함할 수 있다. 지지층(101B)은 50-1000 옹스트롬의 두께를 가질 수 있다.
도 5b를 참조하면, 지지층(101B), 유전체 구조체(104) 및 기판(101A) 위에 제1 마스크(171)가 형성된다. 지지층(101B) 및 유전체 구조체(104)는 적소의 제1 마스크(171)로 패턴화되어 제1 세트의 트렌치(181)를 형성한다. 제1 마스크(171)는 예를 들어, 포토레지스트, 실리콘 산화물, 실리콘 질화물, 일부 다른 마스크 재료, 또는 이들의 임의의 조합을 포함할 수 있다. 패턴화는 건식 에칭을 포함할 수 있다. 일부 실시예에서, 건식 에칭은 유전체 구조체(104)를 패턴화하기 위해 CF4 플라즈마, CHF3 플라즈마, C4F8 플라즈마, SF6 플라즈마, NF3 플라즈마 또는 일부 다른 플라즈마를 사용할 수 있다. 일부 실시예에서, 건식 에칭은 지지층(101B)을 패턴화하기 위해 Cl2 플라즈마, HBr 플라즈마, Ar 플라즈마 또는 일부 다른 플라즈마를 사용할 수 있다.
도 5c를 참조하면, 유전체 구조체(104)가 적소의 제1 마스크(171)로 패턴화되어 제1 세트의 트렌치(181)로부터 외측으로 연장되는 제1 세트의 측방 리세스(191)를 형성하도록 미리 정해진 에칭이 적용된다. 미리 정해진 에칭은 습식 에칭을 포함할 수 있고, 여기서 습식 에칭액은 제1 세트의 트렌치(181)를 채운다. 제1 유전체 재료(예, 102A-D)의 에칭 속도는 미리 정해진 에칭에 대해 제2 유전체 재료(예, 103A-C)의 에칭 속도보다 높기 때문에, 습식 에칭은 에칭제가 제2 세트의 유전체 층(103A-C)보다 빨리 제1 세트의 유전체 층(102A-D)을 에칭하여 제1 세트의 측방 리세스(191)를 형성하도록 제2 세트의 유전체 층(103A-C)에 대한 제1 세트의 유전체 층(102A-D)의 선택도를 높게 하여 수행될 수 있다. 습식 에칭은 HF, H3PO4, TMAH, NH4OH, KOH, NaOH, 일부 다른 에칭제, 또는 이들의 임의의 조합을 사용하여 유전체 구조체(104)를 선택적으로 에칭하여 제1 세트의 측방 리세스(191)를 형성할 수 있다. 미리 정해진 에칭은 제1 세트의 측방 리세스(191)가 연장되는 측방향 거리를 제어하기 위해 미리 결정된 시간 동안 수행될 수 있다. 일부 실시예에서, 제1 세트의 측방 리세스(191)의 측방 리세스는 제1 세트의 측방 리세스(191)가 제1 세트의 트렌치(181)로부터 연장되는 제1 거리(196)와 제1 세트의 측방 리세스(191)가 제1 세트의 트렌치(181)로부터 연장되는 제2 거리(197)와 동일하도록 제1 세트의 트렌치(181)의 각각의 트렌치에 대해 대칭일 수 있다. 일부 실시예에서, 패턴화는 미리 정해진 에칭이 적용된 후 제1 마스크(171)를 제거하는 단계를 포함한다. 도 5c는 미리 정해진 에칭이 적용되는 동안 제1 마스크(171)가 제자리에 남아있는 예를 보여주지만, 일부 대안적인 실시예에서, 미리 정해진 에칭이 적용되기 전에 제1 마스크(171)가 제거될 수 있다.
일부 실시예에서, 기판(101A) 및 지지층(101B)의 에칭 속도는 습식 에칭제가 기판(101A)과 지지층(101B)보다 빨리 제1 세트의 유전체 층(102A-D)을 에칭할 수 있도록 제1 유전체 재료(예, 102A-D)의 에칭 속도보다 낮을 수 있다. 결국, 미리 정해진 에칭은 제1 세트의 트렌치(181)를 기판(101A) 내로 수직으로 또는 지지층(101B) 내로 측방으로 연장시키지 않을 수 있다.
일부 실시예에서, 도 5c에 예시된 바와 같이, 제1 세트의 유전체 층(102A-D)의 측벽은 미리 정해진 에칭이 적용된 후에 평탄화될 수 있다. 또한, 제2 세트의 유전체 층(103A-C)의 측벽, 상부면 및 하부면은 미리 정해진 에칭이 적용된 후에 평탄화될 수 있어서, 제1 세트의 측방 리세스(191)는 도 5c에 예시된 바와 같이 정사각형 코너 또는 예리한 코너를 가진다. 그러나, 상기 언급된 측벽, 코너 및/또는 표면은 미리 정해진 에칭의 결과로서 대안적으로 만곡되거나 라운드 처리될 수 있음을 알 것이다.
도 5d를 참조하면, 제1 세트의 트렌치(181) 내에 그리고 제1 세트의 측방 리세스(191)를 따라 기판(101A) 위에 제1 외부 전극층(111A)이 형성된다. 제1 외부 전극층(111A)은 예컨대, 화학적 기상 증착(CVD), 플라즈마 강화 CVD(PECVD) 또는 원자층 증착(ALD)에 의해 형성될 수 있다. 이어서, 제1 절연체 층(112A)이 제1 외부 전극층(111A) 위에 그리고 그 전극층을 따라 형성되고, 예를 들어 CVD, PECVD 또는 ALD에 의해 형성될 수 있다. 이어서, 제1 내부 전극층(113A)이 제1 절연체 층(112A) 위에 그리고 그 절연체 층을 따라 형성되며, 예를 들어 CVD, PECVD 또는 ALD에 의해 형성될 수 있다. 제1 외부 전극층(111A), 제1 절연체 층(112A) 및 제1 내부 전극층(113A) 중 임의의 것을 형성하기 위해 사용된 임의의 증착 공정이 소정 시간 동안 수행될 수 있고, 이로써 형성되는 제1 외부 전극층(111A), 형성되는 제1 절연체 층(112A) 및/또는 형성되는 제1 내부 전극층(113A)의 두께를 조절할 수 있다. 제1 외부 전극층(111A) 및 제1 내부 전극층(113A)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 임의의 다른 금속 또는 임의의 다른 적절한 재료이거나 이를 포함할 수 있다. 제1 절연체 층(112A)은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 일부 다른 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 제1 외부 전극층(111A) 및 제1 내부 전극층(113A)은 50-500 옹스트롬의 두께를 가질 수 있다. 관련된 치밀한 기하학적 구조로 인해, 제1 내부 전극층(113A)의 재료는 제1 절연체 층(112A) 내의 공간을 완전히는 채울 수 없어서 제1 내부 전극층(113A)에 제1 세트의 공동(114A))이 남겨진다. 제1 절연체 층(112A)은 10-200 옹스트롬의 두께를 가질 수 있다. 캐핑층(120)이 제1 세트의 공동(114A) 위에 형성되고, 공동을 예를 들어 기밀하게 밀봉할 수 있다. 캐핑층(120)은 실리콘 산화물, 실리콘 질화물, 또는 임의의 다른 유전체 재료를 포함할 수 있다. 캐핑층(120)은 50-1000 옹스트롬의 두께를 가질 수 있다. 다른 실시예에서, 제1 내부 전극층(113A)은 제1 세트의 공동(114A)이 존재하지 않도록 제1 절연체 층(112A) 내의 전체 공간을 채울 수 있다. 또 다른 실시예에서, 제1 절연체 층(112A)의 표면 토포그래피의 작은 변화는 제1 내부 전극층(113A)이 상이한 커패시터 구조체의 경우와 다를 수 있는 다양한 위치에서 제1 세트의 공동(114A)을 "핀치 오프(pinch off)"하도록 할 수 있다.
도 5e를 참조하면, 제1 커패시터 구조체(131), 제3 커패시터 구조체(133), 제5 커패시터 구조체(135) 및 캐핑층(120) 위에 제2 마스크(172)가 형성된다. 이어서, 제1 커패시터 구조체(131), 제3 커패시터 구조체(133), 제5 커패시터 구조체(135) 및 캐핑층(120)은 적소의 제2 마스크(172)에 의해 패턴화된다. 패턴화는 제1 패턴화 캐핑층(120A)을 형성한다. 패턴화는 습식 에칭 또는 건식 에칭 중 임의의 것을 포함할 수 있다. 일부 실시예에서, 패턴화는 에칭 공정 후에 제2 마스크(172)를 제거하는 단계를 포함한다.
도 5f를 참조하면, 분리층(125)이 제1 패턴화 캐핑층(120A) 위에 형성된다. 분리층(125)은 패시베이션 층일 수 있다. 분리층(125)은 실리콘 산화물, 실리콘 질화물, 또는 임의의 다른 유전체 재료를 포함할 수 있다. 분리층(125)은 50-1000 옹스트롬의 두께를 가질 수 있다.
도 5g를 참조하면, 분리층(125), 지지층(101B), 유전체 구조체(104) 및 기판(101A) 위에 제3 마스크(173)가 형성된다. 분리층(125), 지지층(101B) 및 유전체 구조체(104)는 적소의 제3 마스크(171)로 패턴화되어 제2 세트의 트렌치(182)를 형성한다. 제3 마스크(173)는 예를 들어, 포토레지스트, 실리콘 산화물, 실리콘 질화물, 일부 다른 마스크 재료, 또는 이들의 임의의 조합을 포함할 수 있다. 패턴화는 건식 에칭을 포함할 수 있다. 일부 실시예에서, 건식 에칭은 유전체 구조체(104)를 패턴화하기 위해 CF4 플라즈마, CHF3 플라즈마, C4F8 플라즈마, SF6 플라즈마, NF3 플라즈마 또는 일부 다른 플라즈마를 사용할 수 있다. 일부 실시예에서, 건식 에칭은 지지층(101B)을 패턴화하기 위해 Cl2 플라즈마, HBr 플라즈마, Ar 플라즈마 또는 일부 다른 플라즈마를 사용할 수 있다.
도 5h를 참조하면, 유전체 구조체(104)가 적소의 제3 마스크(173)로 패턴화되어 제2 세트의 트렌치(182)로부터 외측으로 연장되는 제2 세트의 측방 리세스(192)를 형성한다. 패턴화는 습식 에칭을 포함할 수 있다. 습식 에칭은 에칭제가 제1 세트의 유전체 층(102A-D)보다 빨리 제2 세트의 유전체 층(103A-C)을 에칭하여 제2 세트의 측방 리세스(192)를 형성하도록 제1 세트의 유전체 층(102A-D)에 대한 제2 세트의 유전체 층(103A-C)의 선택도를 높게 하여 수행될 수 있다. 습식 에칭은 HF, H3PO4, TMAH, NH4OH, KOH, NaOH, 일부 다른 에칭제, 또는 이들의 임의의 조합을 사용하여 유전체 구조체(104)를 선택적으로 에칭하여 제2 세트의 측방 리세스(192)를 형성할 수 있다. 습식 에칭은 제2 세트의 측방 리세스(192)가 연장되는 측방향 거리를 제어하기 위해 미리 결정된 시간 동안 수행될 수 있다. 일부 실시예에서, 제2 세트의 측방 리세스(192)의 측방 리세스는 제2 세트의 측방 리세스(192)가 제2 세트의 트렌치(182)로부터 연장되는 제3 거리(198)와 제2 세트의 측방 리세스(192)가 제2 세트의 트렌치(182)로부터 연장되는 제4 거리(199)와 동일하도록 제2 세트의 트렌치(182)의 각각의 트렌치에 대해 대칭일 수 있다. 일부 실시예에서, 패턴화는 에칭 공정 후에 제3 마스크(173)를 제거하는 단계를 포함한다. 도 5h는 습식 에칭 중에 제3 마스크(173)가 제자리에 남아있는 예를 보여주지만, 일부 대안적인 실시예에서, 습식 에칭 이전에 제3 마스크(173)가 제거될 수 있다.
일부 실시예에서, 기판(101A) 및 지지층(101B)의 에칭 속도는 습식 에칭 중에 제2 유전체 재료(예, 103A-C)의 에칭 속도보다 낮을 수 있다. 따라서, 습식 에칭은 제2 세트의 트렌치(182)를 기판(101A) 내로 수직으로 또는 지지층(101B) 내로 측방으로 연장시키지 않을 수 있다.
일부 실시예에서, 제1 커패시터 구조체(131), 제3 커패시터 구조체(133) 및 제5 커패시터 구조체(135)의 측벽, 상부면 및 하부면은 제1 커패시터 구조체(131), 제3 커패시터 구조체(133) 및 제5 커패시터 구조체(135)가 도 5h에 예시된 바와 같이 정사각형 코너 또는 예리한 코너를 가지도록 습식 에칭 후에 평탄화될 수 있다. 그러나, 상기 언급된 측벽, 코너 및/또는 표면은 습식 에칭의 결과로서 대안적으로 만곡되거나 라운드 처리될 수 있음을 알 것이다.
도 5i를 참조하면, 제2 커패시터 구조체(132) 및 제4 커패시터 구조체(134)가 제2 세트의 트렌치(182) 및 제2 세트의 측방 리세스(192)에 형성된다. 제2 세트의 측방 리세스(192)를 따라 제2 커패시터 구조체(132)를 형성하는 것에 의해, 제3 세트의 측방 돌출부(161A-163A) 및 제4 세트의 측방 돌출부(161B-163B)가 형성된다. 제3 세트의 측방 돌출부(161A-163A)는 제2 세트의 측방 돌출부(151B-154B)와 맞물린다. 제2 커패시터 구조체(132) 및 제4 커패시터 구조체(134)의 형성은 제2 세트의 트렌치(182) 내의 기판(101A) 위에 제2 세트의 측방 리세스(192)를 따라 제2 외부 전극층(111B)을 형성하고, 제2 외부 전극층(111B) 위에 그것을 따라 제2 절연체 층(112B)을 형성하고, 제2 절연체 층(112B) 위에 그리고 그것을 따라 제2 내부 전극층(113B)을 형성하는 것을 포함한다. 제2 외부 전극층(111B), 제2 절연체 층(112B) 및 제2 내부 전극층(113B) 중 임의의 것은 ALD, CVD, PECVD, 또는 이들의 임의의 조합에 의해 형성될 수 있다. 제2 외부 전극층(111B), 제2 절연체 층(112B) 및 제2 내부 전극층(113B) 중 임의의 것을 형성하는 데 사용된 임의의 증착 공정은 미리 정해진 시간 동안 수행됨으로써 형성된 제2 외부 전극층(111B), 형성된 제2 절연체 층(112B) 및/또는 형성된 제2 내부 전극층(113B)의 두께를 조절할 수 있다. 제2 외부 전극층(111B) 및 제2 내부 전극층(113B)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 임의의 다른 금속, 또는 임의의 다른 적절한 재료이거나 이를 포함할 수 있다. 제2 절연체 층(112B)은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 일부 다른 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 제2 외부 전극층(111B) 및 제2 내부 전극층(113B)은 50-500 옹스트롬의 두께를 가질 수 있다. 제2 절연체 층(112B)은 10-200 옹스트롬의 두께를 가질 수 있다.
일부 실시예에서, 제1 외부 전극층(111A)은 제2 외부 전극층(111B)을 형성한 후 한 곳 이상의 위치에서 제2 외부 전극층(111B)과 접촉한다. 예를 들어, 제1 외부 전극층(111A)은 제2 외부 전극층(111B)의 형성 후에 제1 커패시터 구조체(131)와 제2 커패시터 구조체(132) 사이의 계면, 제2 커패시터 구조체(132)와 제3 커패시터 구조체(133) 사이의 계면, 제3 커패시터 구조체(133)와 제4 커패시터 구조체(134) 사이의 계면 및 제4 커패시터 구조체(134)와 제5 커패시터 구조체(135) 사이의 계면 중 임의의 계면을 따라 제2 외부 전극층(111B)과 접촉할 수 있다.
캐핑층(120)이 제2 세트의 공동(114B) 위에 형성된다. 캐핑층(120)은 제2 세트의 공동(114B)을 기밀하게 밀봉할 수 있다. 캐핑층(120)은 실리콘 산화물, 실리콘 질화물, 또는 임의의 다른 유전체 재료를 포함할 수 있다. 캐핑층(120)은 50-1000 옹스트롬의 두께를 가질 수 있다.
도 5j를 참조하면, 제4 마스크(174)가 반도체 소자(100) 위에 형성된다. 이후, 제2 커패시터 구조체(132), 제4 커패시터 구조체(134) 및 캐핑층(120)이 적소의 제4 마스크(174)에 의해 패턴화된다. 패턴화는 제2 패턴화 캐핑층(120B)을 형성한다. 패턴화는 습식 에칭 또는 건식 에칭 중 임의의 것을 포함할 수 있다. 일부 실시예에서, 패턴화는 에칭 공정 후에 제4 마스크(174)를 제거하는 단계를 포함한다.
도 6a-6h를 참조하면, 도 3 및 도 4의 반도체 소자(200)를 형성하는 방법의 일부 실시예의 일련의 단면도가 제공된다. 반도체 소자(200)는 IC, IPD, 또는 일부 다른 반도체 소자이거나 이를 포함할 수 있다.
도 6a를 참조하면, 유전체 구조체(204)가 기판(201A) 위에 형성된다. 유전체 구조체(204)는 복수의 유전체 층(202A-D/203A-C) 및 복수의 지지층(201B-201G)을 포함한다. 기판(201A)은 실리콘, 게르마늄, 임의의 III-V족 화합물, 또는 임의의 다른 적절한 반도체 재료이거나 이를 포함할 수 있다. 기판(201A)은 50 옹스트롬 이상의 두께를 가질 수 있다. 복수의 유전체 층(202A-D/203A-C)은 제1 세트의 유전체 층(202A-D) 및 제2 세트의 유전체 층(203A-C)을 포함한다. 제1 세트의 유전체 층(202A-D) 및 제2 세트의 유전체 층(203A-C)은 교호하는 방식으로 교대로 형성될 수 있다. 제1 세트의 유전체 층(202A-D) 및 제2 세트의 유전체 층(203A-C)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 임의의 다른 적절한 유전체 재료를 포함할 수 있다. 제1 세트의 유전체 층(202A-D)은 제2 세트의 유전체 층(203A-C)과 상이한 재료를 포함할 수 있다. 제1 세트의 유전체 층(202A-D) 및 제2 세트의 유전체 층(203A-C)의 각각의 층은 50 옹스트롬 내지 20 마이크로미터의 두께를 가질 수 있다. 복수의 지지층(201B-201G)은 폴리실리콘을 포함할 수 있다. 복수의 지지층은 기판(201A)과 동일한 재료(들)를 포함할 수 있다. 복수의 지지층(201B-201G)은 복수의 지지층(201B-G)의 각각의 지지층이 제1 세트의 유전체 층(202A-D)의 층과 제2 세트의 유전체 층(203A-C)의 층 사이에 수직으로 배치되도록 복수의 유전체 층(202A-D/203A-C)의 각 층 사이에 적층될 수 있다. 예를 들어, 제1 지지층(201B)이 제1 세트의 유전체 층(202A-D)의 제1 유전체 층(202A)과 제2 세트의 유전체 층(203A-C)의 제2 유전체 층(203A) 사이에 수직으로 배치될 수 있다. 복수의 유전체 층(202A-D/203A-C) 위에 상부 지지층(201H)이 형성된다. 상부 지지층(201H)은 폴리실리콘이거나 이를 포함할 수 있다. 상부 지지층(201H)은 기판(201A)과 동일하거나 상이한 재료를 포함할 수 있다. 상부 지지층(201H)은 50-1000 옹스트롬의 두께를 가질 수 있다.
도 6b를 참조하면, 유전체 구조체(204) 및 기판(201A) 위에 제1 마스크(271)가 형성된다. 이후 유전체 구조체(204)가 적소의 제1 마스크(271)로 패턴화되어 제1 세트의 트렌치(281)를 형성한다. 제1 마스크(271)는 예를 들어, 포토레지스트, 실리콘 산화물, 실리콘 질화물, 일부 다른 마스크 재료, 또는 이들의 임의의 조합을 포함할 수 있다. 패턴화는 건식 에칭을 포함할 수 있다. 일부 실시예에서, 건식 에칭은 유전체 층 구조체를 패턴화하기 위해 CF4 플라즈마, CHF3 플라즈마, C4F8 플라즈마, SF6 플라즈마, NF3 플라즈마 또는 일부 다른 플라즈마를 사용할 수 있다. 일부 실시예에서, 건식 에칭은 복수의 지지층(201B-H)을 패턴화하기 위해 Cl2 플라즈마, HBr 플라즈마, Ar 플라즈마 또는 일부 다른 플라즈마를 사용할 수 있다.
도 6c를 참조하면, 유전체 구조체(204)가 적소의 제1 마스크(271)로 패턴화되어 제1 세트의 트렌치(281)로부터 외측으로 연장되는 제1 세트의 측방 리세스(291)를 형성한다. 패턴화는 습식 에칭을 포함할 수 있다. 습식 에칭은 에칭제가 제2 세트의 유전체 층(203A-C)보다 빨리 제1 세트의 유전체 층(202A-D)을 에칭하여 제1 세트의 측방 리세스(291)를 형성하도록 제2 세트의 유전체 층(203A-C)에 대한 제1 세트의 유전체 층(202A-D)의 선택도를 높게 하여 수행될 수 있다. 습식 에칭은 HF, H3PO4, TMAH, NH4OH, KOH, NaOH, 일부 다른 에칭제, 또는 이들의 임의의 조합을 사용하여 유전체 구조체를 선택적으로 에칭하여 제1 세트의 측방 리세스(291)를 형성할 수 있다. 습식 에칭은 제1 세트의 측방 리세스(291)가 연장되는 측방향 거리를 제어하기 위해 미리 결정된 시간 동안 수행될 수 있다. 일부 실시예에서, 제1 세트의 측방 리세스(291)의 측방 리세스는 제1 세트의 측방 리세스(291)가 제1 세트의 트렌치(281)로부터 연장되는 제1 거리(296)가 제1 세트의 측방 리세스(291)가 제1 세트의 트렌치(281)로부터 연장되는 제2 거리(297)와 동일하도록 제1 세트의 트렌치(281)의 각각의 트렌치에 대해 대칭일 수 있다. 일부 실시예에서, 패턴화는 습식 에칭 후에 제1 마스크(271)를 제거하는 단계를 포함한다. 도 6c는 습식 에칭 중에 제1 마스크(271)가 제자리에 남아있는 예를 보여주지만, 일부 대안적인 실시예에서, 습식 에칭 이전에 제1 마스크(271)가 제거될 수 있다.
일부 실시예에서, 기판(201A) 및 복수의 지지층(201B-201G)의 에칭 속도는 습식 에칭제가 기판(201A)과 복수의 지지층(201B-201G)보다 빨리 제1 세트의 유전체 층(202A-D)을 에칭할 수 있도록 제1 유전체 재료(예, 202A-D)의 에칭 속도보다 낮을 수 있다. 결국, 습식 에칭은 제1 세트의 트렌치(281)를 기판(201A) 내로 수직으로 또는 복수의 지지층(201B-201G) 내로 측방으로 연장시키지 않을 수 있다.
일부 실시예에서, 도 6c에 예시된 바와 같이, 제1 세트의 유전체 층(202A-D)의 측벽은 습식 에칭 후에 평탄화될 수 있다. 또한, 제2 세트의 유전체 층(203A-C) 및/또는 복수의 지지층(201B-201G)의 측벽, 상부면 및 하부면은 습식 에칭 후에 평탄화될 수 있어서, 제1 세트의 측방 리세스(291)는 도 6c에 예시된 바와 같이 정사각형 코너 또는 예리한 코너를 가진다. 그러나, 상기 언급된 측벽, 코너 및/또는 표면은 습식 에칭의 결과로서 대안적으로 만곡되거나 라운드 처리될 수 있음을 알 것이다.
도 6d를 참조하면, 유전체 구조체(204) 위에 제2 마스크(272)가 형성된다. 유전체 구조체(204)는 적소의 제2 마스크(272)에 의해 패턴화되어 제2 세트의 트렌치(282)를 형성한다. 제2 마스크(272)는 예를 들어, 포토레지스트, 실리콘 산화물, 실리콘 질화물, 일부 다른 마스크 재료 또는 이들의 임의의 조합을 포함할 수 있다. 패턴화는 건식 에칭을 포함할 수 있다. 일부 실시예에서, 건식 에칭은 유전체 구조체(204)를 패턴화하기 위해 CF4 플라즈마, CHF3 플라즈마, C4F8 플라즈마, SF6 플라즈마, NF3 플라즈마 또는 일부 다른 플라즈마를 사용할 수 있다. 일부 실시예에서, 건식 에칭은 복수의 지지층(201B-201G)을 패턴화하기 위해 Cl2 플라즈마, HBr 플라즈마, Ar 플라즈마 또는 일부 다른 플라즈마를 사용할 수 있다.
도 5h를 참조하면, 유전체 구조체(204)가 적소의 제2 마스크(272)로 패턴화되어 제2 세트의 트렌치(282)로부터 외측으로 연장되는 제2 세트의 측방 리세스(292)를 형성한다. 패턴화는 습식 에칭을 포함할 수 있다. 습식 에칭은 에칭제가 제1 세트의 유전체 층(202A-D)보다 빨리 제2 세트의 유전체 층(203A-C)을 에칭하여 제2 세트의 측방 리세스(292)를 형성하도록 제1 세트의 유전체 층(202A-D)에 대한 제2 세트의 유전체 층(203A-C)의 선택도를 높게 하여 수행될 수 있다. 습식 에칭은 HF, H3PO4, TMAH, NH4OH, KOH, NaOH, 일부 다른 에칭제, 또는 이들의 임의의 조합을 사용하여 유전체 구조체를 선택적으로 에칭하여 제2 세트의 측방 리세스(292)를 형성할 수 있다. 습식 에칭은 제2 세트의 측방 리세스(292)가 연장되는 측방향 거리를 제어하기 위해 미리 결정된 시간 동안 수행될 수 있다. 일부 실시예에서, 제2 세트의 측방 리세스(292)의 측방 리세스는 제2 세트의 측방 리세스(292)가 제2 세트의 트렌치(282)로부터 연장되는 제3 거리(298)와 제2 세트의 측방 리세스(292)가 제2 세트의 트렌치(282)로부터 연장되는 제4 거리(299)가 동일하도록 제2 세트의 트렌치(282)의 각각의 트렌치에 대해 대칭일 수 있다. 일부 실시예에서, 패턴화는 습식 에칭 후에 제2 마스크(272)를 제거하는 단계를 포함한다. 도 6e는 습식 에칭 중에 제2 마스크(272)가 제자리에 남아있는 예를 보여주지만, 일부 대안적인 실시예에서, 습식 에칭 이전에 제2 마스크(272)가 제거될 수 있다.
일부 실시예에서, 기판(201A) 및 복수의 지지층(201B-201G)의 에칭 속도는 습식 에칭 중에 제2 유전체 재료(예, 203A-C)의 에칭 속도보다 낮을 수 있다. 따라서, 습식 에칭은 제2 세트의 트렌치(282)를 기판(201A) 내로 수직으로 또는 복수의 지지층(201B-201G) 내로 측방으로 연장시키지 않을 수 있다.
일부 실시예에서, 도 6e에 예시된 바와 같이, 제2 세트의 유전체 층(203A-C)의 측벽은 습식 에칭 후에 평탄화될 수 있다. 또한, 제1 세트의 유전체 층(202A-D) 및/또는 복수의 지지층(201B-201G)의 측벽, 상부면 및 하부면은 제2 세트의 측방 리세스(292)가 도 6e에 예시된 바와 같이 정사각형 코너 또는 예리한 코너를 가지도록 습식 에칭 후에 평탄할 수 있다. 그러나, 상기 언급된 측벽, 코너 및/또는 표면은 습식 에칭의 결과로서 대안적으로 만곡되거나 라운드 처리될 수 있음을 알 것이다.
도 6f를 참조하면, 제1 세트의 트렌치(281), 제1 세트의 측방 리세스(291), 제2 세트의 트렌치(282) 및 제2 세트의 측방 리세스(292)에 제1 커패시터 구조체(231), 제2 커패시터 구조체(232), 제3 커패시터 구조체(233), 제4 커패시터 구조체(234) 및 제5 커패시터 구조체(235)가 형성된다. 예를 들어, 제1 세트의 측방 리세스(291)를 따라 제1 커패시터 구조체(231)를 형성하는 것에 의해, 제1 세트의 측방 돌출부(251A-254A) 및 제2 세트의 측방 돌출부(251B-254B)가 형성된다. 예를 들어, 제2 세트의 측방 리세스(292)를 따라 제2 커패시터 구조체(232)를 형성하는 것에 의해, 제3 세트의 측방 돌출부(261A-263A) 및 제4 세트의 측방 돌출부(261B-263B)가 형성된다. 일부 실시예에서, 제2 세트의 측방 돌출부(251B-254B) 및 제3 세트의 측방 돌출부(261A-263A)는 서로 맞물린다.
제1 커패시터 구조체(231), 제3 커패시터 구조체(233) 및 제5 커패시터 구조체(235)의 형성은 제1 세트의 트렌치(281) 내의 기판(101A) 위에 제1 세트의 측방 리세스(291)를 따라 제1 외부 전극층(211A)을 형성하고, 제1 외부 전극층(211A) 위에 그것을 따라 제1 절연체 층(212A)을 형성하고, 제1 절연체 층(212A) 위에 그리고 그것을 따라 제1 내부 전극층(213A)을 형성하는 것을 포함한다. 제1 외부 전극층(211A), 제1 절연체 층(212A) 및 제1 내부 전극층(213A) 중 임의의 것은 ALD, CVD, PECVD, 또는 이들의 임의의 조합에 의해 형성될 수 있다. 제1 외부 전극층(211A), 제1 절연체 층(212A) 및 제1 내부 전극층(213A) 중 임의의 것을 형성하는 데 사용된 임의의 증착 공정은 미리 정해진 시간 동안 수행됨으로써 형성된 제1 외부 전극층(211A), 형성된 제1 절연체 층(212A) 및/또는 형성된 제1 내부 전극층(213A)의 두께를 조절할 수 있다. 제1 외부 전극층(211A) 및 제1 내부 전극층(213A)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 임의의 다른 금속, 또는 임의의 다른 적절한 재료이거나 이를 포함할 수 있다. 제1 절연체 층(212A)은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 일부 다른 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 제1 외부 전극층(211A) 및 제1 내부 전극층(213A)은 50-500 옹스트롬의 두께를 가질 수 있다. 제1 절연체 층(212A)은 10-200 옹스트롬의 두께를 가질 수 있다.
제2 커패시터 구조체(232) 및 제4 커패시터 구조체(234)의 형성은 제2 세트의 트렌치(282) 내의 기판(201A) 위에 제2 세트의 측방 리세스(292)를 따라 제2 외부 전극층(211B)을 형성하고, 제2 외부 전극층(211B) 위에 그것을 따라 제2 절연체 층(212B)을 형성하고, 제2 절연체 층(212B) 위에 그리고 그것을 따라 제2 내부 전극층(213B)을 형성하는 것을 포함한다. 제2 외부 전극층(211B), 제2 절연체 층(212B) 및 제2 내부 전극층(213B) 중 임의의 것은 ALD, CVD, PECVD, 또는 이들의 임의의 조합에 의해 형성될 수 있다. 제2 외부 전극층(211B), 제2 절연체 층(212B) 및 제2 내부 전극층(213B) 중 임의의 것을 형성하는 데 사용된 임의의 증착 공정은 미리 정해진 시간 동안 수행됨으로써 형성된 제2 외부 전극층(211B), 형성된 제2 절연체 층(212B) 및/또는 형성된 제2 내부 전극층(213B)의 두께를 조절할 수 있다. 제2 외부 전극층(211B) 및 제2 내부 전극층(213B)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 임의의 다른 금속, 또는 임의의 다른 적절한 재료이거나 이를 포함할 수 있다. 제2 절연체 층(212B)은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 일부 다른 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 제2 외부 전극층(211B) 및 제2 내부 전극층(213B)은 50-500 옹스트롬의 두께를 가질 수 있다. 제2 절연체 층(212B)은 10-200 옹스트롬의 두께를 가질 수 있다.
일부 실시예에서, 제1 외부 전극층(211A)은 제1 외부 전극층(211A)과 제2 외부 전극층(211B)을 형성한 후에 한 곳 이상의 위치에서 복수의 유전체 층(202A-D/203A-C)에 의해 제2 외부 전극층(211B)으로부터 측방으로 분리된다. 일부 실시예에서, 제1 외부 전극층(211A)은 한 곳 이상의 위치에서 복수의 지지층(201B-H)에 의해 제2 외부 전극층(211B)으로부터 수직으로 분리된다. 예를 들어, 제1 외부 전극층(211A)은 제1 외부 전극층(211A)과 제2 외부 전극층(211B)을 형성한 후에 제1 커패시터 구조체(231)와 제2 커패시터 구조체(232) 사이의 계면, 제2 커패시터 구조체(232)와 제3 커패시터 구조체(233) 사이의 계면, 제3 커패시터 구조체(233)와 제4 커패시터 구조체(234) 사이의 계면 및 제4 커패시터 구조체(234)와 제5 커패시터 구조체(235) 사이의 계면 중 임의의 계면을 따라 유전체 구조체(204)에 의해 제2 외부 전극층(211B)으로부터 분리될 수 있다.
일부 실시예에서, 캐핑층(220)이 제1 세트의 공동(214A) 및 제2 세트의 공동(214B) 위에 형성된다. 캐핑층(220)은 제1 세트의 공동(214A) 및 제2 세트의 공동(214B)를 기밀하게 밀봉할 수 있다. 캐핑층(220)은 실리콘 산화물, 실리콘 질화물, 또는 임의의 다른 유전체 재료를 포함할 수 있다. 캐핑층(220)은 50-1000 옹스트롬의 두께를 가질 수 있다.
도 6g를 참조하면, 제3 마스크(273)가 캐핑층(220) 위에 형성된다. 이어서, 제1 커패시터 구조체(231), 제5 커패시터 구조체(235) 및 캐핑층(220)이 패턴화된다. 패턴화는 습식 에칭 또는 건식 에칭 중 임의의 것을 포함할 수 있다. 일부 실시예에서, 패턴화는 에칭 공정 후에 제3 마스크(273)를 제거하는 단계를 포함한다.
도 6h를 참조하면, 캐핑층(220)의 상부면 및 상부 지지층(201H)의 상부면에 분리층(225)이 형성된다. 분리층(225)은 패시베이션 층일 수 있다. 분리층(225)은 실리콘 산화물, 실리콘 질화물, 또는 임의의 다른 유전체 재료를 포함할 수 있다. 분리층(225)은 50-1000 옹스트롬의 두께를 가질 수 있다.
도 7을 참조하면, 도 5a-5j의 방법의 일부 실시예의 흐름도가 제공된다.
1101 단계에서, 유전체 구조체(104)가 기판(101A) 위에 형성된다. 예컨대 도 5a를 참조하라.
1102 단계에서, 유전체 구조체(104)는 제1 에칭으로 패턴화되어 제1 세트의 트렌치(181)를 형성한다. 예컨대 도 5b를 참조하라.
1103 단계에서, 유전체 구조체(104)는 제2 에칭으로 패턴화되어 제1 세트의 트렌치(181)에 제1 세트의 측방 리세스(191)를 형성한다. 예컨대 도 5c를 참조하라.
1104 단계에서, 제1 세트의 커패시터 구조체(131/133/135)가 제1 세트의 트렌치(181)에 그리고 제1 세트의 측방 리세스(191)를 따라 형성된다. 예컨대 도 5d를 참조하라.
1105 단계에서, 유전체 구조체(104)는 제3 에칭으로 패턴화되어 제2 세트의 트렌치(182)를 형성한다. 예컨대 도 5g를 참조하라.
1106 단계에서, 유전체 구조체(104)는 제4 에칭으로 패턴화되어 제2 세트의 트렌치(182)에 제2 세트의 측방 리세스(192)를 형성한다. 예컨대 도 5h를 참조하라.
1107 단계에서, 제2 세트의 커패시터 구조체(132/134)가 제2 세트의 트렌치(182)에 그리고 제2 세트의 측방 리세스(192)를 따라 형성된다. 예컨대 도 5i를 참조하라.
도 7의 블록도(1100)는 본 명세서에서 일련의 동작 또는 이벤트로서 예시되고 설명되지만, 이러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것을 알 것이다. 예를 들어, 일부 동작은 본 명세서에 예시 및/또는 설명된 것 이외의 다른 동작 또는 이벤트와 동시에 및/또는 다른 순서로 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해 예시된 동작 모두가 필요한 것은 아니며, 본 명세서에 예시된 하나 이상의 동작은 하나 이상의 개별 동작 및/또는 단계로 수행될 수 있다.
도 8을 참조하면, 도 6a-6h의 방법의 일부 실시예의 흐름도가 제공된다.
1201 단계에서, 유전체 구조체(204)가 기판(201A) 위에 형성된다. 예컨대 도 6a를 참조하라.
1202 단계에서, 유전체 구조체(204)는 제1 에칭으로 패턴화되어 제1 세트의 트렌치(281)를 형성한다. 예컨대 도 6b를 참조하라.
1203 단계에서, 유전체 구조체(204)는 제2 에칭으로 패턴화되어 제1 세트의 트렌치(281)에 제1 세트의 측방 리세스(291)를 형성한다. 예컨대 도 6c를 참조하라.
1204 단계에서, 유전체 구조체(204)는 제3 에칭으로 패턴화되어 제2 세트의 트렌치(282)를 형성한다. 예컨대 도 6d를 참조하라.
1205 단계에서, 유전체 구조체(204)는 제4 에칭으로 패턴화되어 제2 세트의 트렌치(282)에 제2 세트의 측방 리세스(292)를 형성한다. 예컨대 도 6e를 참조하라.
1206 단계에서, 제1 세트의 커패시터 구조체(231/233/235) 및 제2 세트의 커패시터 구조체(232/235)가 제1 세트의 트렌치(281)와 제2 세트의 트렌치(282)에 그리고 제1 세트의 측방 리세스(291)와 제2 세트의 측방 리세스(292)를 따라 형성된다. 예컨대 도 6f를 참조하라.
도 8의 블록도(1200)는 본 명세서에서 일련의 동작 또는 이벤트로서 예시되고 설명되지만, 이러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것을 알 것이다. 예를 들어, 일부 동작은 본 명세서에 예시 및/또는 설명된 것 이외의 다른 동작 또는 이벤트와 동시에 및/또는 다른 순서로 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해 예시된 동작 모두가 필요한 것은 아니며, 본 명세서에 예시된 하나 이상의 동작은 하나 이상의 개별 동작 및/또는 단계로 수행될 수 있다.
따라서, 일부 실시예에서, 본 개시 내용은 반도체 기판, 상기 반도체 기판 위에 놓이고 트렌치를 규정하는 복수의 유전체 층 및 상기 반도체 기판 위에 놓이고 상기 트렌치를 충전하는 트렌치 커패시터를 포함하는 반도체 소자에 관한 것이다. 상기 트렌치는 복수의 측방 리세스를 포함한다. 상기 트렌치 커패시터는 제1 커패시터 구조체 및 상기 제1 커패시터 구조체에 측방으로 인접한 제2 커패시터 구조체를 더 포함한다. 상기 제1 커패시터 구조체는 상기 복수의 측방 리세스의 제1 측방 리세스 측으로 연장되어 해당 제1 측방 리세스를 충전하는 제1 측방 돌출부, 상기 제2 커패시터 구조체 측으로 연장되는 제2 측방 돌출부 및 상기 제2 커패시터 구조체 측으로 연장되는 제3 측방 돌출부를 포함한다. 상기 제2 커패시터 구조체는, 상기 제1 커패시터 구조체 측으로 연장되고 상기 제2 측방 돌출부와 상기 제3 측방 돌출부 사이에 수직으로 배치된 제4 측방 돌출부를 포함한다.
일부 다른 실시예에서, 본 개시 내용은 반도체 기판, 상기 반도체 기판 위에 배치된 유전체 구조체 및 상기 반도체 기판 위에 놓이고 상기 유전체 구조체 내에 배열된 트렌치 커패시터 구조체를 포함하는 반도체 소자에 관한 것이다. 상기 트렌치 커패시터 구조체는 상기 반도체 기판 위에 놓이고 상기 유전체 구조체 내에 배치된 제1 커패시터 구조체를 포함한다. 상기 제1 커패시터 구조체는 상기 반도체 기판의 상부면에 수직인 제1 축을 따라 연장되는 제1 도전 트렁크 및 상기 제1 축에 수직인 제2 축을 따라 상기 제1 도전 트렁크로부터 외측으로 연장되는 복수의 제1 도전 분기부를 포함한다. 상기 트렌치 커패시터 구조체는 상기 반도체 기판 위에 놓이고 상기 제1 커패시터 구조체에 측방으로 인접하게 상기 유전체 구조체 내에 배치된 제2 커패시터 구조체를 더 포함한다. 상기 제2 커패시터 구조체는 상기 제1 축과 평행하게 연장되는 제2 도전 트렁크 및 상기 제2 축과 평행하게 상기 제2 도전 트렁크로부터 외측으로 연장되는 복수의 제2 도전 분기부를 포함한다. 상기 복수의 제1 도전 분기부는 상기 복수의 제2 도전 분기부와 맞물린다.
또 다른 실시예에서, 본 개시 내용은 반도체 소자를 형성하는 방법에 관한 것이다. 반도체 기판 위에 복수의 유전체 층을 포함하는 유전체 구조체가 형성된다. 상기 유전체 구조체는 제1 세트의 트렌치를 형성하도록 제1 에칭으로 패턴화된다. 상기 유전체 구조체는 상기 제1 세트의 트렌치 내에 상기 제1 세트의 트렌치로부터 외측으로 연장되는 제1 세트의 측방 리세스를 형성하도록 제2 에칭으로 패턴화된다. 상기 제1 세트의 트렌치 내에 그리고 상기 제1 세트의 측방 리세스를 따라 제1 세트의 커패시터 구조체가 형성된다. 상기 제1 세트의 커패시터 구조체는 상기 제1 세트의 커패시터 구조체로부터 외측으로 연장되어 상기 제1 세트의 측방 리세스를 충전하는 제1 세트의 측방 돌출부를 포함한다. 상기 유전체 구조체는 제2 세트의 트렌치를 형성하도록 제3 에칭으로 패턴화된다. 상기 유전체 구조체는 상기 제2 세트의 트렌치 내에 상기 제2 세트의 트렌치로부터 외측으로 연장되는 제2 세트의 측방 리세스를 형성하도록 제4 에칭으로 패턴화된다. 상기 제2 세트의 트렌치 내에 그리고 상기 제2 세트의 측방 리세스를 따라 제2 세트의 커패시터 구조체가 형성된다. 상기 제2 세트의 커패시터 구조체는 상기 제2 세트의 커패시터 구조체로부터 외측으로 연장되고 상기 제2 세트의 측방 리세스를 충전하는 제2 세트의 측방 돌출부를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
1. 반도체 소자로서:
반도체 기판;
상기 반도체 기판 위에 놓이고 트렌치 - 상기 트렌치는 복수의 측방 리세스를 포함함 - 를 규정하는 복수의 유전체 층; 및
상기 반도체 기판 위에 놓이고 상기 트렌치를 충전하는 트렌치 커패시터
를 포함하고,
상기 트렌치 커패시터는 제1 커패시터 구조체 및 상기 제1 커패시터 구조체에 측방으로 인접한 제2 커패시터 구조체를 포함하고, 상기 제1 커패시터 구조체는 상기 복수의 측방 리세스의 제1 측방 리세스 측으로 연장되어 상기 제1 측방 리세스를 충전하는 제1 측방 돌출부, 상기 제2 커패시터 구조체 측으로 연장되는 제2 측방 돌출부, 및 상기 제2 커패시터 구조체 측으로 연장되는 제3 측방 돌출부를 포함하고, 상기 제2 커패시터 구조체는, 상기 제1 커패시터 구조체 측으로 연장되고 상기 제2 측방 돌출부와 상기 제3 측방 돌출부 사이에 수직으로 배치된 제4 측방 돌출부를 포함하는 것인, 반도체 소자.
2. 제1항에 있어서, 상기 제2 측방 돌출부의 적어도 일부는 상기 제4 측방 돌출부의 적어도 일부 바로 위에 배치되고, 상기 제3 측방 돌출부의 적어도 일부는 상기 제4 측방 돌출부의 상기 일부의 바로 아래에 배치되고, 상기 제1 측방 돌출부 및 상기 제2 측방 돌출부는 공통 수평축을 따라 측방으로 이격된 것인, 반도체 소자.
3. 제1항에 있어서, 상기 제2 측방 돌출부의 최하부 표면은 상기 제4 측방 돌출부의 최상부 표면과 접촉하고, 상기 제3 측방 돌출부의 최상부 표면은 상기 제4 측방 돌출부의 최하부 표면과 접촉하는 것인, 반도체 소자.
4. 제1항에 있어서, 상기 제2 측방 돌출부의 최하부 표면은 제1 지지층에 의해 상기 제4 측방 돌출부의 최상부 표면으로부터 수직으로 분리되고, 상기 제3 측방 돌출부의 최상부 표면은 제2 지지층에 의해 상기 제4 측방 돌출부의 최하부 표면으로부터 수직으로 분리된 것인, 반도체 소자.
5. 제1항에 있어서, 상기 제2 측방 돌출부의 측벽은 상기 제2 커패시터 구조체의 제1 측벽과 접촉하고, 상기 제3 측방 돌출부의 측벽은 상기 제2 커패시터 구조체의 제2 측벽과 접촉하고, 상기 제4 측방 돌출부의 측벽은 상기 제1 커패시터 구조체의 측벽과 접촉하는 것인, 반도체 소자.
6. 제1항에 있어서, 상기 제2 측방 돌출부의 측벽은 상기 복수의 유전체 층의 제1 유전체 층에 의해 상기 제2 커패시터 구조체의 제1 측벽으로부터 측방으로 분리되고, 상기 제3 측방 돌출부의 측벽은 상기 복수의 유전체 층의 제2 유전체 층에 의해 상기 제2 커패시터 구조체의 제2 측벽으로부터 측방으로 분리되고, 상기 제4 측방 돌출부의 측벽은 상기 복수의 유전체 층의 제3 유전체 층에 의해 상기 제1 커패시터 구조체의 측벽으로부터 측방으로 분리된 것인, 반도체 소자.
7. 제1항에 있어서, 상기 트렌치 커패시터는, 제3 커패시터 구조체가 상기 제2 커패시터 구조체에 의해 상기 제1 커패시터 구조체로부터 측방으로 분리되도록, 상기 제2 커패시터 구조체에 측방으로 인접한 상기 제3 커패시터 구조체를 더 포함하고, 상기 제2 커패시터 구조체는 상기 제3 커패시터 구조체 측으로 연장되는 제5 측방 돌출부를 더 포함하는 것인, 반도체 소자.
8. 제7항에 있어서, 상기 제3 커패시터 구조체는 상기 제2 커패시터 구조체 측으로 연장되는 제6 측방 돌출부 및 상기 제2 커패시터 구조체 측으로 연장되는 제7 측방 돌출부를 포함하고, 상기 제5 측방 돌출부는 상기 제6 측방 돌출부와 상기 제7 측방 돌출부 사이에 수직으로 배치된 것인, 반도체 소자.
9. 제8항에 있어서, 상기 제1, 제2 및 제6 측방 돌출부는 제1 수평축을 따라 측방으로 이격되고, 상기 제4 및 제5 측방 돌출부는 제2 수평축을 따라 측방으로 이격되고, 상기 제3 및 제7 측방 돌출부는 제3 수평축을 따라 측방으로 이격되고, 상기 제2 수평축은 상기 제1 수평축과 상기 제3 수평축 사이에서 수직으로 제공된 것인, 반도체 소자.
10. 반도체 소자로서:
반도체 기판;
상기 반도체 기판 위에 배치된 유전체 구조체; 및
상기 반도체 기판 위에 놓이고 상기 유전체 구조체 내에 배열된 트렌치 커패시터 구조체
를 포함하고, 상기 트렌치 커패시터 구조체는:
상기 반도체 기판 위에 놓이고 상기 유전체 구조체 내에 배열된 제1 커패시터 구조체 - 상기 제1 커패시터 구조체는 상기 반도체 기판의 상부면에 수직인 제1 축을 따라 연장되는 제1 도전 트렁크 및 상기 제1 도전 트렁크로부터 외측으로 연장되고 상기 제1 축에 수직으로 연장되는 복수의 제1 도전 분기부를 포함함 - ; 및
상기 반도체 기판 위에 놓이고 상기 제1 커패시터 구조체에 측방으로 인접하게 상기 유전체 구조체 내에 배치된 제2 커패시터 구조체 - 상기 제2 커패시터 구조체는 상기 제1 축과 평행하게 연장되는 제2 도전 트렁크 및 상기 제2 도전 트렁크로부터 외측으로 연장되고 상기 제1 축에 수직으로 연장되는 복수의 제2 도전 분기부를 포함하고, 상기 복수의 제1 도전 분기부는 상기 복수의 제2 도전 분기부와 맞물림(interdigitate) -
를 포함하는 것인, 반도체 소자.
11. 제10항에 있어서, 상기 유전체 구조체는:
상기 반도체 기판 위에 배치되고 제1 유전체 재료를 포함하는 제1 유전체 층; 및
상기 제1 유전체 층 위에 배치되고 상기 제1 유전체 재료와 상이한 제2 유전체 재료를 포함하는 제2 유전체 층
을 포함하는 것인, 반도체 소자.
12. 제11항에 있어서,
상기 제1 도전 트렁크는 상기 제1 축을 따라 상기 제1 유전체 층 및 상기 제2 유전체 층을 통해 연장되고, 상기 제1 커패시터 구조체의 최하부 분기부가 상기 제1 유전체 층 내에 배치되고;
상기 제2 도전 트렁크는 상기 제1 도전 트렁크와 평행하게 상기 제1 유전체 층 및 상기 제2 유전체 층을 통해 연장되고, 상기 제2 커패시터 구조체의 최하부 분기부가 상기 제2 유전체 층 내에 배치된 것인, 반도체 소자.
13. 제10항에 있어서, 상기 복수의 제1 도전 분기부의 측벽은 상기 제2 도전 트렁크의 측벽과 접촉하고, 상기 복수의 제2 도전 분기부의 측벽은 상기 제1 도전 트렁크의 측벽과 접촉하는 것인, 반도체 소자.
14. 제10항에 있어서, 상기 복수의 제1 도전 분기부의 측벽은 상기 유전체 구조체에 의해 상기 제2 도전 트렁크의 측벽으로부터 측방으로 분리되고, 상기 복수의 제2 도전 분기부의 측벽은 상기 유전체 구조체에 의해 상기 제1 도전 트렁크의 측벽으로부터 측방으로 분리된 것인, 반도체 소자.
15. 제10항에 있어서, 상기 복수의 제1 도전 분기부의 하부면은 상기 복수의 제2 도전 분기부의 상부면과 접촉하고, 상기 복수의 제1 도전 분기부의 상부면은 상기 복수의 제2 도전 분기부의 하부면과 접촉하는 것인, 반도체 소자.
16. 제10항에 있어서, 상기 복수의 제1 도전 분기부의 하부면은 복수의 지지층에 의해 상기 복수의 제2 도전 분기부의 상부면으로부터 수직으로 분리되고, 상기 복수의 제1 도전 분기부의 상부면은 상기 복수의 지지층에 의해 상기 복수의 제2 도전 분기부의 하부면으로부터 수직으로 분리된 것인, 반도체 소자.
17. 제10항에 있어서, 상기 트렌치 커패시터 구조체는:
상기 반도체 기판 위에 놓이고 상기 제2 커패시터 구조체에 측방으로 인접하게 상기 유전체 구조체 내에 배치된 제3 커패시터 구조체 - 상기 제3 커패시터 구조체는 상기 제1 축과 평행하게 연장되는 제3 도전 트렁크 및 상기 제3 도전 트렁크로부터 외측으로 연장되고 상기 제1 축에 수직하게 연장되는 복수의 제3 도전 분기부를 포함하고, 상기 복수의 제2 도전 분기부는 상기 복수의 제3 도전 분기부와 맞물림 -
를 더 포함하는 것인, 반도체 소자.
18. 반도체 소자를 형성하는 방법으로서:
반도체 기판 위에 복수의 유전체 층을 포함하는 유전체 구조체를 형성하는 단계;
제1 세트의 트렌치를 형성하도록 상기 유전체 구조체를 제1 에칭으로 패턴화하는 단계;
상기 제1 세트의 트렌치 내에 상기 제1 세트의 트렌치로부터 외측으로 연장되는 제1 세트의 측방 리세스를 형성하도록 상기 유전체 구조체를 제2 에칭으로 패턴화하는 단계;
상기 제1 세트의 트렌치 내에, 그리고 상기 제1 세트의 측방 리세스를 따라 제1 세트의 커패시터 구조체를 형성하는 단계 - 상기 제1 세트의 커패시터 구조체는 상기 제1 세트의 커패시터 구조체로부터 외측으로 연장되고 상기 제1 세트의 측방 리세스를 충전하는 제1 세트의 측방 돌출부를 포함함 -;
제2 세트의 트렌치를 형성하도록 상기 유전체 구조체를 제3 에칭으로 패턴화하는 단계;
상기 제2 세트의 트렌치 내에, 상기 제2 세트의 트렌치로부터 외측으로 연장되는 제2 세트의 측방 리세스를 형성하도록 상기 유전체 구조체를 제4 에칭으로 패턴화하는 단계; 및
상기 제2 세트의 트렌치 내에 그리고 상기 제2 세트의 측방 리세스를 따라 제2 세트의 커패시터 구조체를 형성하는 단계 - 상기 제2 세트의 커패시터 구조체는 상기 제2 세트의 커패시터 구조체로부터 외측으로 연장되고 상기 제2 세트의 측방 리세스를 충전하는 제2 세트의 측방 돌출부를 포함함 -
를 포함하는, 반도체 소자 형성 방법.
19. 제18항에 있어서, 상기 제1 세트의 커패시터 구조체는 상기 제3 에칭 이전에 형성되고, 상기 제2 세트의 커패시터 구조체는 상기 제4 에칭 이후에 형성되는 것인, 반도체 소자 형성 방법.
20. 제18항에 있어서, 상기 제1 세트의 커패시터 구조체 및 상기 제2 세트의 커패시터 구조체는 상기 제4 에칭 후에 동시에 형성되는 것인, 반도체 소자 형성 방법.
Claims (10)
- 반도체 소자로서:
반도체 기판;
상기 반도체 기판 위에 놓이고 트렌치 - 상기 트렌치는 복수의 측방 리세스를 포함함 - 를 규정하는 복수의 유전체 층; 및
상기 반도체 기판 위에 놓이고 상기 트렌치를 충전하는 트렌치 커패시터
를 포함하고,
상기 트렌치 커패시터는 제1 커패시터 구조체 및 상기 제1 커패시터 구조체에 측방으로 인접한 제2 커패시터 구조체를 포함하고, 상기 제1 커패시터 구조체는 상기 복수의 측방 리세스의 제1 측방 리세스 측으로 연장되어 상기 제1 측방 리세스를 충전하는 제1 측방 돌출부, 상기 제2 커패시터 구조체 측으로 연장되는 제2 측방 돌출부, 및 상기 제2 커패시터 구조체 측으로 연장되는 제3 측방 돌출부를 포함하고, 상기 제2 커패시터 구조체는, 상기 제1 커패시터 구조체 측으로 연장되고 상기 제2 측방 돌출부와 상기 제3 측방 돌출부 사이에 수직으로 배치된 제4 측방 돌출부를 포함하는 것인, 반도체 소자. - 제1항에 있어서, 상기 제2 측방 돌출부의 적어도 일부는 상기 제4 측방 돌출부의 적어도 일부 바로 위에 배치되고, 상기 제3 측방 돌출부의 적어도 일부는 상기 제4 측방 돌출부의 상기 일부의 바로 아래에 배치되고, 상기 제1 측방 돌출부 및 상기 제2 측방 돌출부는 공통 수평축을 따라 측방으로 이격된 것인, 반도체 소자.
- 제1항에 있어서, 상기 제2 측방 돌출부의 최하부 표면은 상기 제4 측방 돌출부의 최상부 표면과 접촉하고, 상기 제3 측방 돌출부의 최상부 표면은 상기 제4 측방 돌출부의 최하부 표면과 접촉하는 것인, 반도체 소자.
- 제1항에 있어서, 상기 제2 측방 돌출부의 최하부 표면은 제1 지지층에 의해 상기 제4 측방 돌출부의 최상부 표면으로부터 수직으로 분리되고, 상기 제3 측방 돌출부의 최상부 표면은 제2 지지층에 의해 상기 제4 측방 돌출부의 최하부 표면으로부터 수직으로 분리된 것인, 반도체 소자.
- 제1항에 있어서, 상기 제2 측방 돌출부의 측벽은 상기 제2 커패시터 구조체의 제1 측벽과 접촉하고, 상기 제3 측방 돌출부의 측벽은 상기 제2 커패시터 구조체의 제2 측벽과 접촉하고, 상기 제4 측방 돌출부의 측벽은 상기 제1 커패시터 구조체의 측벽과 접촉하는 것인, 반도체 소자.
- 제1항에 있어서, 상기 제2 측방 돌출부의 측벽은 상기 복수의 유전체 층의 제1 유전체 층에 의해 상기 제2 커패시터 구조체의 제1 측벽으로부터 측방으로 분리되고, 상기 제3 측방 돌출부의 측벽은 상기 복수의 유전체 층의 제2 유전체 층에 의해 상기 제2 커패시터 구조체의 제2 측벽으로부터 측방으로 분리되고, 상기 제4 측방 돌출부의 측벽은 상기 복수의 유전체 층의 제3 유전체 층에 의해 상기 제1 커패시터 구조체의 측벽으로부터 측방으로 분리된 것인, 반도체 소자.
- 제1항에 있어서, 상기 트렌치 커패시터는, 제3 커패시터 구조체가 상기 제2 커패시터 구조체에 의해 상기 제1 커패시터 구조체로부터 측방으로 분리되도록, 상기 제2 커패시터 구조체에 측방으로 인접한 상기 제3 커패시터 구조체를 더 포함하고, 상기 제2 커패시터 구조체는 상기 제3 커패시터 구조체 측으로 연장되는 제5 측방 돌출부를 더 포함하는 것인, 반도체 소자.
- 제7항에 있어서, 상기 제3 커패시터 구조체는 상기 제2 커패시터 구조체 측으로 연장되는 제6 측방 돌출부 및 상기 제2 커패시터 구조체 측으로 연장되는 제7 측방 돌출부를 포함하고, 상기 제5 측방 돌출부는 상기 제6 측방 돌출부와 상기 제7 측방 돌출부 사이에 수직으로 배치된 것인, 반도체 소자.
- 반도체 소자로서:
반도체 기판;
상기 반도체 기판 위에 배치된 유전체 구조체; 및
상기 반도체 기판 위에 놓이고 상기 유전체 구조체 내에 배열된 트렌치 커패시터 구조체
를 포함하고, 상기 트렌치 커패시터 구조체는:
상기 반도체 기판 위에 놓이고 상기 유전체 구조체 내에 배열된 제1 커패시터 구조체 - 상기 제1 커패시터 구조체는 상기 반도체 기판의 상부면에 수직인 제1 축을 따라 연장되는 제1 도전 트렁크 및 상기 제1 도전 트렁크로부터 외측으로 연장되고 상기 제1 축에 수직으로 연장되는 복수의 제1 도전 분기부를 포함함 - ; 및
상기 반도체 기판 위에 놓이고 상기 제1 커패시터 구조체에 측방으로 인접하게 상기 유전체 구조체 내에 배치된 제2 커패시터 구조체 - 상기 제2 커패시터 구조체는 상기 제1 축과 평행하게 연장되는 제2 도전 트렁크 및 상기 제2 도전 트렁크로부터 외측으로 연장되고 상기 제1 축에 수직으로 연장되는 복수의 제2 도전 분기부를 포함하고, 상기 복수의 제1 도전 분기부는 상기 복수의 제2 도전 분기부와 맞물림(interdigitate) -
를 포함하는 것인, 반도체 소자. - 반도체 소자를 형성하는 방법으로서:
반도체 기판 위에 복수의 유전체 층을 포함하는 유전체 구조체를 형성하는 단계;
제1 세트의 트렌치를 형성하도록 상기 유전체 구조체를 제1 에칭으로 패턴화하는 단계;
상기 제1 세트의 트렌치 내에 상기 제1 세트의 트렌치로부터 외측으로 연장되는 제1 세트의 측방 리세스를 형성하도록 상기 유전체 구조체를 제2 에칭으로 패턴화하는 단계;
상기 제1 세트의 트렌치 내에, 그리고 상기 제1 세트의 측방 리세스를 따라 제1 세트의 커패시터 구조체를 형성하는 단계 - 상기 제1 세트의 커패시터 구조체는 상기 제1 세트의 커패시터 구조체로부터 외측으로 연장되고 상기 제1 세트의 측방 리세스를 충전하는 제1 세트의 측방 돌출부를 포함함 -;
제2 세트의 트렌치를 형성하도록 상기 유전체 구조체를 제3 에칭으로 패턴화하는 단계;
상기 제2 세트의 트렌치 내에, 상기 제2 세트의 트렌치로부터 외측으로 연장되는 제2 세트의 측방 리세스를 형성하도록 상기 유전체 구조체를 제4 에칭으로 패턴화하는 단계; 및
상기 제2 세트의 트렌치 내에 그리고 상기 제2 세트의 측방 리세스를 따라 제2 세트의 커패시터 구조체를 형성하는 단계 - 상기 제2 세트의 커패시터 구조체는 상기 제2 세트의 커패시터 구조체로부터 외측으로 연장되고 상기 제2 세트의 측방 리세스를 충전하는 제2 세트의 측방 돌출부를 포함함 -
를 포함하는, 반도체 소자 형성 방법.
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