TW202123194A

TW202123194A - 多工器電路及其顯示面板

Info

Publication number: TW202123194A
Application number: TW108144122A
Authority: TW
Inventors: 張哲嘉; 莊銘宏
Original assignee: 友達光電股份有限公司
Priority date: 2019-12-03
Filing date: 2019-12-03
Publication date: 2021-06-16
Also published as: US20210166599A1; CN111402779A; CN111402779B; US11386825B2; TWI711022B

Abstract

一種多工器電路及其顯示面板。多工器電路包括多個第一電晶體、多個第一控制線、多個第二控制線、多個第一傳輸線及多個第二傳輸線。這些第一電晶體沿著第一方向依序配置。這些第一控制線沿著第一方向延伸，且配置於這些第一電晶體的第一側。這些第二控制線沿著第一方向延伸，且配置於這些第一電晶體的一第二側。這些第一傳輸線分別耦接於這些第一電晶體中的第一群組的控制端與這些第一控制線之間。這些第二傳輸線分別耦接於這些第一電晶體中的第二群組的控制端與這些第二控制線之間。

Description

多工器電路及其顯示面板

本發明是有關於一種多工器技術，且特別是有關於一種多工器電路及其顯示面板。

隨著半導體技術的發展，顯示面板的解析度逐漸提高，連帶的源極驅動器的資料通道也逐漸增加，造成源極驅動器的硬體成本逐漸上升。為了降低源極驅動器的硬體成本，在顯示面板中導入多工器電路，但多工器電路仍會帶來如時間延遲或功率消耗的影響，因此如何優化多工器電路是設計顯示面板的一個重點。

本發明提供一種多工器電路及其顯示面板，可降低多工器電路的等效電容值，藉此降低等效電容所帶來的功耗。

本發明的多工器電路，包括多個第一電晶體、多個第一控制線、多個第二控制線、多個第一傳輸線及多個第二傳輸線。這些第一電晶體沿著第一方向依序配置，且分別具有第一端、第二端及控制端，其中這些第一電晶體的第一端耦接多個源極線，且這些第一電晶體的第二端耦接源極驅動器。這些第一控制線沿著第一方向延伸，且沿著垂直於第一方向的第二方向配置於這些第一電晶體的第一側。這些第二控制線沿著第一方向延伸，且沿著第二方向配置於這些第一電晶體的一第二側。這些第一傳輸線分別耦接於這些第一電晶體中的第一群組的第一電晶體的控制端與這些第一控制線之間。這些第二傳輸線分別耦接於這些第一電晶體中的一第二群組的第一電晶體的控制端與這些第二控制線之間。

基於上述，本發明實施例的顯示面板及多工器電路，透過將第一控制線及第二控制線分別配置於第一電晶體的兩側，可降低第一傳輸線與第一控制線的交錯點及第二傳輸線與第二控制線的交錯點，以降低多工器電路的等效電容值，藉此降低等效電容所帶來的功耗。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

應當理解，儘管術語”第一”、”第二”、”第三”等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的”第一元件”、”部件”、”區域”、”層”或”部分”可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。

這裡使用的術語僅僅是為了描述特定實施例的目的，而不是限制性的。如本文所使用的，除非內容清楚地指示，否則單數形式”一”、”一個”和”該”旨在包括複數形式，包括”至少一個”。”或”表示”及/或”。如本文所使用的，術語”及/或”包括一個或多個相關所列項目的任何和所有組合。還應當理解，當在本說明書中使用時，術語”包括”及/或”包括”指定所述特徵、區域、整體、步驟、操作、元件的存在及/或部件，但不排除一個或多個其它特徵、區域整體、步驟、操作、元件、部件及/或其組合的存在或添加。

圖1為依據本發明的一實施例的多工器電路的電路示意圖。請參照圖，在本實施例中，多工器電路100至少包括重新對應電路RMC、多個資料輸出線LDO1~LDO12、多個第一控制線LCA11~LCA16、多個第一電晶體T1~T12、多個第一傳輸線LTA1~LTA6、多個第二傳輸線LTB1~LTB6、多個第二控制線LCA21~LCA26及多個資料輸入線LDI1~LDI2。資料輸入線LDI1~LDI2用以接收來自源極驅動器（如圖5的330）的顯示電壓XD1、XD2。

第一電晶體T1~T12沿著第一方向D1依序配置，且分別具有第一端、第二端及控制端。第一電晶體T1~T12的第一端透過資料輸出線LDO1~LDO12及重新對應電路RMC耦接源極線LD1~LD12，亦即資料輸出線LDO1~LDO12耦接於第一電晶體T1~T12的第一端與重新對應電路RMC之間，並且重新對應電路RMC透過走線及穿孔將資料輸出線LDO1~LDO12耦接（或電性連接）至對應的源極線LD1~LD12。並且，第一電晶體T1~T12的第二端透過資料輸入線LDI1~LDI2耦接源極驅動器（如圖5的330），亦即資料輸入線LDI1~LDI2耦接於第一電晶體T1~T12的第二端與源極驅動器之間（如圖5的330）。

第一控制線LCA11~LCA16沿著第一方向D1延伸，且沿著垂直於第一方向D1的第二方向D2配置於第一電晶體T1~T12的第一側（例如位於第一電晶體T1~T12的第一端的一側）。第一傳輸線LTA1~LTA6分別耦接於第一電晶體T1~T12中的第一群組的第一電晶體（例如偶數的第一電晶體T2、T4、…、T12）的控制端與第一控制線LCA11~LCA16之間。

第二控制線LCA21~LCA26沿著第一方向D1延伸，且沿著第二方向D2配置於第一電晶體T1~T12的第二側（例如位於第一電晶體T1~T12的第二端的一側）。第二傳輸線LTB1~LTB6分別耦接於第一電晶體T1~T12中的第二群組的第一電晶體（例如奇數的第一電晶體T1、T3、…、T11）的控制端與第二控制線LCA21~LCA26之間。依據上述，可降低第一傳輸線LTA1~LTA6及第二傳輸線LTB1~LTB6與第一控制線LCA11~LCA16及第二控制線LCA21~LCA26的交錯點，以降低多工器電路100的等效電容值，藉此降低等效電容所帶來的功耗。

在本實施例中，第一電晶體T1~T12的數量為資料輸入線LDI1~LDI2的數量的倍數（在此以1:6為例）。並且，與第一電晶體T1~T12的第一端耦接的資料輸出線LDO1~LDO12透過重新對應電路RMC耦接源極線LD1~LD12的對應者，其中相隣的第一電晶體T1~T12所耦接的源極線LD1~LD12彼此不相隣。

圖2為依據本發明的一實施例的多工器電路的佈局示意圖。請參照圖1及圖2，在本實施例中，資料輸出線LDO1~LDO12位於第一導電層（在此以空心線表示），源極線LD1~LD12位於第二導電層（在此以右斜線表示），並且重新對應電路RMC至少透過穿孔VA耦接各個資料輸出線LDO1~LDO12與對應的源極線LD1~LD12。

第一控制線LCA11~LCA16沿第二方向D2的線寬交替地設定為第一線寬W1及小於第一線寬W1的第二線寬W2。在本發明實施例中，第一傳輸線LTA1~LTA6所交錯的第一控制線LCA11~LCA16中至少一者是以第二線寬W2與對應的第一傳輸線LTA1~LTA6交錯，例如第一傳輸線LTA6與第一控制線LCA14~LCA16是以第二線寬W2交錯，但與第一控制線LCA12~LCA13是以第一線寬W1交錯。在本發明實施例中，第一傳輸線LTA1~LTA6所交錯的第一控制線LCA11~LCA16皆以第二線寬W2與各個第一傳輸線LTA1~LTA6交錯，例如第一傳輸線LTA2、LTA4所示。

在本發明實施例中，當各個第一傳輸線LTA1~LTA6所交錯的第一控制線LCA11~LCA16的數量大於等於一臨界值時，各個第一傳輸線LTA1~LTA6所交錯的第一控制線LCA11~LCA16中至少一者是以第二線寬W2與各個第一傳輸線LTA1~LTA6交錯，並且當各個第一傳輸線LTA1~LTA6所交錯的第一控制線LCA11~LCA16的數量小於臨界值時，各個第一傳輸線LTA1~LTA6所交錯的第一控制線LCA11~LCA16皆是以第一線寬W1與各個第一傳輸線LTA1~LTA6交錯。假設臨界值為第一控制線LCA11~LCA16的一半（亦即6/2=3），則第一傳輸線LTA1、LTA3是以第一線寬W1與第一控制線LCA15及LCA16中的對應者交錯，第一傳輸線LTA2、LTA4、LTA6是與第一控制線LCA12~LCA16的對應者中的部份或全部以第二線寬W2交錯。

第一控制線LCA11~LCA16可以選擇性地以第一線寬W1或第二線寬W2與資料輸出線LDO1~LDO12交錯。並且，第一電晶體T1~T12中兩相隣的第一電晶體可以共用同一半導體層（如LS1~LS6，在此以左斜線表示）及同一條第二端的導線，例如第一電晶體T1及T2共用半導體層LS1及同一條第二端的導線，第一電晶體T3及T4共用半導體層LS2及同一條第二端的導線。

第二控制線LCA21~LCA26沿第二方向D2的線寬交替地設定為第一線寬W1及小於第一線寬W1的第二線寬W2並且各個第二傳輸線LTB1~LTB6所交錯的第二控制線LCA21~LCA26皆以第二線寬W2與各個第二傳輸線LTB1~LTB6交錯。然而，在本發明實施例中，各個第二傳輸線LTB1~LTB6所交錯的第二控制線LCA21~LCA26中至少一者是以第二線寬W2與各個第二傳輸線LTB1~LTB6交錯。或者，當各個第二傳輸線LTB1~LTB6所交錯的第二控制線LCA21~LCA26的數量大於等於一臨界值時，各個第二傳輸線LTB1~LTB6所交錯的第二控制線LCA21~LCA26中至少一者是以第二線寬W2與各個第二傳輸線LTB1~LTB6交錯，當各個第二傳輸線LTB1~LTB6所交錯的第二控制線LCA21~LCA26的數量小於臨界值時，各個第二傳輸線LTB1~LTB6所交錯的第二控制線LCA21~LCA26皆是以第一線寬W1與各個第二傳輸線LTB1~LTB6交錯。上述可依據電路設計而定，本發明實施例不以此限。

在本發明實施例中，各個資料輸入線LDI1~LDI2所交錯的第二控制線LCA21~LCA26皆是以第二線寬W2與各個資料輸入線LDI1~LDI2交錯。

依據上述，透過降低所交錯的線寬，可降低重疊的電路面積，以進一步降低多工器電路100的等效電容值，藉此進一步降低等效電容所帶來的功耗。

圖3為依據本發明的另一實施例的多工器電路的電路示意圖。圖3為依據本發明的一實施例的多工器電路的電路示意圖。請參照圖，在本實施例中，多工器電路200至少包括重新對應電路RMC、多個資料輸出線LDO21~LDO26及LDO31~LDO36、多個第一控制線LCB11~LCB13、多個第一電晶體M11~M16、多個第一傳輸線LTC1~LTC3、多個第二傳輸線LTD1~LTD3、多個第二控制線LCB21~LCB26、多個第二電晶體M21~M26、多個第三傳輸線LTE1~LTE3、多個第四傳輸線LTF1~LTF3、多個第三控制線LCB31~LCB33及多個資料輸入線LDI1~LDI2。其中、重新對應電路RMC、資料輸出線LDO21~LDO26及LDO31~LDO36及資料輸入線LDI1~LDI2可參照圖1實施例所示，在此則不再贅述。並且，第一電晶體M11~M16及第二電晶體M21~M26分別具有第一端、第二端及控制端。

第一電晶體M11~M16沿著第一方向D1依序配置，第一電晶體M11~M16的第一端透過資料輸出線LDO21~LDO26及重新對應電路RMC耦接源極線LD6~LD12，並且第一電晶體T1~T12的第二端透過資料輸入線LDI2耦接源極驅動器（如圖5的330）。

第一控制線LCB11~LCB13沿著第一方向D1延伸，且沿著垂直於第一方向D1的第二方向D2配置於第一電晶體M11~M16的第一側（例如位於第一電晶體M11~M16的第一端的一側）。第一傳輸線LTC1~LTC3分別耦接於第一電晶體M11~M16中的第一群組的第一電晶體（例如偶數的第一電晶體M12、M14、M16）的控制端與第一控制線LCB11~LCB13之間。

第二控制線LCB21~LCB26沿著第一方向D1延伸，且沿著第二方向D2配置於第一電晶體M11~M16的第二側（例如位於第一電晶體M11~M16的第二端的一側）與第二電晶體M21~M26的第三側（例如位於第二電晶體M21~M26的第一端的一側）之間。第二傳輸線LTD1~LTD3分別耦接於第一電晶體M11~M16中的第二群組的第一電晶體（例如奇數的第一電晶體M11、M13、M15）的控制端與第二控制線LCA21~LCA23之間。

第二電晶體M21~M26沿著第一方向D1依序配置，第二電晶體M21~M26的第一端透過資料輸出線LDO31~LDO36耦接這些源極線LD1~LD12，並且第二電晶體M21~M26的第二端透過資料輸入線LDI1耦接源極驅動器（如圖5的330）。

第三傳輸線LTE1~LTE3分別耦接於第二電晶體M21~M26中的第三群組的第二電晶體（例如偶數的第二電晶體M22、M24、M26）的控制端與第二控制線LCA24~LCA26之間。其中，耦接第三傳輸線LTE1~LTE3的第二控制線LCA24~LCA26不同於耦接第二傳輸線LTD1~LTD3的第二控制線LCA21~LCA23，第二傳輸線LTD1~LTD3與耦接第三傳輸線LTE1~LTE3的第二控制線LCA24~LCA26不交錯，並且第三傳輸線LTE1~LTE3與耦接第二傳輸線LTD1~LTD3的第二控制線LCA21~LCA23不交錯。

第三控制線LCB31~LCB33沿著第一方向D1延伸，且沿著第二方向D2配置於第二電晶體M21~M26的第四側（例如位於第二電晶體M21~M26的第二端的一側），亦即第二電晶體M21~M26配置於第二控制線LCA21~LCA26與第三控制線LCB31~LCB33之間。第四傳輸LTF1~LTF3分別耦接於第二電晶體M21~M26中的第四群組的第二電晶體（例如奇數的第二電晶體M21、M23、M25）的控制端與第三控制線LCB31~LCB33之間。

依據上述，可降低第一傳輸線LTC1~LTC3、第二傳輸線LTD1~LTD3、第三傳輸線LTE1~LTE3及第四傳輸線LTF1~LTF3與第一控制線LCB11~LCB13、第二控制線LCB21~LCB26及第三控制線LCB31~LCB33的交錯點，以降低多工器電路200的等效電容值，藉此降低等效電容所帶來的功耗。

在本實施例中，第一電晶體M11~M16及第二電晶體M21~M26的數量為資料輸入線LDI1~LDI2的數量的倍數（在此以1:6為例）。

圖4為依據本發明的另一實施例的多工器電路的佈局示意圖。請參照圖2、圖3及圖4，其中圖4所示可參照圖2實施例所示。在本實施例中，第一控制線LCB11~LCB13沿第二方向D2的線寬交替地設定為第一線寬W1及小於第一線寬W1的第二線寬W2。在本發明實施例中，第一傳輸線LTC1~LTC3所交錯的第一控制線LCB11~LCB13中至少一者是以第二線寬W2與對應的第一傳輸線LTC1~LTC3交錯，例如第一傳輸線LTC1、LTC3所示。在本發明實施例中，第一傳輸線LTC1~LTC3所交錯的第一控制線LCB11~LCB13皆以第二線寬W2與各個第一傳輸線LTC1~LTC3交錯。在本發明實施例中，當各個第一傳輸線LTC1~LTC3所交錯的第一控制線LCB11~LCB13的數量大於等於臨界值時，各個第一傳輸線LTC1~LTC3所交錯的第一控制線LCB11~LCB13中至少一者是以第二線寬W2與各個第一傳輸線LTC1~LTC3交錯，並且當各個第一傳輸線LTC1~LTC3所交錯的第一控制線LCB11~LCB13的數量小於臨界值時，各個第一傳輸線LTC1~LTC3所交錯的第一控制線LCB11~LCB13皆是以第一線寬W1與各個第一傳輸線LTC1~LTC3交錯。臨界值例如為第一控制線LCB11~LCB13的一半（亦即3/2=1.5）。

第一控制線LCB11~LCB13可以選擇性地以第一線寬W1或第二線寬W2與資料輸出線LDO21~LDO26及LDO31~LDO36交錯。並且，第一電晶體M11~M16中兩相隣的第一電晶體可以共用同一半導體層（如LX1~LX3）及同一條第二端的導線，例如第一電晶體M11及M12共用半導體層LX1及同一條第二端的導線，第一電晶體M13及M14共用半導體層LX2及同一條第二端的導線。

第二控制線LCB21~LCB26沿第二方向D2的線寬交替地設定為第一線寬W1及小於第一線寬W1的第二線寬W2並且各個第二傳輸線LTD1~LTD3所交錯的第二控制線LCB21~LCB23皆以第二線寬W2與各個第二傳輸線LTD1~LTD3交錯。在本發明實施例中，各個第二傳輸線LTD1~LTD3所交錯的第二控制線LCB21~LCB23中至少一者是以第二線寬W2與各個第二傳輸線LTD1~LTD3交錯。或者，當各個第二傳輸線LTD1~LTD3所交錯的第二控制線LCB21~LCB23的數量大於等於臨界值時，各個第二傳輸線LTD1~LTD3所交錯的第二控制線LCB21~LCB23中至少一者是以第二線寬W2與各個第二傳輸線LTD1~LTD3交錯，當各個第二傳輸線LTD1~LTD3所交錯的第二控制線LCB21~LCB23的數量小於臨界值時，各個第二傳輸線LTD1~LTD3所交錯的第二控制線LCB21~LCB23皆是以第一線寬W1與各個第二傳輸線LTD1~LTD3交錯。

在本發明實施例中，第三傳輸線LTE1~LTE3所交錯的第二控制線LCB24~LCB26中至少一者是以第二線寬W2與對應的第三傳輸線LTE1~LTE3交錯。或者，第三傳輸線LTE1~LTE3所交錯的第二控制線LCB24~LCB26皆以第二線寬W2與各個第一傳輸線LTC1~LTC3交錯。又或者，當各個第三傳輸線LTE1~LTE3所交錯的第二控制線LCB24~LCB26的數量大於等於臨界值時，各個第三傳輸線LTE1~LTE3所交錯的第二控制線LCB24~LCB26中至少一者是以第二線寬W2與各個第三傳輸線LTE1~LTE3交錯，並且當各個第三傳輸線LTE1~LTE3所交錯的第二控制線LCB24~LCB26的數量小於臨界值時，各個第三傳輸線LTE1~LTE3所交錯的第二控制線LCB24~LCB26皆是以第一線寬W1與各個第一傳輸線LTE1~LTE3交錯。

第二控制線LCB21~LCB26可以選擇性地以第一線寬W1或第二線寬W2與資料輸出線LDO21~LDO26交錯。並且，第二電晶體M21~M26中兩相隣的第一電晶體可以共用同一半導體層（如LX4~LX6）及同一條第二端的導線，例如第二電晶體M21及M22共用半導體層LX4及同一條第二端的導線，第二電晶體M23及M24共用半導體層LX4及同一條第二端的導線。

第三控制線LCB31~LCB33沿第二方向D2的線寬交替地設定為第一線寬W1及小於第一線寬W1的第二線寬W2並且各個第四傳輸線LTF1~LTF3所交錯的第三控制線LCB31~LCB33皆以第二線寬W2與各個第四傳輸線LTF1~LTF3交錯。在本發明實施例中，各個第四傳輸線LTF1~LTF3所交錯的第三控制線LCB31~LCB33中至少一者是以第二線寬W2與各個第四傳輸線LTF1~LTF3交錯。或者，當各個第四傳輸線LTF1~LTF3所交錯的第三控制線LCB31~LCB33的數量大於等於臨界值時，各個第四傳輸線LTF1~LTF3所交錯的第三控制線LCB31~LCB33中至少一者是以第二線寬W2與各個第四傳輸線LTF1~LTF3交錯，當各個第四傳輸線LTF1~LTF3所交錯的第三控制線LCB31~LCB33的數量小於臨界值時，各個第四傳輸線LTF1~LTF3所交錯的第三控制線LCB31~LCB33皆是以第一線寬W1與各個第二傳輸線LTF1~LTF3交錯。

在本發明實施例中，各個資料輸入線LDI1~LDI2所交錯的第二控制線LCB21~LCB26及/或第三控制線LCB31~LCB33皆是以第二線寬W2與各個資料輸入線LDI1~LDI2交錯。並且，資料輸入線LDI2可以進一步沿第一方向D1縮短與第三控制線LCB31~LCB33交錯的線寬。

依據上述，透過降低所交錯的線寬，可降低重疊的電路面積，以進一步降低多工器電路200的等效電容值，藉此進一步降低等效電容所帶來的功耗。

圖5為依據本發明的一實施例的顯示面板的電路示意圖。請參照圖5，在本實施例中顯示面板300包括畫素陣列310及多工器電路320。畫素陣列310具有多條源極線LDX及以陣列排列的多個畫素PX。多工器電路320耦接於畫素陣列310與源極驅動器330之間，並且多工器電路320可以參照圖1至圖4所示多工器電路100及200。

綜上所述，本發明實施例的顯示面板及多工器電路，透過將第一控制線及第二控制線分別配置於第一電晶體的兩側，可降低第一傳輸線及第二傳輸線與第一控制線及第二控制線的交錯點，以降低多工器電路的等效電容值，藉此降低等效電容所帶來的功耗。並且，透過降低第一控制線及第二控制線與第一傳輸線及第二傳輸線所交錯的線寬，可降低重疊的電路面積，以進一步降低多工器電路的等效電容值，藉此進一步降低等效電容所帶來的功耗。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、200、320:多工器電路 300:顯示面板 310:畫素陣列 330:源極驅動器 D1:第一方向 D2:第二方向 LCA11~LCA16、LCB11~LCB13:第一控制線 LCA21~LCA26、LCB21~LCB26:第二控制線 LCB31~LCB33:第三控制線 LD1~LD12:源極線 LDI1~LDI2:資料輸入線 LDO1~LDO12、LDO21~LDO26、LDO31~LDO36:資料輸出線 LS1~LS6、LX1~LX6:半導體層 LTA1~LTA6、LTC1~LTC3:第一傳輸線 LTB1~LTB6、LTD1~LTD3:第二傳輸線 LTE1~LTE3:第三傳輸線 LTF1~LTF3:第四傳輸線 M21~M26:第二電晶體 RMC:重新對應電路 T1~T12、M11~M16:第一電晶體 VA:穿孔 W1:第一線寬 W2:第二線寬 XD1、XD2:顯示電壓

圖1為依據本發明的一實施例的多工器電路的電路示意圖。圖2為依據本發明的一實施例的多工器電路的佈局示意圖。圖3為依據本發明的另一實施例的多工器電路的電路示意圖。圖4為依據本發明的另一實施例的多工器電路的佈局示意圖。圖5為依據本發明的一實施例的顯示面板的電路示意圖。

100:多工器電路

D1:第一方向

D2:第二方向

LCA11~LCA16:第一控制線

LCA21~LCA26:第二控制線

LD1~LD12:源極線

LDI1~LDI2:資料輸入線

LDO1~LDO12:資料輸出線

LTA1~LTA6:第一傳輸線

LTB1~LTB6:第二傳輸線

RMC:重新對應電路

T1~T12:第一電晶體

XD1、XD2:顯示電壓

Claims

一種多工器電路，包括：多個第一電晶體，沿著一第一方向依序配置，且分別具有一第一端、一第二端及一控制端，其中該些第一電晶體的該些第一端耦接多個源極線，且該些第一電晶體的該些第二端耦接一源極驅動器；多個第一控制線，沿著該第一方向延伸，且沿著垂直於該第一方向的一第二方向配置於該些第一電晶體的一第一側；多個第二控制線，沿著該第一方向延伸，且沿著該第二方向配置於該些第一電晶體的一第二側；多個第一傳輸線，分別耦接於該些第一電晶體中的一第一群組的第一電晶體的控制端與該些第一控制線之間；以及多個第二傳輸線，分別耦接於該些第一電晶體中的一第二群組的第一電晶體的控制端與該些第二控制線之間。
如申請專利範圍第1項所述的多工器電路，其中該些第一控制線沿該第二方向的線寬交替地設定為一第一線寬及小於該第一線寬的一第二線寬。
如申請專利範圍第2項所述的多工器電路，其中各該些第一傳輸線所交錯的第一控制線中至少一者是以該第二線寬與各該些第一傳輸線交錯。
如申請專利範圍第2項所述的多工器電路，其中各該些第一傳輸線所交錯的第一控制線皆以該第二線寬與各該些第一傳輸線交錯。
如申請專利範圍第2項所述的多工器電路，其中當各該些第一傳輸線所交錯的第一控制線的數量大於等於一臨界值時，各該些第一傳輸線所交錯的第一控制線中至少一者是以該第二線寬與各該些第一傳輸線交錯，當各該些第一傳輸線所交錯的第一控制線的數量小於該臨界值時，各該些第一傳輸線所交錯的第一控制線皆是以該第一線寬與各該些第一傳輸線交錯。
如申請專利範圍第1項所述的多工器電路，其中該些第二控制線沿該第二方向的線寬交替地設定為一第一線寬及小於該第一線寬的一第二線寬。
如申請專利範圍第6項所述的多工器電路，其中各該些第二傳輸線所交錯的第二控制線中至少一者是以該第二線寬與各該些第二傳輸線交錯。
如申請專利範圍第6項所述的多工器電路，其中各該些第二傳輸線所交錯的第二控制線皆以該第二線寬與各該些第二傳輸線交錯。
如申請專利範圍第6項所述的多工器電路，其中當各該些第二傳輸線所交錯的第二控制線的數量大於等於一臨界值時，各該些第二傳輸線所交錯的第二控制線中至少一者是以該第二線寬與各該些第二傳輸線交錯，當各該些第二傳輸線所交錯的第二控制線的數量小於該臨界值時，各該些第二傳輸線所交錯的第二控制線皆是以該第一線寬與各該些第二傳輸線交錯。
如申請專利範圍第6項所述的多工器電路，更包括：多個資料輸入線，耦接於該些第一電晶體的該些第二端與該源極驅動器之間，其中該些第一電晶體的數量為該些資料輸入線的數量的倍數，各該些資料輸入線所交錯的第二控制線皆是以該第二線寬與各該些第二傳輸線交錯。
如申請專利範圍第1項所述的多工器電路，更包括：多個第二電晶體，沿著該第一方向依序配置且沿著該第二方向該些第二控制線配置於該些第一電晶體與該些第二電晶體之間，其中該些第二電晶體分別具有一第一端、一第二端及一控制端，其中該些第二電晶體的該些第一端耦接該些源極線，且該些第二電晶體的該些第二端耦接該源極驅動器；多個第三控制線，沿著該第一方向延伸，且沿著該第二方向該些第二電晶體配置於該些第二控制線與該些第三控制線之間；多個第三傳輸線，分別耦接於該些第二電晶體中的一第三群組的第二電晶體的控制端與該些第二控制線之間；以及多個第四傳輸，分別耦接於該些第二電晶體中的一第四群組的第二電晶體的控制端與該些第三控制線之間。
如申請專利範圍第11項所述的多工器電路，其中該些第三傳輸線與耦接該些第二傳輸線的該些第二控制線不交錯。
如申請專利範圍第12項所述的多工器電路，其中該些第二控制線沿該第二方向的線寬交替地設定為一第一線寬及小於該第一線寬的一第二線寬。
如申請專利範圍第13項所述的多工器電路，其中各該些第三傳輸線所交錯的第二控制線中至少一者是以該第二線寬與各該些第三傳輸線交錯。
如申請專利範圍第14項所述的多工器電路，其中各該些第三傳輸線所交錯的第二控制線皆是以該第二線寬與各該些第三傳輸線交錯。
如申請專利範圍第13項所述的多工器電路，其中當各該些第三傳輸線所交錯的第二控制線的數量大於等於一臨界值時，各該些第三傳輸線所交錯的第二控制線中至少一者是以該第二線寬與各該些第三傳輸線交錯，當各該些第三傳輸線所交錯的第二控制線的數量小於該臨界值時，各該些第三傳輸線所交錯的第二控制線皆是以該第一線寬與各該些第二傳輸線交錯。
如申請專利範圍第11項所述的多工器電路，其中該些第三控制線沿該第二方向的線寬交替地設定為一第一線寬及小於該第一線寬的一第二線寬。
如申請專利範圍第17項所述的多工器電路，其中各該些第四傳輸線所交錯的第三控制線中至少一者是以該第二線寬與各該些第四傳輸線交錯。
如申請專利範圍第17項所述的多工器電路，其中當各該些第四傳輸線所交錯的第三控制線的數量大於等於一臨界值時，各該些第四傳輸線所交錯的第三控制線中至少一者是以該第二線寬與各該些第四傳輸線交錯，當各該些第四傳輸線所交錯的第三控制線的數量小於該臨界值時，各該些第四傳輸線所交錯的第三控制線皆是以該第一線寬與各該些第二傳輸線交錯。
一種顯示面板，包括：一畫素陣列，具有多條源極線及以陣列排列的多個畫素；以及一如如申請專利範圍第1項所述的多工器電路，耦接於該畫素陣列與一源極驅動器之間。