CN104730791B - 一种阵列基板及其驱动方法、显示装置 - Google Patents

一种阵列基板及其驱动方法、显示装置 Download PDF

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Abstract

本发明实施例提供一种阵列基板及其驱动方法、显示装置，涉及显示技术领域，能够解决由于栅线在逐行开启的过程中，开启时间较晚的亚像素接收数据信号有所延时的问题。所述阵列基板包括多条栅线和数据线，以及由栅线和数据线交叉界定的多个亚像素，相邻两列亚像素之间设置有至少一条用于提供附加数据信号的附加线，同一列的亚像素对应至少一条附加线；同一列的所述亚像素中至少一个亚像素由该亚像素对应的所述附加线驱动。

Description

一种阵列基板及其驱动方法、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其驱动方法、显示装置。
背景技术
TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)作为一种平板显示装置，因其具有体积小、功耗低、无辐射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。
TFT-LCD显示装置，如图1所示，包括有效显示区域(Active Area，简称AA区)和非显示区域。其中，在AA区内，多条横纵交叉的栅线(G1、G2、G3…Gi…Gn)和数据线(D1、D2、D3…Dj…Dm)交叉界定出多个呈矩阵形式排列的亚像素10。在除了AA区以外的非显示区域内，设置有时序控制器11、栅极驱动器12以及源极驱动器13。
其中，时序控制器11用于将STV(Gate Driver Start Signal，栅极驱动器起始信号)输出至栅极驱动器12，通过移位寄存器120将所接收的STV信号逐级移位，以便输出扫描信号。电平移位器121接收扫描信号并参照OE(Output Enable，使能信号)决定是否向栅线(例如Gi)输出扫描信号。同时，时序控制器11向源极驱动器13输出STH(Source DriverStart Signal，源极驱动器起始信号)、DD(Digital Data，数字显示数据)与LP(LatchInput，锁存信号)，STH信号在锁存器130中把DD信号锁存在对应的通道中，再依照LP信号决定是否向数据线(例如Dj)输出DD信号，该DD信号经数字模拟转换器131转换为数据信号Vdata。当上述栅线逐行打开时，所述数据信号Vdata会输入至对应的数据线，从而实现显示图像。
然而现有技术中，对于高PPI(Pixels Per Inch，每英寸所拥有的像素数目)的显示器而言，由于亚像素10的数量较多，从而使得栅线的数量较多。在此情况下，栅线(G1、G2、G3…Gi…Gn)在逐行开启的过程中，开启时间较晚的一行亚像素10，接收数据线(D1、D2、D3…Dj…Dm)输入的数据信号Vdata的时间会有所延迟。从而降低了显示器的响应速度，影响了高PPI显示器的显示品质。
发明内容
本发明的实施例提供一种阵列基板及其驱动方法、显示装置，能够解决由于栅线在逐行开启的过程中，开启时间较晚的亚像素接收数据信号有所延迟的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例的一方面，提供一种阵列基板，包括多条栅线和数据线，以及由所述栅线和所述数据线交叉界定的多个亚像素，其特征在于，
相邻两列所述亚像素之间设置有至少一条用于提供附加数据信号的附加线，同一列的所述亚像素对应至少一条附加线；
同一列的所述亚像素中至少一个亚像素由该亚像素对应的所述附加线驱动。
本发明实施例的另一方面，提供一种显示装置包括如上所述的任意一种阵列基板。
本发明实施例的又一方面，提供一种阵列基板的驱动方法，包括：
同时对至少两行栅线输入扫描信号；
数据线向其中一行所述栅线控制的亚像素输入数据信号；
至少一条附加线向其余的所述栅线控制的亚像素输入附加数据信号。
本发明实施例提供一种阵列基板及其驱动方法、显示装置。其中所述阵列基板包括多条栅线和数据线，以及由栅线和数据线交叉界定的多个亚像素。此外，相邻两列亚像素之间设置有至少一条用于提供附加数据信号的附加线同一列的亚像素对应至少一条附加线，同一列的所述亚像素中至少一个亚像素由该亚像素对应的附加线驱动。这样一来，通过设置上述附加线，栅极驱动器可以同时扫描多条栅线，使得分别连接有数据线和附加线的不同行的亚像素同时开启，并分别接收数据线输入的数据信号以及附加线输入的附加数据信号。从而提高了用于显示图像的数据信号或附加数据信号的传输速度，使得驱动显示器进行显示的能力倍增，提升了显示器的响应速度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的一种显示装置的结构示意图；
图2为本发明实施例提供的一种阵列基板的结构示意图；
图3为本发明实施例提供的另一种阵列基板的结构示意图；
图4为本发明实施例提供的又一种阵列基板的结构示意图；
图5a为图4中的A处一种局部结构放大示意图；
图5b为图4中的A处另一种局部结构放大示意图；
图6为一种用于驱动如图2所示的阵列基板的方法流程图；
图7为一种用于驱动如图3所示的阵列基板的方法流程图；
图8为一种用于驱动如图4所示的阵列基板的方法流程图。
附图标记：
10、10’-亚像素；11-时序控制器；12-栅极驱动器；120-移位寄存器；121-电平移位器；13-源极驱动器；130-锁存器；131-数字模拟转换器；G1、G2、G3…Gi…Gn-栅线；D1、D2、D3…Dj…Dm-数据线；L-附加线；L1-第一附加线；L2-第二附加线；14-像素电极；20-源极；21-第一搭接电极层；22-栅极；23-漏极；30-第一过孔；31-第二过孔；32-第三过孔；33-第四过孔；34-第二搭接电极层；a-第一附加线上与第一搭接电极层之间重叠部分的线宽；b-第一附加线的线宽；c-第二附加线上设置有第二过孔的部分的线宽。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种阵列基板，如图2所示，可以包括多条栅线(G1、G2、G3…Gi…Gn)和数据线(D1、D2、D3…Dj…Dm)，以及由上述栅线(G1、G2、G3…Gi…Gn)和数据线(D1、D2、D3…Dj…Dm)交叉界定的多个亚像素10。其中，i、j为大于等于0的整数，n和m为大于等于1的整数；上述“多个”可以是至少一个，“多条”可以是至少一条。
此外，相邻两列亚像素10和亚像素10’之间设置有至少一条用于提供附加数据信号Add_Vdata的附加线L，同一列的亚像素10对应至少一条附加线L。
同一列的亚像素10中至少一个亚像素10由该亚像素10对应的附加线L驱动。
需要说明的是，第一、本发明实施例中的附加线L的作用与如图1所示的数据线(D1、D2、D3…Dm)的作用相同，均是用于接收如图1所示的源极驱动器13输出的用于显示图像的信号。因此，上述附加数据信号Add_Vdata与数据信号Vdata均是上述用于显示图像的信号。
如图2所示，由于至少一行亚像素10由附加线L驱动，这样一来，可以无需逐行扫描栅线G1和G2，而可以同时向栅线G1和栅线G2输入扫描信号，使得第一行亚像素10和第二行亚像素10同时打开。第一行亚像素10接收数据线D1输入的数据信号Vdata，第二行亚像素10接收附加线L输入的附加数据信号Add_Vdata。由于栅线G1和栅线G2同时扫描，因此减小了部分亚像素接收源极驱动器输出信号时，出现信号延迟的现象的几率，提高了显示器的响应速度。
第二、上述“列”可以是数据线的延伸方向，上述“行”可以是栅线的延伸方向。
上述附加线L的延长线方向与数据线(D1、D2、D3…Dj…Gn)的延长线方向大致相同。当然优选的，附加线L可以与数据线(D1、D2、D3…Dj…Gn)相平行，这样一来，可以使得避免附加线L与数据线(D1、D2、D3…Dj)之间出现交叉而导致信号短路，或出现重叠而导致耦合电容增加。
此外，上述附加线L可以部分或全部与所述数据线(D1、D2、D3…Dj)同层同材料设置，从而可以简化制作工艺。
本发明实施例提供一种阵列基板，包括多条栅线和数据线，以及由栅线和数据线交叉界定的多个亚像素。此外，相邻两列亚像素之间设置有至少一条用于提供附加数据信号的附加线同一列的亚像素对应至少一条附加线，同一列的亚像素中至少一个亚像素由该亚像素对应的附加线驱动。这样一来，通过设置上述附加线，栅极驱动器可以同时扫描多条栅线，使得分别连接有数据线和附加线的不同行的亚像素同时开启，并分别接收数据线输入的数据信号以及附加线输入的附加数据信号。从而提高了用于显示图像的数据信号或附加数据信号的传输速度，使得驱动显示器进行显示的能力倍增，提升了显示器的响应速度。
由于在阵列基板上，附加线L的数量不同，阵列基板的结构也不尽相同。以下，通过具体的实施例对不同数量的附加线L对应的阵列基板的结构进行详细的举例说明。
实施例一
每相邻两列亚像素10与亚像素10’之间设置有一条附加线L，同一列的亚像素10对应一条数据线和一条附加线，例如图3中第一列的亚像素10对应左边的数据线D1和右边的附加线L。
第2i+1行亚像素10的开关单元，例如TFT与该亚像素10对应的数据线(D1、D2、D3…Dj…Dm)相连接。
第2i+2行亚像素10的TFT与该亚像素10对应的附加线L相连接。
其中，i≥0，且为整数。
具体的，如图3所示，奇数行亚像素10的TFT与数据线(D1、D2、D3…Dj…Dm)；偶数行亚像素10的TFT与附加线L相连接。这样一来，栅极驱动器12可以同时向第2i+1行和第2i+2行栅线G2i+1和G2i+2输入扫描信号，以使得第2i+1行和第2i+2行的亚像素10同时打开，在此情况下，源极驱动器13可以同时向数据线(D1、D2、D3…Dj…Dm)输入数据信号Vdata，以及向每一条附加线L输入附加数据信号Add_Vdata，用于显示图像。由于两行栅线同时被扫描，因此第2i+2行栅线G2i+2上的亚像素与第2i+1行栅线G2i+1上的亚像素10可以同时接收源极驱动器13输出的用于显示图像的信号。从而避免了现有技术中，逐行对栅线G2i+1和栅线G2i+2进行扫描时，由于栅线G2i+2打开时间晚于栅线G2i+1，而导致的栅线G2i+2上所在的亚像素10接收源极驱动器13输出信号有所延迟。因此，减小了信号延时，提升了显示器件的响应速度。
实施例二
每相邻两列亚像素10与亚像素10’之间设置有两条附加线L，同一列的亚像素10对应一条数据线和两条附加线L，所述两条附加线分别为第一附加线L1和第二附加线L2，例如图4中第一列的亚像素10对应左边的数据线D1和右边的第一附加线L1和第二附加线L2。
第3i+1行亚像素10的TFT与该亚像素10对应的数据线(D1、D2、D3…Dj…Dm)相连接。
第3i+2行亚像素10的TFT与该亚像素10对应的第一附加线L1相连接。
第3i+3行亚像素10的TFT与该亚像素10对应的第二附加线L2相连接。
其中，i≥0，且为整数。
具体的，如图4所示，第一行、第四行亚像素10的TFT与数据线(D1、D2、D3…Dj…Dm)；第二行、第五行亚像素10的TFT与第一附加线L1相连接；第三行、第六行亚像素10的TFT与第二附加线L2相连接。
这样一来，栅极驱动器12可以同时向第3i+1行、第3i+2行以及第3i+3行栅线G3i+1、栅线G3i+2以及G3i+3输入扫描信号，以使得第3i+1行、第3i+2行以及第3i+3行的亚像素10同时打开，在此情况下，源极驱动器13可以同时向数据线(D1、D2、D3…Dj…Dm)输入数据信号Vdata、向每一条第一附加线L1以及向第二附加线L2分别输入第一附加数据信号Add_Vdata1和第二附加数据信号Add_Vdata2，用于显示图像。其中，根据实际图像显示的需要，上述第一附加数据信号Add_Vdata1和第二附加数据信号Add_Vdata2可以相同，也可以不同。
由于上述三行栅线同时被扫描，因此第3i+3行栅线G3i+3上的亚像素10、第3i+2行栅线G3i+2上的亚像素10，以及第3i+1行栅线G3i+1上的亚像素10可以同时接收源极驱动器13输出的用于显示图像的信号。从而避免了现有技术中，逐行对栅线G3i+1和栅线G3i+2进行扫描时，由于栅线G3i+2打开时间晚于栅线G3i+1，而导致的栅线G3i+2上所在的亚像素10接收源极驱动器13输出信号有所延迟。因此，减小了信号延时，提升了显示器件的响应速度。
实施例二相对于实施例一而言，由于实施例二打开的栅线的数量较多，因此源极驱动器13输出信号的传输速度越快，构成的显示器的响应速度也越快。然而，由于实施例二设置的附加线L的数量较多，因此相对于实施例一而言，如果布线区域相同，那么实施例二提供给的方案中数据线(D1、D2、D3…Dj…Dm)和附加线L的线宽较窄，从而对制作工艺和精度的要求较高。
综上所述，同时打开的栅线越多，需要设置的附加线的条数越多，信号的延时率越低，显示器件的响应速度越高，然而制作工艺和精度的要求也越高。本发明实施例仅仅是对设置有一条和两条附加线的阵列基板的具体结构进行了说明，具有其它数目的附加线的阵列基板在此不再一一赘述，但都应当属于本发明的保护范围。此外，实施例一和实施例二均是以奇数行栅线控制的亚像素与偶数行控制的亚像素连接不同的数据线(D1、D2、D3…Dj…Dm)或附加线L为例进行的说明。当然，本发明提供的方案不仅限于上述连接方式，对与附加线L连接的亚像素10所在的栅线和与数据线(D1、D2、D3…Dj…Dm)连接的亚像素10所在的栅线不做限定，只要向同时打开的各行栅线提供数据信号的信号线不同即可。例如需要同时打开栅线G1和栅线G4，那么栅线G1控制的亚像素10可以连接数据线(D1、D2、D3…Dj…Dm)，栅线G4控制的亚像素10可以连接附加线。或者，需要同时打开栅线G2、栅线G7和栅线G10，那么栅线G2控制的亚像素10可以连接数据线(D1、D2、D3…Dj…Dm)，栅线G7控制的亚像素10可以连接第一附加线L1，栅线G10控制的亚像素10可以连接第二附加线L2。其他连接方式同理可得，此处不再赘述。
以下通过具体的实施例，对实施例二提供的阵列基板中，第一附加线L和第二附加线L2的设置方式进行详细的说明：
实施例三
如图4或图5a所示，第一附加线L1设置于亚像素10与第二附加线L2之间；
第3i+3行(例如第三行)亚像素10的TFT的源极20上设置有第一过孔30；
第二附加线L2上设置有第二过孔31。
第3i+3行(例如第三行)亚像素10的TFT的源极20，通过分别贯通第一过孔30和第二过孔31的第一搭接电极层21，与第二附加线L2相连接，从而使得第i+2行亚像素10的TFT能够与第二附加线L2相连接。其中，所述第一搭接电极层21可以采用透明导电材料构成，例如氧化铟锡或氧化铟锌，还可以采用构成TFT栅极22的栅极金属层进行制备。
其中，第一附加线L1上与第一搭接电极层21之间重叠部分的线宽a，可以小于第一附加线L1的线宽b。
或者，还可以将第一搭接电极层21上与第一附加线L1之间重叠部分的线宽，小于上述第一搭接电极层21的线宽。这样一来，通过减小构成第一附加线L1与第一搭接电极层21之间耦合电容上、下基板的面积，可以达到减小耦合电容的目的。
此外，第二附加线L2上设置有第二过孔31的部分的线宽c，大于所述第二附加线L2的线宽b。
或，第一搭接电极层21上与第二附加线L2之间重叠部分的线宽，大于第一搭接电极层21的线宽。这样一来，通过增加第一搭接电极层21或第二附加线L2的局部线宽，从而可以增加第二附加线L2上第二过孔31位置处的电气连接的良率。
并且，在第一过孔30和第二过孔31内，在形成第一搭接电极层21的同时，形成的用于连接第一搭接电极层21与第一附加线L1或第二附加线L2的接触电极。当过孔较小时，上述接触电极较小，因此本领域技术人员，可以根据实际需要在确保阵列基板具有一定的电气连接良率的情况下，减小上述过孔的尺寸，已达到减小上述接触电极的目的。
实施例四
如图5b所示，第一附加线L1设置于亚像素10与第二附加线L2之间；
第一附加线L1在第二附加线L2和TFT的源极20相连接处被分成上、下两部分。第一附加线L1的上、下两部分分别设置有第四过孔33，第二搭接电极层34可以通过第四过孔33将第一附加线L1的上、下两部分电连接。
此外，优选的第3i+3行(例如第三行)亚像素10的TFT的源极20可以与第二附加线L2同层同材料设置，从而可以简化制作工序。
这样一来，相对于实施例三而言，通过第二搭接电极层34将第一附加线L1的上、下两部分电连接，可以避免在TFT的源极20上制作第一过孔30时，由于工艺误差对TFT区域产生不良的影响，例如造成短路或短路。此外，第二搭接电极层34的长度相对与第一搭接电极层21的长度而言较短，因此实施例四相对于实施例三而言，有利于提升信号的传输速度。
以实施例二提供的阵列基板为例，对上述阵列基板的具体制作方法进行详细的描述。
首先，在基板上形成栅线层。例如玻璃基板上通过溅射沉积的方法，在透明基板上沉积有栅极金属层构成的薄膜层。其中，所述栅极金属层可以是金属铜Cu、铝Al、钼Mo、钛Ti、铬Cr或钨W中的任意一种金属单质，或由上述金属单质构成的合金。当然上述栅极金属层可以是单层结构，还可以是多层结构，例如Mo\Al\Mo，Ti\Cu\Ti，Mo\Ti\Cu。
对沉积有栅极金属层的基板涂覆光刻胶，通过曝光显影、刻蚀工艺，栅线层包括形成栅线(G1、G2、G3…Gi)、栅极22。当然，还可以包括形成公共电极线(图中未示出)的图案。
然后，形成栅极绝缘层。例如采用PECVD(Plasma Enhanced Chemical VaporDeposition，等离子体增强化学气相沉积法)沉积栅极绝缘层，该栅极绝缘层可以有氮化硅构成。
接下来，形成有源层图案。在形成有栅极绝缘层的基板表面，采用PECVD沉积a-Si，或者采用溅射的方法沉积IGZO(indium gallium zinc oxide，铟镓锌氧化物)。之后涂覆光刻胶，通过曝光显影、刻蚀工艺形成有源层的图案。
接下来，形成数据线层。例如在形成有有源层图案的基板表面，通过溅射工艺沉积数据线金属层，该数据线金属层可以是金属铜Cu、铝Al、钼Mo、钛Ti、铬Cr或钨W中的任意一种金属单质，或由上述金属单只构成的合金。然后涂覆光刻胶，通过曝光显影、刻蚀工艺形成数据线(D1、D2、D3…Dj…Dm)、第一附加线L1、第二附加线L2以及TFT的源极20和漏极23的图形。
接下来，形成钝化层。例如在形成有上述结构的基板表面，采用PECVD沉积氮化硅或涂覆树脂层，然后涂覆光刻胶，通过曝光显影、刻蚀工艺形成第一过孔30、第二过孔31以及对应于漏极23位置的第三过孔32。其中，第一过孔30的底部露出源极30，第二过孔31露出第二附加线L2，第三过孔32露出漏极23。
最后，形成像素电极。在形成有上述结构的基板表面，通过溅射工艺形成透明导电层，例如氧化铟锡(ITO)。然后涂覆光刻胶，通过曝光显影、刻蚀工艺形成像素电极14和第一搭接电极层21。其中，像素电极14与漏极23通过第三过孔32相连接，源极20通过第一过孔20和第二过孔31与第二附加线L2相连接。
需要说明的是，上述步骤仅是制作阵列基板的方式之一，还可以采用其他方法，例如栅极绝缘层，有源层和数据线层可以在一次构图工艺中形成。
在上述步骤还可以只形成像素电极14，而在像素电极14之后沉积栅极金属层，通过曝光显影、刻蚀工艺形成上述第一搭接电极层21。这时，该第一搭接电极层21与漏极22的同材料制成。在该方法中，第一搭接电极层21采用金属材料，其相对于透明导电材料而言，其导电性能更好。但是，采用该方法时，第一搭接电极层21与像素电极层14不能同时形成，而需要通过两个步骤分别形成，因此制作程序上相对复杂。综上所述，本领域技术人员，可以根据实际需要，对上述制作方法进行选择。
上述制作过程，仅仅是对实施例二提供的阵列基板的制作过程进行的举例说明，其它结构的阵列基板同理可得，在此不再一一赘述。
本发明实施例提供一种显示装置，包括如上所述的任意一种阵列基板。具有与前述实施例提供的阵列基板相同的结构和有益效果。由于前述实施例中已经对阵列基板的结构和有益效果进行了详细的描述，此处不再赘述。
其中，在本发明实施例中，显示装置具体可以包括液晶显示装置，例如该显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。
本发明实施例提供一种阵列基板的驱动方法，可以包括用于驱动上述任意一种阵列基板的方法，如图6所示，还可以包括：
S101、同时对至少两行栅线输入扫描信号。
S102、数据线向与其一行栅线控制的亚像素相连接的TFT所在的亚像素输入数据信号。
S103、至少一条附加线向其余的栅线中至少一行栅线控制的亚像素输入附加数据信号。
本发明实施例提供一种阵列基板的驱动方法，包括首先，同时对至少两行栅线输入扫描信号；然后，数据线向与其一行栅线控制的亚像素相连接的TFT所在的亚像素输入数据信号；至少一条附加线向其余的栅线中至少一行栅线控制的亚像素输入附加数据信号。这样一来，通过设置上述附加线，栅极驱动器可以同时扫描多条栅线，使得连接有数据线和附加线的不同行的亚像素同时开启，并分别接收数据线输入的数据信号以及附加线输入的附加数据信号。从而提高了用于显示图像的数据信号或附加数据信号的传输速度，使得驱动显示器进行显示的能力倍增，提升了显示器的响应速度。
由于在阵列基板上，附加线L的数量不同，阵列基板的结构也不尽相同，因此上述驱动方法也有所差异。以下，通过具体的实施例对不同数量的附加线L对应的阵列基板的驱动方法进行详细的举例说明。
实施例五
如图3所示，当每相邻两列亚像素10与亚像素10’之间设置有一条附加线L；第2i+1行亚像素10的TFT与该亚像素10对应的数据线(D1、D2、D3…Dj…Dm)相连接；第2i+2行亚像素10的TFT与该亚像素10对应的附加线L相连接时，上述驱动方法如图7所示，可以包括：
S201、同时对第2i+1行和第2i+2行栅线输入扫描信号。
具体的，时序控制器11将STV信号输出至栅极驱动器12，通过移位寄存器120将所接收的STV信号逐级移位，以便输出扫描信号。电平移位器121接收扫描信号并参照OE信号，向第2i+1行和第2i+2行栅线输出扫描信号。
S202、数据线(D1、D2、D3…Dj…Dn)向位于第2i+1行的亚像素10输入数据信号Vdata。
具体的，时序控制器11向源极驱动器13输出STH信号、DD信号与LP信号，STH信号在锁存器130中把DD信号锁存在对应的通道中，再依照LP信号，向数据线(D1、D2、D3…Dj…Dn)输出DD信号，该DD信号经数字模拟转换器131转换为数据线(D1、D2、D3…Dj…Dn)向位于第2i+1行的亚像素10输入数据信号Vdata。
S203、附加线L向位于第2i+2行的亚像素10输入附加数据信号Add_Vdata。
由于两行栅线(第2i+1行和第2i+2行栅线)同时被扫描，因此第2i+1行栅线G2i+2上的亚像素与第2i+1行栅线G2i+1上的亚像素10可以同时接收源极驱动器13输出的用于显示图像的信号。从而避免了现有技术中，逐行对栅线G2i+1和栅线G2i+2进行扫描时，由于栅线G2i+2打开时间晚于栅线G2i+1，而导致的栅线G2i+2上所在的亚像素10接收源极驱动器13输出信号有所延迟。因此，减小了信号延时，提升了显示器件的响应速度。
实施例六
如图4所示，当每相邻两列亚像素10之间设置有两条附加线，同一列的亚像素10对应一条数据线和两条附加线，所述两条附加线分别为第一附加线L1和第二附加线L2；第3i+1行亚像素10的TFT与该亚像素10对应的数据线(D1、D2、D3…Dj…Dm)相连接；第3i+2行亚像素10的TFT与该亚像素10对应的第一附加线L1相连接；第3i+3行亚像素10的TFT与该亚像素10对应的第二附加线L2相连接时，上述驱动方法如图8所示，可以包括：
S301、同时对第3i+1行、第3i+2行以及第3i+3行栅线输入扫描信号。
S302、数据线(D1、D2、D3…Dj…Dm)向位于第3i+1行的亚像素10输入数据信号Vdata。
S303、第一附加线L1向位于第3i+2行的亚像素10输入第一附加数据信号Add_Vdata1。
S304、第二附加线L2向位于第3i+3行的亚像素10输入第二附加数据信号Add_Vdata2。
由于上述三行栅线(第3i+1行、第3i+2行以及第3i+3行栅线)同时被扫描，因此第3i+3行栅线G3i+3上的亚像素10、第3i+2行栅线G3i+2上的亚像素10，以及第3i+1行栅线G3i+1上的亚像素10可以同时接收源极驱动器13输出的用于显示图像的信号。从而避免了现有技术中，逐行对栅线G3i+1和栅线G3i+2进行扫描时，由于栅线G3i+2打开时间晚于栅线G3i+1，而导致的栅线G3i+2上所在的亚像素10接收源极驱动器13输出信号有所延迟。因此，减小了信号延时，提升了显示器件的响应速度。
实施例六相对于实施例五而言，由于实施例六打开的栅线的数量较多，因此源极驱动器13输出信号的传输速度越快，构成的显示器的响应速度也越快。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (6)

1.一种阵列基板，包括多条栅线和数据线，以及由所述栅线和所述数据线交叉界定的多个亚像素，其特征在于，
每相邻两列所述亚像素之间设置有两条附加线，同一列的所述亚像素对应一条数据线和两条附加线，所述两条附加线分别为第一附加线和第二附加线；
第3i+1行所述亚像素的开关单元与该亚像素对应的所述数据线相连接；
第3i+2行所述亚像素的开关单元与该亚像素对应的所述第一附加线相连接；
第3i+3行所述亚像素的开关单元与该亚像素对应的所述第二附加线相连接；
其中，i≥0，且为整数；
所述第一附加线设置于所述亚像素与所述第二附加线之间；
所述第3i+3行所述亚像素的开关单元的源极上设置有第一过孔；
所述第二附加线上设置有第二过孔；
所述第3i+3行所述亚像素的开关单元的源极，通过分别贯通所述第一过孔和所述第二过孔的第一搭接电极层，与所述第二附加线相连接。
2.根据权利要求1所述的阵列基板，其特征在于，
所述第一附加线上与所述第一搭接电极层之间重叠部分的线宽，小于所述第一附加线的线宽；
或，所述第一搭接电极层上与所述第一附加线之间重叠部分的线宽，小于所述第一搭接电极层的线宽。
3.根据权利要求2所述的阵列基板，其特征在于，
所述第二附加线上设置有所述第二过孔的部分的线宽，大于所述第二附加线其余部分的线宽；
或，所述第一搭接电极层上与所述第二附加线之间重叠部分的线宽，大于所述第一搭接电极层其余部分的线宽。
4.根据权利要求1所述的阵列基板，其特征在于，
所述第一附加线在所述第二附加线和所述开关单元的源极相连接处被分成上、下两部分，所述第一附加线的上、下两部分分别设置有一个第四过孔，第二搭接电极层通过两个所述第四过孔将所述第一附加线的上、下两部分电连接。
5.一种显示装置，其特征在于，包括如权利要求1-4任一项所述的阵列基板。
6.一种用于驱动如权利要求1-4任一项所述的阵列基板的方法，其特征在于，
当每相邻两列亚像素之间设置有两条附加线，同一列的所述亚像素对应一条数据线和两条附加线，所述两条附加线分别为第一附加线和第二附加线，第3i+1行所述亚像素的开关单元与该亚像素对应的所述数据线相连接；第3i+2行所述亚像素的开关单元与该亚像素对应的所述第一附加线相连接；第3i+3行所述亚像素的开关单元与该亚像素对应的所述第二附加线相连接时，所述方法包括：
同时对第3i+1行、第3i+2行以及第3i+3行栅线输入扫描信号；
所述数据线向位于第3i+1行的所述亚像素输入数据信号；
第一附加线向位于第3i+2行的所述亚像素输入第一附加数据信号；
第二附加线向位于第3i+3行的所述亚像素输入第二附加数据信号。
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