TW202121429A - 反熔絲一次性可編程記憶體單元以及相關陣列結構 - Google Patents

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Abstract

本發明提供一種一次性可編程記憶體單元，該一次性可編程記憶體單元包含：一上電極、一絕緣層、一下電極以及一淺溝槽隔離區。該絕緣層設置於該上電極的下方，該下電極具有一電場增強結構，並且設置於該絕緣層的下方。其中，該電場增強結構包含至少一個尖端部分。該淺溝槽隔離區設置於鄰近該絕緣層以及該下電極處，並且該電場增強結構被該淺溝槽隔離區所包圍，而該上電極部分地覆蓋該淺溝槽隔離區。

Description

反熔絲一次性可編程記憶體單元以及相關陣列結構
本發明係關於反熔絲元件，尤指一種具有電場增強結構的一次性可編程反熔絲元件。
反熔絲(anti-fuse)元件是一種可將自身狀態從非導電改變為導電的半導體元件。當反熔絲元件被“熔斷”(fused)時，其由開路狀態轉換為短路狀態，如此一來，反熔絲元件便可通電。一般來說，反熔絲元件的導通是透過在反熔絲元件的電極之間施加足夠高的電壓差，擊穿位於上電極和下電極之間的絕緣層（例如，二氧化矽）。如此一來，絕緣層變成短路狀態，可在上下電極之間形成導電路徑。由於反熔絲元件可在非導電狀態與導電狀態之間變換，所以通常被用作為儲存二進位狀態的記憶體裝置。因此，反熔絲記憶體屬於一次性可編程（one-time programmable, OTP）的記憶體，其中的記憶體單元可以透過編程而永久地保存資訊。
現有的反熔絲記憶體技術存在一些問題，其中之一便是編程後的反熔絲元件的導電率的廣泛變化，此一問題主要源於絕緣層的擊穿位置可能因各種因素而改變。由於擊穿位置的不確定，這將使得傳導路徑存在不確定性，從而對記憶體單元中的已編程信息的可靠性產生不良影響。
有鑒於此，本發明的目的之一便是提供一種新穎的反熔絲一次性可編程（one-time programmable, OTP）記憶體單元及其陣列結構。本發明的實施例透過電場增強結構，在反熔絲OTP記憶體單元中提供局部的電場增強，可以生成比整個結構中的其他部分相對來說更強的電場。隨著電場的增強，可以使絕緣層的擊穿位置更為集中。如此一來，便可以提高OTP記憶體單元中的數據可靠性。
本發明之一實施例提供一種一次性可編程記憶體單元，該一次性可編程記憶體單元包含：一上電極、一絕緣層、一下電極以及一淺溝槽隔離區。該絕緣層設置於該上電極的下方。該下電極具有一電場增強結構，並且設置於該絕緣層的下方，其中電場增強結構包含至少一個尖端部分。該淺溝槽隔離區設置於鄰近該絕緣層以及該下電極處，其中該電場增強結構被該淺溝槽隔離區包圍，並且該上電極部分地覆蓋該淺溝槽隔離區。
本發明之一實施例提供一種一次性可編程記憶體陣列，該一次性可編程記憶體陣列包含：複數個一次性可編程記憶體單元以及複數個淺溝槽隔離區。該些一次性可編程記憶體單元共用相同的一共用上電極，並且每一個一次性可編程記憶體單元還包含：一絕緣層以及一下電極。該絕緣層設置於該共用上電極的下方。該下電極具有一電場增強結構，設置於該絕緣層的下方，其中，該電場增強結構包含至少一個尖端部分。該些淺溝槽隔離區設置於該些一次性可編程記憶體單元之間，其中每一個一次性可編程記憶體單元中的電場增強結構被該些淺溝槽隔離區中之一者所包圍。
本發明之一實施例提供一種一次性可編程記憶體單元，該一次性可編程記憶體單元包含：一上電極、一絕緣層以及一下電極。該上電極具有一電場增強結構，其中該電場增強結構由該上電極的一第一摻雜區以及一第二摻雜區所形成，且該第一摻雜區與該第二摻雜區的摻雜雜質的雜質極性相反。該絕緣層設置於該上電極的下方，且該下電極設置於該絕緣層的下方。
在以下內文中，描述了許多具體細節以提供閱讀者對本發明實施例的透徹理解。然而，本領域的技術人士將能理解，如何在缺少一個或多個具體細節的情況下，或者利用其他方法或元件或材料等來實現本發明。在其他情況下，眾所皆知的結構、材料或操作不會被示出或詳細描述，從而避免模糊本發明的核心概念。
說明書中提到的「一實施例」意味著該實施例所描述的特定特徵、結構或特性可能被包含於本發明的至少一個實施例中。因此，本說明書中各處出現的「在一實施例中」不一定意味著同一個實施例。此外，前述的特定特徵、結構或特性可以以任何合適的形式在一個或多個實施例中結合。
請參考圖1和圖2，該些圖示為本發明實施例的反熔絲一次性可編程（one-time programmable, OTP）記憶體單元的剖面圖及俯視圖。如圖所示，反熔絲OTP記憶體單元100包括一上電極110、一絕緣層120、一下電極130和一井區140。上電極110、絕緣層120和下電極130設置在基板10的井區140中。絕緣層120設置在上電極110的下方。下電極130具有電場增強結構131，並且設置在絕緣層120下方。此外，電場增強結構131具有至少一個尖端部分132。
在一個實施例中，反熔絲OTP記憶體單元100可能還包括：淺溝槽隔離區(shallow trench isolation region)150。淺溝槽隔離區150與絕緣層120和下電極130相鄰。如圖2的反熔絲OTP記憶體單元100的俯視所示，電場增強結構131的尖端部分132被淺溝槽隔離區150所包圍。再者，還如圖1所示，上電極110被淺溝槽隔離區域150部分地覆蓋。
請參考圖1，上電極110包括第一摻雜區112，第一摻雜區112的摻雜雜質的雜質極性為第一類型，例如，第一摻雜區112可以是N型摻雜區。根據本發明的各種實施例，上電極110可以由多晶矽、金屬或多晶矽和金屬的組合所構成。另外，絕緣層120的材料可以是氧化矽或其他類型的絕緣材料。
下電極130包括：第二摻雜區134和第三摻雜區136。第二摻雜區134的摻雜雜質的雜質極性也是第一類型，例如N型摻雜區。第三摻雜區136電連接到第二摻雜區134，且第三摻雜區136的摻雜雜質與第二摻雜區134的摻雜雜質有相同的雜質極性。此外，井區140的摻雜雜質具有第二類型的雜質極性，例如，井區140可以是一P井區。
請參考圖3A~3C，該些圖示展現了本發明電場增強結構131的多個實施例的更多細節。如圖所示，電場增強結構131由第二摻雜區134形成。第二摻雜區134具有兩端，其中未連接至的第三摻雜區136的一端比連接至第三摻雜區136的另一端還窄，從而形成電場增強結構131的尖端部分132。在一個實施例中，電場增強結構131的尖端部分132可能具有小於0.2μm的曲率半徑。另外，從以上實施例可知，尖端部分132的形狀不侷限於特定形式。
由於電場增強結構131的尖端部分132相對於第二摻雜區域134和第三摻雜區域136的其他部分更為狹窄，因此尖端部分132的周圍電場將比第二摻雜區域134和第三摻雜區域136的其他部分的周圍電場強度更高。
在反熔絲OTP記憶體單元100的編程操作期間，上電極110電連接至一高電壓，而下電極130則電連接至一低電壓，其中的電壓差將導致絕緣層120被擊穿，從而在上電極110和下電極130之間形成導電路徑。據此，反熔絲OTP記憶體單元100被編程為特定的訊息狀態（例如，位元“ 0”）。如前所述，習知技術在編程操作期間難以精確地控制絕緣層120的擊穿位置，而本發明則依靠電場增強結構131來克服這個問題。由於尖端部分132周圍具有相對較強的電場，讓絕緣層120的擊穿位置可以更集中在特定區域上，這樣便形成更可靠的導電路徑，減少導電率的變化。如此一來，反熔絲OTP記憶體單元100中所編程的訊息狀態將更加可靠。
請參考圖4，其圖繪示出了本發明實施例的反熔絲OTP記憶體單元的俯視圖。在該實施例中，除了電場增強結構231之外，反熔絲OTP記憶體單元200的結構與反熔絲OTP記憶體單元100的結構基本上相同。反熔絲OTP記憶體單元200的電場增強結構231包括三個尖端部分2311、2312和2313，這三個尖端部分可提供相對強度較高的電場。從這個實施例可以理解，本發明對於電場增強結構中的尖端部分的數量並未有所限制。
請參照圖5A和圖5B，該些圖示為本發明實施例的反熔絲OTP記憶體陣列的剖面圖及俯視圖。如圖所示，反熔絲OTP記憶體陣列50包括複數個反熔絲OTP記憶體單元500。反熔絲OTP存儲器單元500共用相同的一共用上電極510。每個反熔絲OTP記憶體單元500包含一絕緣層520，其設置於在共享的上電極510的下方，而絕緣層520下方具有一下電極530，下電極530具有電場增強結構531，其中電場增強結構531具有至少一個尖端部分532。此外，反熔絲OTP存儲器陣列50還包括多個淺溝槽隔離區550。淺溝槽隔離區550被設置在反熔絲OTP記憶體單元500之間，其中每個反熔絲OTP記憶體單元500的電場增強結構531被多個淺溝槽隔離區550中之一者所包圍。淺溝槽隔離區550的目的是隔離每個反熔絲OTP記憶體單元500，從而防止任何不必要的交叉干擾。除了共用上電極510之外，每個反熔絲OTP記憶體單元500在結構上都與反熔絲OTP記憶體單元100相同，為求說明書之簡要，此處省略關於反熔絲OTP記憶體單元500結構的詳細描述和解釋。
請參考圖6，圖6是本發明實施例的反熔絲OTP記憶體單元的截面圖。如圖所示，反熔絲OTP記憶體單元600包括一上電極610、一絕緣層620、一下電極630和一井區640。上電極610、絕緣層620和下電極630設置在基板60的井區640中。絕緣層620設置在上電極610的下方，下電極630設置在絕緣層620的下方。在本實施例中，上電極610具有電場增強結構611。電場增強結構611由上電極610的第一摻雜區614和第二摻雜區616所形成。第一摻雜區614的摻雜雜質的雜質極性與第二摻雜區616的摻雜雜質的雜質極性相反。例如，第一摻雜區614可以是N型摻雜區，而第二摻雜區616可以是P型摻雜區，反之亦然。在反熔絲OTP記憶體單元600的編程操作期間，上電極610電連接至一高電壓，而下電極630電連接至一低電壓。此時，在第一摻雜區614和第二摻雜區616的接面612的周圍將產生強度相對較高的電場。這是因為摻雜雜質的不連續性而導致了這種較強的電場。請參考圖7，該圖繪示電場增強結構611在各個位置上的電場強度分布圖。由於多晶矽空乏效應(polysilicon depletion effect)，在第一摻雜區614（例如，N型摻雜區）的周圍的電場較強，而第二摻雜區616（例如，P型摻雜區）的周圍的電場較弱。再者，根據連續性方程式(continuity equation)可知，在第一摻雜區614和第二摻雜區616的接面612的周圍電場的強度將出現峰值，這是因為電場強度必須在上電極610中呈現出連續性。如此一來，電場增強結構611在接面612的周圍提供了強度相對較高的電場，從而可以更集中絕緣層620的擊穿位置。
總結來說，本發明提供了一種具有電場增強結構的新型反熔絲OTP記憶體單元。電場增強結構可以更精確地控制絕緣層的擊穿位置，從而減小記憶體單元的導電率的變化，使得記憶體單元中的編程訊息更為可靠。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:基板 50:反熔絲一次性可編程記憶體陣列 100、200、500、600:反熔絲一次性可編程記憶體單元 110、510、610:上電極 112、614:第一摻雜區 120、520、620:絕緣層 130、530、630:下電極 131、231、531、611:電場增強結構 132、2311、2312、2313、532:尖端部分 134、616:第二摻雜區 136:第三摻雜區 140、640:井區 150、550:淺溝槽隔離區 612:接面
圖1繪示了本發明一實施例的反熔絲OTP記憶體單元的截面圖。 圖2繪示了本發明一實施例的反熔絲OTP記憶體單元的俯視圖。 圖3A~3C繪示了本發明多個實施例中的電場增強結構的形狀變化。 圖4繪示了本發明一實施例的反熔絲OTP記憶體單元的俯視圖。 圖5A繪示了本發明一實施例的反熔絲OTP記憶體陣列的截面圖。 圖5B繪示了本發明一實施例的反熔絲OTP記憶體陣列的俯視圖。 圖6繪示了本發明一實施例的反熔絲OTP記憶體單元的俯視圖。 圖7繪示了圖6中的反熔絲OTP記憶體單元的上電極的電場強度分布圖。
100:反熔絲一次性可編程記憶體單元
110:上電極
131:電場增強結構
132:尖端部分
134:第二摻雜區
136:第三摻雜區
150:淺溝槽隔離區

Claims (17)

  1. 一種一次性可編程(one-time programmable, OTP)記憶體單元，包含： 一上電極； 一絕緣層，設置於該上電極的下方； 一下電極，具有一電場增強結構，設置於該絕緣層的下方，其中該電場增強結構包含至少一個尖端部分；以及 一淺溝槽隔離區，設置於鄰近該絕緣層以及該下電極處，其中該電場增強結構被該淺溝槽隔離區所包圍，並且該上電極部分地覆蓋該淺溝槽隔離區。
  2. 如請求項1所述的一次性可編程記憶體單元，其中該上電極包含： 一第一摻雜區，其中該第一摻雜區的摻雜雜質的雜質極性為一第一類型。
  3. 如請求項2所述的一次性可編程記憶體單元，其中該下電極包含： 一第二摻雜區，其中該第二摻雜區的摻雜雜質的雜質極性為該第一類型；以及 一第三摻雜區，電連接於該第二摻雜區，其中該第三摻雜區的摻雜雜質的雜質極性為該第一類型； 其中該電場增強結構由該第二摻雜區所形成，並且被該第一摻雜區所覆蓋。
  4. 如請求項3所述的一次性可編程記憶體單元，其中該電場增強結構的尖端部分產生的電場在強度上相對高於由該第三摻雜區產生的電場。
  5. 如請求項1所述的一次性可編程記憶體單元，其中該電場增強結構的尖端部分具有小於0.2µm的曲率半徑。
  6. 如請求項1所述的一次性可編程記憶體單元，其中在一編程操作中，該上電極被電連接至一高電壓，以及該下電極被電連接至一低電壓。
  7. 如請求項1所述的一次性可編程記憶體單元，另包含： 一第四摻雜區，其中該第四摻雜區的摻雜雜質的雜質極性為一第二類型，並且該第二摻雜區以及該第三摻雜區設置於該第四摻雜區之中。
  8. 一種一次性可編程(one-time programmable, OTP)記憶體陣列，包含： 複數個一次性可編程記憶體單元，該些一次性可編程記憶體單元具有一共用上電極，並且每一個一次性可編程記憶體單元還包含： 一絕緣層，設置於該共用上電極的下方；以及 一下電極，具有一電場增強結構，設置於該絕緣層的下方，其中該電場增強結構包含至少一個尖端部分；以及 複數個淺溝槽隔離區，設置該些一次性可編程記憶體單元之間，其中每一個一次性可編程記憶體單元中的電場增強結構被該些淺溝槽隔離區中之一者所包圍。
  9. 如請求項8所述的一次性可編程記憶體陣列，其中該共用上電極包含： 一第一摻雜區，其中該第一摻雜區的摻雜雜質的雜質極性為一第一類型。
  10. 如請求項9所述的一次性可編程記憶體陣列，其中每一個一次性可編程記憶體單元中的下電極包含： 一第二摻雜區，其中該第二摻雜區的摻雜雜質的雜質極性為該第一類型；以及 一第三摻雜區，電連接於該第二摻雜區，其中該第三摻雜區的摻雜雜質的雜質極性為該第一類型； 其中該電場增強結構由該第二摻雜區所形成，並且被該共用上電極中的該第一摻雜區所覆蓋。
  11. 如請求項10所述的一次性可編程記憶體陣列，其中該電場增強結構的尖端部分產生的電場在強度上相對高於由該第三摻雜區產生的電場。
  12. 如請求項8所述的一次性可編程記憶體陣列，其中該電場增強結構的尖端部分具有小於0.2µm的曲率半徑。
  13. 如請求項8所述的一次性可編程記憶體陣列，其中在一編程操作中，該共用上電極被電連接至一高電壓，以及該下電極被電連接至一低電壓。
  14. 如請求項8所述的一次性可編程記憶體陣列，其中每一個一次性可編程記憶體單元中另包含： 一第四摻雜區，其中該第四摻雜區的摻雜雜質的雜質極性為一第二類型，並且該第二摻雜區以及該第三摻雜區設置於該第四摻雜區之中。
  15. 一種一次性可編程(one-time programmable, OTP)記憶體單元，包含： 一上電極，具有一電場增強結構，其中該電場增強結構由該上電極的一第一摻雜區以及一第二摻雜區所形成，該第一摻雜區與該第二摻雜區的摻雜雜質的雜質極性相反； 一絕緣層，設置於該上電極的下方；以及 一下電極，設置於該絕緣層的下方。
  16. 如請求項15所述的一次性可編程記憶體單元，其中該上電極的該第一摻雜區以及該第二摻雜區之間的一接面所產生的電場在強度上相對高於由該上電極的其他部份所產生的電場。
  17. 如請求項15所述的一次性可編程記憶體單元，其中在一編程操作中，該上電極被電連接至一高電壓，以及該下電極被電連接至一低電壓。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220189973A1 (en) * 2020-12-15 2022-06-16 Synopsys, Inc. One-transistor (1t) one-time programmable (otp) anti-fuse bitcell with reduced threshold voltage

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5463244A (en) * 1994-05-26 1995-10-31 Symetrix Corporation Antifuse programmable element using ferroelectric material
KR100398567B1 (ko) * 2000-03-28 2003-09-19 주식회사 하이닉스반도체 반도체장치의 제조방법
JP2004047943A (ja) * 2002-03-20 2004-02-12 Fujitsu Ltd 半導体装置
KR100718614B1 (ko) * 2003-10-24 2007-05-16 야마하 가부시키가이샤 용량 소자와 퓨즈 소자를 구비한 반도체 장치 및 그 제조방법
JP2006179341A (ja) * 2004-12-22 2006-07-06 Hitachi Ltd 自発光平面表示装置及びその製造方法
US7256471B2 (en) * 2005-03-31 2007-08-14 Freescale Semiconductor, Inc. Antifuse element and electrically redundant antifuse array for controlled rupture location
US20070090417A1 (en) * 2005-10-26 2007-04-26 Chiaki Kudo Semiconductor device and method for fabricating the same
JP4817984B2 (ja) * 2006-06-20 2011-11-16 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5160142B2 (ja) * 2007-05-17 2013-03-13 ルネサスエレクトロニクス株式会社 Ｏｔｐメモリセル及びｏｔｐメモリ
JP2010003951A (ja) * 2008-06-23 2010-01-07 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7825479B2 (en) * 2008-08-06 2010-11-02 International Business Machines Corporation Electrical antifuse having a multi-thickness dielectric layer
US9105310B2 (en) * 2013-02-05 2015-08-11 Qualcomm Incorporated System and method of programming a memory cell
US9761595B2 (en) * 2013-02-21 2017-09-12 Infineon Technologies Ag One-time programming device and a semiconductor device
US9142316B2 (en) 2013-09-04 2015-09-22 Globalfoundries Inc. Embedded selector-less one-time programmable non-volatile memory
TWI533324B (zh) * 2014-05-19 2016-05-11 補丁科技股份有限公司 記憶體架構
JP6407644B2 (ja) * 2014-09-24 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9735164B2 (en) * 2015-10-15 2017-08-15 Globalfoundries Singapore Pte. Ltd. Low power embedded one-time programmable (OTP) structures
CN205861806U (zh) * 2016-08-08 2017-01-04 国网湖南省电力公司 低压起弧及间隙距离可调的工频续流试验装置
US11227779B2 (en) * 2017-09-12 2022-01-18 Asm Technology Singapore Pte Ltd Apparatus and method for processing a semiconductor device
CN109524402A (zh) * 2018-11-08 2019-03-26 上海华力集成电路制造有限公司 采用pmos反熔断机制的一次可编程存储单元

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