TW201314794A - 混合型離子－電子傳導記憶胞 - Google Patents

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Abstract

一種混合型離子-電子傳導(MIEC)記憶胞，其包括含摻質於其中的混合型離子-電子導體、配置於混合型離子-電子導體附近的加熱器、與混合型離子-電子導體電性連接的一對第一電極以及與混合型離子-電子導體電性連接的至少一對第二電極。當加熱器加熱混合型離子-電子導體時，一對第一電極驅使混合型離子-電子導體中的摻質沿著第一方向漂移。當加熱器加熱混合型離子-電子導體時，一對第二電極沿著第二方向局部地改變摻質的分佈，其中第一方向與第二方向不同。

Description

混合型離子-電子傳導記憶胞
本發明是有關於一種記憶胞，且特別是有關於一種混合型離子-電子傳導(MIEC)記憶胞。
混合型離子-電子導體的重要特性之一為能夠運輸離子物種(species)與電子物種。一般而言，混合型離子-電子導體傳導電子、電洞以及離子，且其包含諸如電荷缺陷等的固定缺陷(immobile defects)。在混合型離子-電子導體中，當施加電場至混合型離子-電子導體時，離子在提升溫度(elevated temperature)下通常會移動。舉例來說，當施加電場至混合型離子-電子導體時，多晶矽(1000 Ω-cm)中的鋰離子在450℃下會移動。在混合型離子-電子導體中，正電缺陷(defects)或正電離子作為n型摻質，以及負電缺陷或負電離子作為p型摻質。
當施加電場至一對存取電極時，在提升溫度下驅使混合型離子-電子導體中的離子沿著電場方向漂移，且因此改變混合型離子-電子導體中的摻質分佈(distribution)。由於摻質分佈被改變，因此會在混合型離子-電子導體中產生p-n接面(junction)。換言之，資料可以被記錄或儲存為可程式化的p-n接面阻抗(programmable p-n junction resistance)。當溫度下降時，混合型離子-電子導體中的摻質分佈會被固定，且可被一對存取電極讀取。
當混合型離子-電子導體作為記憶胞的儲存介質時，儲存密度是一個必須考量的重要議題。
本發明提供一種混合型離子-電子傳導(MIEC)記憶胞，其具有至少兩對電極，以驅使混合型離子-電子導體中的摻質沿著不同方向漂移。
本發明提供一種混合型離子-電子傳導(MIEC)記憶胞，其包括含摻質於其中的混合型離子-電子導體、配置於混合型離子-電子導體附近的加熱器、與混合型離子-電子導體電性連接的一對第一電極以及與混合型離子-電子導體電性連接的至少一對第二電極。當加熱器加熱混合型離子-電子導體時，一對第一電極驅使混合型離子-電子導體中的摻質沿著第一方向漂移。當加熱器加熱混合型離子-電子導體時，一對第二電極沿著第二方向局部地改變摻質的分佈，且第一方向與第二方向不同。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
 [第一實施例]
圖1A為根據本發明第一實施例的混合型離子-電子傳導(MIEC)記憶胞的剖面示意圖，圖1B繪示說明根據本發明第一實施例的混合型離子-電子傳導記憶胞，以及圖1C為根據本發明第一實施例的混合型離子-電子傳導記憶胞的上視示意圖。請參照圖1A至圖1C，本實施例之混合型離子-電子傳導記憶胞100包括含摻質M+於其中的混合型離子-電子導體110、配置於混合型離子-電子導體110附近的加熱器120、與混合型離子-電子導體110電性連接的一對第一電極E1、E1’以及與混合型離子-電子導體110電性連接的至少一對第二電極E2、E2’。當加熱器120加熱混合型離子-電子導體110時，一對第一電極E1、E1’驅使混合型離子-電子導體110中的摻質M+沿著第一方向D1漂移。當加熱器120加熱混合型離子-電子導體110時，一對第二電極E2、E2’沿著第二方向D2局部地改變摻質M+的分佈，且第一方向D1與第二方向D2不同。舉例來說，第一方向D1與第二方向D2垂直。
在本實施例中，混合型離子-電子傳導記憶胞100可以更包括與一對第一電極E1、E1’電性連接(例如是藉由接觸插塞W1、W1’與一對第一電極E1、E1’電性連接)的一對交叉的第一存取線L1、L1’，以及與至少一對第二電極E2、E2’電性連接(例如是藉由接觸插塞W2、W2’與至少一對第二電極E2、E2’電性連接)的至少一對彼此交叉的第二存取線L2、L2’。
在本實施例中，混合型離子-電子傳導記憶胞100可以是包含作為n型摻質的正電缺陷或正電離子的半導體，或可以是包含作為p型摻質的負電缺陷或負電離子的半導體。舉例來說，混合型離子-電子導體110的材料包括摻雜矽、釔穩定氧化鋯(ytrria-stabilized zirconia(YSZ))、經摻雜的SrTiO3、CuOx、CeOx或NiO。
當執行資料記錄步驟(data-recording procedure)時，加熱器120將混合型離子-電子導體110加熱至一提升溫度且摻質M+在此提升溫度下會移動。在本實施例中，加熱器120例如是以氮化鈦接觸插塞或矽化鈦接觸插塞的形式製造。加熱器120例如是可以達到約400℃至600℃的提升溫度。在資料記錄步驟期間，由一對第一電極E1、E1’所提供的電場會先改變混合型離子-電子導體110中的摻質M+的分佈，且接著由一對第二電極E2、E2’所提供的另一電場會局部地改變混合型離子-電子導體110中的摻質M+的分佈。如圖1A所示，一對第一電極E1、E1’驅使混合型離子-電子導體110中的摻質M+垂直地漂移，以及一對第二電極E2、E2’驅使混合型離子-電子導體110中的摻質M+側向地漂移。特定言之，會在混合型離子-電子導體中產生p-n接面，且資料可以被記錄或儲存為可程式化的p-n接面阻抗。
當執行資料讀取步驟(data-reading procedure)時，混合型離子-電子導體110的溫度會下降且摻質M+不會移動。在資料讀取步驟期間，由於混合型離子-電子導體110的溫度下降且混合型離子-電子導體110中的摻質M+不會移動，因此混合型離子-電子導體110中的摻質M+的分佈會被固定且無法改變。
當執行資料抹除步驟(data-erasing procedure)時，加熱器120會再將混合型離子-電子導體110加熱至前述的提升溫度，且摻質M+在此提升溫度下會移動。在資料抹除步驟期間，由一對第二電極E2、E2’所提供的電場能改變混合型離子-電子導體110中的摻質M+的分佈。若需要改變其他位置的資料，則由一對第一電極E1、E1’所提供的電場可用來移動(或改變)摻質分佈，使得垂直位置上的摻質分佈可以被一對第二電極E2、E2’改變。在執行資料抹除步驟後，可以恢復或可以進一步改變混合型離子-電子導體110中的摻質M+的分佈。
如圖1A所示，加熱器120配置於一對第一電極E1、E1’上且與一對第一電極E1、E1’接觸。在另一實施例中，加熱器120可以設置於一對第一電極E1、E1’中。在又一實施例中，加熱器120可以配置在混合型離子-電子導體110周圍且與其接觸，使得加熱器120可以更有效率地加熱混合型離子-電子導體110。
混合型離子-電子導體110中的摻質M+無法穿透(impenetratable)一對第一電極E1、E1’與一對第二電極E2、E2’。
如圖1C所示，本實施例之混合型離子-電子傳導記憶胞100可以陣列方式排列。值得注意的是，可將反向偏壓施加至未選定的記憶胞，以及未選定的記憶胞可以作為選定的記憶胞之間的隔離物(isolation)。未選定的混合型離子-電子傳導記憶胞能避免漏電流(leakage current)。
[第二實施例]
圖2A為根據本發明第二實施例的混合型離子-電子傳導(MIEC)記憶胞的剖面示意圖，圖2B繪示說明根據本發明第二實施例的混合型離子-電子傳導記憶胞，以及圖2C為根據本發明第二實施例的混合型離子-電子傳導記憶胞的上視示意圖。請參照圖2A至圖2C，本實施例之混合型離子-電子傳導記憶胞200與第一實施例之混合型離子-電子傳導記憶胞100相似，其不同處在於混合型離子-電子傳導記憶胞200包括多對側電極E2、E2、E3、E3’，以及多個可程式化位元區產生於混合型離子-電子導體110中。在本實施例中，將描述兩對側電極E2、E2、E3、E3’以及兩個可程式化位元區110a以進行說明。然而，可於混合型離子-電子傳導記憶胞200中使用多於兩對的側電極。換言之，本發明未限制第二電極與可程式化位元區的數量與尺寸。
在圖2A與圖2C中，在資料記錄步驟期間，由一對第一電極E1、E1’所提供的電場會先改變混合型離子-電子導體110中的摻質M+的分佈，且接著由一對側電極E2、E2’與一對側電極E3、E3’所提供的另一電場會在不同方向上局部地改變混合型離子-電子導體110中的摻質M+的分佈。如圖2A與圖2C所示，一對第二電極E2、E2’與一對側電極E3、E3’會分別驅使混合型離子-電子導體110中的摻質M+側向地漂移。特定言之，一對側電極E2、E2’驅使混合型離子-電子導體110中的摻質M+沿著一方向D2漂移，且一對側電極E3、E3’驅使混合型離子-電子導體110中的摻質M+沿著一方向D3漂移。
[第三實施例]
圖3A為根據本發明第三實施例的混合型離子-電子傳導(MIEC)記憶胞的剖面示意圖，以及圖3B繪示說明根據本發明第三實施例的混合型離子-電子傳導記憶胞。請參照圖3A與圖3B，本實施例之混合型離子-電子傳導記憶胞300與第二實施例之混合型離子-電子傳導記憶胞200相似，其不同處在於混合型離子-電子傳導記憶胞300更包括至少一環繞屏蔽130。
在本實施例中，將描述兩個環繞屏蔽130以進行說明。各環繞屏蔽130環繞混合型離子-電子導體110的多個部分，且各環繞屏蔽130為電性浮置。換言之，環繞屏蔽130覆蓋混合型離子-電子導體110的外表面的一部分。特定言之，可程式化位元區110a會被產生於混合型離子-電子導體110中的屏蔽區域110b分開。
值得注意的是，本實施例未限制環繞屏蔽130的尺寸與數量。舉例來說，若本領域具有通常知識者想要分開兩個屏蔽區域110b，則僅需一個環繞屏蔽130。
在資料記錄步驟期間，由於屏蔽區域110b的電場幾乎為零，因此只有少量的電流會進入屏蔽區域110b。換言之，可將屏蔽區域110b視為低電場區域。由於摻質M+確實會在屏蔽區域110b中減速，因此屏蔽區域110b用來進行位元分離(bit separation)。
[第四實施例]
圖4A為根據本發明第四實施例的混合型離子-電子傳導(MIEC)記憶胞的剖面示意圖，以及圖4B繪示說明根據本發明第四實施例的混合型離子-電子傳導記憶胞。請參照圖4A與圖4B，本實施例之混合型離子-電子傳導記憶胞400與第三實施例之混合型離子-電子傳導記憶胞300相似，其不同處在於混合型離子-電子傳導記憶胞400更包括位於環繞屏蔽130與混合型離子-電子導體110之間的至少一介電絕緣材料140。
在本實施例中，介電絕緣材料140的材料例如是氮化矽或二氧化矽。
在本實施例中，由於混合型離子-電子傳導記憶胞可以在多個垂直位置處儲存或記錄資料，因此混合型離子-電子傳導記憶胞具有大的儲存密度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400．．．混合型離子-電子傳導記憶胞
110．．．混合型離子-電子導體
110a．．．可程式化位元區
110b．．．屏蔽區域
120．．．加熱器
130．．．環繞屏蔽
140．．．介電絕緣材料
D1、D2、D3．．．方向
E1、E1’、E2、E2’、E3、E3’．．．電極
L1、L1’、L2、L2’．．．存取線
W1、W1’、W2、W2’．．．接觸插塞
M+．．．摻質
圖1A為根據本發明第一實施例的混合型離子-電子傳導記憶胞的剖面示意圖。
圖1B繪示說明根據本發明第一實施例的混合型離子-電子傳導記憶胞。
圖1C為根據本發明第一實施例的混合型離子-電子傳導記憶胞的上視示意圖。
圖2A為根據本發明第二實施例的混合型離子-電子傳導記憶胞的剖面示意圖。
圖2B繪示說明根據本發明第二實施例的混合型離子-電子傳導記憶胞。
圖2C為根據本發明第二實施例的混合型離子-電子傳導記憶胞的上視示意圖。
圖3A為根據本發明第三實施例的混合型離子-電子傳導記憶胞的剖面示意圖。
圖3B繪示說明根據本發明第三實施例的混合型離子-電子傳導記憶胞。
圖4A為根據本發明第四實施例的混合型離子-電子傳導記憶胞的剖面示意圖。
圖4B繪示說明根據本發明第四實施例的混合型離子-電子傳導記憶胞。
100．．．混合型離子-電子傳導記憶胞
110．．．混合型離子-電子導體
120．．．加熱器
D1、D2．．．方向
E1、E1’、E2、E2’．．．電極
L1、L1’、L2、L2’．．．存取線
W1、W1’、W2、W2’．．．接觸插塞
M+．．．摻質

Claims (14)

  1. 一種混合型離子-電子傳導(MIEC)記憶胞，包括：一混合型離子-電子導體，其包含一摻質於其中；一加熱器，配置於該混合型離子-電子導體附近；一對第一電極，與該混合型離子-電子導體電性連接，當該加熱器加熱該混合型離子-電子導體時，該對第一電極驅使該混合型離子-電子導體中的該摻質沿著一第一方向漂移；以及至少一對第二電極，與該混合型離子-電子導體電性連接，當該加熱器加熱該混合型離子-電子導體時，各該對第二電極沿著一第二方向局部地改變該摻質的分佈，其中該第一方向與該第二方向不同。
  2. 如申請專利範圍第1項所述之混合型離子-電子傳導記憶胞，其中該混合型離子-電子導體包括一半導體，該半導體包含作為n型摻質的正電缺陷或正電離子。
  3. 如申請專利範圍第1項所述之混合型離子-電子傳導記憶胞，其中該混合型離子-電子導體包括一半導體，該半導體包含作為p型摻質的負電缺陷或負電離子。
  4. 如申請專利範圍第1項所述之混合型離子-電子傳導記憶胞，其中當執行一資料記錄步驟時，該加熱器將該混合型離子-電子導體加熱至一提升溫度且該摻質在該提升溫度下會移動。
  5. 如申請專利範圍第1項所述之混合型離子-電子傳導記憶胞，其中該加熱器配置於該對第一電極上且與該對第一電極接觸。
  6. 如申請專利範圍第1項所述之混合型離子-電子傳導記憶胞，其中該加熱器設置於該對第一電極中。
  7. 如申請專利範圍第1項所述之混合型離子-電子傳導記憶胞，其中各該對第二電極局部地改變該摻質在其單一方向上的分佈，且該單一方向垂直於該第二方向。
  8. 如申請專利範圍第7項所述之混合型離子-電子傳導記憶胞，其中該對第一電極驅使該混合型離子-電子導體中的該摻質垂直地漂移，以及各該對第二電極驅使該混合型離子-電子導體中的該摻質側向地漂移。
  9. 如申請專利範圍第1項所述之混合型離子-電子傳導記憶胞，其中該混合型離子-電子導體中的該摻質無法穿透該對第一電極與該對第二電極。
  10. 如申請專利範圍第1項所述之混合型離子-電子傳導記憶胞，更包括：一對彼此交叉的第一存取線，與該對第一電極電性連接；以及至少一對彼此交叉的第二存取線，與該至少一對第二電極電性連接。
  11. 如申請專利範圍第1項所述之混合型離子-電子傳導記憶胞，其中該至少一對第二電極包括N對第二電極，且N為大於1的整數。
  12. 如申請專利範圍第11項所述之混合型離子-電子傳導記憶胞，更包括至少一環繞屏蔽，其中各該環繞屏蔽環繞該混合型離子-電子導體，且垂直地位於兩對側向電極之間。
  13. 如申請專利範圍第12項所述之混合型離子-電子傳導記憶胞，更包括至少一介電絕緣材料，其位於該至少一環繞屏蔽與該混合型離子-電子導體之間。
  14. 如申請專利範圍第12項所述之混合型離子-電子傳導記憶胞，其中該至少一環繞屏蔽為電性浮置。
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