TW202022993A - 電阻式隨機存取記憶體 - Google Patents

Abstract

本發明實施例提供一種電阻式隨機存取記憶體（resistive random access memory，RRAM）。RRAM包括下電極、上電極、第一可變電阻層以及第二可變電阻層。下電極設置於基底上，且為單一電極或彼此電性相連的電極對。上電極設置於下電極上，且重疊於下電極。第一可變電阻層與第二可變電阻層設置於基底上。至少一部分的第一可變電阻層設置於下電極與上電極之間，且至少一部分的第二可變電阻層設置於下電極與上電極之間並連接於第一可變電阻層。

Description

電阻式隨機存取記憶體

本發明是有關於一種記憶體及其製造方法，且特別是有關於一種電阻式隨機存取記憶體（resistive random access memory，RRAM）及其製造方法。

電阻式隨機存取記憶體（resistive random access memory，RRAM）具有操作速度快、低功耗等優點，而成為近年來廣為研究的一種非揮發性記憶體。一般而言，RRAM電路的一個記憶單元包括彼此連接的一個電晶體與一個RRAM。每一RRAM包括設置於上電極與下電極之間的單一可變電阻層。然而，此配置方式使得RRAM的數據保持（data retention）能力以及儲存密度受到限制。

本發明提供一種RRAM，可改進RRAM的數據保持能力且能提高記憶密度。

本發明實施例的RRAM包括下電極、上電極、第一可變電阻層以及第二可變電阻層。下電極設置於基底上，且為單一電極或彼此電性相連的電極對。上電極設置於下電極上，且重疊於下電極。第一可變電阻層與第二可變電阻層設置於基底上。至少一部分的第一可變電阻層設置於下電極與上電極之間，且至少一部分的第二可變電阻層設置於下電極與上電極之間並連接於第一可變電阻層。

本發明實施例藉由在RRAM的下電極與上電極之間設置第一可變電阻層與第二可變電阻層，可使單一RRAM在導通時可具有至少兩個不同的低阻值狀態（low resistance state，LRS）。另一方面，RRAM在關閉狀態時具有單一高阻值狀態（high resistance state，HRS）。如此一來，單一RRAM可具有至少3個程式化準位（programming level），且可儲存1.5位元的資料。換言之，相較於上下電極之間僅具有單一可變電阻層的RRAM，本發明實施例的RRAM可提高儲存密度。此外，藉由第一與第二可變電阻層的材料選擇，本發明實施例的RRAM更可能在維持臨界電壓的情況下提高電流開關比（on/off ratio）。如此一來，可改進RRAM的數據保持（data retention）能力，且可改善電流衰減（current degradation）的問題。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1I是本發明一些實施例的RRAM 10的製造方法的各階段的結構的剖視示意圖。在一些實施例中，RRAM 10的製造方法包括下列步驟。

請參照圖1A，提供基底100。在一些實施例中，基底100包括半導體基底或半導體上覆絕緣體（semiconductor on insulator，SOI）基底。儘管在圖1A中並未繪示，基底100中可能已經形成有電子元件。在一些實施例中，電子元件包括主動元件、被動元件或其組合。舉例而言，主動元件可包括電晶體、二極體或其組合。前述電子元件可用以驅動後續形成於基底100上的記憶體元件（例如是圖1I所示的RRAM 10）。此外，可在基底100中形成有內連線結構。在一些實施例中，內連線結構包括導電通孔（conductive via）CV。導電通孔CV延伸至基底100的表面，且可電性連接至形成於基底100中的電子元件（例如是連接至電晶體）。在一些實施例中，多個導電通孔CV可分別電性連接至多個電晶體。在另一些實施例中，每一電晶體可電性連接於相鄰的至少兩個導電通孔CV。在一些實施例中，基底100的表面具有開口，且導電通孔CV形成於此開口中。在一些實施例中，導電通孔CV包括導體材料CM與阻障層BR。阻障層BR設置於導體材料CM與開口的側壁之間，且導體材料CM暴露於基底100的表面。在一些實施例中，導體材料CM可包括Al、Cu、W或其合金材料。此外，阻障層BR的材料可包括TiW、Ti、TiN、Ta、TaN或其組合。

請參照圖1B，在基底100上形成下電極102。在一些實施例中，多個導電通孔CV分別電性連接至多個電晶體，且多個下電極102分別電性連接至此些導電通孔CV。在一些實施例中，形成下電極102的方法包括在基底100上形成實質上全面披覆的電極材料層（未繪示），接著圖案化此電極材料層以形成下電極102。在一些實施例中，形成上述電極材料層的方法可包括物理氣相沈積法（例如是濺鍍製程）、化學氣相沉積法或原子層沈積製程。在一些實施例中，電極材料層的材料包括Ti、Ta、TiN、TaN、Pt、Ir、石墨或其組合。在另一些實施例中，電極材料層的材料包括TiAlN、TiW、W、Ru或其組合。此外，下電極102的厚度可為5 nm至50 nm。

請參照圖1C，在基底100與下電極102上形成可變電阻層104。在一些實施例中，可變電阻層104可共形地覆蓋於圖1B所示的結構上。換言之，可變電阻層104可覆蓋基底100的表面、下電極102的頂面以及下電極的側壁。在一些實施例中，可變電阻層104的材料包括HfO₂ 、ZrO₂ 、HfZrO、HfAlO、HfON、HfSiO、HfSrO、HfYO、其類似者或其組合。在一些實施例中，形成可變電阻層104的方法可包括物理氣相沈積法（例如是濺鍍製程）、化學氣相沈積法或原子層沈積製程。此外，可變電阻層104的厚度範圍可為2 nm至10 nm。

請參照圖1D，圖案化可變電阻層104，以形成第一可變電阻層104a。在一些實施例中，可藉由非等向性蝕刻製程來圖案化可變電阻層104。如此一來，會移除可變電阻層104的沿實質上平行於基底100的表面的方向D1延伸的一些部分，而保留位於下電極102的側壁的一部分，以形成第一可變電阻層104a。第一可變電阻層104a可沿實質上垂直於基底100的表面的方向D2延伸。在一些實施例中，第一可變電阻層104a位於下電極102的底部的側壁上，且並未延伸至下電極102的頂部的側壁上。在一些實施例中，第一可變電阻層104a的高度範圍可為5 nm至50 nm。以上視圖觀之（如圖1D中的虛線區域所示），第一可變電阻層104a可環繞下電極102。

請參照圖1E，在基底100、第一可變電阻層104a與下電極102上形成可變電阻層106。在一些實施例中，可變電阻層106共形地設置於圖1D所示的結構上。換言之，可變電阻層106可設置於基底100的表面、第一可變電阻層104a的表面、下電極102的頂面以及下電極102的側壁的一部分上。可變電阻層104的材料可包括HfO₂ 、ZrO₂ 、HfZrO、HfAlO、HfON、HfSiO、HfSrO、HfYO、其類似者或其組合。在一些實施例中，可變電阻層106的材料相異於可變電阻層104（或第一可變電阻層104a）的材料。在此些實施例中，後續形成的RRAM（例如是圖1I的RRAM 10）在導通時可具有兩個不同的低阻值狀態（low resistance state，LRS）。在一些實施例中，形成可變電阻層106的方法可包括物理氣相沈積法（例如是濺鍍製程）、化學氣相沈積法或原子層沈積製程。此外，可變電阻層106的厚度範圍可為2 nm至10 nm。

請參照圖1F與圖1G，圖案化可變電阻層106，以形成第二可變電阻層106a。在一些實施例中，圖案化可變電阻層106的方法包括在可變電阻層106上形成光阻圖案PR1。光阻圖案PR1暴露出可變電阻層106的位於相鄰第一可變電阻層104a之間的部分，而在方向D2上覆蓋可變電阻層106的位於第一可變電阻層104a與下電極102上方的部分。接著，可進行蝕刻製程E1，以移除可變電阻層106的暴露部分。如此一來，可形成如圖1G所示的第二可變電阻層106a，且暴露出基底100的一部分。第二可變電阻層106a覆蓋下電極102的頂部的側壁，且覆蓋下電極102的頂面。在一些實施例中，第一可變電阻層104a與第二可變電阻層106a實質上完整地覆蓋下電極102的側壁與頂面。此外，第二可變電阻層106a與第一可變電阻層104a在方向D2上部分地重疊。以上視圖觀之（如圖1G中的虛線區域所示），第二可變電阻層106a覆蓋下電極102與第一可變電阻層104a。在一些實施例中，第二可變電阻層106a的一部分側壁與第一可變電阻層104a的側壁實質上共平面。

請參照圖1H，在基底100與第二可變電阻層106a上形成電極材料層108。在一些實施例中，電極材料層108可全面地披覆於圖1G所示的結構上。換言之，電極材料層108可覆蓋基底100的表面、第一可變電阻層104a的側壁以及第二可變電阻層106a的側壁與頂面。在一些實施例中，電極材料層108的材料包括Ti、Ta、TiN、TaN、Pt、Ir、石墨或其組合。在另一些實施例中，電極材料層108的材料包括TiAlN、TiW、W、Ru或其組合。此外，形成電極材料層108的方法可包括物理氣相沈積法（例如是濺鍍製程）或化學氣相沈積法。

請參照圖1I，圖案化電極材料層108，以形成上電極108a。在一些實施例中，上電極108a覆蓋第二可變電阻層106a的側壁與頂面，且覆蓋第一可變電阻層104a的側壁。在此些實施例中，上電極108a覆蓋下電極102的頂面與側壁。另一方面，上電極108a可暴露出部分的基底100。

至此，已形成本發明一些實施例的RRAM 10。RRAM 10的操作方式包括在上下電極之間施加偏壓。RRAM 10初始的狀態會維持在高阻值狀態。當外加偏壓達到某臨界電壓時，可變電阻層（包括第一可變電阻層104a與第二可變電阻層106a）發生電阻轉換，即由高阻值狀態轉為低阻值狀態。換言之，RRAM 10的電阻值並非為定值，其電壓電流特性呈現出非線性的關係。此非線性的電流電壓關係可用燈絲理論（filament theory）來解釋。RRAM 10在低阻值狀態時，可變電阻層內有高導電性的細絲，稱為導電燈絲。導電燈絲是由可變電阻層內的晶體缺陷排列而成。這些缺陷經常是氧化物缺氧的位置，或可稱為氧空缺。電子在氧空缺附近可藉由跳躍方式傳遞，因此當氧空缺聚集排列成連結上下電極的路徑時，便可形成導電燈絲。氧空缺原本是散亂排列，當可變電阻層經施加電壓而發熱時，氧空缺便因電壓和熱能的驅動而開始聚集排列，形成導電燈絲。導電燈絲在可變電阻層內部形成時，電子就可由導電路徑通過RRAM 10，因此RRAM會由初始的高阻值狀態轉變成低阻值狀態。

在本發明的實施例中，各RRAM 10的第一可變電阻層104a與第二可變電阻層106a位於下電極102與上電極108a之間。上電極108a與下電極102在實質上垂直於基底100的表面的方向D2上重疊。在圖1I所示的實施例中，多個RRAM 10的多個下電極102分別藉由對應的內連線結構（包括導電通孔CV）而電性連接至不同的電晶體。如此一來，各RRAM 10的下電極102可獨立地接收對應的電晶體所提供的驅動訊號。此外，RRAM 10的第一可變電阻層104a與第二可變電阻層106a在實質上垂直於基底100的表面的方向D2上部分地重疊。

基於上述，藉由在RRAM的下電極與上電極之間設置第一可變電阻層與第二可變電阻層，可使單一RRAM在導通時可具有至少兩個不同的低阻值狀態（low resistance state，LRS）。另一方面，RRAM在關閉狀態時具有單一高阻值狀態（high resistance state，HRS）。如此一來，單一RRAM可具有至少3個程式化準位（programming level），且可儲存1.5位元的資料。換言之，相較於上下電極之間僅具有單一可變電阻層的RRAM，本發明實施例的RRAM可提高儲存密度。此外，藉由第一與第二可變電阻層的材料選擇，本發明實施例的RRAM更可能在維持臨界電壓的情況下提高電流開關比（on/off ratio）。如此一來，可改進RRAM的數據保持（data retention）能力，且可改善電流衰減（current degradation）的問題。

圖2A繪示本發明一些實施例的RRAM 10a的剖視示意圖。圖2A所示的RRAM 10a相似於圖1I所示的RRAM 10，以下僅描述兩者的差異處，相同或相似處則不再贅述。

請參照圖1I與圖2A，圖2A所示的RRAM 10a更包括第一保護層110。第一保護層110設置於下電極102與上電極108a之間，且可位於第二可變電阻層106a與上電極108a之間。在一些實施例中，第一保護層110覆蓋第二可變電阻層106a的頂面。在此些實施例中，第一保護層110在實質上垂直於基底100的表面的方向D2上重疊於下電極102的頂面，且可重疊於第一可變電阻層104a。此外，在一些實施例中，第一保護層110的材料包括氧化矽、氧化鋁、氧化鈦、氮化矽、其類似者或其組合。形成第一保護層110的方法可包括化學氣相沈積法。第一保護層110的厚度範圍可為3 nm至20 nm。在一些實施例中，可在形成第二可變電阻層106a之後且在形成上電極108a之前形成第一保護層110。藉由設置第一保護層110，可調整第二可變電阻層106a與上電極108a接觸的面積，並藉此調整第一可變電阻層104a與第二可變電阻層106a的有效操作面積比例。

圖2B繪示本發明一些實施例的RRAM 10b的剖視示意圖。圖2B所示的RRAM 10b相似於圖1I所示的RRAM 10，以下僅描述兩者的差異處，相同或相似處則不再贅述。

請參照圖1I與圖2B，圖2B所示的RRAM 10b更包括第二保護層112。第二保護層112設置於下電極102與上電極108a之間，且位於第一可變電阻層104a與第二可變電阻層106a之間。在一些實施例中，第二保護層112可設置於下電極102的側壁上，且在方向D2上重疊於第一可變電阻層104a以及第二可變電阻層106a的一部分。此外，在一些實施例中，第二保護層112的材料包括氧化矽、氧化鋁、氧化鈦、氮化矽、其類似者或其組合。形成第二保護層112的方法可包括化學氣相沈積法。第二保護層112的厚度範圍可為3 nm至20 nm。在一些實施例中，可在形成第一可變電阻層104a之後且在形成第二可變電阻層106a之前形成第二保護層112。藉由設置第二保護層112，可降低第一可變電阻層104a與第二可變電阻層106a在操作時的相互干擾（亦即降低氧離子與氧空缺在兩層可變電阻層相互干擾）。

圖2C繪示本發明一些實施例的RRAM 10c的剖視示意圖。圖2C所示的RRAM 10c相似於圖2A與圖2B所示的RRAM 10a與RRAM 10b，以下僅描述兩者的差異處，相同或相似處則不再贅述。

請參照圖2A至圖2C，圖2C所示的RRAM 10c同時包括如圖2A所示的第一保護層110以及如圖2B所示的第二保護層112。如此一來，可調整第一可變電阻層104a與第二可變電阻層106a的有效操作面積比例，且可避免第一可變電阻層104a與第二可變電阻層106a在操作時產生相互干擾。

圖3A至圖3D是本發明一些實施例的RRAM 20的製造方法的各階段的結構的剖視示意圖。圖3A至圖3D所示的RRAM 20的製造方法相似於圖1A至圖1I所示的RRAM 10的製造方法，以下僅描述兩者的差異處，相同或相似處則不再贅述。此外，相同或相似的元件符號代表相同或相似的構件。

請參照圖3A與圖3B，在形成可變電阻層104之後，對可變電阻層104進行摻雜製程IMP1。如此一來，如圖3B所示，可同時形成第一可變電阻層204與第二可變電阻層206。第二可變電阻層206可視為可變電阻層104的經摻雜的部分，而第一可變電阻層204則可視為可變電阻層104的未經摻雜的部分。在一些實施例中，摻質可沿實質上垂直於基底100的表面的方向D2植入至可變電阻層104中。在此些實施例中，第一可變電阻層204位於下電極102的底部的側壁上。另一方面，第二可變電阻層206覆蓋基底100的表面、下電極102的頂面以及下電極102的頂部的側壁。在一些實施例中，摻雜製程IMP1的摻質可包括N、Zr、Si、Y或其組合。第二可變電阻層206的摻雜濃度可為10¹² cm^-2 至10¹⁵ cm^-2 。

請參照圖3C，在第一可變電阻層204與第二可變電阻層206上形成電極材料層208。請參照圖3B與圖3C，接著圖案化電極材料層208，以形成上電極208a。在一些實施例中，可在電極材料層208上形成光阻圖案PR2。接著，以光阻圖案PR2為遮罩移除電極材料208的一部分而形成上電極208a。在此些實施例中，在圖案化電極材料層208的過程中也會移除第二可變電阻層206的位於基底100上的一部分。上電極208a相似於圖1I所示的上電極108a，惟上電極208a的位於下電極102周圍的部分與基底100之間更保留一部分的第二可變電阻層206。另外，此部分的第二可變電阻層206可覆蓋第一可變電阻層204的底部的側壁。至此，已形成RRAM 20。

圖4繪示本發明一些實施例的RRAM 20a的剖視示意圖。圖4所示的RRAM 20a相似於圖3D所示的RRAM 20，以下僅描述兩者的差異處，相同或相似處則不再贅述。

請參照圖2A、圖3D以及圖4，圖4所示的RRAM 20a更包括如圖2A所示的第一保護層110。在一些實施例中，第一保護層110在方向D2上並未重疊於第二可變電阻層206的位於第一可變電阻層204周圍的部分。

圖5A至圖5E是本發明一些實施例的RRAM 30的製造方法的各階段的結構的剖視示意圖。圖5A至圖5E所示的RRAM 30的製造方法相似於圖1A至圖1I所示的RRAM 10的製造方法，以下僅描述兩者的差異處，相同或相似處則不再贅述。此外，相同或相似的元件符號代表相同或相似的構件。

請參照圖5A，在基底100上形成電極材料層101。形成電極材料層101的方法可包括物理氣相沈積法（例如是濺鍍製程）、化學氣相沈積法或原子層沈積製程。在一些實施例中，電極材料層101的材料包括TiN、TaN、Pt、Ir、石墨或其組合。在另一些實施例中，電極材料層101的材料包括TiAlN、TiW、W、Ru或其組合。此外，電極材料層101的厚度可為5 nm至50 nm。接著，請參照圖5A與圖5B，圖案化電極材料層101以形成下電極102。在一些實施例中，圖案化電極材料層101的方法包括在電極材料層101上形成光阻圖案PR3。光阻圖案PR3定義出下電極102的圖案。隨後，以光阻圖案PR3作為遮罩進行蝕刻製程E2，而移除一部分的電極材料層101。如此一來，可形成下電極102。

請參照圖5B，在形成可變電阻層104之後，在可變電阻層104上形成光阻圖案PR4。光阻圖案PR4具有開口P。開口P暴露出可變電阻層104的覆蓋下電極102的頂面的一部分。以上視圖觀之（請參照圖5B中的虛線區域），可變電阻層104的暴露部分可被光阻圖案PR4環繞。在一些實施例中，圖5A所示的光阻圖案PR3與圖5B所示的光阻圖案PR4可互為反調（reverse tone），且可藉由相同的光罩形成光阻圖案PR3與光阻圖案PR4。舉例而言，光阻圖案PR3可為正光阻且光阻圖案PR4為負光阻，但本發明實施例並不以此為限。在一些實施例中，光阻圖案PR3的寬度W1實質上等於下電極102的寬度，且可大於光阻圖案PR4的開口P的寬度W2。在此些實施例中，可藉由例如是「透過化學收縮來輔助的解析度增強微影（resolution enhancement lithography assisted by chemical shrinkage，RELACS）」的技術輔助形成光阻圖案PR4。

請參照圖5B與圖5C，以光阻圖案PR4為遮罩對可變電阻層104進行摻雜製程IMP2。如此一來，如圖5C所示，可同時形成第一可變電阻層304與第二可變電阻層306。第二可變電阻層306可視為可變電阻層104的經摻雜的部分（亦即可變電阻層104的被光阻圖案PR4的開口P暴露出的部分），而第一可變電阻層304則可視為可變電阻層104的未經摻雜的部分（亦即可變電阻層104的被光阻圖案PR4覆蓋的部分）。第二可變電阻層306位於下電極102上，且並未覆蓋下電極102的側壁。在一些實施例中，光阻圖案PR4的開口P的寬度W2小於光阻圖案PR3的寬度W1（亦即小於下電極102的寬度）。在此些實施例中，第二可變電阻層306的寬度也會小於下電極102的寬度。換言之，第二可變電阻層306部分地覆蓋下電極102的頂面，而不會完整地覆蓋下電極102的頂面。另一方面，第一可變電阻層304覆蓋下電極102的側壁、下電極102的一部分頂面以及基底100的表面。在一些實施例中，以上視圖觀之（請參照圖5C所示的虛線區域），第一可變電阻層304環繞第二可變電阻層306。

請參照圖5D與圖5E，在第一可變電阻層304與第二可變電阻層306上形成電極材料層308。接著，在電極材料層308上形成光阻圖案PR5。在一些實施例中，光阻圖案PR5的側壁可實質上切齊於下電極102的側壁。在此些實施例中，光阻圖案PR5的寬度可實質上等於下電極102的寬度。請參照圖5D與圖5E，隨後以光阻圖案PR5作為遮罩對電極材料層308進行蝕刻製程E3，以形成上電極308a。在光阻圖案PR5的側壁實質上切齊於下電極102的一些實施例中，所形成的上電極308a的側壁也可實質上切齊於下電極102的側壁。在此些實施例中，在圖案化電極材料層308時也會移除部分的第一可變電阻層304，以使殘留的第一可變電阻層304的側壁、下電極102的側壁以及上電極308a的側壁實質上共面。以另一觀點來看，第一可變電阻層304具有分離的兩個部分，且第二可變電阻層306連接於第一可變電阻層306的此兩個部分之間。至此，已形成RRAM 30。RRAM 30的第一可變電阻層304與第二可變電阻層306在實質上垂直於基底100的表面的方向D2上彼此不重疊。此外，上電極308a、第一可變電阻層304與第二可變電阻層306並未覆蓋下電極102的側壁。

圖6繪示本發明一些實施例的RRAM 30a的剖視示意圖。圖6所示的RRAM 30a相似於圖5E所示的RRAM 30，以下僅描述兩者的差異處，相同或相似處則不再贅述。

請參照圖6，RRAM 30a的第一可變電阻層304與上電極308a更覆蓋下電極102的側壁。如此一來，第一可變電阻層304更可位於下電極102的側壁與上電極308a的邊緣部分之間。在一些實施例中，第一可變電阻層304更可視為延伸至基底100的位於下電極102周圍的表面上，以使第一可變電阻層304的端部位於基底100與上電極308a的邊緣部分之間。此外，第一可變電阻層304的一端面TP與上電極308a的側壁可實質上共平面。在一些實施例中，可增加用於圖案化電極材料層308的光阻圖案PR5（如圖5D所示）的面積，以使光阻圖案PR5的覆蓋範圍超過下電極102的邊界。如此一來，可形成如圖6所示的上電極308a與第一可變電阻層304。

圖7A至圖7D是本發明一些實施例的RRAM 40的製造方法的各階段的結構的剖視示意圖。圖7A至圖7D所示的RRAM 40的製造方法相似於圖1A至圖1I所示的RRAM 10的製造方法，以下僅描述兩者的差異處，相同或相似處則不再贅述。此外，相同或相似的元件符號代表相同或相似的構件。

請參照圖7A，在形成可變電阻層104之後，在可變電阻層104上形成光阻圖案PR6。在一些實施例中，光阻圖案PR6設置於相鄰的下電極102之間，且分別延伸至此些相鄰的下電極102上。在此些實施例中，可變電阻層104的位於下電極102上的部分並未完全地被光阻圖案PR6覆蓋，而是部分地被光阻圖案PR6暴露出來。

請參照圖7A與圖7B，以光阻圖案PR6為遮罩進行摻雜製程IMP3。如此一來，如圖7B所示，可同時形成第一可變電阻層404與第二可變電阻層406。第二可變電阻層406可視為可變電阻層104的經摻雜的部分（亦即可變電阻層104的被光阻圖案PR6暴露出的部分），而第一可變電阻層404則可視為可變電阻層104的未經摻雜的部分（亦即可變電阻層104的被光阻圖案PR6覆蓋的部分）。各下電極102的表面可被第一可變電阻層404與第二可變電阻層406覆蓋。舉例而言，各下電極102的一部分的表面（例如是圖7B所示的右半部分或左半部分）可被第一可變電阻層404覆蓋，而另一部分的表面則可被第二可變電阻層406覆蓋。此外，第一可變電阻層404與第二可變電阻層406更延伸至各下電極102的側壁以及位於下電極102周圍的基底100上。

請參照圖7C，在第一可變電阻層404與第二可變電阻層406上形成電極材料層408。接著，在電極材料層408上形成光阻圖案PR7。在一些實施例中，光阻圖案PR7的側壁可實質上切齊於下電極102的側壁。在此些實施例中，光阻圖案PR7的寬度可實質上等於下電極102的寬度。請參照圖7C與圖7D，隨後以光阻圖案PR7作為遮罩對電極材料層408進行蝕刻製程E4，以形成上電極408a。在光阻圖案PR7的側壁實質上切齊於下電極102的一些實施例中，所形成的上電極408a的側壁也可實質上切齊於下電極102的側壁。在此些實施例中，在圖案化電極材料層408時也會移除部分的第一可變電阻層404與部分的第二可變電阻層406，以使殘留的第一可變電阻層404的側壁、下電極102的側壁以及上電極408a的側壁實質上共面。相似地，殘留的第二可變電阻層406、下電極102的側壁以及上電極408a的側壁亦可實質上共面。至此，已形成RRAM 40。以上視圖觀之（如圖7D中的虛線區域所示），RRAM 40的第一可變電阻層404與第二可變電阻層406彼此鄰接，且不相互重疊。相較於圖5E所示的第一可變電阻層304，圖7D所示的第一可變電阻層404連續地延伸於下電極102的頂面上。此外，上電極408a、第一可變電阻層404與第二可變電阻層406並未覆蓋下電極102的側壁。

圖8繪示本發明一些實施例的RRAM 40a的剖視示意圖。圖8所示的RRAM 40a相似於圖7D所示的RRAM 40，以下僅描述兩者的差異處，相同或相似處則不再贅述。

請參照圖8，RRAM 40a的第一可變電阻層404、第二可變電阻層406與上電極408a更覆蓋下電極102的側壁。如此一來，第一可變電阻層404更可位於下電極102的側壁與上電極408a的邊緣部分之間。相似地，第二可變電阻層406可位於下電極102的側壁與上電極408的另一邊緣部分之間。在一些實施例中，第一可變電阻層404與第二可變電阻層406更可視為延伸至基底100的位於下電極102周圍的表面上，以使第一可變電阻層404的端部位於基底100與上電極408a的邊緣部分之間。相似地，第二可變電阻層406的端部可位於基底100與上電極408a的另一邊緣部分之間。在一些實施例中，可增加用於圖案化電極材料層408的光阻圖案PR7（如圖7D所示）的面積，以使光阻圖案PR7的覆蓋範圍超過下電極102的邊界。如此一來，可形成如圖8所示的上電極408a、第一可變電阻層404與第二可變電阻層406。

圖9A至圖9E是本發明一些實施例的RRAM 50的製造方法的各階段的結構的剖視示意圖。圖9A至圖9E所示的RRAM 50的製造方法相似於圖1A至圖1I所示的RRAM 10的製造方法，以下僅描述兩者的差異處，相同或相似處則不再贅述。此外，相同或相似的元件符號代表相同或相似的構件。

請參照圖9A，依序在基底上形成電極材料層101與保護層502。在一些實施例中，保護層502的材料包括氧化矽、氮化矽、其類似者或其組合。形成保護層502的方法可包括化學氣相沈積法。第一保護層502的厚度範圍可為3 nm至20 nm。接著，請參照圖9A與圖9B，圖案化電極材料層101與保護層502，以形成第一堆疊結構ST1與第二堆疊結構ST2。第一堆疊結構ST1包括第一下電極102a與上覆的第三保護層502a，且第二堆疊結構ST2包括第二下電極102b與上覆的第四保護層502b。儘管圖9B僅繪示單一第一堆疊結構ST1與單一第二堆疊結構ST2，多個第一堆疊結構ST1與多個第二堆疊結構ST2可交替地沿方向D1設置於基底100上。在一些實施例中，圖案化電極材料層101與保護層502的方法包括在保護層502上形成光阻圖案PR8。光阻圖案PR8定義出第一堆疊結構ST1與第二堆疊結構ST2的圖案。隨後，以光阻圖案PR8作為遮罩進行蝕刻製程E5，而移除一部分的電極材料層101與一部分的保護層502。如此一來，可同時形成第一堆疊結構ST1與第二堆疊結構ST2。相鄰的第一下電極102a與第二下電極102b可為一對電極對，而分別藉由兩個內連線結構（包括導電通孔CV）電性連接至相同的電晶體。如此一來，第一下電極102a與第二下電極102b可由此電晶體接收相同的驅動訊號。在一些實施例中，在第一堆疊結構ST1中，第一下電極102a與第三保護層502a的側壁可實質上共平面。相似地，在第二堆疊結構ST2中，第二下電極102b與第四保護層502b的側壁可實質上共平面。

請參照圖9B，形成可變電阻層104。在一些實施例中，可變電阻層104共形地設置於圖9A所示的結構上。換言之，可變電阻層104覆蓋基底100的表面、第一堆疊結構ST1的頂面與側壁以及第二堆疊結構ST2的頂面與側壁。接著，在可變電阻層104上形成光阻圖案PR9。光阻圖案PR9具有開口P1。開口P1在方向D2上重疊於第一堆疊結構ST1的靠近第二堆疊結構ST2的一部分，且暴露出第二堆疊結構ST2的靠近另一第一堆疊結構（並未繪示）的一部分。在一些實施例中，開口P1更延伸至第一堆疊結構ST1與第二堆疊結構ST2之間，以暴露出可變電阻層104的位於第一堆疊結構ST1與第二堆疊結構ST2之間的部分。

請參照圖9B與圖9C，以光阻圖案PR9為遮罩進行摻雜製程IMP4。如此一來，如圖9C所示，可同時形成第一可變電阻層504與第二可變電阻層506。第二可變電阻層506可視為可變電阻層104的經摻雜的部分（亦即可變電阻層104的被光阻圖案PR9的開口P1暴露出的部分），而第一可變電阻層504則可視為可變電阻層104的未經摻雜的部分（亦即可變電阻層104的被光阻圖案PR9覆蓋的部分）。第一堆疊結構ST1與第二堆疊結構ST2的表面可分別被第一可變電阻層504與第二可變電阻層506覆蓋。舉例而言，第一堆疊結構ST1的一部分的表面（例如是圖9C所示的左半部分）可被第一可變電阻層504覆蓋，而另一部分（例如是圖9C所示的右半部分）的表面則可被第二可變電阻層506覆蓋。相似地，第二堆疊結構ST2的一部分的表面（例如是圖9C所示的左半部分）可被第一可變電阻層504覆蓋，而另一部分（例如是圖9C所示的右半部分）的表面則可被第二可變電阻層506覆蓋。由此可知，第三保護層502a位於第一下電極102a的頂面與上覆的第一可變電阻層504與第二可變電阻層506之間。相似地，第四保護層502b位於第二下電極102b的頂面與上覆的第一可變電阻層504與第二可變電阻層506之間。然而，可藉由調整圖9B所示的光阻圖案PR9的開口位置及面積，而使第一可變電阻層504與第二可變電阻層506的位置互換，且可調整第一可變電阻層504與第二可變電阻層506的面積比。此外，第一可變電阻層504與第二可變電阻層506可延伸至各堆疊結構周圍的基底100上，且相鄰的第一可變電阻層504與第二可變電阻層506可相互連接。

請參照圖9D，形成電極材料層508。在一些實施例中，電極材料層508全面地披覆於圖9C所示的結構上。換言之，電極材料層508覆蓋第一可變電阻層504與第二可變電阻層506的頂面。接著，在電極材料層508上形成光阻圖案PR10。光阻圖案PR10具有開口P2。開口P2在方向D2上重疊於堆疊結構ST1的一部分，且重疊於堆疊結構ST2的一部分。如此一來，開口P2可暴露出電極材料層508的位於第一堆疊結構ST1上的一部分。相似地，開口P2可暴露出電極材料層508的位於第二堆疊結構ST2上的一部分。在一些實施例中，開口P2的寬度小於第一堆疊結構ST1或第二堆疊結構ST2的寬度。請參照圖9D與圖9E，隨後以光阻圖案PR10作為遮罩對電極材料層508進行蝕刻製程E6，以形成上電極508a。上電極508a位於相鄰的第一堆疊結構ST1與第二堆疊結構ST2之間，且覆蓋第一可變電阻層504與第二可變電阻層506的位於第一堆疊結構ST1與第二堆疊結構ST2之間的部分。在一些實施例中，上電極508a更可視為延伸至第一堆疊結構ST1與第二堆疊結構ST2上，但並未完整地覆蓋第一堆疊結構ST1與第二堆疊結構ST2的頂面。以上視圖觀之（如圖9E的虛線區域所示），第一可變電阻層504與第二可變電阻層506的暴露部分位於相鄰的上電極508a之間。此外，在一些實施例中，第一堆疊結構ST1、第二堆疊結構ST2以及上電極508a可為長條形結構，且沿實質上相同的方向延伸於基底100上。

至此，已形成RRAM 50。RRAM 50的下電極為彼此電性相連的電極對，例如是包括第一下電極502a與第二下電極502b。此外，上電極508a設置於第一下電極502a與第二下電極502b之間。上電極508a斜向地或側向地重疊於第一下電極502a或第二下電極502b。第一下電極502a與上電極508a之間可設置有第二可變電阻層506，而第二下電極502b與上電極508a之間可設置有第一可變電阻層504。由此可知，相似於前述的實施例，RRAM 50的上下電極之間亦具有多個可變電阻層，而可達到提高儲存密度、改進數據保持能力以及改善電流衰減的作用。

圖10A至圖10C是RRAM 50的另一種製造方法的各階段的結構的剖視示意圖。圖10A至圖10C所示的RRAM 50的製造方法相似於圖9A至圖9E所示的RRAM 50的製造方法，以下僅描述兩者的差異處，相同或相似處則不再贅述。此外，相同的元件符號代表相同或相似的構件。

請參照圖10A與圖10B，在形成第一堆疊結構ST1、第二堆疊結構ST2與可變電阻層104之後，進行摻雜製程IMP5。在摻雜製程IMP5中，摻質可斜向地植入可變電阻層104中。在一些實施例中，摻質的入射方向與實質上垂直於基底100的表面的方向D2之間的夾角θ可為30度至60度。可變電阻層104的面向入射之摻質（例如是由圖10B的右側入射）的部分經摻雜為第二可變電阻層506。另一方面，可變電阻層104的其他部分則未經摻雜，而標示為第一可變電阻層504。然而，可藉由調整摻雜製程IMP5的摻質入射方向，而使第一可變電阻層504與第二可變電阻層506的位置互換，或改變第一可變電阻層504與第二可變電阻層506的面積比。本發明實施例並不以第一可變電阻層504與第二可變電阻層506的相對位置關係以及兩者之間的面積比為限。

請參照圖10C，形成上電極508a。形成上電極508a的方法可參照圖9D至圖9E所描述的方法，此處不再贅述。至此，已由另一種製造方法完成RRAM 50的製造。

綜上所述，本發明實施例藉由在RRAM的下電極與上電極之間設置第一可變電阻層與第二可變電阻層，可使單一RRAM在導通時可具有至少兩個不同的低阻值狀態。另一方面，RRAM在關閉狀態時具有單一高阻值狀態。如此一來，單一RRAM可具有至少3個程式化準位，且可儲存1.5位元的資料。換言之，相較於上下電極之間僅具有單一可變電阻層的RRAM，本發明實施例的RRAM可提高儲存密度。此外，藉由第一與第二可變電阻層的材料選擇，本發明實施例的RRAM更可能在維持臨界電壓的情況下提高電流開關比。如此一來，可改進RRAM的數據保持能力，且可改善電流衰減的問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、10a、10b、10c、20、20a、30、30a、40、40a、50:RRAM100:基底101、108、208、308、408、508:電極材料層102:下電極102a:第一下電極102b:第二下電極104、106:可變電阻層104a、204、304、404、504:第一可變電阻層106a、206、306、406、506:第二可變電阻層108a、208a、308a、408a、508a:上電極110:第一保護層112:第二保護層502:保護層502a:第三保護層502b:第四保護層BR:阻障層CM:導體材料CV:導電通孔D1、D2:方向E1、E2、E3、E4、E5、E6:蝕刻製程IMP1、IMP2、IMP3、IMP4、IMP5:摻雜製程P、P1、P2:開口PR1、PR2、PR3、PR4、PR5、PR6、PR7、PR8、PR9、PR10:光阻圖案ST1:第一堆疊結構ST2:第二堆疊結構TP:端面W1、W2:寬度θ:夾角

圖1A至圖1I是本發明一些實施例的RRAM的製造方法的各階段的結構的剖視示意圖。 圖2A至圖2C繪示本發明一些實施例的RRAM的剖視示意圖。 圖3A至圖3D是本發明一些實施例的RRAM的製造方法的各階段的結構的剖視示意圖。 圖4繪示本發明一些實施例的RRAM的剖視示意圖。 圖5A至圖5E是本發明一些實施例的RRAM的製造方法的各階段的結構的剖視示意圖。 圖6繪示本發明一些實施例的RRAM的剖視示意圖。 圖7A至圖7D是本發明一些實施例的RRAM的製造方法的各階段的結構的剖視示意圖。 圖8繪示本發明一些實施例的RRAM的剖視示意圖。 圖9A至圖9E是本發明一些實施例的RRAM的製造方法的各階段的結構的剖視示意圖。 圖10A至圖10C是本發明一些實施例的RRAM的製造方法的各階段的結構的剖視示意圖。

10:RRAM

100:基底

102:下電極

104a:第一可變電阻層

106a:第二可變電阻層

108a:上電極

CV:導電通孔

D1、D2:方向

Claims (18)

1. 一種電阻式隨機存取記憶體，包括： 下電極，設置於基底上，其中所述下電極為單一電極或彼此電性相連的電極對； 上電極，設置於所述下電極上，且重疊於所述下電極；以及 第一可變電阻層與第二可變電阻層，設置於所述基底上，其中至少一部分的所述第一可變電阻層設置於所述下電極與所述上電極之間，且其中至少一部分的所述第二可變電阻層設置於所述下電極與所述上電極之間並連接於所述第一可變電阻層。
2. 如申請專利範圍第1項所述的電阻式隨機存取記憶體，其中所述下電極為所述單一電極。
3. 如申請專利範圍第2項所述的電阻式隨機存取記憶體，其中所述上電極覆蓋所述下電極的頂面。
4. 如申請專利範圍第3項所述的電阻式隨機存取記憶體，其中所述上電極覆蓋所述下電極的側壁。
5. 如申請專利範圍第4項所述的電阻式隨機存取記憶體，其中所述第一可變電阻層以及所述第二可變電阻位於所述下電極與所述上電極之間。
6. 如申請專利範圍第4項所述的電阻式隨機存取記憶體，其中所述第二可變電阻層的一部分位於所述下電極與所述上電極之間，且所述第二可變電阻層的另一部分位於所述下電極的相對兩側並位於所述上電極與所述基底之間。
7. 如申請專利範圍第4項所述的電阻式隨機存取記憶體， 其中所述第一可變電阻層的一部分位於所述下電極與所述上電極之間，且所述第一可變電阻層的另一部分位於所述下電極的一側邊並位於所述上電極與所述基底之間， 且其中所述第二可變電阻層的一部分位於所述下電極與所述上電極之間，且所述第二可變電阻層的另一部分位於所述下電極的另一側邊並位於所述上電極與所述基底之間。
8. 如申請專利範圍第4項所述的電阻式隨機存取記憶體，其中所述第一可變電阻層在實質上垂直於所述基底之表面的方向上重疊於所述第二可變電阻層的所述至少一部分。
9. 如申請專利範圍第8項所述的電阻式隨機存取記憶體，更包括第一保護層，設置於所述上電極與所述下電極之間，且在實質上垂直於所述基底之表面的方向上重疊於所述下電極的頂面。
10. 如申請專利範圍第8項所述的電阻式隨機存取記憶體，更包括第二保護層，設置於所述第一可變電阻層的所述至少一部分與所述第二可變電阻層之間。
11. 如申請專利範圍第4項所述的電阻式隨機存取記憶體，其中所述第一可變電阻層與所述第二可變電阻層在實質上垂直於所述基底之表面的方向上彼此不重疊。
12. 如申請專利範圍第3項所述的電阻式隨機存取記憶體，其中所述第一可變電阻層與所述第二可變電阻層位於所述下電極與所述上電極之間，且所述第一可變電阻層與所述第二可變電阻層在實質上垂直於所述基底之表面的方向上彼此不重疊。
13. 如申請專利範圍第12項所述的電阻式隨機存取記憶體，其中所述第一可變電阻層具有分離的兩個部分，且所述第二可變電阻層連接於所述第一可變電阻層的所述兩個部分之間。
14. 如申請專利範圍第12項所述的電阻式隨機存取記憶體，其中所述第一可變電阻層連續地延伸於所述下電極的頂面上。
15. 如申請專利範圍第1項所述的電阻式隨機存取記憶體，其中所述下電極為所述電極對，所述電極對包括相鄰的第一下電極與第二下電極，且所述上電極設置於所述第一下電極與所述第二下電極之間。
16. 如申請專利範圍第15項所述的電阻式隨機存取記憶體，其中所述第二可變電阻層的所述至少一部分設置於所述上電極與所述第一下電極之間，且所述第一可變電阻層的所述至少一部分設置於所述上電極與所述第二下電極之間。
17. 如申請專利範圍第16項所述的電阻式隨機存取記憶體，更包括第三保護層，設置於所述第一下電極的頂面與所述第二可變電阻層之間。
18. 如申請專利範圍第16項所述的電阻式隨機存取記憶體，更包括第四保護層，設置於所述第二下電極的頂面與所述第一可變電阻層之間。

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