TW202014780A - 陣列基板 - Google Patents

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Abstract

一種陣列基板，包括基板、多個畫素結構、多個彩色濾光圖案、第一及第二共用電極層、導電結構及導電圖案。基板具有顯示區及周邊區。各畫素結構位於顯示區內，且包括主動元件及畫素電極。多個彩色濾光圖案分別對應多個畫素結構設置。第一及第二共用電極層依序配置於彩色濾光圖案上，且與畫素電極結構上分離。導電結構位於周邊區內，且包括依序配置於基板上的第一、第二及第三導電層，其中第一、第二及第三導電層分別與第一共用電極層、畫素電極及第二共用電極層屬於同一膜層。導電圖案位於周邊區內，且導電結構與導電圖案電性連接。

Description

陣列基板
本發明是有關於一種陣列基板，且特別是有關於一種主動元件陣列基板。
隨著液晶顯示面板的發展，高解析度已經成為基本需求之一。特別是，為了獲得高解析度，必須在相同面積下佈局更多畫素，因此畫素尺寸越來越小。然而，隨著畫素尺寸越來越小，每一畫素中的儲存電容與寄生電容的比例也越來越小，此將導致畫素容易受到饋穿效應（feed through effect）的影響而造成畫面顯示亮度均勻性不佳的問題。
本發明之至少一實施方式提供一種陣列基板，其可增加畫素結構的儲存電容值。
本發明之至少一實施方式的陣列基板包括基板、多個畫素結構、多個彩色濾光圖案、第一共用電極層、第二共用電極層、導電結構及導電圖案。基板具有顯示區及周邊區，其中周邊區位於顯示區的至少一側。多個畫素結構位於基板的顯示區內，其中各畫素結構包括主動元件及畫素電極。多個彩色濾光圖案位於基板的顯示區內且分別對應多個畫素結構設置。第一共用電極層配置於多個彩色濾光圖案上，且與多個畫素電極結構上分離。第二共用電極層配置於第一共用電極層上，且與多個畫素電極結構上分離。導電結構位於基板的周邊區內，其中導電結構包括依序配置於基板上的第一導電層、第二導電層及第三導電層，其中第一導電層與第一共用電極層屬於同一膜層，第二導電層與多個畫素電極屬於同一膜層，且第三導電層與第二共用電極層屬於同一膜層。導電圖案位於基板的周邊區內，其中導電結構與導電圖案電性連接。
基於上述，在本發明之至少一實施方式的陣列基板中，透過多個畫素結構位於顯示區內，每一畫素結構包括主動元件及畫素電極，多個彩色濾光圖案分別對應多個畫素結構設置，第一共用電極層配置於彩色濾光圖案上且與畫素電極結構上分離，第二共用電極層配置於第一共用電極層上且與畫素電極結構上分離，導電結構位於周邊區內且包括與第一共用電極層屬於同一膜層的第一導電層、與畫素電極屬於同一膜層的第二導電層、以及與第二共用電極層屬於同一膜層的第三導電層，使得當驅動陣列基板時，可有效地增加畫素結構的儲存電容值。如此一來，當陣列基板應用於高解析度的顯示面板時，可降低畫素結構受到饋穿效應的影響。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施方式，並配合所附圖式作詳細說明如下。
在本文中，由「一數值至另一數值」表示的範圍，是一種避免在說明書中一一列舉該範圍中的所有數值的概要性表示方式。因此，某一特定數值範圍的記載，涵蓋該數值範圍內的任意數值以及由該數值範圍內的任意數值界定出的較小數值範圍，如同在說明書中明文寫出該任意數值和該較小數值範圍一樣。
本文使用的「約」、「近似」、「本質上」、或「實質上」包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，「約」可以表示在所述值的一個或多個標準偏差內，或例如±30%、±20%、±15%、±10%、±5%內。再者，本文使用的「約」、「近似」、「本質上」、或「實質上」可依量測性質、切割性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件「上」、「連接到」或「接觸」另一元件時，其可以直接在另一元件上或與另一元件連接/接觸，或者中間元件可以也存在。相反，當元件被稱為「直接在另一元件上」、「直接連接到」或「直接接觸」另一元件時，不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，「電性連接」可為二元件間存在其它元件。
應當理解，儘管術語「第一」、「第二」、「第三」等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的「第一元件」、「部件」、「區域」、「層」或「部分」可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。
此外，諸如「下」和「上」的相對術語可在本文中用於描述一個元件與另一元件的關係，如圖所示。應當理解，相對術語旨在包括除了圖中所示的方位之外的裝置的不同方位。例如，如果一個附圖中的裝置翻轉，則被描述為在其他元件的「下」側的元件將被定向在其他元件的「上」側。因此，示例性術語「下」可以包括「下」和「上」的取向，取決於附圖的特定取向。
除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與任何所屬技術領域中具有通常知識者通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
圖1是依照本發明的一實施方式的陣列基板的上視示意圖。圖2為圖1中的區域K的放大示意圖。圖3為圖1中的區域L的放大示意圖。圖4為沿圖2中剖線I-I’及沿圖3中剖線II-II’的剖面示意圖。
請同時參照圖1至圖4，陣列基板10可包括基板100、多個畫素結構U、多個彩色濾光圖案CF、第一共用電極層CM1、第二共用電極層CM2、導電圖案102及導電結構104。在本實施方式中，陣列基板10可選擇性地更包括多條掃描線SL、多條資料線DL、導電圖案106、多條扇出線F1、多條扇出線F2、多個接墊結構108、閘絕緣層GI、絕緣層IL1、絕緣層IL2以及絕緣層IL3。為方便說明，圖2及圖3省略繪示部分膜層，以清楚繪示膜層之間的配置關係。
在本實施方式中，基板100具有顯示區A及周邊區B，其中周邊區B圍繞顯示區A。然而，本發明並不限於此。在其他實施方式中，周邊區B位於顯示區A的至少一側。另外，在本實施方式中，周邊區B中設置有外部引腳接合區域R。在本實施方式中，基板100的材質可為玻璃、石英或有機聚合物。
在本實施方式中，多條掃描線SL與多條資料線DL配置於基板100上。在本實施方式中，多條掃描線SL不平行於多條資料線DL，亦即多條掃描線SL與多條資料線DL彼此交叉設置。此外，多條掃描線SL與多條資料線DL可位於不相同的膜層，且多條掃描線SL與多條資料線DL2之間可夾有閘絕緣層GI（於後文進行詳細描述）。基於導電性的考量，多條掃描線SL與多條資料線DL一般是使用金屬材料。然而，本發明並不限於此，根據其他實施方式，多條掃描線SL與多條資料線DL也可以使用例如合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物等的其他導電材料，或是金屬材料與前述其它導電材料的堆疊層。另外，在本實施方式中，多條掃描線SL與多條資料線DL分別可為單層或多層結構。
在本實施方式中，多個畫素結構U位於基板100的顯示區A內。在本實施方式中，每一畫素結構U電性連接於多條掃描線SL中的一者以及多條資料線DL中的一者。在本實施方式中，每一個畫素結構U可包括主動元件T和與主動元件T電性連接的畫素電極PE，如圖2所示。
在本實施方式中，主動元件T包括閘極G、與閘極G對應設置的通道層C、電性連接於通道層C的汲極D以及源極S。在本實施方式中，掃描線SL本身的一部分是作為閘極G，此表示閘極G與掃描線SL彼此電性連接。然而，本發明並不限於此。在其他實施方式中，閘極G可由從掃描線SL延伸出的一部分來實現。在本實施方式中，源極S與資料線DL為一連續的導電圖案，此表示源極S與資料線DL彼此電性連接。從另一觀點而言，在本實施方式中，源極S與資料線DL屬於同一膜層。也就是說，在本實施方式中，源極S與資料線DL具有實質上相同的材質，以及源極S與資料線DL可在同一道光罩製程中形成。另外，在本實施方式中，汲極D和源極S屬於同一膜層。也就是說，在本實施方式中，源極S、汲極D與資料線DL具有實質上相同的材質，以及源極S、汲極D與資料線DL可在同一道光罩製程中形成。另外，在本實施方式中，源極S與汲極D直接位在通道層C上。
在本實施方式中，通道層C位於閘極G的上方。此表示，在本實施方式中，主動元件T是以底部閘極型薄膜電晶體為例來說明，但本發明不限於此。在其他實施方式中，主動元件T也可以是頂部閘極型薄膜電晶體、立體型薄膜電晶體、或其它合適類型之薄膜電晶體。另外，在本實施方式中，通道層C的材質可為非晶矽，亦即主動元件T可為非晶矽薄膜電晶體（Amorphous Silicon TFT，a-Si TFT）。然而，本發明並不限於此。在其他實施方式中，通道層C的材質可包括微晶矽、奈米晶矽、多晶矽、單晶矽、有機半導體材料、氧化物半導體材料、奈米碳管/桿、鈣鈦礦或其它合適的材料。
在本實施方式中，畫素電極PE藉由彼此連通的接觸窗H1及接觸窗H2與主動元件T的汲極D電性連接。在本實施方式中，接觸窗H1設置於絕緣層IL1（於後文進行詳細描述）中，接觸窗H2設置於絕緣層IL2（於後文進行詳細描述）中。在本實施方式中，畫素電極PE的材質可包括金屬氧化物導電材料，例如銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鎵鋅氧化物、其它合適的氧化物、或者是上述至少二者之堆疊層。
在本實施方式中，閘絕緣層GI覆蓋主動元件T的閘極G，且位於閘極G與通道層C之間。在本實施方式中，閘絕緣層GI的材質可為無機材料、有機材料或其組合。無機材料例如是氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層。有機材料例如是聚醯亞胺系樹脂、環氧系樹脂或壓克力系樹脂等高分子材料。另外，閘絕緣層GI可為單層或多層結構。為了方便說明起見，圖2及圖3省略繪示閘絕緣層GI。
在本實施方式中，絕緣層IL1覆蓋主動元件T、掃描線SL及資料線DL，以提供絕緣與保護的功能。在本實施方式中，絕緣層IL1的材質可為無機材料、有機材料或其組合。無機材料例如是氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層。有機材料例如是聚醯亞胺系樹脂、環氧系樹脂或壓克力系樹脂等高分子材料。另外，絕緣層IL1可為單層或多層結構。為了方便說明起見，圖2及圖3省略繪示絕緣層IL1。
在本實施方式中，多個彩色濾光圖案CF位於基板100的顯示區A內，且多個彩色濾光圖案CF分別對應多個畫素結構U設置。在本實施方式中，多個彩色濾光圖案CF配置於絕緣層IL1與絕緣層IL2之間。在本實施方式中，多個彩色濾光圖案CF可包括紅色濾光圖案、綠色濾光圖案以及藍色濾光圖案的組合。然而，本發明並不限制多個彩色濾光圖案CF的色彩組合，可視設計者的需求而定。另外，雖然彩色濾光圖案CF位於基板100上以構成彩色濾光層於畫素陣列上（color filter on array，COA）的結構，但本發明不以此為限。
在本實施方式中，第一共用電極層CM1配置於彩色濾光圖案CF上。在本實施方式中，第一共用電極層CM1直接接觸於彩色濾光圖案CF。另外，在本實施方式中，第一共用電極層CM1與畫素電極PE結構上分離。也就是說，第一共用電極層CM1與畫素電極PE不相接觸。在本實施方式中，第一共用電極層CM1具有多個第一狹縫J1，其中多個第一狹縫J1對應多個畫素電極PE而設置。如圖4所示，在垂直於基板100的法線方向n的垂直投影面上，第一狹縫J1會與對應的畫素電極PE相重疊。在本實施方式中，第一共用電極層CM1的材質可包括金屬氧化物導電材料，例如銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鎵鋅氧化物、其它合適的氧化物、或者是上述至少二者之堆疊層。
在本實施方式中，絕緣層IL2覆蓋第一共用電極層CM1，且位於第一共用電極層CM1與多個畫素電極PE之間，以提供保護及平坦化的功能。在本實施方式中，第一共用電極層CM1與多個畫素電極PE之間會形成儲存電容Cst1，其中位於第一共用電極層CM1與多個畫素電極PE之間的絕緣層IL2則作為儲存電容Cst1的電容絕緣層。另一方面，在垂直於基板100的法線方向n上，第一共用電極層CM1與畫素電極PE之間的距離d介於約0.1微米至約1微米之間。在本實施方式中，絕緣層IL2的材質可為無機材料、有機材料或其組合。無機材料例如是氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層。有機材料例如是聚醯亞胺系樹脂、環氧系樹脂或壓克力系樹脂等高分子材料。另外，絕緣層IL2可為單層或多層結構。為了方便說明起見，圖2及圖3省略繪示絕緣層IL2。
在本實施方式中，第二共用電極層CM2配置於第一共用電極層CM1上，且第二共用電極層CM2與畫素電極PE結構上分離。也就是說，第二共用電極層CM2與畫素電極PE不相接觸。在本實施方式中，第二共用電極層CM2具有多個第二狹縫J2，其中多個第二狹縫J2對應多個畫素電極PE而設置。如圖4所示，在垂直於基板100的法線方向n的垂直投影面上，第二狹縫J2會與對應的畫素電極PE相重疊。值得一提的是，當陣列基板10應用於顯示面板時，第二狹縫J2的邊緣與對應的畫素電極PE之間會產生可用以驅動顯示介質的邊緣電場。在本實施方式中，陣列基板10可應用於邊際場切換（fringe field switching，FFS）模式的液晶顯示面板或者視角高清晰（Advanced Hyper-Viewing Angle，AHVA）模式的液晶顯示面板。舉例來說，液晶顯示面板包括本發明之各實施方式之陣列基板、對向基板以及液晶層，液晶層位於本發明之各實施方式之陣列基板以及對向基板之間。
另外，在本實施方式中，在垂直於基板100的法線方向n的垂直投影面上，第一共用電極層CM1與第二共用電極層CM2可具有相同的輪廓。如此一來，如圖4所示，在垂直於基板100的法線方向n的垂直投影面上，第二狹縫J2與第一狹縫J1相重疊。值得注意的是，由於第一共用電極層CM1與第二共用電極層CM2具有相同的輪廓，故圖2省略繪示會被第二共用電極層CM2遮蔽住的第一共用電極層CM1。在本實施方式中，第二共用電極層CM2的材質可包括金屬氧化物導電材料，例如銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鎵鋅氧化物、其它合適的氧化物、或者是上述至少二者之堆疊層。
在本實施方式中，絕緣層IL3覆蓋多個畫素電極PE，且位於多個畫素電極PE與第二共用電極層CM2之間。在本實施方式中，第二共用電極層CM2與多個畫素電極PE之間會形成儲存電容Cst2，其中位於第二共用電極層CM2與多個畫素電極PE之間的絕緣層IL3則作為儲存電容Cst2的電容絕緣層。在本實施方式中，絕緣層IL3的材質可為無機材料、有機材料或其組合。無機材料例如是氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層。有機材料例如是聚醯亞胺系樹脂、環氧系樹脂或壓克力系樹脂等高分子材料。另外，絕緣層IL3可為單層或多層結構。為了方便說明起見，圖2及圖3省略繪示絕緣層IL3。
在本實施方式中，導電圖案102位於基板100的周邊區B內。在本實施方式中，導電圖案102位於閘絕緣層GI上且導電圖案102的一部分由接觸窗H3所暴露，其中接觸窗H3設置於絕緣層IL1中。此表示，在本實施方式中，閘絕緣層GI及絕緣層IL1自顯示區A延伸設置至周邊區B，亦即閘絕緣層GI及絕緣層IL1設置於顯示區A與周邊區B內。另外，在本實施方式中，導電圖案102與源極S、汲極D和資料線DL屬於同一膜層。也就是說，在本實施方式中，導電圖案102、源極S、汲極D與資料線DL具有實質上相同的材質，以及導電圖案102、源極S、汲極D與資料線DL可在同一道光罩製程中形成。另外，導電圖案102係位於顯示區A的至少一側。在一實施方式中，導電圖案102舉例係圍繞顯示區A以構成封閉環狀結構。在另一實施方式中，導電圖案102舉例係圍繞顯示區A以構成非封閉環狀結構。
在本實施方式中，導電結構104位於基板100的周邊區B內。在本實施方式中，導電結構104可包括依序配置於基板100上的第一導電層CL1、第二導電層CL2及第三導電層CL3。請同時參照圖2及圖4，第一導電層CL1藉由接觸窗H3與導電圖案102電性連接，第二導電層CL2藉由接觸窗H4與第一導電層CL1電性連接，且第三導電層CL3藉由接觸窗H5與第二導電層CL2電性連接，其中接觸窗H4設置於絕緣層IL2中，接觸窗H5設置於絕緣層IL3中。此表示，在本實施方式中，導電結構104與導電圖案102電性連接，以及絕緣層IL2和絕緣層IL3皆自顯示區A延伸設置至周邊區B，亦即絕緣層IL2和絕緣層IL3皆設置於顯示區A與周邊區B內。值得一提的是，在本實施方式中，第二導電層CL2配置於第一導電層CL1上以提供保護功能，使得第一導電層CL1不受後續製程影響。
在本實施方式中，第一導電層CL1與第一共用電極層CM1屬於同一膜層，第二導電層CL2與畫素電極PE屬於同一膜層，且第三導電層CL3與第二共用電極層CM2屬於同一膜層。也就是說，在本實施方式中，第一導電層CL1、第二導電層CL2及第三導電層CL3分別與第一共用電極層CM1、畫素電極PE及第二共用電極層CM2具有實質上相同的材質，以及第一導電層CL1、第二導電層CL2及第三導電層CL3分別與第一共用電極層CM1、畫素電極PE及第二共用電極層CM2可在同一道光罩製程中形成。
在本實施方式中，第一導電層CL1直接連接於第一共用電極層CM1，第三導電層CL3直接連接於第二共用電極層CM2。也就是說，在本實施方式中，第一導電層CL1與第一共用電極層CM1可接收到實質上相同位準的信號，第三導電層CL3與第二共用電極層CM2可接收到實質上相同位準的信號。另外，在實施方式中，第二導電層CL2與畫素電極PE結構上分離。也就是說，在本實施方式中，第二導電層CL2與畫素電極PE可接收到不相同位準的信號。如前文所述，導電結構104與導電圖案102電性連接，因此導電圖案102、第一導電層CL1、第一共用電極層CM1、第二導電層CL2、第三導電層CL3與第二共用電極層CM2可接收到實質上相同位準的信號。舉例而言，導電圖案102、第一導電層CL1、第一共用電極層CM1、第二導電層CL2、第三導電層CL3與第二共用電極層CM2可電性連接至共用電壓，例如約0伏特。
在本實施方式中，在垂直於基板100的法線方向n的垂直投影面上，第一導電層CL1與第三導電層CL3具有相同的輪廓。基於此，圖2省略繪示會被第三導電層CL3遮蔽住的第一導電層CL1。
在本實施方式中，導電圖案106位於基板100的周邊區B內。在本實施方式中，閘絕緣層GI介於導電圖案106與導電圖案102之間，且在垂直於基板100的法線方向n的垂直投影面上，導電圖案106與導電圖案102相重疊。在本實施方式中，導電圖案106與閘極G和掃描線SL屬於同一膜層。也就是說，在本實施方式中，導電圖案106、閘極G與掃描線SL具有實質上相同的材質，以及導電圖案106、閘極G與掃描線SL可在同一道光罩製程中形成。在其它實施方式中，陣列基板10可選擇性地不包含導電圖案106。
在本實施方式中，多條扇出線F1及多條扇出線F2位於基板100的周邊區B內。如圖3所示，多條扇出線F1及多條扇出線F2係自外部引腳接合區域R以外的周邊區B延伸至外部引腳接合區域R內。在本實施方式中，扇出線F1與閘極G、掃描線SL和導電圖案106屬於同一膜層。也就是說，在本實施方式中，扇出線F1、閘極G、掃描線SL與導電圖案106具有實質上相同的材質，以及扇出線F1、閘極G、掃描線SL與導電圖案106可在同一道光罩製程中形成。另外，在本實施方式中，扇出線F2與源極S、汲極D、資料線DL和導電圖案102屬於同一膜層。也就是說，在本實施方式中，扇出線F2、導電圖案102、源極S、汲極D與資料線DL具有實質上相同的材質，以及扇出線F2、導電圖案102、源極S、汲極D與資料線DL可在同一道光罩製程中形成。
在本實施方式中，多個接墊結構108位於外部引腳接合區域R內。在本實施方式中，多條扇出線F1與一部分的接墊結構108電性連接，多條扇出線F2與另一部分的接墊結構108電性連接。在本實施方式中，每一接墊結構108可包括依序配置於基板100上的接墊圖案P1、接墊圖案P2、第四導電層CL4、第五導電層CL5及第六導電層CL6。
請同時參照圖3及圖4，接墊圖案P1與閘極G、掃描線SL、導電圖案106和扇出線F1屬於同一膜層。也就是說，在本實施方式中，接墊圖案P1、扇出線F1、閘極G、掃描線SL與導電圖案106具有實質上相同的材質，以及接墊圖案P1、扇出線F1、閘極G、掃描線SL與導電圖案106可在同一道光罩製程中形成。另外，在本實施方式中，多條扇出線F1與對應的接墊結構108中的接墊圖案P1直接連接。
在本實施方式中，接墊圖案P2配置於閘絕緣層GI上，且具有暴露出部分閘絕緣層GI的多個開孔O。雖然圖3揭示每一接墊圖案P2包括兩個開孔O，但本發明並不限制開孔O的數量，開孔O的數量可根據實際上陣列基板10的架構、需求等進行調整。在本實施方式中，接墊圖案P2與扇出線F2、源極S、汲極D、資料線DL和導電圖案102屬於同一膜層。也就是說，在本實施方式中，接墊圖案P2、扇出線F2、導電圖案102、源極S、汲極D與資料線DL具有實質上相同的材質，以及接墊圖案P2、扇出線F2、導電圖案102、源極S、汲極D與資料線DL可在同一道光罩製程中形成。另外，在本實施方式中，多條扇出線F2與對應的接墊結構108中的接墊圖案P2直接連接。
請同時參照圖3及圖4，第四導電層CL4及第五導電層CL5藉由多個接觸窗H6與接墊圖案P1電性連接，且藉由多個接觸窗H7與接墊圖案P2電性連接，其中接觸窗H6設置於閘絕緣層GI及絕緣層IL1中，接觸窗H7設置於絕緣層IL1中。雖然圖3揭示第四導電層CL4及第五導電層CL5藉由兩個接觸窗H6與接墊圖案P1電性連接，且藉由兩個接觸窗H7與接墊圖案P2電性連接，但本發明並不限制接觸窗H6及接觸窗H7的數量，接觸窗H6及接觸窗H7的數量可根據實際上陣列基板10的架構、需求等進行調整。另外，在垂直於基板100的法線方向n的垂直投影面上，接觸窗H6與接墊圖案P2的開孔O相重疊，開孔O的尺寸舉例係大於接觸窗H6的尺寸。
再次參照圖3及圖4，第六導電層CL6藉由多個接觸窗H8與第四導電層CL4及第五導電層CL5電性連接，其中接觸窗H8設置於絕緣層IL3中。雖然圖3揭示第六導電層CL6藉由兩個接觸窗H8與第四導電層CL4及第五導電層CL5電性連接，但本發明並不限制接觸窗H8的數量，接觸窗H8的數量可根據實際上陣列基板10的架構、需求等進行調整。
在本實施方式中，第四導電層CL4與第一共用電極層CM1屬於同一膜層，第五導電層CL5與畫素電極PE屬於同一膜層，且第六導電層CL6與第二共用電極層CM2屬於同一膜層。也就是說，在本實施方式中，第四導電層CL4、第五導電層CL5及第六導電層CL6分別與第一共用電極層CM1、畫素電極PE及第二共用電極層CM2具有實質上相同的材質，以及第四導電層CL4、第五導電層CL5及第六導電層CL6分別與第一共用電極層CM1、畫素電極PE及第二共用電極層CM2可在同一道光罩製程中形成。另外，如前文所述，第一導電層CL1與第一共用電極層CM1屬於同一膜層，第二導電層CL2與畫素電極PE屬於同一膜層，且第三導電層CL3與第二共用電極層CM2屬於同一膜層，因此第一共用電極層CM1、第一導電層CL1與第四導電層CL4一起構成一層導體層L1，畫素電極PE、第二導電層CL2與第五導電層CL5一起構成一層導體層L2，且第二共用電極層CM2、第三導電層CL3與第六導電層CL6一起構成一層導體層L3。
在本實施方式中，在垂直於基板100的法線方向n的垂直投影面上，第四導電層CL4與第六導電層CL6具有相同的輪廓。基於此，圖3省略繪示會被第六導電層CL6遮蔽住的第四導電層CL4。另外，如前文所述，在垂直於基板100的法線方向n的垂直投影面上，第一導電層CL1與第三導電層CL3具有相同的輪廓，以及第一共用電極層CM1與第二共用電極層CM2具有相同的輪廓，因此由第一共用電極層CM1、第一導電層CL1與第四導電層CL4一起構成的導體層L1與由第二共用電極層CM2、第三導電層CL3與第六導電層CL6一起構成的導體層L3可共用相同的光罩來製作，以節省光罩成本。
值得說明的是，在本實施方式的陣列基板10中，多個畫素結構U位於顯示區A內，每一畫素結構U包括畫素電極PE，多個彩色濾光圖案CF分別對應多個畫素結構U設置，第一共用電極層CM1配置於彩色濾光圖案CF上且與畫素電極PE結構上分離，第二共用電極層CM2配置於第一共用電極層CM1上且與畫素電極結構PE上分離，導電結構104位於周邊區B內且包括與第一共用電極層CM1屬於同一膜層的第一導電層CL1、與畫素電極PE屬於同一膜層的第二導電層CL2、以及與第二共用電極層CM2屬於同一膜層的第三導電層CL3，藉此可增加畫素結構U的儲存電容值。這是因為當驅動陣列基板10時，第一共用電極層CM1與多個畫素電極PE之間會形成儲存電容Cst1，並且第二共用電極層CM2與多個畫素電極PE之間會形成與儲存電容Cst1並聯的儲存電容Cst2。如此一來，當陣列基板10應用於高解析度的顯示面板時，可降低畫素結構U受到饋穿效應（feed through effect）的影響。
另外，在陣列基板10中，導電結構104與導電圖案102電性連接，但本發明並不限於此。以下，將參照圖5針對其他的實施型態進行說明。在此必須說明的是，下述實施方式沿用了前述實施方式的元件符號與部分內容，其中採用相同或相似的符號來表示相同或相似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施方式，下述實施方式不再重複贅述。
圖5是依照本發明的另一實施方式的陣列基板的局部剖面示意圖。請同時參照圖5及圖4，圖5的陣列基板20與圖4的陣列基板10相似，因此相同或相似的元件以相同或相似的符號表示，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施方式。以下，將就圖5的陣列基板20與圖4的陣列基板10間的差異處做說明。
請參照圖5，在陣列基板20中，導電結構104與導電圖案106電性連接。詳細而言，在陣列基板20中，第一導電層CL1藉由設置於閘絕緣層GI及絕緣層IL1中的接觸窗H3與導電圖案106電性連接。其餘部分請參考前述實施方式，在此不贅述。
另外，在陣列基板10中，閘絕緣層GI介於導電圖案106與導電圖案102之間，但本發明並不限於此。以下，將參照圖6針對其他的實施型態進行說明。在此必須說明的是，下述實施方式沿用了前述實施方式的元件符號與部分內容，其中採用相同或相似的符號來表示相同或相似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施方式，下述實施方式不再重複贅述。
圖6是依照本發明的另一實施方式的陣列基板的局部剖面示意圖。請同時參照圖6及圖4，圖6的陣列基板30與圖4的陣列基板10相似，因此相同或相似的元件以相同或相似的符號表示，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施方式。以下，將就圖6的陣列基板30與圖4的陣列基板10間的差異處做說明。
請參照圖6，在陣列基板30中，導電圖案106配置於閘絕緣層GI上。另外，在陣列基板30中，絕緣層IL4配置於導電圖案106上，導電圖案102配置於絕緣層IL4上，且絕緣層IL4介於導電圖案106與導電圖案102之間。在本實施方式中，絕緣層IL4的材質可為無機材料、有機材料或其組合。無機材料例如是氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層。有機材料例如是聚醯亞胺系樹脂、環氧系樹脂或壓克力系樹脂等高分子材料。另外，絕緣層IL4可為單層或多層結構。其餘部分請參考前述實施方式，在此不贅述。
另外，在陣列基板10中，第二共用電極層CM2係作為顯示電極，但本發明並不限於此。在其他實施方式中，第二共用電極層CM2除了作為顯示電極外，亦可作為觸控電極。以下，將參照圖7至圖11針對其他的實施型態進行說明。在此必須說明的是，下述實施方式沿用了前述實施方式的元件符號與部分內容，其中採用相同或相似的符號來表示相同或相似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施方式，下述實施方式不再重複贅述。
圖7是依照本發明的另一實施方式的陣列基板的局部上視示意圖。圖8為圖7中的區域M的放大示意圖。圖9為圖7中的區域N的放大示意圖。圖10為圖7的陣列基板的部分區域的剖面示意圖。圖11為圖7的陣列基板的時序波形圖。請同時參照圖8、圖9、圖2及圖4，為方便說明，圖8及圖9省略繪示了位於第一共用電極層CM1以下的膜層。另一方面，雖然圖8至圖10省略繪示部分膜層及標號，但依據前述針對圖1至圖4的實施方式的描述，任何所屬領域中具有通常知識者應可理解，圖7的陣列基板40的整體結構或佈局。
請同時參照圖7至圖9，在陣列基板40中，第一共用電極層CM1具有多個開孔V，所述開孔V係對應主動元件T的汲極D設置。如圖8及圖9所示，在垂直於基板100的法線方向n的垂直投影面上，開孔V會與對應的接觸窗H2相重疊。另外，在本實施方式中，第一共用電極層CM1區分為多個條狀電極E1。
在本實施方式中，多條訊號線Tx10、Tx20配置於第一共用電極層CM1上。基於導電性的考量，多條訊號線Tx10、Tx20一般是使用金屬材料。然而，本發明並不限於此，根據其他實施方式，多條訊號線Tx10、Tx20也可以使用例如合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物等的其他導電材料，或是金屬材料與前述其它導電材料的堆疊層。
在本實施方式中，訊號線Tx10、Tx20分別與條狀電極E1電性連接。如圖7所示，訊號線Tx10、Tx20中的任一者是以一對一的關係電性連接至條狀電極E1中的一者。請同時參照圖7及圖9，訊號線Tx10、Tx20分別係藉由連接結構X與對應的條狀電極E1電性連接。連接結構X可包括依序配置於條狀電極E1上的連接圖案Xa及連接圖案Xb。在本實施方式中，連接圖案Xa藉由設置於絕緣層IL2中接觸窗H9與條狀電極E1電性連接，連接圖案Xa與畫素電極PE屬於同一膜層，且連接圖案Xa與畫素電極PE結構上分離。另外，在本實施方式中，連接圖案Xb與訊號線Tx10、Tx20屬於同一膜層。舉例而言，如圖9所示，連接圖案Xb與對應的訊號線Tx20為一連續的導電圖案。雖然圖7揭示訊號線Tx10及訊號線Tx20分別藉由兩個連接結構X與對應的條狀電極E1電性連接，但本發明並不限制連接結構X的數量，連接結構X的數量可根據實際上陣列基板40的架構、需求等進行調整。另外，在本實施方式中，訊號線Tx10、Tx20與條狀電極E1不相重疊，但本發明並不限於此。
在本實施方式中，多條感測線Tx11~Tx16、Tx21~Tx26配置於第一共用電極層CM1上。在本實施方式中，感測線Tx11~Tx16、Tx21~Tx26與訊號線Tx10、Tx20屬於同一膜層。也就是說，在本實施方式中，感測線Tx11~Tx16、Tx21~Tx26與訊號線Tx10、Tx20具有實質上相同的材質，以及感測線Tx11~Tx16、Tx21~Tx26與訊號線Tx10、Tx20可在同一道光罩製程中形成。雖然圖7揭示感測線Tx11、感測線Tx12、感測線Tx13、感測線Tx14、感測線Tx15、感測線Tx16、感測線Tx21、感測線Tx22、感測線Tx23、感測線Tx24、感測線Tx25及感測線Tx26的數量皆為一條，但本發明並不限制感測線Tx11~Tx16、Tx21~Tx26的數量，感測線Tx11~Tx16、Tx21~Tx26的數量可根據實際上陣列基板40的架構、需求等進行調整。舉例而言，在一實施方式中，感測線Tx11、感測線Tx12、感測線Tx13、感測線Tx14、感測線Tx15、感測線Tx16、感測線Tx21、感測線Tx22、感測線Tx23、感測線Tx24、感測線Tx25及感測線Tx26的數量分別可為兩條。
在本實施方式中，多個線段圖案SP配置於第一共用電極層CM1上。在本實施方式中，線段圖案SP與感測線Tx11~Tx16、Tx21~Tx26和訊號線Tx10、Tx20屬於同一膜層。也就是說，在本實施方式中，線段圖案SP、感測線Tx11~Tx16、Tx21~Tx26與訊號線Tx10、Tx20具有實質上相同的材質，以及線段圖案SP、感測線Tx11~Tx16、Tx21~Tx26與訊號線Tx10、Tx20可在同一道光罩製程中形成。
在本實施方式中，第二共用電極層CM2區分為多個感測電極E2，且在垂直於基板100的法線方向n的垂直投影面上，每一感測電極E2與對應的條狀電極E1相重疊。雖然圖7揭示在垂直於基板100的法線方向n的垂直投影面上，每一條狀電極E1與六個感測電極E2相重疊，但本發明並不限於此。在其他實施方式中，與一條條狀電極E1相重疊的感測電極E2的數量可根據實際上陣列基板40的架構、需求等進行調整。
在本實施方式中，感測電極E2分別與感測線Tx11~Tx16、Tx21~Tx26電性連接。詳細而言，每一感測電極E2藉由多個接觸窗H10與感測線Tx11~Tx16、Tx21~Tx26中的對應者電性連接，其中接觸窗H10設置於絕緣層IL3中。雖然圖7揭示每一感測電極E2藉由四個接觸窗H10與感測線Tx11~Tx16、Tx21~Tx26中的對應者電性連接，但本發明並不限制接觸窗H10的數量及排列方式，接觸窗H10的數量可根據實際上陣列基板40的架構、需求等進行調整。另外，如圖7所示，感測電極E2中的任一者是以一對一的關係電性連接至感測線Tx11~Tx16、Tx21~Tx26中的一者，但本發明並不限於此。
在本實施方式中，在垂直於基板100的法線方向n的垂直投影面上，部分的感測電極E2與對應的線段圖案SP相重疊。如圖7所示，在垂直於基板100的法線方向n的垂直投影面上，感測線Tx11所電性連接至的感測電極E2與五個線段圖案SP相重疊，感測線Tx12所電性連接至的感測電極E2與四個線段圖案SP相重疊，而其餘的配置關係可參閱前述類推，於此不贅述。另外，在本實施方式中，每一線段圖案SP係藉由多個接觸窗H11與對應的感測電極E2電性連接，以降低感測電極E2的電阻值，其中接觸窗H11設置於絕緣層IL3中。雖然圖7揭示每一線段圖案SP藉由四個接觸窗H11與對應的感測電極E2電性連接，但本發明並不限制接觸窗H11的數量，接觸窗H11的數量及排列方式可根據實際上陣列基板40的架構、需求等進行調整。
在本實施方式中，區分為多個感測電極E2的第二共用電極層CM2除了經由第二狹縫J2的邊緣與對應的畫素電極PE之間產生邊緣電場而作為顯示電極外，亦可作為觸控電極並經由感測線Tx11~Tx16、Tx21~Tx26傳遞觸控資訊。也就是說，在本實施方式中，陣列基板40可應用於觸控顯示面板。
請參照圖10，在本實施方式中，第一共用電極層CM1與第一導電層CL1結構上分離，且第二共用電極層CM2與第三導電層CL3結構上分離。在本實施方式中，包括第一導電層CL1、第二導電層CL2及第三導電層CL3的導電結構104可電性連接至共用電壓，例如約0伏特。另外，在本實施方式中，經由外部電路控制，第一共用電極層CM1與第一導電層CL1可接收到實質上相同位準的信號，第二共用電極層CM2與第三導電層CL3可接收到實質上相同位準的信號。舉例而言，當陣列基板40應用於觸控顯示面板時，在顯示模式下，導電結構104、第一共用電極層CM1及第二共用電極層CM2可電性連接至實質上相同的共用電壓，例如約0伏特。
請參照圖11，當陣列基板40應用於觸控顯示面板時，顯示模式與觸控模式是分時驅動的。圖11繪示了感測線Tx11~Tx16及感測線Tx21~Tx26於觸控模式時的波形，觸控模式及顯示模式舉例係交錯排列，換句話說，兩依序被執行之顯示模式之間係穿插了觸控模式。此外，為方便說明起見，圖11省略繪示顯示模式時各相關訊號線(例如多條掃描線SL、多條資料線DL等)之時序波形。另外，電性連接至感測線Tx11~Tx16的部分感測電極E2及所述部分感測電極E2所對應的條狀電極E1同時在一觸控模式下被驅動，而電性連接至感測線Tx21~Tx26的另一部分感測電極E2及所述另一部分感測電極E2所對應的條狀電極E1同時在另一觸控模式下被驅動，但本發明並不限於此。
在本實施方式中，在顯示模式下，第一共用電極層CM1與多個畫素電極PE之間會形成儲存電容Cst1，並且第二共用電極層CM2與多個畫素電極PE之間會形成與儲存電容Cst1並聯的儲存電容Cst2，因此陣列基板40的畫素結構U可具有增加的儲存電容值。另一方面，在本實施方式中，在觸控模式下，陣列基板40因包括第一共用電極層CM1，使得第一共用電極層CM2（即感測電極E2）接收到的觸控訊號不容易受到主動元件T、掃描線SL及資料線DL的訊號干擾。如此一來，當陣列基板40應用於高解析度的觸控顯示面板時，不但可降低畫素結構U受到饋穿效應的影響，還可提升觸控顯示面板的訊號/雜訊比及感測能力。
另外，在陣列基板40中，第一共用電極層CM1區分為多個條狀電極E1，但本發明並不限於此。以下，將參照圖12至圖14針對其他的實施型態進行說明。在此必須說明的是，下述實施方式沿用了前述實施方式的元件符號與部分內容，其中採用相同或相似的符號來表示相同或相似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施方式，下述實施方式不再重複贅述。
圖12是依照本發明的另一實施方式的陣列基板的局部上視示意圖。圖13為圖12中的區域Q的放大示意圖。圖14為圖12的陣列基板的時序波形圖。請同時參照圖12及圖7，圖12的陣列基板50與圖7的陣列基板40相似，因此相同或相似的元件以相同或相似的符號表示，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施方式。為方便說明，圖13省略繪示了位於第一共用電極層CM1以下的膜層。另一方面，雖然圖13省略繪示部分膜層，但依據前述針對圖1至圖4的實施方式的描述，任何所屬領域中具有通常知識者應可理解，圖12的陣列基板50的整體結構或佈局。以下，將就圖12的陣列基板50與圖7的陣列基板40間的差異處做說明。
請同時參照圖12及圖13，在陣列基板50中，第一共用電極層CM1未對應感測電極E2區分為多個條狀圖案。換言之，在本實施方式中，訊號線Tx10及訊號線Tx20皆與第一共用電極層CM1電性連接。如此一來，當陣列基板50應用於觸控顯示面板時，在不同時段的驅動模式下，第一共用電極層CM1都會被驅動，如圖14所示。另外，在陣列基板50中，在垂直於基板100的法線方向n的垂直投影面上，訊號線Tx10、Tx20與第一共用電極層CM1相重疊。其餘部分請參考前述實施方式，在此不贅述。
另外，在陣列基板40及陣列基板50中，在垂直於基板100的法線方向n的垂直投影面上，第一共用電極層CM1與第二共用電極層CM2不具有相同的輪廓，亦即第一共用電極層CM1與第二共用電極層CM2不透過共用光罩來製作，但本發明並不限於此。以下，將參照圖15及圖16針對其他的實施型態進行說明。在此必須說明的是，下述實施方式沿用了前述實施方式的元件符號與部分內容，其中採用相同或相似的符號來表示相同或相似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施方式，下述實施方式不再重複贅述。
圖15是依照本發明的另一實施方式的陣列基板的局部爆炸示意圖。圖16為圖15中的區域Z的放大示意圖。請同時參照圖15及圖7，圖15的陣列基板60與圖7的陣列基板40相似，差異主要在於：在陣列基板60中，在垂直於基板100的法線方向n的垂直投影面上，第一共用電極層CM1與第二共用電極層CM2具有相同的輪廓，而在陣列基板40中，在垂直於基板100的法線方向n的垂直投影面上，第一共用電極層CM1與第二共用電極層CM2不具有相同的輪廓。值得注意的是，由於陣列基板60中的第一共用電極層CM1與第二共用電極層CM2具有相同的輪廓，因此圖16省略繪示會被第二共用電極層CM2遮蔽住的第一共用電極層CM1。另一方面，雖然圖16省略繪示部分膜層，但依據前述針對圖1至圖4的實施方式的描述，任何所屬領域中具有通常知識者應可理解，圖15的陣列基板60的整體結構或佈局。以下將針對圖15的陣列基板60與圖7的陣列基板40間的差異處進行說明，相同或相似的元件以相同或相似的符號表示，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施方式。
請參照圖15，在陣列基板60中，第一共用電極層CM1區分為多個塊狀電極E3。由於在陣列基板60中，在垂直於基板100的法線方向n的垂直投影面上，第一共用電極層CM1係與第二共用電極層CM2具有相同的輪廓，故在垂直於基板100的法線方向n的垂直投影面上，多個塊狀電極E3會與多個感測電極E2相重疊。
另外，雖然圖16省略繪示會被第二共用電極層CM2遮蔽住的第一共用電極層CM1，但依據前述針對圖1至圖4的實施方式的描述，任何所屬領域中具有通常知識者應可理解，在陣列基板60中，第一共用電極層CM1具有於垂直於基板100的法線方向n的垂直投影面上與第一共用電極層CM2的第二狹縫J2相重疊的第一狹縫J1。
在本實施方式中，塊狀電極E3分別與感測線Tx11~Tx16、Tx21~Tx26電性連接。詳細而言，每一塊狀電極E3藉由連接結構Y與感測線Tx11~Tx16、Tx21~Tx26中的對應者電性連接。連接結構Y可包括依序配置於塊狀電極E3上的連接圖案Ya及連接圖案Yb。在本實施方式中，連接圖案Ya藉由設置於絕緣層IL2中接觸窗H12與塊狀電極E3電性連接，連接圖案Ya與畫素電極PE屬於同一膜層，且連接圖案Ya與畫素電極PE結構上分離。另外，在本實施方式中，連接圖案Yb與訊號線感測線Tx11~Tx16、Tx21~Tx26屬於同一膜層。舉例而言，如圖16所示，連接圖案Yb與對應的感測線TX21為一連續的導電圖案。
雖然圖15揭示感測線Tx11~Tx16、Tx21~Tx26分別藉由一個連接結構Y與對應的塊狀電極E3電性連接，但本發明並不限制連接結構Y的數量，連接結構Y的數量可根據實際上陣列基板60的架構、需求等進行調整。另外，如圖15所示，塊狀電極E3中的任一者是以一對一的關係電性連接至感測線Tx11~Tx16、Tx21~Tx26中的一者，但本發明並不限於此。另外，在本實施方式中，每一感測電極E2藉由多個接觸窗H10與感測線Tx11~Tx16、Tx21~Tx26中的對應者電性連接，故感測線Tx11~Tx16、Tx21~Tx26中的任一者同時電性連接於對應的感測電極E2及對應的塊狀電極E3。換言之，在本實施方式中，第一共用電極層CM1與第二共用電極層CM2可接收到實質上相同位準的信號。
在本實施方式中，在垂直於基板100的法線方向n的垂直投影面上，部分的塊狀電極E3與對應的線段圖案SP相重疊。如圖15所示，在垂直於基板100的法線方向n的垂直投影面上，感測線Tx11所電性連接至的塊狀電極E3與五個線段圖案SP相重疊，感測線Tx12所電性連接至的塊狀電極E3與四個線段圖案SP相重疊，而其餘的配置關係可參閱前述說明類推，於此不贅述。另外，在本實施方式中，每一線段圖案SP係藉由連接結構W與對應的塊狀電極E3電性連接，以降低塊狀電極E3的電阻值。連接結構W可包括依序配置於塊狀電極E3上的連接圖案Wa及連接圖案Wb。在本實施方式中，連接圖案Wa藉由設置於絕緣層IL2中接觸窗H13與塊狀電極E3電性連接，連接圖案Wa與畫素電極PE屬於同一膜層，且連接圖案Wa與畫素電極PE結構上分離。另外，在本實施方式中，連接圖案Wb與線段圖案SP屬於同一膜層。舉例而言，如圖16所示，連接圖案Wb與對應的線段圖案SP為一連續的導電圖案。雖然圖15揭示每一線段圖案SP藉由一個連接結構W與對應的塊狀電極E3電性連接，但本發明並不限制連接結構W的數量，連接結構W的數量可根據實際上陣列基板60的架構、需求等進行調整。
另外，在本實施方式中，多條虛擬訊號線DT配置於第一共用電極層CM1上。在本實施方式中，虛擬訊號線DT與感測線Tx11~Tx16、Tx21~Tx26、訊號線Tx10、Tx20和線段圖案SP屬於同一膜層。也就是說，在本實施方式中，虛擬訊號線DT、感測線Tx11~Tx16、Tx21~Tx26、訊號線Tx10、Tx20與線段圖案SP具有實質上相同的材質，以及虛擬訊號線DT、感測線Tx11~Tx16、Tx21~Tx26、訊號線Tx10、Tx20與線段圖案SP可在同一道光罩製程中形成。另外，在本實施方式中，虛擬訊號線DT可電性連接至共用電壓，例如約0伏特，以使陣列基板60的畫素結構U具有均勻的電容值。其餘部分請參考前述實施方式，在此不贅述。
綜上所述，在本發明之至少一實施方式的陣列基板中，多個畫素結構位於基板的顯示區內，每一畫素結構包括主動元件及畫素電極，多個彩色濾光圖案分別對應多個畫素結構設置，第一共用電極層配置於彩色濾光圖案上且與畫素電極結構上分離，第二共用電極層配置於第一共用電極層上且與畫素電極結構上分離，導電結構位於基板的周邊區內且包括依序配置於基板上的與第一共用電極層屬於同一膜層的第一導電層、與畫素電極屬於同一膜層的第二導電層、以及與第二共用電極層屬於同一膜層的第三導電層，藉此當驅動陣列基板時，可有效地增加畫素結構的儲存電容值。如此一來，當陣列基板應用於高解析度的顯示面板時，可降低畫素結構受到饋穿效應的影響。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20、30、40、50、60:陣列基板100:基板102、106:導電圖案104:導電結構108:接墊結構A:顯示區B:周邊區C:通道層CF:彩色濾光圖案CL1:第一導電層CL2:第二導電層CL3:第三導電層CL4:第四導電層CL5:第五導電層CL6:第六導電層CM1:第一共用電極層CM2:第二共用電極層Cst1、Cst2:儲存電容D:汲極d:距離DL:資料線DT:虛擬訊號線E1:條狀電極E2:感測電極E3:塊狀電極F1、F2:扇出線G:閘極GI:閘絕緣層H1、H2、H3、H4、H5、H6、H7、H8、H9、H10、H11、H12、H13:接觸窗IL1、IL2、IL3、IL4:絕緣層J1:第一狹縫J2:第二狹縫K、L、M、N、Q、Z:區域L1、L2、L3:導體層n:法線方向O、V:開孔P1、P2:接墊圖案PE:畫素電極R:外部引腳接合區域S:源極SL:掃描線SP:線段圖案T:主動元件Tx10、Tx20:訊號線Tx11~Tx16、Tx21~Tx26:感測線U:畫素結構W、X、Y:連接結構Wa、Wb、Xa、Xb、Ya、Yb:連接圖案
圖1是依照本發明的一實施方式的陣列基板的上視示意圖。 圖2為圖1中的區域K的放大示意圖。 圖3為圖1中的區域L的放大示意圖。 圖4為沿圖2中剖線I-I’及沿圖3中剖線II-II’的剖面示意圖。 圖5是依照本發明的另一實施方式的陣列基板的局部剖面示意圖。 圖6是依照本發明的另一實施方式的陣列基板的局部剖面示意圖。 圖7是依照本發明的另一實施方式的陣列基板的局部上視示意圖。 圖8為圖7中的區域M的放大示意圖。 圖9為圖7中的區域N的放大示意圖。 圖10為圖7的陣列基板的部分區域的剖面示意圖。 圖11為圖7的陣列基板的時序波形圖。 圖12是依照本發明的另一實施方式的陣列基板的局部上視示意圖。 圖13為圖12中的區域Q的放大示意圖。 圖14為圖12的陣列基板的時序波形圖。 圖15是依照本發明的另一實施方式的陣列基板的局部爆炸示意圖。 圖16為圖15中的區域Z的放大示意圖。
10:陣列基板
100:基板
102、106:導電圖案
104:導電結構
108:接墊結構
A:顯示區
B:周邊區
CF:彩色濾光圖案
CL1:第一導電層
CL2:第二導電層
CL3:第三導電層
CL4:第四導電層
CL5:第五導電層
CL6:第六導電層
CM1:第一共用電極層
CM2:第二共用電極層
Cst1、Cst2:儲存電容
d:距離
DL:資料線
F1:扇出線
GI:閘絕緣層
H3、H4、H5、H6、H7、H8:接觸窗
IL1、IL2、IL3:絕緣層
J1:第一狹縫
J2:第二狹縫
L1、L2、L3:導體層
n:法線方向
O:開孔
P1、P2:接墊圖案
PE:畫素電極
R:外部引腳接合區域

Claims (10)

  1. 一種陣列基板，包括： 一基板，具有一顯示區以及一周邊區，該周邊區位於該顯示區的至少一側； 多個畫素結構，位於該基板的該顯示區內，其中各該畫素結構包括一主動元件以及一畫素電極； 多個彩色濾光圖案，位於該基板的該顯示區內且分別對應該些畫素結構設置； 一第一共用電極層，配置於該些彩色濾光圖案上，且與該些畫素電極結構上分離； 一第二共用電極層，配置於該第一共用電極層上，且與該些畫素電極結構上分離； 一導電結構，位於該基板的該周邊區內，其中該導電結構包括依序配置於該基板上的一第一導電層、一第二導電層及一第三導電層，該第一導電層與該第一共用電極層屬於同一膜層，該第二導電層與該些畫素電極屬於同一膜層，且該第三導電層與該第二共用電極層屬於同一膜層；以及 一導電圖案，位於該基板的該周邊區內，其中該導電結構與該導電圖案電性連接。
  2. 如申請專利範圍第1項所述的陣列基板，其中該第一共用電極層接觸於該些彩色濾光圖案。
  3. 如申請專利範圍第1項所述的陣列基板，其中在該基板的一法線方向的一垂直投影面上，該第一共用電極層與該第二共用電極層具有相同的輪廓。
  4. 如申請專利範圍第1項所述的陣列基板，其中該第一共用電極層具有對應該些畫素電極而設置的多個第一狹縫，該第二共用電極層具有對應該些畫素電極而設置的多個第二狹縫，其中於該基板的一法線方向的一垂直投影面上，該些第一狹縫與該些第二狹縫相重疊。
  5. 如申請專利範圍第1項所述的陣列基板，其中該第一共用電極層直接連接於該第一導電層，該第二共用電極層直接連接於該第三導電層，該些畫素電極與該第二導電層結構上分離。
  6. 如申請專利範圍第1項所述的陣列基板，更包括： 多個接墊結構，位於該基板的該周邊區內，其中各該接墊結構包括依序配置於該基板上的一第四導電層、一第五導電層及一第六導電層，該第四導電層與該第一共用電極層屬於同一膜層，該第五導電層與該些畫素電極屬於同一膜層，且該第六導電層與該第二共用電極層屬於同一膜層。
  7. 如申請專利範圍第1項所述的陣列基板，更包括： 多條感測線，配置於該第一共用電極層上，其中 該第二共用電極層區分為多個感測電極，且該些感測線分別電性連接於該些感測電極。
  8. 如申請專利範圍第7項所述的陣列基板，更包括： 多條訊號線，配置於該第一共用電極層上，其中 該些訊號線與該些感測線屬於同一膜層，該第一共用電極層區分為多個條狀電極，且該些訊號線分別電性連接於該些條狀電極。
  9. 如申請專利範圍第7項所述的陣列基板，其中該第一共用電極層區分為多個塊狀電極，該些塊狀電極於該基板的一法線方向上分別重疊於該些感測電極，且各該感測線電性連接於相對應的感測電極及相對應的塊狀電極，其中在垂直於該基板的該法線方向的一垂直投影面上，該第一共用電極層與該第二共用電極層具有相同的輪廓，其中該第一共用電極層具有對應該些畫素電極而設置的多個第一狹縫，該第二共用電極層具有對應該些畫素電極而設置的多個第二狹縫，其中於該基板的該法線方向的該垂直投影面上，該些第一狹縫與該些第二狹縫相重疊。
  10. 如申請專利範圍第7項所述的陣列基板，其中該第一共用電極層與該第一導電層結構上分離，該第二共用電極層與該第三導電層結構上分離，該些畫素電極與該第二導電層結構上分離。
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