TWI676837B - 畫素陣列基板 - Google Patents
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Abstract
一種畫素陣列基板包括基板、資料線、多條掃描線、多個子畫素結構、第一絕緣層、第二絕緣層、觸控走線、第三絕緣層以及共用電極。多個子畫素結構與同一資料線電性連接。多個子畫素結構分別用以顯示不同的顏色且分別與多條掃描線電性連接。每一子畫素結構包括主動元件及畫素電極。畫素電極設置於第一絕緣層上。第二絕緣層覆蓋畫素電極。觸控走線設置於第二絕緣層上。第三絕緣層覆蓋觸控走線的一部分。共用電極設置於第三絕緣層上，且具有與畫素電極重疊的多個分支。
Description
本發明是有關於一種基板，且特別是有關於一種畫素陣列基板。
近年來，顯示面板於日常生活中扮演著不可或缺的角色，尤其在行動通訊裝置上，搭載觸控功能的顯示面板更已成為主流趨勢。而相關的面板廠商在不斷提升觸控顯示面板的顯示品質的同時，如何維持生產成本讓產品更具競爭優勢也是各廠所致力於的方向之一。其中，三閘型（Tri-gate）顯示面板因使用數量較少的源極驅動晶片（Source IC），而具有較好的價格競爭力。然而，顯示面板的畫素解析度不斷地提高，使得三閘型顯示面板面臨充電率不足的問題。
本發明之一實施例提供一種畫素陣列基板，性能佳。
本發明之一實施例的一種畫素陣列基板，包括基板、資料線、多條掃描線、多個子畫素結構、第一絕緣層、第二絕緣層、觸控走線、第三絕緣層以及共用電極。基板具有顯示區及該顯示區外的周邊區。資料線設置於基板。多條掃描線設置於基板且與資料線交錯。多個子畫素結構設置於基板的顯示區，且與同一資料線電性連接，其中多個子畫素結構分別用以顯示不同的顏色，且分別與不同的多條掃描線電性連接。每一子畫素結構包括主動元件以及與主動元件電性連接的畫素電極。第一絕緣層覆蓋主動元件，其中畫素電極設置於第一絕緣層上。第二絕緣層設置於第一絕緣層上，且覆蓋畫素電極。觸控走線設置於第二絕緣層上。第三絕緣層設置於第二絕緣層上，且覆蓋觸控走線的一部分。共用電極設置於第三絕緣層上，與觸控走線電性連接，且具有與畫素電極重疊的多個分支。
本發明之一實施例的一種畫素陣列基板，包括基板、資料線、掃描線、子畫素結構、周邊走線、第一絕緣層、第一轉接圖案、第二絕緣層、觸控走線、第三絕緣層、共用電極及第二轉接圖案。基板具有顯示區及該顯示區外的周邊區。基板具有顯示區以及顯示區外的周邊區。資料線設置於基板。掃描線設置於基板且與資料線交錯。子畫素結構設置於基板的顯示區，且與資料線及掃描線電性連接。其中子畫素結構包括主動元件以及與主動元件電性連接的畫素電極。周邊走線設置於基板的周邊區，且具有一參考電位。第一絕緣層覆蓋主動元件以及周邊走線，且具有與周邊走線重疊的第一接觸窗，其中畫素電極設置在位於顯示區的第一絕緣層上。第一轉接圖案設置在位於周邊區的第一絕緣層上且透過第一接觸窗與周邊走線電性連接。第二絕緣層設置於第一絕緣層上，覆蓋畫素電極及第一轉接圖案，且具有與第一轉接圖案重疊的第二接觸窗。觸控走線設置於第二絕緣層上。第三絕緣層設置於第二絕緣層上，覆蓋觸控走線的一部分，且具有與第二接觸窗連通的第三接觸窗。共用電極設置於第三絕緣層上，與觸控走線電性連接，且具有與畫素電極重疊的多個分支。第二轉接圖案設置在位於周邊區的第三絕緣層上，且透過第二接觸窗及第三接觸窗與第一轉接圖案電性連接，而共用電極透過第一轉接圖案及第二轉接圖案電性連接至周邊走線。
在本發明的一實施例中，上述的畫素陣列基板的第一絕緣層的厚度大於第二絕緣層的厚度以及第三絕緣層的厚度，其中第一絕緣層的厚度為4000埃至10000埃，第二絕緣層的厚度為1000埃至6000埃，而第三絕緣層的厚度為1000埃至6000埃。
在本發明的一實施例中，上述的畫素陣列基板的觸控走線與資料線在第一方向上延伸，畫素電極在第一方向上具有寬度W1，畫素電極在與第一方向垂直的第二方向上具有寬度W2，而W1＜W2。
在本發明的一實施例中，上述的畫素陣列基板的共用電極的多個分支包括多個第一直線段、多個第二直線段以及多個彎曲段，多個第一直線段的延伸方向與多個第二直線段的延伸方向不同，多個彎曲段分別連接於多個第一直線段與多個第二直線段之間，且多個彎曲段與觸控走線重疊。
在本發明的一實施例中，上述的畫素陣列基板更包括周邊走線、第一轉接圖案、第二轉接圖案。周邊走線設置於基板的周邊區，其中第一絕緣層設置於周邊走線上且具有與周邊走線重疊的第一接觸窗。第一轉接圖案設置在位於周邊區的第一絕緣層上且透過第一接觸窗與周邊走線電性連接。第二轉接圖案設置在位於周邊區的第三絕緣層上，其中第二絕緣層具有第二接觸窗，第三絕緣層具有第三接觸窗，第二接觸窗與第三接觸窗相通，第二轉接圖案透過第二接觸窗及第三接觸窗與第一轉接圖案電性連接，而共用電極透過第一轉接圖案及第二轉接圖案電性連接至周邊走線，其中第二接觸窗與第三接觸窗切齊。
在本發明的一實施例中，上述的畫素陣列基板的主動元件包括具有閘極以及半導體圖案的薄膜電晶體，而畫素陣列基板更包括第四絕緣層。第四絕緣層設置於閘極與半導體圖案之間，其中第四絕緣層具有與第一接觸窗相通的第四接觸窗，而第一轉接圖案透過第一接觸窗及第四接觸窗與周邊走線電性連接，其中第一接觸窗與第四接觸窗切齊。
基於上述，本發明之實施例的畫素陣列基板的共用電極與畫素電極之間設置有第二絕緣層與第三絕緣層，以增加共用電極與畫素電極的距離。共用電極與畫素電極的距離增加時，畫素電極與共用電極之間的儲存電容值能降低，進而提升充電率。藉此，能實現低成本及高性能的畫素陣列基板。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於所附圖式中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。
圖1為本發明之一實施例的畫素陣列基板10的剖面示意圖。圖2為圖1的畫素陣列基板10的上視示意圖。特別是，圖1之畫素陣列基板10的顯示區AA的剖面係對應圖2的剖線A-A’及剖線B-B’。
請參照圖1及圖2，畫素陣列基板10包括基板100、資料線DL、多條掃描線SL1、SL2、SL3、多個子畫素結構PX1、PX2、PX3及觸控走線TL。基板100具有顯示區AA及顯示區AA外的周邊區PA。在本實施例中，資料線DL與觸控走線TL大致上在第一方向D1上延伸，掃描線SL3、SL2、SL1大致上在第二方向D2上延伸且沿著第一方向D1依序排列於基板100上。舉例而言，在本實施例中，第一方向D1與第二方向D2實質上互相垂直，但本發明不以此為限。
多個子畫素結構PX1、PX2、PX3設置於基板100的顯示區AA。每一子畫素結構PX1、PX2、PX3與對應的一條資料線DL及對應的一條掃描線SL1、SL2或SL3電性連接。特別是，在本實施例中，分別用以顯示不同顏色（例如：紅色、綠色及藍色）的多個子畫素結構PX1、PX2、PX3與同一條資料線DL電性連接，且分別與不同的多條掃描線SL1、SL2、SL3電性連接。也就是說，採用本實施例之畫素陣列基板10的顯示面板可以是三閘型（tri-gate）。
在本實施例中，每一子畫素結構PX1、PX2、PX3包括主動元件T及與主動元件T電性連接的畫素電極130，其中每一子畫素結構PX1、PX2、PX3的主動元件T與對應的一條資料線DL及對應的一條掃描線SL1、SL2或SL3電性連接。在本實施例中，子畫素結構PX1、PX2、PX3的畫素電極130在第一方向D1上具有寬度W1（標示於圖2），而畫素電極130在第二方向D2上具有寬度W2（標示於圖2），且畫素電極130的寬度W2大於寬度W1，但本發明不以此為限。
請參照圖1，在本實施例中，主動元件T包括閘極G、源極S、汲極D及半導體圖案CH。閘極G設置於基板100上，且與對應的一條掃描線SL1、SL2或SL3電性連接。源極S設置於基板100上，且與對應的一條資料線DL電性連接。源極S與汲極D分別與半導體圖案CH的不同兩區電性連接。舉例而言，在本實施例中，半導體圖案CH的結構可為單層或多層；半導體圖案CH的材質可包括非晶矽、多晶矽、微晶矽、單晶矽、有機半導體材料、氧化物半導體材料（例如：銦鋅氧化物、銦鎵鋅氧化物、或是其它合適的材料、或上述之組合）、或其他合適的材料、或含有摻雜物（dopant）於上述材料中、或上述之組合。
在本實施例中，畫素陣列基板10還包括第四絕緣層110，設置於閘極G與半導體圖案CH之間。在本實施例中，半導體圖案CH可以選擇性地設置在閘極G上方，進而形成底部閘極型薄膜電晶體（Bottom-gate TFT）。然而，本發明不以此為限，根據其他的實施例，主動元件T也可是頂部閘極型薄膜電晶體（top-gate TFT）或其它適當型式的薄膜電晶體。
請參照圖1及圖2，在本實施例中，多條掃描線SL1、SL2、SL3與閘極G的材料可相同；也就是說，多條掃描線SL1、SL2、SL3與閘極G可由相同膜層形成。另外，在本實施例中，資料線DL、源極S與汲極D的材料可相同；也就是說，資料線DL、源極S與汲極D可由相同膜層形成。在本實施例中，基於導電性的考量，資料線DL、掃描線SL1、SL2、SL3、閘極G、源極S及汲極D的材料一般是使用金屬材料。然而，本發明不以此為限，根據其他的實施例，資料線DL、掃描線SL1、SL2、SL3、閘極G、源極S及汲極D也可使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其他合適的材料、或是金屬材料與其他導電材料的堆疊層。
在本實施例中，畫素陣列基板10還包括第一絕緣層120。第一絕緣層120覆蓋主動元件T、多條資料線DL及部分的第四絕緣層110，且具有位於顯示區AA的第一接觸窗120a。在本實施例中，第一接觸窗120a貫穿第一絕緣層120，以暴露出汲極D的部分表面。畫素電極130設置於第一絕緣層120上，且填入第一絕緣層120的第一接觸窗120a以和主動元件T的汲極D電性連接。
請參照圖1，在本實施例中，畫素陣列基板10還包括第二絕緣層140。第二絕緣層140設置於第一絕緣層120上，且覆蓋畫素電極130及部分的第一絕緣層120。觸控走線TL設置於第二絕緣層140上。第二絕緣層140設置於觸控走線TL所屬的膜層與畫素電極130所屬的膜層之間。特別是，在本實施例中，觸控走線TL與掃描線SL1之間夾設有第一絕緣層120及第二絕緣層140，使觸控走線TL與掃描線SL1在垂直投影方向D3上的距離L1較遠，因此能降低觸控走線TL與掃描線SL1所形成的雜散電容值（Parasitic capacitance）。類似地，由於觸控走線TL與資料線DL之間夾設有第一絕緣層120及第二絕緣層140而使觸控走線TL與資料線DL在垂直投影方向D3上的距離（未標示）較遠，因此能降低觸控走線TL與資料線DL所形成的雜散電容值。
值得一提的是，本實施例的畫素陣列基板10採用三閘型（Tri-gate）架構，因此掃描線SL1、SL2、SL3具有高電位而使主動元件T開啟的時間較短，亦即，充電時間較短。三閘型（Tri-gate）架構之相關技術可參考美國專利申請案公開號US20100289792A1之內容，其內容併入本發明參考，但不用以限制本發明。透過上述設置方式，觸控走線TL與掃描線SL1所形成的雜散電容值及觸控走線TL與資料線DL所形成的雜散電容值能降低，因此畫素陣列基板10能在採用三閘型（Tri-gate）架構的前提下，具有穩定的傳遞訊號。此外，第i級充電時間ti時資料線DL之充電電壓Vti滿足以下公式：Vti=V*{1-exp[-ti/(RC)]}，其中V為資料線DL之原始充電電壓，R為充電線路阻值，C為共用電極160與畫素電極130所形成的儲存電容值，由以上公式可知，儲存電容值C反比於充電率Vti/V，本實施例因具有較小的共用電極160與畫素電極130所形成的儲存電容值，故具有較大的充電率（Charging ratio）。另一方面，根據耗電率公式，耗電量P=F*Cdata*V
2，其中F為時脈頻率，V為供應電壓，Cdata為資料線DL與掃描線SL1、SL2、SL3和觸控走線TL之間的寄生電容，由以上公式可知，寄生電容Cdata正比於耗電量P，本實施例因具有較小的資料線DL與觸控走線TL所形成的電容值，故具有較小的耗電量。藉此，採用畫素陣列基板10的顯示面板在成本低的前提仍具有良好的顯示品質。
請參照圖1，畫素陣列基板10還包括第三絕緣層150。在本實施例中，第三絕緣層150設置於第二絕緣層140上，且覆蓋部分的觸控走線TL及部分的第二絕緣層140。更具體的是，第三絕緣層150具有第三接觸窗150a，第三接觸窗150a貫穿第三絕緣層150，以暴露出觸控走線TL的部分表面。在本實施例中，第一絕緣層120、第二絕緣層140及第三絕緣層150在垂直投影方向D3上分別具有厚度H1、H2及H3，其中第一絕緣層120的厚度H1大於第二絕緣層140的厚度H2及第三絕緣層150的厚度H3，但本發明不以此為限。舉例而言，在本實施例中，第一絕緣層120的厚度H1可為4000埃至10000埃，第二絕緣層140的厚度H2可為1000埃6000埃，第三絕緣層150的厚度H3可為1000埃至6000埃，但本發明不以此為限。在本實施例中，第一絕緣層120、第二絕緣層140、第三絕緣層150及第四絕緣層110的材質可包括無機材料（例如：氧化矽、氮化矽、氮氧化矽、其它合適的材料、或上述至少兩種材料的堆疊層）、有機材料、或其它合適的材料、或上述之組合。
在本實施例中，共用電極160設置於第三絕緣層150上，且填入第三絕緣層150的第三接觸窗150a以和觸控走線TL電性連接。也就是說，第三絕緣層150設置於共用電極160與觸控走線TL之間。舉例而言，在本實施例中，畫素電極130及共用電極160可皆為穿透式電極，而穿透式電極的材質包括金屬氧化物，例如是銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、或其它合適的氧化物、或者是上述至少兩者之堆疊層。然而，本發明不以此為限，在另一個實施例中，共用電極160可為反射式電極，而畫素電極130可為穿透式電極，其中反射式電極的材質包括具有高反射率的金屬材料。
值得一提的是，在本實施例中，由於共用電極160與畫素電極130之間夾設有第二絕緣層140及第三絕緣層150而使得共用電極160與畫素電極130在垂直投影方向D3上的距離L2較遠，因此能降低共用電極160與畫素電極130所形成的儲存電容值（Storage capacitance），距離L2舉例係為2000埃至12000埃。本實施例的畫素陣列基板10採用三閘型（Tri-gate）架構，因此掃描線SL1、SL2、SL3具有高電位而能使主動元件T開啟的時間較短，亦即，充電時間較短。然而，透過上述設置方式，共用電極160與畫素電極130所形成的儲存電容值能降低，因此畫素陣列基板10能在採用三閘型（Tri-gate）架構的前提下，具有足夠的充電率（Charging ratio），以使採用畫素陣列基板10的顯示面板兼俱低成本的優勢及良好的顯示品質。
請參照圖1及圖2，在本實施例中，共用電極160具有與畫素電極130重疊的多個分支161。請參照圖2，在本實施例中，多個分支161包括多個第一直線段161a、多個第二直線段161b及多個彎曲段161c，其中第一直線段161a的延伸方向與第二直線段161b的延伸方向不同，彎曲段161c連接於第一直線段161a與第二直線段161b之間。在本實施例中，多個分支161還可進一步包括多個彎曲段161d、161e，其中第一直線段161a連接於彎曲段161c與彎曲段161d之間，第二直線段161b連接於彎曲段161c與彎曲段161e之間。
在本實施例中，共用電極160的多個彎曲段161c與觸控走線TL重疊。也就是說，觸控走線TL設置於遠離資料線DL處，由於觸控走線TL與資料線DL在方向D2上的距離L3遠，因此觸控走線TL與資料線DL所形成的雜散電容值低，進而有助於提供穩定的訊號。此外，若將畫素陣列基板10應用於液晶顯示面板，延伸方向不同的第一直線段161a與第二直線段161b可定義多個液晶配向區，彎曲段161c的彎折點設置於所述多個液晶配向區之間的不連續線（Disclination line）上，觸控走線TL重疊於無法提供亮度貢獻的不連續線上，因此，在令觸控走線TL與彎曲段161c重疊以降低雜散電容值的同時，觸控走線TL的設置並不會過度影響液晶顯示面板的穿透率。然而，本發明不以此為限，在另一個實施例中，觸控走線TL也可設置遠離資料線DL的其它適當處。
請參照圖1，在本實施例中，畫素陣列基板10更包括周邊走線PL、第一轉接圖案131及第二轉接圖案162。周邊走線PL設置於基板100的周邊區PA。在本實施例中，周邊走線PL與主動元件T的閘極G、掃描線SL1、SL2、SL3可由相同膜層所形成，且周邊走線PL與主動元件T的閘極G及掃描線SL1、SL2、SL3的材質可相同，但本發明不以此為限。周邊走線PL可具有參考電位。在本實施例中，參考電位例如是接地電位。然而，本發明不以此為限，在其它實施例中，參考電位也可以是固定電位或其它適當電位。
在本實施例中，第一絕緣層120設置於周邊走線PL上且具有與周邊走線PL重疊的第一接觸窗120b。類似地，第四絕緣層110也設置於周邊走線PL上且具有與周邊走線PL重疊的第四接觸窗110b，其中第一接觸窗120b與第四接觸窗110b相通。特別是，在本實施例中，位於周邊區PA的第一接觸窗120b與第四接觸窗110b可切齊，也就是說，第一接觸窗120b與第四接觸窗110b可利用同一遮罩且於同一蝕刻製程中同時形成，但本發明不以此為限。
在本實施例中，第一轉接圖案131設置在位於周邊區PA的第一絕緣層120上且透過第一接觸窗120b及第四接觸窗110b與周邊走線PL電性連接。舉例而言，在本實施例中，第一轉接圖案131與畫素電極130可由相同膜層所形成，且第一轉接圖案131與畫素電極130的材質相同，但本發明不以此為限。
在本實施例中，第二絕緣層140具有位於周邊區PA的第二接觸窗140b，第三絕緣層150具有位於周邊區PA的第三接觸窗150b，第二絕緣層140與第三絕緣層150分別具有彼此相通的第二接觸窗140b與第三接觸窗150b，以暴露出第一轉接圖案131的部分表面。第二轉接圖案162設置在位於周邊區PA的第三絕緣層150上，且透過第二接觸窗140b與第三接觸窗150b與第一轉接圖案131電性連接。在本實施例中，共用電極160可透過第一轉接圖案131及第二轉接圖案162電性連接至周邊走線PL。在本實施例中，第二接觸窗140b與第三接觸窗150b切齊；也就是說，第二接觸窗140b與第三接觸窗150b可利用同一遮罩且於同一蝕刻製程中同時形成，但本發明不以此為限。在本實施例中，第二轉接圖案162與共用電極160可由相同膜層所形成，且第二轉接圖案162與共用電極160的材質相同，但本發明不以此為限。
綜上所述，本發明之實施例的畫素陣列基板的共用電極與畫素電極之間設置有第二絕緣層與第三絕緣層，以增加共用電極與畫素電極的距離。共用電極與畫素電極的距離增加時，畫素電極與共用電極之間的儲存電容值能降低，進而提升充電率。藉此，能實現低成本及高性能的畫素陣列基板。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧畫素陣列基板
100‧‧‧基板
110‧‧‧第四絕緣層
110b‧‧‧第四接觸窗
120‧‧‧第一絕緣層
120a、120b‧‧‧第一接觸窗
130‧‧‧畫素電極
131‧‧‧第一轉接圖案
140‧‧‧第二絕緣層
140b‧‧‧第二接觸窗
150‧‧‧第三絕緣層
150a、150b‧‧‧第三接觸窗
160‧‧‧共用電極
161‧‧‧分支
161a‧‧‧第一直線段
161b‧‧‧第二直線段
161c、161d、161e‧‧‧彎曲段
162‧‧‧第二轉接圖案
AA‧‧‧顯示區
CH‧‧‧半導體圖案
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧垂直投影方向
DL‧‧‧資料線
H1、H2、H3‧‧‧厚度
I‧‧‧區域
L1、L2、L3‧‧‧距離
PA‧‧‧周邊區
PL‧‧‧周邊走線
PX1、PX2、PX3‧‧‧子畫素結構
SL‧‧‧掃描線
T‧‧‧主動元件
D‧‧‧汲極
G‧‧‧閘極
TL‧‧‧觸控走線
S‧‧‧源極
W1、W2‧‧‧寬度
A-A’、B-B’‧‧‧剖線
圖1為本發明之一實施例的畫素陣列基板的剖面示意圖。 圖2為圖1的畫素陣列基板的上視示意圖。
Claims (15)
- 一種畫素陣列基板，包括：一基板，具有一顯示區以及該顯示區外的一周邊區；一資料線，設置於該基板；多條掃描線，設置於該基板且與該資料線交錯；以及多個子畫素結構，設置於該基板的該顯示區，且與該資料線電性連接，其中該些子畫素結構分別用以顯示不同的顏色，且分別與不同的該些掃描線電性連接，各該子畫素結構包括一主動元件以及與該主動元件電性連接的一畫素電極；一第一絕緣層，覆蓋該些主動元件，其中該些畫素電極設置於該第一絕緣層上；一第二絕緣層，設置於該第一絕緣層上，且覆蓋該些畫素電極；一觸控走線，設置於該第二絕緣層上；一第三絕緣層，設置於該第二絕緣層上，具有一第三接觸窗且覆蓋該觸控走線的一部分；以及一共用電極，設置於該第三絕緣層上，與該觸控走線電性連接，且具有與該些畫素電極中之至少一者重疊的多個分支，其中該共用電極的該些分支包括多個第一直線段、多個第二直線段以及多個彎曲段，該些第一直線段的延伸方向與該些第二直線段的延伸方向不同，該些彎曲段分別連接於該些第一直線段與該些第二直線段之間，且該些彎曲段中之一者與該觸控走線重疊並藉由該第三接觸窗與該觸控走線接觸，且該第三接觸窗同時與該些彎曲段中之該者以及該些掃描線中之一者重疊。
- 如申請專利範圍第1項所述的畫素陣列基板，其中該第二絕緣層及該第三絕緣層設置於該些畫素電極中之至少一者與該共用電極之間。
- 如申請專利範圍第1項所述的畫素陣列基板，其中該第一絕緣層及該第二絕緣層設置於該觸控走線與該資料線之間。
- 如申請專利範圍第1項所述的畫素陣列基板，其中該第一絕緣層及該第二絕緣層設置於該觸控走線與該些掃描線之間。
- 如申請專利範圍第1項所述的畫素陣列基板，其中該第二絕緣層設置於該些畫素電極中之至少一者與該觸控走線之間。
- 如申請專利範圍第1項所述的畫素陣列基板，其中該第三絕緣層設置於該共用電極與該觸控走線之間。
- 如申請專利範圍第1項所述的畫素陣列基板，其中該第一絕緣層的厚度大於該第二絕緣層的厚度以及該第三絕緣層的厚度，其中該第一絕緣層的厚度為4000埃至10000埃，該第二絕緣層的厚度為1000埃至6000埃，而該第三絕緣層的厚度為1000埃至6000埃。
- 如申請專利範圍第1項所述的畫素陣列基板，其中該觸控走線與該資料線在一第一方向上延伸，各該畫素電極在該第一方向上具有寬度W1且在與該第一方向垂直的一第二方向上具有寬度W2，而W1<W2。
- 如申請專利範圍第1項所述的畫素陣列基板，更包括：一周邊走線，設置於該基板的該周邊區，其中該第一絕緣層設置於該周邊走線上且具有與該周邊走線重疊的一第一接觸窗；一第一轉接圖案，設置在位於周邊區的該第一絕緣層上且透過該第一接觸窗與該周邊走線電性連接；以及一第二轉接圖案，設置在位於周邊區的該第三絕緣層上，其中該第二絕緣層具有一第二接觸窗，該第二接觸窗與該第三接觸窗相通，該第二轉接圖案透過該第二接觸窗及該第三接觸窗與該第一轉接圖案電性連接，而該共用電極透過第一轉接圖案及該第二轉接圖案電性連接至該周邊走線，其中該第二接觸窗與該第三接觸窗切齊。
- 如申請專利範圍第9項所述的畫素陣列基板，其中各該主動元件為包含一閘極以及一半導體圖案的一薄膜電晶體，而該畫素陣列基板更包括：一第四絕緣層，設置於各該閘極與各該半導體圖案之間，其中該第四絕緣層具有與該第一接觸窗相通的一第四接觸窗，而該第一轉接圖案透過該第一接觸窗及該第四接觸窗與該周邊走線電性連接，其中該第一接觸窗與該第四接觸窗切齊，該共用電極與該些畫素電極中之至少一者於一垂直投影方向上的距離為2000埃至12000埃。
- 一種畫素陣列基板，包括：一基板，具有一顯示區以及該顯示區外的一周邊區；一資料線，設置於該基板；一掃描線，設置於該基板且與該資料線交錯；以及一子畫素結構，設置於該基板的該顯示區，且與該資料線及該掃描線電性連接，其中該子畫素結構包括一主動元件以及與該主動元件電性連接的一畫素電極；一周邊走線，設置於該基板的該周邊區；一第一絕緣層，覆蓋該主動元件以及該周邊走線，且具有與該周邊走線重疊的一第一接觸窗，其中該畫素電極設置在位於該顯示區的該第一絕緣層上；一第一轉接圖案，設置在位於周邊區的該第一絕緣層上且透過該第一接觸窗與該周邊走線電性連接；一第二絕緣層，設置於該第一絕緣層上，覆蓋該畫素電極及該第一轉接圖案，且具有與該第一轉接圖案重疊的一第二接觸窗；一觸控走線，設置於該第二絕緣層上；一第三絕緣層，設置於該第二絕緣層上，覆蓋該觸控走線的一部分，且具有與該第二接觸窗連通的一第三接觸窗；一共用電極，設置於該第三絕緣層上，與該觸控走線電性連接，且具有與該畫素電極重疊的多個分支，其中該共用電極的該些分支包括多個第一直線段、多個第二直線段以及多個彎曲段，該些第一直線段的延伸方向與該些第二直線段的延伸方向不同，該些彎曲段分別連接於該些第一直線段與該些第二直線段之間，且該些彎曲段中之一者與該觸控走線重疊並藉由該第三接觸窗與該觸控走線接觸，且該第三接觸窗同時與該些彎曲段中之該者以及該些掃描線中之一者重疊；以及一第二轉接圖案，設置在位於周邊區的該第三絕緣層上，且透過該第二接觸窗及該第三接觸窗與該第一轉接圖案電性連接，而該共用電極透過第一轉接圖案及該第二轉接圖案電性連接至該周邊走線。
- 如申請專利範圍第11項所述的畫素陣列基板，其中該第二接觸窗與該第三接觸窗切齊。
- 如申請專利範圍第11項所述的畫素陣列基板，其中該主動元件為包含一閘極以及一半導體圖案的一薄膜電晶體，而該畫素陣列基板更包括：一第四絕緣層，設置於該閘極與該半導體圖案之間，其中該第四絕緣層具有與該第一接觸窗相通的一第四接觸窗，而該第一轉接圖案透過該第一接觸窗以及該第四接觸窗與該周邊走線電性連接。
- 如申請專利範圍第13項所述的畫素陣列基板，其中該第一接觸窗與該第四接觸窗切齊。
- 如申請專利範圍第11項所述的畫素陣列基板，其中該觸控走線與該資料線在一第一方向上延伸，該畫素電極在該第一方向上具有寬度W1，該畫素電極在與該第一方向垂直的一第二方向上具有寬度W2，而W1<W2，該共用電極與該畫素電極於一垂直投影方向上的距離為2000埃至12000埃。
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