TW202013202A - 具有資料匯流排反轉之半導體分層裝置 - Google Patents

具有資料匯流排反轉之半導體分層裝置 Download PDF

Info

Publication number
TW202013202A
TW202013202A TW108115190A TW108115190A TW202013202A TW 202013202 A TW202013202 A TW 202013202A TW 108115190 A TW108115190 A TW 108115190A TW 108115190 A TW108115190 A TW 108115190A TW 202013202 A TW202013202 A TW 202013202A
Authority
TW
Taiwan
Prior art keywords
dbi
circuit
data
signal
fifo
Prior art date
Application number
TW108115190A
Other languages
English (en)
Other versions
TWI704462B (zh
Inventor
惠比原雪
成井聖司
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW202013202A publication Critical patent/TW202013202A/zh
Application granted granted Critical
Publication of TWI704462B publication Critical patent/TWI704462B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Manufacturing & Machinery (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)
  • Medicines Containing Antibodies Or Antigens For Use As Internal Diagnostic Agents (AREA)

Abstract

本發明描述半導體晶片之間的資料傳輸之設備及方法。一種實例性設備包含一資料匯流排反轉(DBI)電路，其依序接收第一輸入資料、第二輸入資料及第三輸入資料且進一步提供經或未經資料匯流排反轉之第一輸出資料、第二輸出資料及第三輸出資料。該DBI電路包含：一第一電路，其鎖存該第一輸入資料及該第三輸入資料；一第二電路，其鎖存該第二輸入資料；一第一DBI計算器電路，其分別回應於該第一電路鎖存該第一輸入資料且該第二電路鎖存該第二輸入資料而對該鎖存第一輸入資料及該鎖存第二輸入資料執行第一DBI計算；及一第二DBI計算器電路，其回應於該第一電路鎖存該第三輸入資料而對該鎖存第二資料及該鎖存第三輸入資料執行第二DBI計算。

Description

具有資料匯流排反轉之半導體分層裝置
高資料可靠性、高速記憶體存取、低功耗及減小晶片尺寸係半導體記憶體所要求之特徵。近年來，已引入三維(3D)記憶體裝置。藉由垂直堆疊晶片(例如晶粒)且使用基板穿孔(TSV)互連晶片來形成一些3D記憶體裝置。3D記憶體裝置之益處包含較短互連(其減少電路延遲及功耗)、層之間的之大量垂直通孔(其允許不同層中之功能區塊之間的寬頻寬匯流排)及相當小佔用面積。因此，3D記憶體裝置促成較高記憶體存取速度、較低功耗及晶片尺寸減小。實例性3D記憶體裝置包含混合記憶體立方體(HMC)、高頻寬記憶體(HBM)及一寬I/O動態隨機存取記憶體(DRAM)。
例如，高頻寬記憶體(HBM)係包含一高效能DRAM介面晶片及垂直堆疊DRAM晶片之一記憶體類型。4個DRAM晶片(例如核心晶片)之一典型HBM堆疊具有每晶片2個128位元通道，總共8個輸入/輸出通道及總寬度為1024個位元。HBM之一介面(IF)晶片給彼此獨立運作之8個輸入/輸出通道提供一介面。在HBM中，歸因於作為電容器之基板穿孔(TSV)處之當前充電及放電，經由TSV之晶片之間(例如一介面晶片與核心晶片之間)的資料傳輸可引起高功耗。
3D記憶體裝置(例如HBM及其類似者)在寫入及讀取操作期間支援資料匯流排反轉(「DBI」)以減小經由一資料匯流排之一主機控制器與晶片(例如晶粒)之間的資料傳輸之電流。一DBI演算法(DBI-AC演算法)用於限制跨介面之寬度之同時轉變資料位元之數目(例如一半位元或更少)。在DBI-AC演算法下，若當前資料之大多數位元之邏輯位準不同於無反轉之當前資料之前之1個資料傳輸週期所傳輸之先前資料(例如緊接先前資料)，則在傳輸當前資料之前，使待傳輸之當前資料之所有位元邏輯位準反轉。然而，若傳輸經反轉先前資料，則依樣傳輸當前資料，即使當前資料之大多數位元之邏輯位準不同於先前資料。
執行DBI計算以偵測當前資料之大多數位元之邏輯位準是否不同於先前資料。基於基於DBI計算結果之大多數位元轉變及DBI運算之先前執行狀態，一DBI位元指示是否對當前資料執行DBI。在圖1A中，若當前資料之大多數位元之邏輯位準不同於先前資料且未對先前資料執行DBI，則DBI位元表示「1」，且若當前資料之大多數位元之邏輯位準相同於先前資料，則DBI位元表示「0」。如圖1B中所展示，用於資料讀取路徑之一DBI電路1執行DBI-AC演算法且將經或未經DBI之當前資料及一DBI位元提供至資料匯流排上。一資料匯流排將來自DRAM核心之各資料同步傳輸至一讀取時脈信號READ。回應於讀取時脈信號READ之各週期，一D型正反器電路11擷取一資料(DQ)及一DBI位元且提供擷取資料(DQ)(作為具有1個週期延遲之先前資料)及DBI位元至一DBI計算器12，DBI計算器12係一比較器。DBI計算器12接收來自DRAM核心之當前資料及先前資料，該先前資料係來自正反器電路11之當前資料之前1個週期之資料。DBI計算器12比較先前資料與當前資料以判定資料中之大多數位元之邏輯位準是否不同於先前資料(例如，若資料匯流排之寬度係8個位元，則展示差異之位元數目大於4個位元)，且提供一DBI計算結果位元至一邏輯AND (「及」)電路13。邏輯AND電路13接收DBI計算結果及來自一模式暫存器之一DBI啟用/停用位元且提供DBI位元至一邏輯XOR (「互斥或」)電路14。當DBI計算結果指示當前資料中之大多數位元不同於先前資料且DBI啟用/停用位元指示啟用DBI運算時，DBI位元有效(例如「1」)。若DBI位元有效(例如「1」)，則邏輯XOR電路14執行當前資料之反轉，因此DBI電路1提供經反轉當前資料DQ及DBI位元「1」之一組合或當前資料DQ及DBI位元「0」之一組合。應該在讀取時脈信號READ之1個週期內執行DBI計算；然而，完成DBI計算需要相對較長時間，因為DBI計算器12由大量邏輯閘組成。因此，要求讀取時脈信號READ之一週期足夠長以完成DBI計算，且因此因DBI運算而抑制一資料傳送速度。
以下將參考附圖來詳細解釋本發明之各種實施例。以下詳細描述參考藉由圖解來展示可實踐本發明之特定態樣及實施例之附圖。本說明書提供足夠細節以使熟習此項技術者能夠實踐本發明之實施例。可利用其他實施例，且可在不背離本發明之範疇之情況下作出結構、邏輯及電變化。本文中所揭示之各種實施例未必互斥，因為一些揭示實施例可與一或多個其他揭示實施例組合以形成新實施例。
圖2A係根據本發明之一實施例之一DBI電路2之一示意圖。圖2B係根據本發明之一實施例之一DBI運算期間DBI電路2中之信號之一時序圖。DBI電路2可包含提供給一輸入資料之各位元之複數個DBI FIFO A電路＜7:0＞ 21a及複數個DBI FIFO B電路＜7:0＞ 21b、一DBI計算器A 22a及一DBI計算器B 22b。例如，DBI計算器A 22a及DBI計算器B 22b中之一DBI計算週期(tDBI)可介於一讀取時脈信號READ之1個時脈週期(1tCK)與2個時脈週期(2tCK)之間。複數個DBI FIFO A電路＜7:0＞ 21a及複數個DBI FIFO B電路＜7:0＞ 21b兩者可分別在讀取時脈信號READ之每一讀取時脈週期(1tCK)自一輸入資料匯流排(諸如RW-bus[7:0])接收資料之對應位元(例如依D0、D1、D2、D3、D4、D5、D6、D7之順序)。複數個DBI FIFO A電路＜7:0＞ 21a及複數個DBI FIFO B電路＜7:0＞ 21b可分別接收指針信號PointerA及PointerB。PointerA信號及PointerB信號係可具有讀取時脈信號READ之1個脈衝週期(=1tCK)之一脈衝寬度之週期信號，且其等彼此互補。因此，PointerA信號及PointerB信號可交替其等有效狀態(例如一邏輯高位準)且可每隔1個週期(例如僅奇數週期或僅偶數週期)由指針信號PointerA及PointerB鎖存資料。DBI計算器A 22a及DBI計算器B 22b可執行DBI計算以偵測當前資料之大多數位元之邏輯位準是否不同於先前資料。DBI計算器B 22b可包含呈類似於DBI計算器A 22a之一結構組態之類似組件，且圖2A中省略DBI計算器B 22b之詳細圖解。
複數個DBI FIFO A電路＜7:0＞ 21a之各DBI FIFO A電路包含一正反器電路211a、一位元反轉器(例如互斥或(XOR)閘) 212a、一正反器電路213a及一NAND (「反及」)電路214a。複數個DBI FIFO A電路＜7:0＞ 21a之各DBI FIFO A電路亦可包含一延遲電路DL_tDBI 215a，如圖2A中所展示。複數個DBI FIFO B電路＜7:0＞ 21b之各DBI FIFO B電路包含一正反器電路211b、一位元反轉器(例如XOR閘) 212b、一正反器電路213b及一NAND電路214b。複數個DBI FIFO B電路＜7:0＞ 21b之各DBI FIFO B電路亦可包含一延遲電路DL_tDBI 215b，如圖2A中所展示。複數個DBI FIFO A電路＜7:0＞ 21a及複數個DBI FIFO B電路＜7:0＞ 21b可藉由保持對應於DBI計算時間(tDBI)之讀取時脈信號READ之一時脈週期數來提供FIFO輸出信號至複數個輸出電路23，與DBI位元信號同步。
例如，DBI FIFO B電路＜7:0＞ 21b之正反器電路211b可回應於PointerB信號呈有效狀態(例如，呈一邏輯高位準)而在偶數週期(例如圖2B中之D0、D2、D4、D6)鎖存對應RW-bus[7:0]上之資料之對應位元，且提供鎖存資料信號DBIB[7:0]。各DBI FIFO B電路 21b之位元反轉器212b可接收鎖存資料信號DBIB[7:0]之一對應位元及來自耦合至DBI計算器B 22b之一比較器電路25b的一當前DBI計算結果信號DBIresB。若當前DBI計算結果信號DBIresB有效，則位元反轉器212b可提供鎖存資料信號DBIB[7:0]之對應位元之一反轉位元。若當前DBI計算結果信號DBIresB無效(例如，呈一邏輯低位準)，則位元反轉器212b可提供鎖存資料信號DBIB[7:0]之對應位元。若指針信號PointerB呈有效狀態，則各DBI FIFO B電路21b之正反器電路213b可鎖存位元反轉器212b之一輸出信號且各DBI FIFO B電路21b之NAND電路214b可提供位元反轉器212b之輸出信號之一反轉信號作為一FIFO輸出信號。若DBI FIFO B電路21b包含延遲電路DL_tDBI電路215b，則延遲電路DL_tDBI電路215b可提供一延遲指針信號PointerB' (其可具有參考指針信號PointerB之DBI運算週期(tDBI)之一延遲)而非指針信號PointerB至正反器電路213b及NAND電路214b。
類似地，DBI FIFO A電路＜7:0＞ 21a之正反器電路211a可回應於PointerA信號呈有效狀態(例如，呈一邏輯高位準)而在奇數週期(例如圖2B中之D1、D3、D5、D7)鎖存對應RW-bus[7:0]上之資料之對應位元(緊接於由DBI FIFO B電路＜7:0＞ 21b在偶數週期(例如圖2B中之D0、D2、D4、D6)接收之RW-bus[7:0]上之資料之對應位元)，且提供鎖存資料信號DBIA[7:0]。各DBI FIFO A電路21a之位元反轉器212a可接收鎖存資料信號DBIA[7:0]之一對應位元及來自耦合至DBI計算器A 22a之一比較器電路25a之一當前DBI計算結果信號DBIresA。若當前DBI計算結果信號DBIresA有效，則位元反轉器212a可提供鎖存資料信號DBIA[7:0]之對應位元之一反轉位元。若當前DBI計算結果信號DBIresA無效(例如，呈一邏輯低位準)，則位元反轉器212a可提供鎖存資料信號DBIA[7:0]之對應位元。各DBI FIFO A電路21a之正反器電路213a可鎖存位元反轉器212a之一輸出信號。若指針信號PointerA呈有效狀態，則各DBI FIFO A電路21a之NAND電路214a可提供位元反轉器212a之輸出信號之一反轉信號作為FIFO輸出信號。若DBI FIFO A電路21a包含延遲電路DL_tDBI電路215a，則延遲電路DL_tDBI電路215a可提供一延遲指針信號PointerA' (其可具有參考指針信號PointerA之一DBI計算週期(tDBI)之一延遲)而非指針信號PointerA至正反器電路213a及NAND電路214a。複數個輸出電路23可接收對應NAND電路214a及214b之FIFO輸出信號且提供資料輸出信號Dout[7:0]。
DBI計算器A 22a可自DBI FIFO A電路＜7:0＞ 21a之正反器電路211a接收鎖存資料信號DBIA[7:0]。DBI計算器A 22a亦可自複數個正反器電路24a接收資料信號b[7:0]。複數個正反器電路24a可接收來自DBI FIFO B電路＜7:0＞ 21b之正反器電路211b之鎖存資料信號DBIB[7:0]及指針信號PointerA，且分別鎖存鎖存資料信號DBIB[7:0]以提供資料信號b[7:0]。DBI計算器A 22a可包含複數個比較器電路221a。例如，複數個比較器電路221a可為XOR電路。複數個比較器電路221a之各比較器電路可接收資料信號b[7:0]之一對應位元及鎖存資料信號DBIA[7:0]之一對應位元且提供各對應位元之一結果信號。例如，若資料信號b[7:0]之對應位元及鎖存資料信號DBIA[7:0]之對應位元不同(其指示先前資料及當前資料之對應位元不同)，則結果信號可為一有效狀態(例如「1」或一邏輯高位準)。類似地，若資料信號b[7:0]之對應位元及鎖存資料信號DBIA[7:0]之對應位元相同(其指示先前資料及當前資料之對應位元相同)，則結果信號可為一無效狀態(例如「0」或一邏輯低位準)。DBI計算器A 22a可包含一加法器電路222a。例如，加法器電路222a可為一OR (「或」)電路。加法器電路222a可在基於來自複數個比較器電路221a之結果信號之計算之後接收計算信號且可提供一DBI計算信號DBI_calcA。將參考圖3來詳細描述基於結果信號之計算。比較器電路25a可接收DBI計算信號DBI_calcA及基於DBI計算器B 22b之DBI計算之來自一正反器電路26b之一先前DBI計算結果信號DBIrespreB。若DBI計算信號DBI_calcA及先前DBI計算結果信號DBIrespreB不同，則比較器電路25a可提供呈一有效狀態(例如「1」或一邏輯高位準)之當前DBI計算結果信號DBIresA。若DBI計算信號DBI_calcA及先前DBI計算結果信號DBIrespreB相同，則比較器電路25a可提供呈一無效狀態(例如「0」或一邏輯低位準)之當前DBI計算結果信號DBIresA。一正反器電路26a可接收當前DBI計算結果信號DBIresA且使用指針信號PointerA或延遲指針信號PointerA'來鎖存當前DBI計算結果信號DBIresA，且可提供經鎖存之當前DBI計算結果信號DBIresA作為一先前DBI計算結果信號DBIrespreA。
類似地，DBI計算器B 22b可自DBI FIFO B電路＜7:0＞ 21b之正反器電路211b接收鎖存資料信號DBIB[7:0]。DBI計算器B 22b亦可自可用作複數個預DBI鎖存電路之複數個正反器電路24b接收資料信號a[7:0]。複數個正反器電路24b可接收來自DBI FIFO A電路＜7:0＞ 21a之正反器電路211a之鎖存資料信號DBIA[7:0]及指針信號PointerB，且分別鎖存鎖存資料信號DBIA[7:0]以提供資料信號a[7:0]。DBI計算器B 22b可包含複數個比較器電路221b。例如，複數個比較器電路221b可為XOR電路。類似地，複數個比較器電路221b之各比較器電路可接收資料信號a[7:0]之一對應位元及鎖存資料信號DBIB[7:0]之一對應位元且提供各對應位元之一結果信號，使得若資料信號a[7:0]之對應位元及鎖存資料信號DBIB[7:0]之對應位元不同，則結果信號可為有效狀態(例如「1」或邏輯高位準)，且若資料信號a[7:0]之對應位元及鎖存資料信號DBIB[7:0]之對應位元相同，則結果信號可為無效狀態(例如「0」或邏輯低位準)。DBI計算器B 22b可包含一加法器電路222b。例如，加法器電路222b可為一OR電路。加法器電路222b可在基於來自複數個比較器電路221b之結果信號之計算之後接收計算信號且可提供一DBI計算信號DBI_calcB。將參考圖3來詳細描述基於結果信號之計算。比較器電路25b可接收DBI計算信號DBI_calcB及基於DBI計算器A 22a之DBI計算之來自正反器電路26a之一先前DBI計算結果信號DBIrespreA。若DBI計算信號DBI_calcB及先前DBI計算結果信號DBIrespreA不同，則比較器電路25b可提供呈一有效狀態(例如「1」或邏輯高位準)之當前DBI計算結果信號DBIresB。若DBI計算信號DBI_calcB及先前DBI計算結果信號DBIrespreA相同，則比較器電路25b可提供呈一無效狀態(例如「0」或一邏輯低位準)之當前DBI計算結果信號DBIresB。一正反器電路26b可接收當前DBI計算結果信號DBIresB且使用指針信號PointerB或延遲指針信號PointerB'來鎖存當前DBI計算結果信號DBIresB且可提供經鎖存之當前DBI計算結果信號DBIresB作為先前DBI計算結果信號DBIrespreB。
DBI電路2亦可包含一DBI輸出電路27。DBI輸出電路27可接收當前DBI計算結果信號DBIresA及DBIresB及指針信號PointerA及PointerB或延遲指針信號PointerA'及PointerB'。DBI輸出電路27可回應於指針信號PointerA (或延遲指針信號PointerA')而提供DBIresA作為一DBI位元信號，且可回應於指針信號PointerB (或延遲指針信號PointerB')而提供DBIresB作為DBI位元信號。因為指針信號PointerA及PointerB或延遲指針信號PointerA'及PointerB'係互補週期信號，所以DBIresA或DBIresB可分別在奇數週期或偶數週期提供為DBI位元信號。
圖3係根據本發明之一實施例之一DBI計算器電路3。例如，DBI計算器電路3可用作圖2A中之DBI計算器電路22a及22b。DBI計算器電路3可執行DBI計算以偵測當前資料之大多數位元之邏輯位準是否不同於先前資料。DBI計算器電路3可包含一輸入級31、一中間級32及一輸出級33。DBI計算器電路3之輸入級31可包含用於當前資料之對應位元(例如Da[3:0])及先前資料之對應位元(例如Db[3:0])之複數個比較器電路311a至311d。例如，複數個比較器電路311a至311d可為邏輯XOR電路。例如，一比較器電路311a可接收當前資料之Da[0]位元及先前資料之Db[0]位元且提供指示一對應位元D[0]是否自先前資料改變至當前資料之一改變位元C[0]。若對應位元D[0]改變，則改變位元C[0]呈一有效狀態(例如一邏輯高位準)，因為當前資料之Da[0]位元及先前資料之Db[0]位元不同。類似地，比較器電路311b至311d可比較Da[1:3]位元與Db[1:3]位元且提供表示對應位元D[1:3]是否改變之C[1:3]。DBI計算器電路3之輸入級31亦可包含邏輯電路312a至312d。例如，邏輯電路312a可為一邏輯NOR (「反或」)電路，其可接收C[0]及C[1]且可提供指示位元D[0:1]之任何者是否改變之一中間信號a1，中間信號a1係C[0]及C[1]之一NOR運算。例如，若位元D[0:1]之任何者未改變，則中間信號a1表示「1(=呈邏輯高位準)」。邏輯電路312b可為一邏輯NAND電路，其可接收C[0]及C[1]且可提供指示是否所有位元D[0:1]改變之一中間信號b1，中間信號b1係C[0]及C[1]之一NAND運算。例如，若位元D[0:1]之任何者未改變，則中間信號b1表示「1」。類似地，邏輯電路312c及邏輯電路312d可為一邏輯NOR電路及一邏輯NAND電路，其等可接收C[2]及C[3]且可提供為C[2]及C[3]之一NOR運算及一NAND運算之中間信號a2及b2。
DBI計算器電路3之中間級32可包含複數個邏輯電路321a至321d。邏輯電路321a可接收中間信號a1及a2，使中間信號a1及a2反轉，且對反轉中間信號a1'及a2'執行一NOR運算以提供指示位元D[0:3]之任何者是否未改變之另一中間信號A1 (例如，若位元D[0:3]之任何者未改變，則A1表示「1」)。邏輯電路321b可接收中間信號a1、a2、b1及b2，使中間信號b1及b2反轉，對中間信號a1及a2執行一NOR運算，且可進一步執行反轉中間信號b1及b2及中間信號a1及a2之NOR值之一NOR運算以提供指示位元D[0:3]中經改變位元之一數目是否受限於1之另一中間信號B1 (例如，若經改變位元之數目係0或1，則B1表示「1」)。邏輯電路321c可接收中間信號a1、a2、b1及b2，對中間信號a1及b2執行一NOR運算，對中間信號a2及b1執行另一NOR運算，且進一步對中間信號a1及b2之NOR值及中間信號a2及b1之NOR值執行一NOR運算且提供指示位元D[0:3]中經改變位元之數目是否受限於2之另一中間信號C1 (例如，若經改變位元之數目係0、1或2，則C1表示「1」)。邏輯電路321d可接收中間信號b1及b2，對中間信號b1及b2執行一NOR運算，且進一步使NOR值反轉且提供反轉NOR值作為指示位元D[0:3]中經改變位元之數目是否受限於3之另一中間信號D1 (例如，若經改變位元之數目係4，則D1表示「0」)。因此，中間信號A1、B1、C1及D1可分別表示位元D[0:3]中經改變位元之數目是否受限於0、1、2及3。類似地，自Da[7:4]及Db[7:4]，輸入級31可提供中間信號c1、c2、d1及d2，且中間級32可提供可分別表示位元D[4:7]中經改變位元之數目是否受限於0、1、2及3之中間信號A2、B2、C2及D2。
輸出級33可為一評估電路。例如，評估電路33可包含複數個邏輯電路331a至331d、另一複數個邏輯電路332a及332b及一輸出邏輯電路(例如OR閘) 333。例如，複數個邏輯電路331a至331d可為邏輯OR電路，複數個邏輯電路332a及332b可為邏輯NAND電路，且輸出邏輯電路可為一邏輯OR電路。邏輯電路331a可接收中間信號A1及D2且提供中間信號A1及D2之一OR值至邏輯電路332a。邏輯電路331b可接收中間信號B1及C2且提供中間信號B1及C2之一OR值至邏輯電路332a。類似地，邏輯電路331c可提供中間信號D1及A2之一OR值至邏輯電路332b，且邏輯電路331d可提供中間信號C1及B2之一OR值至邏輯電路332b。邏輯電路332a及332b可執行NAND運算且提供結果至輸出邏輯電路333。輸出邏輯電路333可自邏輯電路332a及332b接收輸出信號且提供一DBI計算結果信號DBI_calc。例如，若當前資料之大多數位元(例如5個或5個以上位元)之邏輯位準不同於先前資料，則DBI計算結果信號DBI_calc可呈一有效狀態(例如一邏輯高位準)，且若當前資料之大多數位元之邏輯位準沒有不同於先前資料(例如4個或4個以下位元改變)，則DBI計算結果信號DBI_calc可呈一無效狀態(例如一邏輯低位準)。例如，圖3之DBI計算器電路3之輸入級31中之複數個比較器311之各比較器可對應於圖2A之DBI計算器A 22a (或DBI計算器B 22b)之複數個比較器電路221a (或221b)之各比較器。例如，圖3之DBI計算器電路3之輸出級33之輸出邏輯電路333可對應於圖2A之DBI計算器A 22a (或DBI計算器B 22b)之加法器電路222a (或加法器電路222b)。
圖4A係根據本發明之一實施例之一DBI電路4之一示意圖。圖4B係根據本發明之一實施例之一DBI運算期間DBI電路4中之信號之一時序圖。將不重複對應於包含於圖2A中之組件的組件之描述且將描述相對於圖2A之改變(包含複數個讀取/寫入匯流排之組態)。與可在每一時脈週期(1tCK)傳輸資料(例如，依D0、D1、D2、D3、D4、D5、D6、D7、D8、.....之順序)之圖2B中之RW-bus[7:0]不同，可存在複數個輸入資料匯流排，諸如，圖4B中之RW-busR[7:0]及RW-busF[7:0]兩者可在一讀取時脈信號READ之每2個時脈週期(2tCK)交替傳輸每隔1個資料之資料。例如，RW-busR[7:0]可傳輸奇數週期之資料(例如，依D1、D3、D5、D7、D9、Db、Dd及Df之順序)且RW-busF[7:0]可傳輸偶數週期之資料(例如，依D0、D2、D4、D6、D8、Da、Dc及De之順序)。複數個DBI FIFO A電路＜7:0＞ 41a可分別在讀取時脈信號READ之每隔1個讀取時脈週期(2tCK)分別自RW-busR[7:0]接收資料之對應位元(例如，依D1、D3、D5、D7、D9、Db、Dd及Df之順序)且複數個DBI FIFO B電路＜7:0＞ 41b可分別在讀取時脈信號READ之每隔1個讀取時脈週期(2tCK)自RW-busF[7:0]接收資料之對應位元(例如，依D0、D2、D4、D6、D8、Da、Dc及De之順序)。複數個DBI FIFO A電路＜7:0＞ 41a可包含可提供Do_busR[7:0]信號之一緩衝器414a來替代NAND電路214a。複數個DBI FIFO B電路＜7:0＞ 41b可包含可提供Do_busF[7:0]信號之一緩衝器414b來替代NAND電路214b。DBI電路4可進一步包含一串列化器電路48，其可接收Do_busR[7:0]信號及Do_busF[7:0]信號且可回應於讀取時脈信號READ而依D0、D1、D2、D3、D4、D5、D6、D7、D8、D9、Da、Db、Dc、Dd、De及Df之順序提供包含串列交替之Do_busR[7:0]信號上之資料及Do_busF[7:0]信號上之資料的資料輸出信號Dout[7:0]。
圖5A係根據本發明之一實施例之一DBI電路5之一示意圖。圖5B係根據本發明之一實施例之一DBI運算期間DBI電路5中之信號之一時序圖。DBI電路5可包含提供給一輸入資料之各位元之複數個DBI FIFO A電路＜7:0＞ 51a、複數個DBI FIFO B電路＜7:0＞ 51b、複數個DBI FIFO C電路＜7:0＞ 51c及複數個DBI FIFO D電路＜7:0＞ 51d、一DBI計算器A 52a、一DBI計算器B 52b、一DBI計算器C 52c及一DBI計算器D 52d。例如，DBI計算器A 52a、DBI計算器B 52b、DBI計算器C 52c及DBI計算器D 52d之一DBI計算週期(tDBI)可長於一讀取時脈信號READ之2個時脈週期(2tCK)(例如，在2個至3個時脈週期之間)。
複數個DBI FIFO A電路＜7:0＞ 51a、複數個DBI FIFO B電路＜7:0＞ 51b、複數個DBI FIFO C電路＜7:0＞ 51c及複數個DBI FIFO D電路＜7:0＞ 51d可分別在讀取時脈信號READ之每一讀取時脈週期(1tCK)自RW-bus[7:0]接收資料之對應位元(例如，依D0、D1、D2、D3、D4、D5、D6、D7、D8、D9、Da、Db、Dc、Dd、De、Df之順序)。指針信號PointerA、PointerB、PointerC及PointerD係可具有一讀取時脈信號READ之4個時脈週期(=4tCK)之一週期循環之週期信號。指針信號PointerA、PointerB、PointerC及PointerD亦可具有讀取時脈信號READ之1個時脈週期(=1tCK)之一脈衝寬度作為每4個時脈週期(4tCK)之一有效狀態(例如，呈一邏輯高位準)。指針信號PointerA、PointerB、PointerC及PointerD可依序呈有效狀態。例如，指針信號PointerA之一下降邊緣及指針信號PointerB之一上升邊緣實質上同時發生。類似地，指針信號PointerB之一下降邊緣及指針信號PointerC之一上升邊緣實質上同時發生，指針信號PointerC之一下降邊緣及指針信號PointerD之一上升邊緣實質上同時發生，且指針信號PointerD之一下降邊緣及指針信號PointerA之一上升邊緣實質上同時發生。複數個DBI FIFO A電路＜7:0＞ 51a、複數個DBI FIFO B電路＜7:0＞ 51b、複數個DBI FIFO C電路＜7:0＞ 51c及複數個DBI FIFO D電路＜7:0＞ 51d之各者可接收指針信號之一組合：對應於當前資料之一指針信號及對應於由其他DBI FIFO電路之一者處理之先前資料之另一指針(其具有緊接於該一指針之前之一有效狀態)。例如，複數個DBI FIFO A電路＜7:0＞ 51a可接收指針信號PointerD及PointerA，複數個DBI FIFO B電路＜7:0＞ 51b可接收指針信號PointerA及PointerB，複數個DBI FIFO C電路＜7:0＞ 51c可接收指針信號PointerB及PointerC，且複數個DBI FIFO D電路＜7:0＞ 51d可接收指針信號PointerC及PointerD。DBI計算器A 52a、DBI計算器B 52b、DBI計算器C 52c及DBI計算器D 52d可執行DBI計算以偵測當前資料之大多數位元之邏輯位準是否不同於先前資料。DBI計算器B 52b、DBI計算器C 52c及DBI計算器D 52d可包含呈類似於DBI計算器A 52a之一結構組態之類似組件，且圖5A中省略DBI計算器B 52b、DBI計算器C 52c及DBI計算器D 52d之詳細圖解。
複數個DBI FIFO A電路＜7:0＞ 51a之各DBI FIFO A電路51a包含一正反器電路511a、一位元反轉器512a及一NAND電路514a。複數個DBI FIFO B電路＜7:0＞ 51b之各DBI FIFO B電路51b包含一正反器電路511b、一位元反轉器512b及一NAND電路514b。複數個DBI FIFO C電路＜7:0＞ 51c之各DBI FIFO C電路51c包含一正反器電路511c、一位元反轉器512c及一NAND電路514c。複數個DBI FIFO D電路＜7:0＞ 51d之各DBI FIFO D電路51d包含一正反器電路511d、一位元反轉器512d及一NAND電路514d。
例如，DBI FIFO A電路＜7:0＞ 51a之正反器電路511a可回應於指針信號PointerA呈有效狀態(例如，呈一邏輯高位準)而在4×N週期(例如圖5B中之D0、D4、D8及Dc)(其中N係一自然數)鎖存對應RW-bus[7:0]上之資料之對應位元，且提供鎖存資料信號DBIA[7:0]，如圖5B中所展示。各DBI FIFO A電路51a之位元反轉器512a可接收鎖存資料信號DBIA[7:0]之一對應位元及來自耦合至DBI計算器A 52a之一比較器電路55a之一當前DBI計算結果信號DBIresA。若當前DBI計算結果信號DBIresA有效，則位元反轉器512a可提供鎖存資料信號DBIA[7:0]之對應位元之一反轉位元。若當前DBI計算結果信號DBIresA無效(例如，呈一邏輯低位準)，則位元反轉器512a可提供鎖存資料信號DBIA[7:0]之對應位元。NAND電路514a可自位元反轉器512a接收鎖存資料信號DBIA[7:0]之對應位元或其反轉位元。NAND電路514a可進一步接收指針信號PointerD，其具有與指針信號PointerA之一上升邊緣(有效狀態之一開始)一致之一下降邊緣(例如有效狀態之一結束)。當DBI計算週期(tDBI)長於2個讀取時脈週期(＞2tCK)且短於3個讀取時脈週期(＜3tCK)時，可藉由使用指針信號PointerD來獲得類似於提供具有圖2A中之一DBI計算週期(tDBI)之一延遲之一指針信號的一效應。因此，NAND電路514a可提供鎖存資料信號DBIA[7:0]之對應位元或其反轉位元與指針信號PointerD之一邏輯NAND值。因此，DBI FIFO A電路＜7:0＞ 51a可回應於指針信號PointerA而每4個週期(4tCK)接收RW-bus[7:0]上之資料且可進一步回應於指針信號PointerD而每4個週期(4tCK)更新輸出信號。類似地，DBI FIFO B電路＜7:0＞ 51b可回應於指針信號PointerB而每4個週期(4tCK)接收RW-bus[7:0]上之資料且可進一步回應於指針信號PointerA而每4個週期(4tCK)更新輸出信號，DBI FIFO C電路＜7:0＞ 51c可回應指針信號PointerC而每4個週期(4tCK)接收RW-bus[7:0]上之資料且可進一步回應於指針信號PointerB而每4個週期(4tCK)更新輸出信號，且DBI FIFO D電路＜7:0＞ 51d可回應於指針信號PointerD而每4個週期(4tCK)接收RW-bus[7:0]上之資料且可進一步回應於指針信號PointerC而每4個週期(4tCK)更新輸出信號。複數個輸出電路53可接收複數個DBI FIFO A電路＜7:0＞ 51a、複數個DBI FIFO B電路＜7:0＞ 51b、複數個DBI FIFO C電路＜7:0＞ 51c、複數個DBI FIFO D電路＜7:0＞ 51d之對應DBI FIFO A至D電路之輸出信號，且提供資料輸出信號Dout[7:0]。
對應於包含於DBI計算器A 52a、DBI計算器B 52b、DBI計算器C 52c及DBI計算器D 52d中之組件的組件之描述實質上相同於圖2A中之DBI計算器A及B且將不重複，且將描述相對於圖2A之改變，其包含鎖存資料信號DBIA、DBIB、DBIC、DBID及指針信號PointerA、PointerB、PointerC及PointerD之組態。例如，圖3之DBI計算器電路3可用作DBI計算器A 52a、DBI計算器B 52b、DBI計算器C 52c及DBI計算器D 52d。
DBI計算器A 52a可分別自DBI FIFO A電路＜7:0＞ 51a之正反器電路511a及DBI FIFO D電路＜7:0＞ 51d之正反器電路511d接收鎖存資料信號DBIA[7:0]及DBID[7:0]。類似地，DBI計算器B 52b可分別自DBI FIFO B電路＜7:0＞ 51b之正反器電路511b及DBI FIFO A電路＜7:0＞ 51a之正反器電路511a接收鎖存資料信號DBIB[7:0]及DBIA[7:0]，DBI計算器C 52c可分別自DBI FIFO C電路＜7:0＞ 51c之正反器電路511c及DBI FIFO B電路＜7:0＞ 51b之正反器電路511b接收鎖存資料信號DBIC[7:0]及DBIB[7:0]，DBI計算器D 52d可分別自DBI FIFO D電路＜7:0＞ 51d之正反器電路511d及DBI FIFO C電路＜7:0＞ 51c之正反器電路511c接收鎖存資料信號DBID[7:0]及DBIC[7:0]。
一比較器電路55a可接收DBI計算信號DBI_calc_A及基於DBI計算器D 52d之DBI計算之來自一正反器電路56d之一先前DBI計算結果信號DBIrespreD。若DBI計算信號DBI_calc_A及先前DBI計算結果信號DBIrespreD不同，則比較器電路55a可提供呈一有效狀態(例如「1」或一邏輯高位準)之當前DBI計算結果信號DBIresA。若DBI計算信號DBI_calc_A及先前DBI計算結果信號DBIrespreD相同，則比較器電路55a可提供呈一無效狀態(例如「0」或一邏輯低位準)之當前DBI計算結果信號DBIresA。一正反器電路56a可接收當前DBI計算結果信號DBIresA且使用指針信號PointerD來鎖存當前DBI計算結果信號DBIresA，且可提供經鎖存之當前DBI計算結果信號DBIresA作為一先前DBI計算結果信號DBIrespreA。類似地，比較器電路55b可接收DBI計算信號DBI_calc_B及基於DBI計算器A 52a之DBI計算之來自正反器電路56a之一先前DBI計算結果信號DBIrespreA，且提供呈有效狀態或無效狀態之當前DBI計算結果信號DBIresB，比較器電路55c可接收DBI計算信號DBI_calc_C及基於DBI計算器B 52b之DBI計算之來自一正反器電路56b之一先前DBI計算結果信號DBIrespreB，且提供呈有效狀態或無效狀態之當前DBI計算結果信號DBIresC，且比較器電路55d可接收DBI計算信號DBI_calc_D及基於DBI計算器C 52c之DBI計算之來自一正反器電路56c之一先前DBI計算結果信號DBIrespreC，且提供呈有效狀態或無效狀態之當前DBI計算結果信號DBIresD。DBI電路5亦可包含一DBI輸出電路57。DBI輸出電路可接收當前DBI計算結果信號DBIresA、DBIresB、DBIresC及DBIresD及指針信號PointerA、PointerB、PointerC及PointerD。DBI輸出電路57可回應於指針信號PointerA (或作為一延遲指針信號之指針信號PointerD)而提供當前DBI計算結果信號DBIresA作為一DBI位元信號，可回應於指針信號PointerB (或作為一延遲指針信號之指針信號PointerA)而提供DBIresB作為DBI位元信號，可回應於指針信號PointerC (或作為一延遲指針信號之指針信號PointerB)而提供DBIresC作為DBI位元信號，且可回應於指針信號PointerD (或作為一延遲指針信號之指針信號PointerC)而提供DBIresD作為DBI位元信號。因為指針信號PointerA、PointerB、PointerC及PointerD係具有相同週期且依序交替啟動之週期信號，所以DBIresA、DBIresB、DBIresC或DBIresD可分別提供為DBI位元信號。
圖6A係根據本發明之一實施例之一DBI電路6之一示意圖。圖6B係根據本發明之一實施例之一DBI運算期間DBI電路6中之信號之一時序圖。DBI電路6可包含提供給一輸入資料之各位元之複數個DBI FIFO A電路＜7:0＞ 61a、複數個DBI FIFO B電路＜7:0＞ 61b及複數個DBI FIFO C電路＜7:0＞ 61c、一DBI計算器A 62a、一DBI計算器B 62b及一DBI計算器C 62c。例如，DBI計算器A 62a、DBI計算器B 62b及DBI計算器C 62c之一DBI計算週期(tDBI)可長於一讀取時脈信號READ之2個時脈週期(2tCK)(例如，在2個至3個時脈週期之間)。
對應於包含於複數個DBI FIFO A電路＜7:0＞ 61a、複數個DBI FIFO B電路＜7:0＞ 61b及複數個DBI FIFO C電路＜7:0 ＞ 61c中之組件的組件之描述實質上相同於複數個DBI FIFO A電路＜7:0＞ 51a、複數個DBI FIFO B電路＜7:0＞ 51b及複數個DBI FIFO C電路＜7:0＞ 51c且將不重複，且將描述相對於圖5A之改變，其包含由複數個DBI FIFO A電路＜7:0＞ 61a、複數個DBI FIFO B電路＜7:0＞ 61b及複數個DBI FIFO C電路＜7:0＞ 61c接收之指針信號PointerA、PointerB及PointerC之組態。
指針信號PointerA、PointerB及PointerC係可具有一讀取時脈信號READ之3個時脈週期(=3tCK)之一週期循環之週期信號。指針信號PointerA、PointerB及PointerC亦可每3個時脈週期(3tCK)具有讀取時脈信號READ之1個時脈週期(=1tCK)之一脈衝寬度作為一有效狀態(例如，呈一邏輯高位準)。指針信號PointerA、PointerB及PointerC可依序呈有效狀態。例如，指針信號PointerA之一下降邊緣及指針信號PointerB之一上升邊緣實質上同時發生。類似地，指針信號PointerB之一下降邊緣及指針信號PointerC之一上升邊緣實質上同時發生，且指針信號PointerC之一下降邊緣及指針信號PointerA之一上升邊緣實質上同時發生。複數個DBI FIFO A電路＜7:0＞ 61a、複數個DBI FIFO B電路＜7:0＞ 61b及複數個DBI FIFO C電路＜7:0＞ 61c之各者可分別接收一對應指針信號 PointerA、PointerB、PointerC。
例如，DBI FIFO A電路＜7:0＞ 61a之正反器電路611a可回應於指針信號PointerA呈有效狀態(例如，呈一邏輯高位準)而在3×N週期(例如圖6B中之D0、D3、D6、D9、Dc及Df)(其中N係一自然數)鎖存對應RW-bus[7:0]上之資料之對應位元，且提供鎖存資料信號DBIA[7:0]，如圖6B中所展示。各DBI FIFO A電路61a之位元反轉器612a可接收鎖存資料信號DBIA[7:0]之一對應位元及來自耦合至DBI計算器A 62a之一比較器電路65a之一當前DBI計算結果信號DBIresA。若當前DBI計算結果信號DBIresA有效，則位元反轉器612a可提供鎖存資料信號DBIA[7:0]之對應位元之一反轉位元。若當前DBI計算結果信號DBIresA無效(例如，呈一邏輯低位準)，則位元反轉器612a可提供鎖存資料信號DBIA[7:0]之對應位元。NAND電路614a可自位元反轉器612a接收鎖存資料信號DBIA[7:0]之對應位元或其反轉位元。NAND電路614a可進一步接收指針信號PointerA。因此，NAND電路614a可提供鎖存資料信號DBIA[7:0]之對應位元或其反轉位元與指針信號PointerA之一邏輯NAND值。因此，DBI FIFO A電路＜7:0＞ 61a可每3個週期(3tCK)接收RW-bus[7:0]上之資料且可進一步回應於指針信號PointerA而每3個週期(3tCK)更新輸出信號。類似地，DBI FIFO B電路＜7:0＞ 61b及DBI FIFO C電路61c可分別回應於指針信號PointerB及PointerC而每3個週期(3tCK)接收RW-bus[7:0]上之資料且可進一步分別回應於指針信號PointerB及PointerC而每3個週期(3tCK)更新輸出信號。複數個輸出電路63可接收複數個DBI FIFO A電路＜7:0＞ 61a、複數個DBI FIFO B電路＜7:0＞ 61b、複數個DBI FIFO C電路＜7:0＞ 61c之對應DBI FIFO A至C電路之輸出信號，且提供資料輸出信號Dout[7:0]。
DBI計算器A 62a、DBI計算器B 62b及DBI計算器C 62c可執行DBI計算以偵測當前資料之大多數位元之邏輯位準是否不同於先前資料。DBI計算器A 62a、DBI計算器B 62b及DBI計算器C 62c可包含呈類似圖6A中之DBI計算器A 62a之一結構組態之類似組件，且圖6A中省略DBI計算器B 62b及DBI計算器C 62c之詳細圖解。對應於包含於DBI計算器A 62a、DBI計算器B 62b及DBI計算器C 62c中之組件的組件之描述實質上相同於圖2A中之DBI計算器A及DBI計算器B且將不重複，且將描述相對於圖2A之改變，其包含鎖存資料信號DBIA、DBIB、DBIC及指針信號PointerA、PointerB、PointerC之組態。例如，圖3之DBI計算器電路3可用作DBI計算器A 62a、DBI計算器B 62b及DBI計算器C 62c。DBI計算器A 62a可自DBI FIFO A電路＜7:0＞ 61a之正反器電路611a接收鎖存資料信號DBIA[7:0]。DBI計算器A 62a亦可自複數個正反器電路64a接收資料信號c[7:0]。複數個正反器電路64a可接收來自DBI FIFO C電路＜7:0＞ 61c之正反器電路611c之鎖存資料信號DBIC[7:0]及指針信號PointerA，且分別鎖存鎖存資料信號DBIC[7:0]以提供資料信號c[7:0]。類似地，DBI計算器B 62b亦可接收資料信號a[7:0]，該資料信號係由複數個正反器電路64b使用指針信號PointerB來進一步鎖存之鎖存資料信號DBIA[7:0]。DBI計算器C 62c亦可接收資料信號b[7:0]，該資料信號係由複數個正反器電路64c使用指針信號PointerC來進一步鎖存之鎖存資料信號DBIB[7:0]。
圖7A係根據本發明之一實施例之一DBI電路7之一示意圖。圖7B係根據本發明之一實施例之一DBI運算期間DBI電路7中之信號之一時序圖。DBI電路7可包含提供給一輸入資料之各位元之複數個DBI FIFO A電路＜7:0＞ 71a及複數個DBI FIFO B電路＜7:0＞ 71b、一DBI計算器A 72a及一DBI計算器B 72b。例如，DBI計算器A 72a及DBI計算器B 72b之一DBI計算週期(tDBI)可長於一讀取時脈信號READ之2個時脈週期(2tCK)。複數個DBI FIFO A電路＜7:0＞ 71a及複數個DBI FIFO B電路＜7:0＞ 71b兩者可分別在讀取時脈信號READ之每一讀取時脈週期(1tCK)自RW-bus[7:0]接收資料之複數個對應位元(例如，依D0、D1、D2、D3、D4、D5、D6、D7之順序)。複數個DBI FIFO A電路＜7:0＞ 71a及複數個DBI FIFO B電路＜7:0＞ 71b可分別接收指針信號PointerA及PointerB。PointerA信號及PointerB信號係可具有讀取時脈信號READ之1個時脈週期(=1tCK)之一脈衝寬度之週期信號，且其等彼此互補。因此，PointerA信號及PointerB信號可交替其有效狀態(例如一邏輯高位準)且可由指針信號PointerA及PointerB每隔1個週期(例如僅奇數週期或僅偶數週期)鎖存資料。DBI計算器A 72a及DBI計算器B 72b可執行DBI計算以偵測當前資料之大多數位元之邏輯位準是否不同於先前資料。DBI計算器B 72b可包含呈類似於DBI計算器A 72a之一結構組態之類似組件，且圖7A中省略DBI計算器B 72b之詳細圖解。
複數個DBI FIFO A電路＜7:0＞ 71a之各DBI FIFO A電路71a可包含一系列正反器電路7111a、7112a、7113a、一位元反轉器712a、一正反器電路713a及一NAND電路714a。複數個DBI FIFO B電路＜7:0＞ 71b之各DBI FIFO B電路包含一系列正反器電路7111b、7112b、7113b、一位元反轉器712b、一正反器電路713b及一NAND電路714b。複數個DBI FIFO A電路＜7:0＞ 71a及複數個DBI FIFO B電路＜7:0＞ 71b可藉由保持對應於DBI計算時間(tDBI)之讀取時脈信號READ之一時脈週期數來提供FIFO輸出信號至複數個輸出電路73，與DBI位元信號同步。
例如，DBI FIFO B電路＜7:0＞ 71b之正反器電路7111b可回應於PointerB信號開始有效狀態(例如，在至一邏輯高位準之一上升邊緣處)而在偶數週期(例如圖2B中之D0、D2、D4、D6)鎖存對應RW-bus[7:0]上之資料之對應位元，且提供鎖存資料信號DBIB1[7:0]。DBI FIFO B電路＜7:0＞ 71b之正反器電路7112b可回應於PointerB信號結束有效狀態(例如，在至一邏輯低位準之一下降邊緣處)而在偶數週期(例如圖2B中之D0、D2、D4、D6)鎖存對應DBIB1[7:0]上之資料之對應位元，且提供鎖存資料信號DBIB2[7:0]。DBI FIFO B電路＜7:0＞ 71b之正反器電路7113b可回應於PointerB信號開始有效狀態而在偶數週期(例如圖2B中之D0、D2、D4、D6)鎖存對應DBIB2[7:0]上之資料之對應位元，且提供鎖存資料信號DBIB3[7:0]。各DBI FIFO B電路71b之位元反轉器712b可接收鎖存資料信號DBIB3[7:0]之一對應位元及來自耦合至DBI計算器B 72b之一比較器電路75b之一當前DBI計算結果信號DBIresB。若當前DBI計算結果信號DBIresB有效，則位元反轉器712b可提供鎖存資料信號DBIB3[7:0]之對應位元之一反轉位元。若當前DBI計算結果信號DBIresB無效(例如，呈一邏輯低位準)，則位元反轉器712b可提供鎖存資料信號DBIB3[7:0]之對應位元。各DBI FIFO B電路71b之正反器電路713b可回應於指針信號PointerB結束有效狀態而鎖存位元反轉器712b之一輸出信號。若指針信號PointerB呈有效狀態，則各DBI FIFO B電路71b之NAND電路714b可提供位元反轉器712b之輸出信號之一反轉信號作為一FIFO輸出信號。類似地，若指針信號PointerA呈有效狀態，則DBI FIFO A電路＜7:0＞ 71a可回應於PointerA信號開始有效狀態而在奇數週期(例如圖2B中之D1、D3、D5、D7)鎖存對應RW-bus[7:0]上之資料之對應位元，且提供一FIFO輸出信號。複數個輸出電路73可接收對應NAND電路714a及714b之FIFO輸出信號且提供資料輸出信號Dout[7:0]。
DBI計算器A 72a可自DBI FIFO A電路＜7:0＞ 71a之正反器電路7111a接收鎖存資料信號DBIA1[7:0]。DBI計算器A 72a亦可自複數個正反器電路74a接收資料信號b[7:0]。複數個正反器電路74a可接收來自DBI FIFO B電路＜7:0＞ 71b之正反器電路7111b之鎖存資料信號DBIB1[7:0]及指針信號PointerA且分別鎖存鎖存資料信號DBIB1[7:0]以提供資料信號b[7:0]。DBI計算器A 72a可包含類似於圖3中之輸入級31之輸入級，其可包含複數個比較器電路721a及複數個正反器電路723a。例如，複數個比較器電路721a可為XOR電路。複數個比較器電路721a之各比較器電路可接收資料信號b[7:0]之一對應位元及鎖存資料信號DBIA1[7:0]之一對應位元且提供各對應位元之一結果信號。例如，若資料信號b[7:0]之對應位元及鎖存資料信號DBIA1[7:0]之對應位元不同(其指示先前資料及當前資料之對應位元不同)，則結果信號可為一有效狀態(例如「1」或一邏輯高位準)。類似地，若資料信號b[7:0]之對應位元及鎖存資料信號DBIA1[7:0]之對應位元相同(其指示先前資料及當前資料之對應位元相同)，則結果信號可為一無效狀態(例如「0」或一邏輯低位準)。複數個正反器電路723a可使用指針信號PointerA之一反轉信號來鎖存待提供為a1、b1、c1、d1、a2、b2、c2及d2之信號，因此，回應於PointerA之下降邊緣而鎖存信號。DBI計算器A 72a可進一步包含類似於圖3中之中間級32之一中間級，其可包含複數個正反器電路724a。複數個正反器電路724a可使用指針信號PointerA來鎖存待提供為A1、B1、C1、D1、A2、B2、C2及D2之信號，因此，回應於PointerA之上升邊緣而鎖存信號。DBI計算器A 72a可包含一加法器電路722a。例如，加法器電路722a可為一OR電路。加法器電路722a可在基於來自複數個比較器電路721a之結果信號之計算之後接收計算信號且可提供一DBI計算信號DBI_calc_A。除藉由複數個正反器電路723a及724a之鎖存步驟之外，基於結果信號之計算類似於參考圖3之計算。比較器電路75a可接收DBI計算信號DBI_calc_A及基於DBI計算器B 72b之DBI計算之來自一正反器電路76b之一先前DBI計算結果信號DBIrespreB。若DBI計算信號DBI_calc_A及先前DBI計算結果信號DBIrespreB不同，則比較器電路75a可提供呈一有效狀態(例如「1」或一邏輯高位準)之當前DBI計算結果信號DBIresA。若DBI計算信號DBI_calc_A及先前DBI計算結果信號DBIrespreB相同，則比較器電路75a可提供呈一無效狀態(例如「0」或一邏輯低位準)之當前DBI計算結果信號DBIresA。一正反器電路76a可接收當前DBI計算結果信號DBIresA且使用指針信號PointerA之反轉信號來鎖存當前DBI計算結果信號DBIresA，且可提供經鎖存之當前DBI計算結果信號DBIresA作為一先前DBI計算結果信號DBIrespreA。類似地，DBI計算器B 72b可與一比較器電路75b及一正反器電路76b一起提供當前DBI計算結果信號DBIresB及先前DBI計算結果信號DBIrespreB。DBI電路7亦可包含一DBI輸出電路77。DBI輸出電路77可接收當前DBI計算結果信號DBIresA及DBIresB及指針信號PointerA及PointerB。DBI輸出電路77可回應於指針信號PointerA而提供DBIresA作為一DBI位元信號且可回應於指針信號PointerB而提供DBIresB作為DBI位元信號。因為指針信號PointerA及PointerB係互補週期信號，所以DBIresA或DBIresB可分別在奇數週期或偶數週期提供為DBI位元信號。
圖8A係根據本發明之一實施例之一DBI電路8之一示意圖。圖8B係根據本發明之一實施例之一DBI運算期間DBI電路8中之信號之一時序圖。將不重複對應於包含於圖5A中之組件的組件之描述且將描述相對於圖5A之改變，其包含RW-bus信號及指針信號之組態。類似於圖4A及圖4B，圖8B中之RW-busR[7:0]及RW-busF[7:0]兩者可在一讀取時脈信號READ之每2個時脈週期(2tCK)交替傳輸每隔1個資料之資料。例如，RW-busR[7:0]可將奇數週期之資料(例如，依D1、D3、D5、D7、D9、Db、Dd及Df之順序)傳輸至一dataR電路80a且RW-busF[7:0]可將偶數週期之資料(例如，依D0、D2、D4、D6、D8、Da、Dc及De之順序)傳輸至一dataF電路80b。dataR電路80a可包含複數個DBI FIFO A電路＜7:0＞ 81a、複數個DBI FIFO C電路＜7:0＞ 81c及複數個DBI FIFO E電路＜7:0＞ 81e，其等可分別在讀取時脈信號READ之每隔1個讀取時脈週期(2tCK)自RW-bus_R[7:0]接收資料之對應位元(例如，依D1、D3、D5、D7、D9、Db、Dd及Df之順序)。dataR電路80a亦可包含複數個輸出電路83a。dataF電路80b可包含複數個DBI FIFO B電路＜7:0＞ 81b、複數個DBI FIFO D電路＜7:0＞ 81d及複數個DBI FIFO E電路＜7:0＞ 81f，其等可分別在讀取時脈信號READ之每隔1個讀取時脈週期(2tCK)自RW-bus_F[7:0]接收資料之對應位元(例如，依D0、D2、D4、D6、D8、Da、Dc及De之順序)。dataF電路80b亦可包含複數個輸出電路83b。dataR電路80a可提供Do_busR[7:0]信號且dataF電路80b可提供Do_busF[7:0]信號。DBI電路8可進一步包含可接收Do_busR[7:0]信號及Do_busF[7:0]信號之一串列化器電路88。串列化器電路88可組合Do_busR[7:0]信號及Do_busF[7:0]信號且可回應於讀取時脈信號READ而依D0、D1、D2、D3、D4、D5、D6、D7、D8、D9、Da、Db、Dc、Dd、De及Df之順序串列提供資料輸出信號Dout[7:0]。
例如，DBI FIFO A電路＜7:0＞ 81a之正反器電路811a可回應於指針信號PointerA呈有效狀態(例如，呈一邏輯高位準)而在每6個週期(例如圖8B中之D1、D7及Dd)鎖存對應RW-busR[7:0]上之資料之對應位元，且提供鎖存資料信號DBIA[7:0]，如圖8B中所展示。各DBI FIFO A電路81a之位元反轉器812a可接收鎖存資料信號DBIA[7:0]之一對應位元及來自耦合至DBI計算器A 82a之一比較器電路85a之一當前DBI計算結果信號DBIresA。若當前DBI計算結果信號DBIresA有效，則位元反轉器812a可提供鎖存資料信號DBIA[7:0]之對應位元之一反轉位元。若當前DBI計算結果信號DBIresA無效(例如，呈一邏輯低位準)，則位元反轉器812a可提供鎖存資料信號DBIA[7:0]之對應位元。NAND電路814a可在一輸入節點處自位元反轉器812a接收鎖存資料信號DBIA[7:0]之對應位元或其反轉位元。NAND電路814a可在另一輸入節點處進一步接收指針信號PointerD及指針信號PointerE，指針信號PointerD自指針信號PointerA延遲讀取時脈信號READ之3個時脈週期(3tCK)(例如，在指針信號PointerA之一上升邊緣後之3個時脈週期(3tCK)具有一上升邊緣作為有效狀態之一開始)，指針信號PointerE自指針信號PointerA延遲4個時脈信號。若DBI計算週期(tDBI)長於2個讀取時脈週期(＞2tCK)且短於3個讀取時脈週期(＜3tCK)，則可藉由使用指針信號PointerD及PointerE來獲得類似於提供具有圖5A中之DBI計算週期(tDBI)之一延遲之一指針信號的一效應。因此，NAND電路514a可提供鎖存資料信號DBIA[7:0]之對應位元或其反轉位元與指針信號PointerD之一邏輯NAND值。因此，DBI FIFO A電路＜7:0＞ 81a可回應於指針信號PointerA而每6個週期(6tCK)接收RW-busR[7:0]上之資料且可進一步回應於指針信號PointerD及PointerE而每6個週期(6tCK)更新輸出信號。類似地，DBI FIFO B電路＜7:0＞ 81b可回應於指針信號PointerB而每6個週期(6tCK)接收RW-busF[7:0]上之資料且可進一步回應於指針信號PointerE及PointerF而每6個週期(6tCK)更新輸出信號，DBI FIFO C電路＜7:0＞ 81c可回應於指針信號PointerC而每6個週期(6tCK)接收RW-busR[7:0]上之資料且可進一步回應於指針信號PointerF及PointerA而每6個週期(6tCK)更新輸出信號，且DBI FIFO D電路＜7:0＞ 81d可回應於指針信號PointerD而每6個週期(6tCK)接收RW-busF[7:0]上之資料且可進一步回應於指針信號PointerA及PointerB而每6個週期(6tCK)更新輸出信號。類似地，DBI FIFO E電路＜7:0＞ 81e及DBI FIFO F電路＜7:0＞可分別回應於指針信號PointerE及PointerF而每6個週期(6tCK)接收RW-busR[7:0]及RW-busF[7:0]上之資料，且可分別進一步回應於指針信號PointerB及PointerC之一組合及指針信號PointerC及PointerD之一組合而每6個週期(6tCK)更新輸出信號。複數個輸出電路83a可接收複數個DBI FIFO A電路＜7:0＞ 81a、複數個DBI FIFO C電路＜7:0＞ 81c及複數個DBI FIFO E電路＜7:0＞ 81e之對應DBI FIFO A電路、DBI FIFO C電路、DBI FIFO E電路之輸出信號，且提供資料輸出信號Do-busR[7:0]至串列化器電路88。類似地，複數個輸出電路83b可接收複數個DBI FIFO B電路＜7:0＞ 81b、複數個DBI FIFO D電路＜7:0＞ 81d及複數個DBI FIFO F電路＜7 :0＞ 81f之對應DBI FIFO B電路、DBI FIFO D電路、DBI FIFO F電路之輸出信號，且提供資料輸出信號Do-busF[7:0]至串列化器電路88。
一比較器電路85a可接收DBI計算信號DBI_calc_A及基於DBI計算器F 82f之DBI計算之來自一正反器電路86f之一先前DBI計算結果信號DBIrespreF。若DBI計算信號DBI_calc_A及先前DBI計算結果信號DBIrespreF不同，則比較器電路85a可提供呈一有效狀態(例如「1」或一邏輯高位準)之當前DBI計算結果信號DBIresA。若DBI計算信號DBI_calc_A及先前DBI計算結果信號DBIrespreF相同，則比較器電路85a可提供呈一無效狀態(例如「0」或一邏輯低位準)之當前DBI計算結果信號DBIresA。一正反器電路86a可接收當前DBI計算結果信號DBIresA且使用指針信號PointerD來鎖存當前DBI計算結果信號DBIresA，且可提供經鎖存之當前DBI計算結果信號DBIresA作為一先前DBI計算結果信號DBIrespreA。類似地，比較器電路85b可接收DBI計算信號DBI_calc_B及基於DBI計算器A 82a之DBI計算之來自一正反器電路86a之一先前DBI計算結果信號DBIrespreA，且提供呈有效狀態或無效狀態之當前DBI計算結果信號DBIresB，比較器電路85c可接收DBI計算信號DBI_calc_C及基於DBI計算器B 82b之DBI計算之來自一正反器電路86b之一先前DBI計算結果信號DBIrespreB，且提供呈有效狀態或無效狀態之當前DBI計算結果信號DBIresC，且比較器電路85d可接收DBI計算信號DBI_calc_D及基於DBI計算器C 82c之DBI計算之來自一正反器電路86c之一先前DBI計算結果信號DBIrespreC，且提供呈有效狀態或無效狀態之當前DBI計算結果信號DBIresD。類似地，比較器電路85e及85f可分別提供當前DBI計算結果信號DBIresE及DBIresF。DBI電路8亦可包含一DBI輸出電路87。DBI輸出電路可接收當前DBI計算結果信號DBIresA、DBIresB、DBIresC、DBIresD、DBIresE及DBIresF及指針信號PointerA、PointerB、PointerC、PointerD、PointerE及PointerF。DBI輸出電路87可回應於指針信號PointerA (或作為一延遲指針信號之指針信號PointerD)而提供當前DBI計算結果信號DBIresA作為一DBI位元信號，可回應於指針信號PointerB (或作為一延遲指針信號之指針信號PointerE)而提供DBIresB作為DBI位元信號，可回應於指針信號PointerC (或作為一延遲指針信號之指針信號PointerF)而提供DBIresC作為DBI位元信號，可回應於指針信號PointerD (或作為一延遲指針信號之指針信號PointerA)而提供DBIresD作為DBI位元信號，可回應於指針信號PointerE (或作為一延遲指針信號之指針信號PointerB)而提供DBIresE作為DBI位元信號，且可回應於指針信號PointerF (或作為一延遲指針信號之指針信號PointerC)而提供DBIresF作為DBI位元信號。因為指針信號PointerA、PointerB、PointerC、PointerD、PointerE及Pointer F係具有相同週期且依序交替啟動之週期信號，所以DBIresA、DBIresB、DBIresC、DBIresD、DBIresE或DBIresF可分別提供為DBI位元信號。
圖9A係根據本發明之一實施例之一DBI電路9之一示意圖。DBI電路9可包含提供給來自RW-bus＜7:0＞之輸入資料的複數個DBI FIFO A電路＜7:0＞ 91a、複數個DBI FIFO B電路＜7:0＞ 91b、複數個DBI FIFO C電路＜7:0＞ 91c及複數個DBI FIFO D電路＜7:0＞ 91d。DBI電路9亦可包含一DBI計算器電路96、可接收一讀取時脈信號CLK之一指針電路93及可提供輸出資料Dout ＜7:0＞之一輸出電路92。
圖9B係根據本發明之一實施例之一DBI計算器電路960之一電路圖。例如，DBI計算器電路960可為圖9A中之DBI計算器電路96。例如，DBI計算器電路960可包含一DBI計算器A 960a、一DBI計算器B 960b、一DBI計算器C 960c及一DBI計算器D 960d。例如，DBI計算器A 960a、DBI計算器B 960b、DBI計算器C 960c及DBI計算器D 960d之一DBI計算週期(tDBI)可長於讀取時脈信號CLK之2個時脈週期(2tCK)(例如，在2個至3個時脈週期之間)。對應於包含於DBI計算器A 960a、DBI計算器B 960b、DBI計算器C 960c及DBI計算器D 960d中之組件的組件之描述實質上相同於圖3或圖5A中之DBI計算器且因此將不重複。
複數個DBI FIFO A電路＜7:0＞ 91a、複數個DBI FIFO B電路＜7:0＞ 91b、複數個DBI FIFO C電路＜7:0＞ 91c及複數個DBI FIFO D電路＜7:0＞ 91d可自RW-bus＜7:0＞接收共同輸入資料。指針電路93可回應於讀取時脈CLK而提供InPointerA、InPointerB、InPointerC及InPointerD信號。指針電路93可回應於讀取時脈CLK而進一步提供OutPointerA、OutPointerB、OutPointerC及OutPointerD信號。複數個DBI FIFO A電路＜7:0＞ 91a、複數個DBI FIFO B電路＜7:0＞ 91b、複數個DBI FIFO C電路＜7:0＞ 91c及複數個DBI FIFO D電路＜7:0＞ 91d之各者可接收該等指針信號之一組合。例如，複數個DBI FIFO A電路＜7:0＞ 91a可接收指針信號InPointerA、InPointerD及OutPointerC，複數個DBI FIFO B電路＜7:0＞ 91b可接收指針信號InPointerB、InPointerA及OutPointerD，複數個DBI FIFO C電路＜7:0＞ 91c可接收指針信號InPointerC、InPointerB及OutPointerA，且複數個DBI FIFO D電路＜7:0＞ 91d可分別接收指針信號InPointerD、InPointerC及OutPointerB。DBI計算器A 960a、DBI計算器B 960b、DBI計算器C 960c及DBI計算器D 960d可執行DBI計算以偵測當前資料之大多數位元之邏輯位準是否不同於先前資料。DBI計算器B 960b、DBI計算器C 960c及DBI計算器D 960d可包含呈類似於DBI計算器A 960a之一結構組態之類似組件，且圖9B中省略DBI計算器B 960b、DBI計算器C 960c及DBI計算器D 960d之詳細圖解。
圖9C係根據本發明之一實施例之一DBI FIFO電路910之一電路圖。例如，DBI FIFO電路910可為圖9A中之複數個DBI FIFO A電路＜7:0＞ 91a、複數個DBI FIFO B電路＜7:0＞ 91b、複數個DBI FIFO C電路＜7:0＞ 91c及複數個DBI FIFO D電路＜7:0＞ 91d之各DBI FIFO電路。DBI FIFO電路910可包含兩個鎖存電路911及912、一位元反轉器(例如XOR電路) 913及一NAND電路914。例如，鎖存電路911可回應於一節點N2上之InPointer信號而鎖存(例如暫時儲存)一節點N1上之對應RW-bus＜7:0＞上之資料之一對應位元，且可進一步提供一信號L1至鎖存電路912。鎖存電路912可回應於一節點N3上之另一InPointer信號而鎖存(例如暫時儲存)來自鎖存電路911之信號L1。鎖存電路912可提供一信號L2於一節點N5上且進一步至位元反轉器913，位元反轉器913可接收一節點N7處之DBIres信號。位元反轉器913可提供一輸出信號至一NAND電路914，NAND電路914亦可接收一節點N4上之OutPointer信號。NAND電路914可提供輸出資料Do之一對應位元至一節點N6。
圖9D係根據本發明之一實施例之一鎖存電路920之一電路圖。例如，鎖存電路920可用作鎖存電路911及912。鎖存電路920可包含兩個時控反轉器電路925及926及兩個反轉器927及928。圖9E係根據本發明之一實施例之一指針930之一電路圖。例如，指針930可為圖9A中之指針93。指針930可包含複數個正反器(FF)電路931至934、複數個NAND電路936至939及複數個緩衝器940至943，如圖9E中所展示。複數個正反器(FF)電路931至934可分別提供輸出信號至複數個NAND電路936至939及複數個緩衝器940至943。複數個NAND電路936至939可回應於時脈信號CLK而提供圖9B中之InPointerA至InPointerD信號。複數個緩衝器940至943可提供圖9B中之OutPointerA至OutPointerD信號。圖9F係根據本發明之一實施例之一FF電路950之一電路圖。例如，FF電路950可為複數個FF電路931至934之各FF電路。例如，FF電路950可包含三個反轉器951至953及四個時控反轉器954至957。
圖9G係根據本發明之一實施例之一DBI運算期間DBI電路9中之信號之一時序圖。利用上述組態，DBI電路9可對當前輸入資料及先前輸入資料執行一DBI運算。複數個DBI FIFO A電路＜7:0＞ 91a、複數個DBI FIFO B電路＜7:0＞ 91b、複數個DBI FIFO C電路＜7:0＞ 91c及複數個DBI FIFO D電路＜7:0＞ 91d可回應於來自指針電路93之InPointerA、InPointerB、InPointerC及InPointerD信號而內部鎖存來自RW-bus＜7:0＞之共同輸入資料D0[7:0]至D7[7:0](例如，在鎖存電路911處)且可分別提供一資料串D0[7:0]、D1[7:0]、D2[7:0]、D3[7:0]作為L1A至L1D信號。複數個DBI FIFO A電路＜7:0＞ 91a、複數個DBI FIFO B電路＜7:0＞ 91b、複數個DBI FIFO C電路＜7:0＞ 91c及複數個DBI FIFO D電路＜7:0＞ 91d可回應於來自指針電路93之InPointerD、InPointerA、InPointerB及InPointerC信號而內部鎖存L1A至L1D信號(例如，在鎖存電路912處)，且可在3個時脈週期之一延遲之後分別提供資料串D0[7:0]、D1[7:0]、D2[7:0]、D3[7:0]作為L2A至L2D信號。此外，複數個DBI FIFO A電路＜7:0＞ 91a、複數個DBI FIFO B電路＜7:0＞ 91b、複數個DBI FIFO C電路＜7:0＞ 91c及複數個DBI FIFO D電路＜7:0＞ 91d可在DBI計算週期(tDBI)之一延遲之後回應於DBI計算結果信號DBIres而內部提供L2A至L2D信號(例如，在位元反轉器913處)。最後，複數個DBI FIFO A電路＜7:0＞ 91a、複數個DBI FIFO B電路＜7:0＞ 91b、複數個DBI FIFO C電路＜7:0＞ 91c及複數個DBI FIFO D電路＜7:0＞ 91d可回應於OutPointerA、OutPointerB、OutPointerC及OutPointerD信號而提供輸出資料信號Dout[7:0](例如，在NAND電路914處)。
用於上述實施例中之信號之邏輯位準僅為實例。然而，在其他實施例中，可在不背離本發明之範疇之情況下使用除本發明中明確描述之信號之邏輯位準之外的信號之邏輯位準之組合。
儘管已描述本發明之實施例，但熟習此項技術者應瞭解，本發明超越明確揭示之實施例而擴展至其他替代實施例及/或用法及其明顯修改及等效物。另外，熟悉此項技術者將易於明白本發明之範疇內之其他修改。亦可預期，可進行實施例之特定特徵及態樣之各種組合或子組合且該等組合或子組合仍落於本發明之範疇內。應理解，所揭示實施例之各種特徵及態樣可彼此組合或替代以形成本發明之各種其他實施方式。因此，本發明之範疇不意欲受限於上述特定揭示實施例。
1:資料匯流排反轉(DBI)電路 2:DBI電路 3:DBI計算器電路 4:DBI電路 5:DBI電路 6:DBI電路 7:DBI電路 8:DBI電路 9:DBI電路 11:正反器電路 12:DBI計算器 13:邏輯AND電路 14:邏輯XOR電路 21a:DBI FIFO A電路＜7:0＞ 21b:DBI FIFO B電路＜7:0＞ 22a:DBI計算器A 22b:DBI計算器B 23:輸出電路 24a:正反器電路 24b:正反器電路 25a:比較器電路 25b:比較器電路 26a:正反器電路 26b:正反器電路 27:DBI輸出電路 31:輸入級 32:中間級 33:輸出級/評估電路 41a:DBI FIFO A電路＜7:0＞ 41b:DBI FIFO B電路＜7:0＞ 48:串列化器電路 51a:DBI FIFO A電路＜7:0＞ 51b:DBI FIFO B電路＜7:0＞ 51c:DBI FIFO C電路＜7:0＞ 51d:DBI FIFO D電路＜7:0＞ 52a:DBI計算器A 52b:DBI計算器B 52c:DBI計算器C 52d:DBI計算器D 53:輸出電路 55a:比較器電路 55b:比較器電路 55c:比較器電路 55d:比較器電路 56a:正反器電路 56b:正反器電路 56c:正反器電路 56d:正反器電路 57:DBI輸出電路 61a:DBI FIFO A電路＜7:0＞ 61b:DBI FIFO B電路＜7:0＞ 61c:DBI FIFO C電路＜7:0＞ 62a:DBI計算器A 62b:DBI計算器B 62c:DBI計算器C 63:輸出電路 64a:正反器電路 64b:正反器電路 64c:正反器電路 65a:比較器電路 71a:DBI FIFO A電路＜7:0＞ 71b:DBI FIFO B電路＜7:0＞ 72a:DBI計算器A 72b:DBI計算器B 73:輸出電路 74a:正反器電路 75a:比較器電路 75b:比較器電路 76a:正反器電路 76b:正反器電路 77:DBI輸出電路 80a:dataR電路 80b:dataF電路 81a:DBI FIFO A電路＜7:0＞ 81b:DBI FIFO B電路＜7:0＞ 81c:DBI FIFO C電路＜7:0＞ 81d:DBI FIFO D電路＜7:0＞ 81e:DBI FIFO E電路＜7:0＞ 81f:DBI FIFO F電路＜7:0＞ 82a:DBI計算器A 82b:DBI計算器B 82c:DBI計算器C 82f:DBI計算器F 83a:輸出電路 83b:輸出電路 85a:比較器電路 85b:比較器電路 85c:比較器電路 85d:比較器電路 85e:比較器電路 85f:比較器電路 86a:正反器電路 86b:正反器電路 86c:正反器電路 86f:正反器電路 87:DBI輸出電路 88:串列化器電路 91a:DBI FIFO A電路＜7:0＞ 91b:DBI FIFO B電路＜7:0＞ 91c:DBI FIFO C電路＜7:0＞ 91d:DBI FIFO D電路＜7:0＞ 92:輸出電路 93:指針電路 96:DBI計算器電路 211a:正反器電路 211b:正反器電路 212a:位元反轉器 212b:位元反轉器 213a:正反器電路 213b:正反器電路 214a:NAND電路 214b:NAND電路 215a:延遲電路DL_tDBI 215b:延遲電路DL_tDBI 221a:比較器電路 221b:比較器電路 222a:加法器電路 222b:加法器電路 311a:比較器電路 311b:比較器電路 311c:比較器電路 311d:比較器電路 312a:邏輯電路 312b:邏輯電路 312c:邏輯電路 312d:邏輯電路 321a:邏輯電路 321b:邏輯電路 321c:邏輯電路 321d:邏輯電路 331a:邏輯電路 331b:邏輯電路 331c:邏輯電路 331d:邏輯電路 332a:邏輯電路 332b:邏輯電路 332c:邏輯電路 332d:邏輯電路 333:輸出邏輯電路 414a:緩衝器 414b:緩衝器 511a:正反器電路 511b:正反器電路 511c:正反器電路 511d:正反器電路 512a:位元反轉器 512b:位元反轉器 512c:位元反轉器 512d:位元反轉器 514a:NAND電路 514b:NAND電路 514c:NAND電路 514d:NAND電路 611a:正反器電路 611c:正反器電路 612a:位元反轉器 614a:NAND電路 712a:位元反轉器 712b:位元反轉器 713a:正反器電路 713b:正反器電路 714a:NAND電路 714b:NAND電路 721a:比較器電路 722a:加法器電路 723a:正反器電路 724a:正反器電路 811a:正反器電路 812a:位元反轉器 814a:NAND電路 910:DBI FIFO電路 911:鎖存電路 912:鎖存電路 913:位元反轉器 914:NAND電路 920:鎖存電路 925:時控反轉器電路 926:時控反轉器電路 927:反轉器 928:反轉器 930:指針 931:正反器(FF)電路 932:FF電路 933:FF電路 934:FF電路 936:NAND電路 937:NAND電路 938:NAND電路 939:NAND電路 940:緩衝器 941:緩衝器 942:緩衝器 943:緩衝器 950:FF電路 951:反轉器 952:反轉器 953:反轉器 954:時控反轉器 955:時控反轉器 956:時控反轉器 957:時控反轉器 960:DBI計算器電路 960a:DBI計算器A 960b:DBI計算器B 960c:DBI計算器C 960d:DBI計算器D 7111a:正反器電路 7111b:正反器電路 7112a:正反器電路 7112b:正反器電路 7113a:正反器電路 7113b:正反器電路
圖1A係指示根據先前技術之一DBI電路之一運算之一真值表。
圖1B係根據先前技術之DBI電路之一示意圖。
圖2A係根據本發明之一實施例之一DBI電路之一示意圖。
圖2B係根據本發明之一實施例之一DBI運算期間DBI電路中之信號之一時序圖。
圖3係根據本發明之一實施例之一DBI計算器電路。
圖4A係根據本發明之一實施例之一DBI電路之一示意圖。
圖4B係根據本發明之一實施例之一DBI運算期間DBI電路中之信號之一時序圖。
圖5A係根據本發明之一實施例之一DBI電路之一示意圖。
圖5B係根據本發明之一實施例之一DBI運算期間DBI電路中之信號之一時序圖。
圖6A係根據本發明之一實施例之一DBI電路之一示意圖。
圖6B係根據本發明之一實施例之一DBI運算期間DBI電路中之信號之一時序圖。
圖7A係根據本發明之一實施例之一DBI電路之一示意圖。
圖7B係根據本發明之一實施例之一DBI運算期間DBI電路中之信號之一時序圖。
圖8A係根據本發明之一實施例之一DBI電路之一示意圖。
圖8B係根據本發明之一實施例之一DBI運算期間DBI電路中之信號之一時序圖。
圖9A係根據本發明之一實施例之一DBI電路之一示意圖。
圖9B係根據本發明之一實施例之一DBI計算器電路之一電路圖。
圖9C係根據本發明之一實施例之一DBI先進先出(FIFO)電路之一電路圖。
圖9D係根據本發明之一實施例之一鎖存電路之一電路圖。
圖9E係根據本發明之一實施例之一指針之一電路圖。
圖9F係根據本發明之一實施例之一正反器(FF)電路之一電路圖。
圖9G係根據本發明之一實施例之一DBI運算期間DBI電路中之信號之一時序圖。
2:資料匯流排反轉(DBI)電路
21a:DBI FIFOA電路<7：0>
21b:DBI FIFOB電路<7：0>
22a:DBI計算器A
22b:DBI計算器B
23:輸出電路
24a:正反器電路
24b:正反器電路
25a:比較器電路
25b:比較器電路
26a:正反器電路
26b:正反器電路
27:DBI輸出電路
211a:正反器電路
211b:正反器電路
212a:位元反轉器
212b:位元反轉器
213a:正反器電路
213b:正反器電路
214a:NAND電路
214b:NAND電路
215a:延遲電路DL_tDBI
215b:延遲電路DL_tDBI
221a:比較器電路
221b:比較器電路
222a:加法器電路
222b:加法器電路

Claims (20)

  1. 一種設備，其包括： 一資料匯流排反轉(DBI)電路，其經組態以接收包含第一輸入資料、該第一輸入資料之後之第二輸入資料及該第二輸入資料之後之第三輸入資料之一輸入資料串，且經進一步組態以提供包含第一輸出資料、該第一輸出資料之後之第二輸出資料及該第二輸出資料之後之第三輸出資料之一輸出資料串，該第一輸出資料、該第二輸出資料及該第三輸出資料經或未經資料匯流排反轉，該DBI電路包含： 一第一電路，其經組態以暫時鎖存該第一輸入資料且經進一步組態以鎖存該第三輸入資料； 一第二電路，其經組態以暫時鎖存該第二輸入資料； 一第一DBI計算器電路，其經組態以分別回應於該第一電路鎖存該第一輸入資料及該第二電路鎖存該第二輸入資料而對該鎖存第一輸入資料及該鎖存第二輸入資料執行第一DBI計算；及 一第二DBI計算器電路，其經組態以回應於該第一電路鎖存該第三輸入資料而對該鎖存第二資料及該鎖存第三輸入資料執行第二DBI計算。
  2. 如請求項1之設備，其中該第一電路包括串聯耦合之一第一正反器(FF)電路及一第二FF電路； 其中該第一FF電路經組態以儲存該第一輸入資料， 其中該第二FF電路經組態以回應於該第二電路鎖存該第二輸入資料而儲存該第一輸入資料，且 其中該第一FF電路經組態以儲存該第三輸入資料。
  3. 如請求項2之設備，其中該第一DBI計算器電路耦合至該第二FF電路且進一步耦合至該第二電路，且 其中該第二DBI計算器電路耦合至該第一FF電路且進一步耦合至該第二電路。
  4. 如請求項1之設備，其中該第一電路包括複數個第一先進先出(FIFO)電路及複數個第二FIFO電路， 其中該第二電路包括複數個第三FIFO電路，且 其中該複數個第一FIFO電路、該複數個第二FIFO電路及該複數個第三FIFO電路耦合至經組態以傳輸該輸入資料串之一輸入資料匯流排以分別暫時鎖存該第一輸入資料、該第三輸入資料及該第二輸入資料。
  5. 如請求項4之設備，其中該第一DBI計算器電路經組態以耦合至該等第一FIFO電路且經進一步組態以耦合至該複數個第三FIFO電路；且 其中該第二DBI計算器電路經組態以耦合至該等第二FIFO電路且經進一步組態以耦合至該等第三FIFO電路。
  6. 一種設備，其包括： 第一複數個FIFO電路，其等經組態以接收資料之複數個對應位元之至少一第一部分及一第一指針信號，且經進一步組態以回應於該第一指針信號而提供第一鎖存資料之複數個對應位元； 第二複數個FIFO電路，其等經組態以接收資料之該複數個對應位元之至少一第二部分及一第二指針信號，且經進一步組態以回應於該第二指針信號而提供第二鎖存資料之複數個對應位元； 一DBI計算器，其經組態以接收該第一鎖存資料之該複數個對應位元及該第二鎖存資料之該複數個對應位元且經進一步組態以在一DBI計算週期之後提供一當前DBI計算結果信號， 其中該第一複數個FIFO電路之各FIFO電路包含： 一輸入電路，其經組態以接收該資料之一對應位元及該第一指針信號，且經進一步組態以回應於該第一指針信號而鎖存該資料之該對應位元以提供該第一鎖存資料之一對應位元； 一位元反轉器，其經組態以接收該第一鎖存資料之該對應位元及該當前DBI計算結果信號，且經組態以回應於該當前DBI計算結果信號而提供經或未經反轉之該第一鎖存資料之該對應位元作為一位元反轉器輸出信號；及 一邏輯電路，其耦合至該位元反轉器，且經組態以回應於一延遲第一指針信號而提供該位元反轉器輸出信號，該延遲第一指針信號具有參考該第一指針信號之一DBI計算週期之一延遲。
  7. 如請求項6之設備，其進一步包括複數個預DBI鎖存電路，該複數個預DBI鎖存電路經組態以接收該第二鎖存資料之該複數個對應位元且經進一步組態以回應於該第一指針信號而提供該第二鎖存資料之該複數個對應位元， 其中該DBI計算器經組態以回應於該第一指針信號而自該複數個預DBI鎖存電路接收該第二鎖存資料之該複數個對應位元。
  8. 如請求項6之設備，其中該第一複數個FIFO電路之各FIFO電路中之該輸入電路係一第一FF電路，且 其中該邏輯電路包含： 一第二FF電路，其經組態以回應於該延遲第一指針信號而鎖存該位元反轉器輸出信號；及 一NAND電路，其經組態以回應於該延遲第一指針信號呈一有效狀態而提供該位元反轉器輸出信號。
  9. 如請求項6之設備，其中該邏輯電路包含經組態以回應於該延遲第一指針信號呈一有效狀態而提供該位元反轉器輸出信號之一NAND電路，且 其中該延遲第一指針信號係該第二指針信號。
  10. 如請求項6之設備，其進一步包括一輸入資料匯流排，該輸入資料匯流排經組態以傳輸包含資料之該複數個對應位元之該第一部分及資料之該複數個對應位元之該第二部分的資料之該複數個對應位元， 其中該第一複數個FIFO電路經組態以自該輸入資料匯流排接收資料之該複數個對應位元之至少該第一部分，且 其中該第二複數個FIFO電路經組態以自該輸入資料匯流排接收資料之該複數個對應位元之至少該第二部分。
  11. 如請求項6之設備，其進一步包括： 一第一輸入資料匯流排，其經組態以傳輸包含資料之該複數個對應位元之該第一部分的資料之該複數個對應位元；及 一第二輸入資料匯流排，其經組態以傳輸資料之該複數個對應位元之該第二部分， 其中該第一複數個FIFO電路經組態以自該第一輸入資料匯流排接收資料之該複數個對應位元之至少該第一部分，且 其中該第二複數個FIFO電路經組態以自該第二輸入資料匯流排接收資料之該複數個對應位元之至少該第二部分。
  12. 如請求項11之設備，其進一步包括一串列化器電路，該串列化器電路經組態以接收經或未經反轉之第一鎖存資料之該複數個對應位元及經或未經反轉之該第二鎖存資料之該複數個對應位元，且經進一步組態以回應於一時脈信號而交替串列提供經或未經反轉之第一鎖存資料之該複數個對應位元及經或未經反轉之第二鎖存資料之該複數個對應位元。
  13. 如請求項12之設備，其進一步包括： 第三複數個FIFO電路，其等經組態以自該第一輸入資料匯流排接收資料之該複數個對應位元之至少該第一部分；及 第四複數個FIFO電路，其等經組態以自該第二輸入資料匯流排接收資料之該複數個對應位元之至少該第二部分， 其中該第一複數個FIFO電路之各FIFO電路中之該邏輯電路經組態以接收該第一指針信號及該第二指針信號之一組合。
  14. 如請求項6之設備，其中該DBI計算器包含： 一輸入級，其包含： 複數個比較器，其中該複數個比較器之各比較器經組態以接收該第一鎖存資料之一對應位元及該第二鎖存資料之一對應位元，經進一步組態以提供指示自該第一鎖存資料之該對應位元至該第二鎖存資料之該對應位元之一改變的一比較結果信號；及 複數個第一邏輯電路，其等經組態以自該複數個比較器接收該等比較結果信號且經進一步組態以提供複數個第一中間信號； 一中間級，其包含複數個第二邏輯電路，該複數個第二邏輯電路經組態以接收該複數個第一中間信號且經組態以提供複數個第二中間信號；及 一輸出級，其包含一評估電路，該評估電路經組態以接收該等第二中間信號且經組態以提供指示該資料之大多數位元是否不同於緊接先前資料之大多數位元的一當前DBI計算結果信號。
  15. 如請求項14之設備，其中該第一複數個FIFO電路之各FIFO電路中之該輸入電路係一第一FF電路， 其中該複數個第一邏輯電路包括經組態以回應於該第一指針信號之一反轉信號而提供該複數個第一中間信號之複數個第三FF電路。
  16. 如請求項15之設備，其中該第一複數個FIFO電路之各FIFO電路進一步包含一第四FF電路，且 其中該第四FF電路經組態以接收該第一鎖存資料及該第一指針信號之該反轉信號且經組態以回應於該第一指針信號之該反轉信號而提供一第三鎖存資料。
  17. 如請求項16之設備，其中該複數個第二邏輯電路包括經組態以回應於該第一指針信號而提供該複數個第二中間信號之複數個第五FF電路， 其中該第一複數個FIFO電路之各FIFO電路進一步包含一第六FF電路，且 其中該複數個第三FF電路經組態以接收該第三鎖存資料及該第一指針信號且經組態以回應於該第一指針信號而提供一第四鎖存資料。
  18. 一種資料匯流排反轉之方法，其包含： 接收資料之複數個對應位元之至少一第一部分及一第一指針信號，其包含接收該資料之一對應位元及該第一指針信號； 回應於該第一指針信號而提供第一鎖存資料之複數個對應位元，其包含回應於該第一指針信號而鎖存該資料之該對應位元以提供該第一鎖存資料之一對應位元； 接收資料之該複數個對應位元之至少一第二部分及一第二指針信號； 回應於該第二指針信號而提供第二鎖存資料之複數個對應位元； 接收該第一鎖存資料之該複數個對應位元及該第二鎖存資料之該複數個對應位元； 回應於該第一鎖存資料之該複數個對應位元及該第二鎖存資料之該複數個對應位元而在一DBI計算週期之後提供一當前DBI計算結果信號； 接收該第一鎖存資料之該對應位元及該當前DBI計算結果信號； 回應於該當前DBI計算結果信號而提供經或未經反轉之該第一鎖存資料之該對應位元作為一位元反轉器輸出信號；及 回應於一延遲第一指針信號而提供該位元反轉器輸出信號，其中該延遲第一指針信號具有參考該第一指針信號之一DBI計算週期之一延遲。
  19. 如請求項18之方法，其中該延遲第一指針信號係該第二指針信號。
  20. 如請求項18之方法，其中該延遲第一指針信號係該第一指針信號及該第二指針信號之一組合。
TW108115190A 2018-05-23 2019-05-02 具有資料匯流排反轉之半導體分層裝置 TWI704462B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/987,895 US10664432B2 (en) 2018-05-23 2018-05-23 Semiconductor layered device with data bus inversion
US15/987,895 2018-05-23

Publications (2)

Publication Number Publication Date
TW202013202A true TW202013202A (zh) 2020-04-01
TWI704462B TWI704462B (zh) 2020-09-11

Family

ID=68615275

Family Applications (2)

Application Number Title Priority Date Filing Date
TW109128201A TWI768435B (zh) 2018-05-23 2019-05-02 具有資料匯流排反轉之半導體分層裝置
TW108115190A TWI704462B (zh) 2018-05-23 2019-05-02 具有資料匯流排反轉之半導體分層裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW109128201A TWI768435B (zh) 2018-05-23 2019-05-02 具有資料匯流排反轉之半導體分層裝置

Country Status (4)

Country Link
US (2) US10664432B2 (zh)
CN (2) CN111670474B (zh)
TW (2) TWI768435B (zh)
WO (1) WO2019226362A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10008287B2 (en) 2016-07-22 2018-06-26 Micron Technology, Inc. Shared error detection and correction memory
US10964702B2 (en) * 2018-10-17 2021-03-30 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit
KR20210149543A (ko) * 2020-06-02 2021-12-09 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20220086904A (ko) 2020-12-17 2022-06-24 삼성전자주식회사 데이터 전송 방법 및 데이터 전송 장치
TWI832154B (zh) * 2022-02-11 2024-02-11 華邦電子股份有限公司 記憶體裝置

Family Cites Families (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2473819B1 (fr) 1980-01-11 1985-12-13 Telecommunications Sa Procede et systeme de securisation d'une artere de transmission numerique
JPH04301290A (ja) 1991-03-28 1992-10-23 Nec Corp 先入れ先出しメモリ回路
EP0543070A1 (en) 1991-11-21 1993-05-26 International Business Machines Corporation Coding system and method using quaternary codes
JP3000966B2 (ja) 1997-07-03 2000-01-17 日本電気株式会社 オンライン回線モニタシステム
JPH11176158A (ja) 1997-12-10 1999-07-02 Fujitsu Ltd ラッチ回路、データ出力回路及びこれを有する半導体装置
JP4519208B2 (ja) 1998-03-03 2010-08-04 株式会社東芝 半導体記憶装置
JPH11283396A (ja) 1998-03-27 1999-10-15 Sony Corp メモリ装置
US6032248A (en) 1998-04-29 2000-02-29 Atmel Corporation Microcontroller including a single memory module having a data memory sector and a code memory sector and supporting simultaneous read/write access to both sectors
US6367027B1 (en) 1999-03-22 2002-04-02 Infineon Technologies Ag Skew pointer generation
KR100345285B1 (ko) 1999-08-07 2002-07-25 한국과학기술원 액정표시기용 디지털 구동회로
US6587235B1 (en) 1999-12-16 2003-07-01 At&T Corp. Method and apparatus for capacity-efficient restoration in an optical communication system
KR100666320B1 (ko) 2000-07-18 2007-01-09 삼성전자주식회사 시프트 레지스터 및 그를 채용한 액정표시장치의 구동 회로
US6661355B2 (en) 2000-12-27 2003-12-09 Apple Computer, Inc. Methods and apparatus for constant-weight encoding & decoding
US6583735B2 (en) 2001-02-01 2003-06-24 Nec Corporation Method and apparatus for adaptive bus coding for low power deep sub-micron designs
US6518893B1 (en) 2001-08-24 2003-02-11 Xilinx, Inc. Method and apparatus for multilevel signal operation
US6696854B2 (en) 2001-09-17 2004-02-24 Broadcom Corporation Methods and circuitry for implementing first-in first-out structure
JP4486300B2 (ja) 2002-07-25 2010-06-23 ユニ・チャーム株式会社 吸収性物品のトップシート
US7113550B2 (en) 2002-12-10 2006-09-26 Rambus Inc. Technique for improving the quality of digital signals in a multi-level signaling system
US7529890B1 (en) 2004-08-25 2009-05-05 Unisys Corporation System, apparatus and method for facilitating on-chip testing
DE102005011386B4 (de) 2005-03-11 2013-10-24 Qimonda Ag Schaltungseinheit zur Datenbitinvertierung
KR100670698B1 (ko) * 2005-09-29 2007-01-17 주식회사 하이닉스반도체 반도체메모리소자 내 파이프 래치장치
US7205912B1 (en) 2005-10-31 2007-04-17 Seagate Technology Llc Structured set partitioning and multilevel coding for partial response channels
US7454559B2 (en) 2006-03-22 2008-11-18 Infineon Technologies Ag Filtering bit position in a memory
JP4977200B2 (ja) 2006-06-01 2012-07-18 ポラティス リミテッド ネットワーク防護スイッチ機構およびネットワーク防護方法
US8207976B2 (en) 2007-03-15 2012-06-26 Qimonda Ag Circuit
CN101042637A (zh) 2007-04-06 2007-09-26 威盛电子股份有限公司 先进先出缓冲单元及先进先出缓冲方法
US7501963B1 (en) 2007-10-17 2009-03-10 Micron Technology, Inc. Balanced data bus inversion
KR100903367B1 (ko) * 2007-11-02 2009-06-23 주식회사 하이닉스반도체 고속으로 데이터 송신할 수 있는 반도체 메모리 장치 및 그를 포함하는 시스템
US7925844B2 (en) 2007-11-29 2011-04-12 Micron Technology, Inc. Memory register encoding systems and methods
US7616133B2 (en) 2008-01-16 2009-11-10 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods
JP5125550B2 (ja) 2008-01-30 2013-01-23 富士通株式会社 通信システム
US8026740B2 (en) 2008-03-21 2011-09-27 Micron Technology, Inc. Multi-level signaling for low power, short channel applications
US9116828B2 (en) 2008-06-11 2015-08-25 Micron Technology, Inc. Data bus inversion usable in a memory system
US8264865B2 (en) 2008-07-11 2012-09-11 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, and nonvolatile semiconductor device incorporating nonvolatile memory element
US7795915B2 (en) 2008-08-04 2010-09-14 Chil Semiconductor Corporation Multi-level signaling
US8127204B2 (en) 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US8014196B2 (en) 2008-08-28 2011-09-06 Agere Systems Inc. Reduced-power programming of multi-level cell (MLC) memory
US9087025B2 (en) 2009-02-05 2015-07-21 Micron Technology, Inc. Data encoding using spare channels in a memory system
US20100257495A1 (en) 2009-04-06 2010-10-07 Chan-Liang Wu 3D-IC Verification Method
US8037375B2 (en) * 2009-06-30 2011-10-11 Intel Corporation Fast data eye retraining for a memory
US20100332177A1 (en) 2009-06-30 2010-12-30 National Tsing Hua University Test access control apparatus and method thereof
WO2011008394A2 (en) 2009-07-13 2011-01-20 Rambus Inc. Encoding data using combined data mask and data bus inversion
US8433190B2 (en) 2009-11-13 2013-04-30 Verizon Patent And Licensing Inc. Hot-swapping in-line optical amplifiers in an optical network
WO2011090523A1 (en) 2010-01-20 2011-07-28 Rambus Inc. Multiple word data bus inversion
JP5623088B2 (ja) 2010-01-28 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びそのテスト方法並びにシステム
US8879654B2 (en) 2010-03-10 2014-11-04 Micron Technology, Inc. Communication interface with configurable encoding based on channel termination
US8260992B2 (en) 2010-04-12 2012-09-04 Advanced Micro Devices, Inc. Reducing simultaneous switching outputs using data bus inversion signaling
US8762813B2 (en) 2010-05-17 2014-06-24 Skymedi Corporation Configurable coding system and method of multiple ECCS
US8516409B2 (en) 2010-11-11 2013-08-20 International Business Machines Corporation Implementing vertical die stacking to distribute logical function over multiple dies in through-silicon-via stacked semiconductor device
KR20120062281A (ko) 2010-12-06 2012-06-14 삼성전자주식회사 관통 전극을 가지는 적층 구조의 반도체 장치 및 이에 대한 테스트 방법
JP5167335B2 (ja) 2010-12-22 2013-03-21 株式会社日立製作所 半導体装置
US8811101B2 (en) 2011-02-21 2014-08-19 SK Hynix Inc. SIP semiconductor system
KR20120098326A (ko) 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 반도체 장치 및 데이터 처리방법
US8451662B2 (en) * 2011-03-03 2013-05-28 Micron Technology, Inc. Reading memory cell history during program operation for adaptive programming
US9025409B2 (en) 2011-08-05 2015-05-05 Rambus Inc. Memory buffers and modules supporting dynamic point-to-point connections
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
US8519735B2 (en) 2011-08-25 2013-08-27 International Business Machines Corporation Programming the behavior of individual chips or strata in a 3D stack of integrated circuits
JP2013131533A (ja) 2011-12-20 2013-07-04 Elpida Memory Inc 半導体装置
KR20130098681A (ko) 2012-02-28 2013-09-05 삼성전자주식회사 반도체 메모리 장치
US8854236B2 (en) 2012-05-18 2014-10-07 Micron Technology, Inc. Methods and apparatuses for low-power multi-level encoded signals
US9091727B1 (en) 2012-10-16 2015-07-28 Xilinx, Inc. Configuration and testing of multiple-die integrated circuits
US9177623B2 (en) 2013-03-15 2015-11-03 Qualcomm Incorporated Memory interface offset signaling
TWI609371B (zh) * 2013-03-15 2017-12-21 積佳半導體股份有限公司 涉及群組成10位元之資料信號的動態隨機存取記憶體(dram)裝置及其操作方法
US9015834B2 (en) * 2013-03-15 2015-04-21 Cisco Technology, Inc. Mitigating just-in-time spraying attacks in a network environment
US9529749B2 (en) 2013-03-15 2016-12-27 Qualcomm Incorporated Data bus inversion (DBI) encoding based on the speed of operation
TWI614607B (zh) 2013-03-15 2018-02-11 積佳半導體股份有限公司 用於使用資料匯流排反相的記憶體操作之記憶體裝置與方法
KR101692857B1 (ko) 2013-11-26 2017-01-05 한국전자통신연구원 디지털 직병렬 변환기 및 이를 이용한 ＧａＡｓ ＭＭＩＣ
KR20150096889A (ko) 2014-02-17 2015-08-26 에스케이하이닉스 주식회사 적층형 반도체 메모리 장치 및 이를 위한 테스트 회로
KR102169615B1 (ko) 2014-04-03 2020-10-26 에스케이하이닉스 주식회사 반도체 메모리 장치
US9983925B2 (en) 2014-04-11 2018-05-29 Micron Technology, Inc. Apparatuses and methods for fixing a logic level of an internal signal line
KR20160058503A (ko) 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 반도체 메모리 장치
US9979416B2 (en) 2014-12-10 2018-05-22 Rambus Inc. Memory controller and method of data bus inversion using an error detection correction code
US9865317B2 (en) * 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
US9922686B2 (en) * 2016-05-19 2018-03-20 Micron Technology, Inc. Apparatuses and methods for performing intra-module databus inversion operations
US10008287B2 (en) 2016-07-22 2018-06-26 Micron Technology, Inc. Shared error detection and correction memory
US10373657B2 (en) * 2016-08-10 2019-08-06 Micron Technology, Inc. Semiconductor layered device with data bus
US10146719B2 (en) 2017-03-24 2018-12-04 Micron Technology, Inc. Semiconductor layered device with data bus
US10964702B2 (en) 2018-10-17 2021-03-30 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit

Also Published As

Publication number Publication date
TWI704462B (zh) 2020-09-11
CN111670474A (zh) 2020-09-15
TW202119224A (zh) 2021-05-16
US20190361835A1 (en) 2019-11-28
CN111670474B (zh) 2023-12-12
US10664432B2 (en) 2020-05-26
WO2019226362A1 (en) 2019-11-28
US10922262B2 (en) 2021-02-16
CN117594090A (zh) 2024-02-23
TWI768435B (zh) 2022-06-21
US20200233828A1 (en) 2020-07-23

Similar Documents

Publication Publication Date Title
TWI704462B (zh) 具有資料匯流排反轉之半導體分層裝置
TWI614607B (zh) 用於使用資料匯流排反相的記憶體操作之記憶體裝置與方法
KR100880867B1 (ko) 데이터 비트 인버전 플래그(ｄｂｉ) 생성용 회로
US7443760B2 (en) Multi-port memory device with serial input/output interface
US9953943B2 (en) Semiconductor apparatus having multiple ranks with noise elimination
JP2002352583A (ja) 同期式半導体メモリ装置のデータ入力回路及びデータ入力方法
US7522459B2 (en) Data input circuit of semiconductor memory device
US8862863B2 (en) Methods and apparatuses for master-slave detection
US7518937B2 (en) Parallel bit test circuit and method
TWI639845B (zh) 半導體測試裝置
US9390017B2 (en) Write and read collision avoidance in single port memory devices
US8995210B1 (en) Write and read collision avoidance in single port memory devices
US9438210B1 (en) Semiconductor devices employing a data inversion scheme for improved input/output characteristics
US8432763B2 (en) Integrated circuit
US11869570B2 (en) Refresh counter circuit, refresh counting method and semiconductor memory
US9774328B2 (en) Semiconductor devices
WO2023015640A1 (zh) 刷新计数器电路、刷新计数方法及半导体存储
US9350355B2 (en) Semiconductor apparatus
US8873319B2 (en) Address output circuit and semiconductor memory device
US20070247989A1 (en) Integrated semiconductor memory with generation of data
JPH04315893A (ja) メモリ回路
JP2001319475A (ja) 半導体記憶装置
KR20120108163A (ko) 반도체 메모리 장치의 어드레스 지연 회로