TW202002033A - 積體電路裝置的形成方法 - Google Patents

積體電路裝置的形成方法 Download PDF

Info

Publication number
TW202002033A
TW202002033A TW108121873A TW108121873A TW202002033A TW 202002033 A TW202002033 A TW 202002033A TW 108121873 A TW108121873 A TW 108121873A TW 108121873 A TW108121873 A TW 108121873A TW 202002033 A TW202002033 A TW 202002033A
Authority
TW
Taiwan
Prior art keywords
fin
integrated circuit
layer
field effect
fins
Prior art date
Application number
TW108121873A
Other languages
English (en)
Inventor
廖忠志
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202002033A publication Critical patent/TW202002033A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

此處揭露的鰭狀物圖案化方法可達優先切割鰭狀物技術與最後切割鰭狀物技術的優點，並提供不同數目的鰭狀物於不同積體電路區中。例示性的方法實施間隔物微影技術，其形成的鰭狀圖案包括第一鰭狀線與第二鰭狀線於基板中。第一鰭狀線與第二鰭狀線在對應單一鰭狀物的鰭狀場效電晶體的第一區中具有第一空間，並在對應多鰭狀物的鰭狀場效電晶體的第二區中具有第二空間。第一空間大於第二空間，以緩解最後切割鰭狀物時的製程容許範圍，其部份地移除第二區中的第二鰭狀線之一部份，以形成虛置鰭尖於第二區中。第二區中的虛置鰭尖與第一鰭狀物之間的空間大於第二空間。

Description

積體電路裝置的形成方法
本發明實施例一般關於積體電路裝置，更特別關於鰭狀場效電晶體裝置。
積體電路產業已經歷指數成長。積體電路材料與設計的技術進展，使每一代的積體電路比前一代具有更小且更複雜的電路。在積體電路演進中，功能密度(單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(製程所能產生的最小構件或線路)縮小而增加。尺寸縮小的製程通常有利於增加產能並降低相關成本。
尺寸縮小的製程亦增加積體電路之製程與處理的複雜性。為實現尺寸縮小的製程優點，積體電路製程與處理亦需類似發展。舉例來說，積體電路通常實施具有不同數目的鰭狀物之鰭狀場效電晶體以最佳化效能，比如第一鰭狀場效電晶體裝置具有奇數的鰭狀物(比如1個)，而相鄰的第二鰭狀場效電晶體裝置具有偶數的鰭狀物(比如2個)。多重圖案化製程符合進階積體電路技術節點所需的縮小鰭狀物寬度及/或鰭狀物間距，其通常製作偶數的鰭狀線，因此必需進行鰭狀物切割製程，以提供對應第一鰭狀場效電晶體的積體電路區中奇數的鰭狀線。鰭狀物寬度及/或鰭狀物間距縮小對鰭狀物切割製程造成限制，並明顯侷限了圖案化的製程容許範圍。雖然現有的鰭狀物圖案化技術通常適於在積體電路的不同區域中達到不同數目的鰭狀物，但仍無法完全滿足所有方面的需求。
本發明一實施例提供之積體電路裝置的形成方法，包括：形成虛置圖案於基板上，其中虛置圖案在對應第一鰭狀場效電晶體的第一區中具有第一寬度，並在對應第二鰭狀場效電晶體的第二區中具有第二寬度，且第二寬度大於第一寬度；沿著虛置圖案的側壁形成多個間隔物；移除虛置圖案，以形成間隔物圖案，其中間隔物圖案在第一區中具有第一空間於間隔物之間，並在第二區中具有第二空間於間隔物之間，且第二空間大於第一空間；將間隔物圖案轉移至基板，以形成第一鰭狀物與第二鰭狀物，第一鰭狀物與第二鰭狀物在第一區中隔有第一空間，並在第二區中隔有第二空間；以及自第二區部份地移除第二鰭狀物，以形成虛置鰭尖。
本發明一實施例提供之積體電路裝置的形成方法，包括：形成第一間隔物與第二間隔物於基板上，其中第一間隔物與第二間隔物在對應第一鰭狀場效電晶體的第一區中具有第一空間於兩者之間，並在對應第二鰭狀場效電晶體的第二區中具有第二空間於兩者之間，其中第二空間大於第一空間；採用第一間隔物與第二間隔物圖案化基板，以形成第一鰭狀物與第二鰭狀物，其中第一鰭狀物與第二鰭狀物在第一區中具有第一空間於兩者之間，並在第二區中具有第二空間於兩者之間；以及自第二區部份地移除第二鰭狀物。
本發明一實施例提供之積體電路裝置，包括：第一鰭狀場效電晶體，包括第一鰭狀結構，且第一鰭狀結構的第一鰭狀物與第二鰭狀物隔有第一空間；第二鰭狀場效電晶體，包括第二鰭狀結構，且第二鰭狀結構的第三鰭狀物與虛置結構隔有第二空間，其中第二空間大於第一空間；以及閘極結構，位於第一鰭狀場效電晶體與第二鰭狀場效電晶體之間，其中閘極結構設置以隔離第一鰭狀結構與第二鰭狀結構。
下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接或物理接觸，或兩者之間隔有其他額外構件而非直接接觸。
此外，本揭露之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。此外，本發明實施例之結構形成於另一結構上、連接至另一結構、及/或耦接至另一結構中，結構可直接接觸另一結構，或可形成額外結構於結構及另一結構之間。此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。
對進階的積體電路技術節點而言，高效能及低漏電流應用中受歡迎且有希望的候選者為鰭狀場效電晶體(又稱作非平面電晶體)。積體電路通常採用具有不同數目的鰭狀物之鰭狀場效電晶體，以最佳化不同應用的效能。舉例來說，單一鰭狀物的鰭狀場效電晶體通常具有低漏電流與低能耗，但操作速度較低。多鰭狀物的鰭狀場效電晶體的操作速度高，但通常比單一鰭狀物的鰭狀場效電晶體的漏電流與能耗高。綜上所述，為了最佳化積體電路效能，積體電路通常採用多鰭狀物的鰭狀場效電晶體於高速電路及/或應用中，並採用單一鰭狀物的鰭狀場效電晶體於低速及/或非速度關鍵的電路及/或應用中。這些設置可讓單晶片系統(整合多種功能於單一晶片上的裝置)提供高速的邏輯操作，並具有較低的整體能耗。
隨著鰭狀場效電晶體技術節點朝更小的積體電路技術節點(比如22nm、16nm、10nm、7nm、或更小)發展，鰭狀物的形成方法可為多重圖案化製程，其結合微影製程與自對準製程，且產生的鰭狀圖案間距或空間小於單一直接微影製程所得的鰭狀圖案間距或空間。間隔物微影(圖案化)為普遍的多重圖案化製程，其可達進階積體電路技術節點所用的較窄鰭狀物寬度與較小鰭狀物間距。間隔物微影形成鰭狀物蝕刻遮罩，其用於移除基板(或圖案化層)的部份以形成鰭狀物於基板中(或形成鰭狀物於圖案化層中，且鰭狀物之後可用於圖案化基板)。用於形成鰭狀物蝕刻遮罩的間隔物微影製程之一例，包括採用微影製程形成圖案化犧牲層(其包括犧牲結構，且犧牲結構的寬度對應鰭狀物之間所需的空間)於基板上，形成間隔物層於圖案化的犧牲層與基板上，蝕刻間隔物層以沿著每一犧牲結構的側壁形成間隔物(比如自犧牲結構的上表面與基板或圖案化層的上表面之一部份移除間隔物層)，以及移除圖案化的犧牲層以保留間隔物，且間隔物之間具有空間。空間可實質上等於犧牲結構的寬度，因此間隔物之間的空間對應鰭狀物之間的所需空間。間隔物形成鰭狀物蝕刻遮罩，其包含的開口可露出基板(或圖案化層)的一部份。
由於沿著每一犧牲結構的側壁形成一對間隔物，間隔物微影通常產生一對鰭狀線(或偶數的鰭狀線)，其中每一對鰭狀線對應一對個別的間隔物。因此需要鰭狀物切割製程(包括微影製程與蝕刻製程)，以提供單一鰭狀線(或奇數的鰭狀線)於所需的積體電路區中。鰭狀物切割製程移除不想要的鰭狀線或鰭狀線之不想要的部份(通常指的是虛置鰭狀物或鰭狀線的虛置部份)，以達不同積體電路區中不同數目的鰭狀線。在蝕刻基板所用的鰭狀物蝕刻遮罩技術之前，優先切割鰭狀物技術移除對應不想要的鰭狀線(來自鰭狀物蝕刻遮罩)之間隔物。相反地，最後切割鰭狀物技術在採用鰭狀物切割遮罩形成鰭狀物於基板中之後，才移除不需要的鰭狀線。進階積體電路技術節點中較緊密的鰭狀物間距，會造成較小的切割微影層疊容許範圍，以確保完全移除不需要的鰭狀線而不損傷所需的鰭狀線。雖然優先切割鰭狀物技術可提供較大的切割微影層疊容許範圍，最後切割鰭狀物技術可在蝕刻鰭狀物時提供一致的製程環境(比如一致的鰭狀物密度)，其可最小化蝕刻負載效應，即最小化所需鰭狀線彎曲的現象並可達更垂直的鰭狀線輪廓。
因此本發明實施例提出鰭狀物的圖案化方法，以兼具優先切割鰭狀物技術的優點(比如增加切割微影的層疊容許範圍)，與最後切割鰭狀物技術的優點(比如鰭狀物具有更垂直的鰭狀輪廓與最小化的彎曲現象)。此鰭狀物的圖案化方法在不同的積體電路區中提供不同數目的鰭狀物(具體而言，偶數的鰭狀物與奇數的鰭狀物)時可達這些優點，因此可製作單晶片系統所用的標準單元。標準單元具有的鰭狀場效電晶體設計為用於高速及/或低能耗應用。舉例來說，積體電路裝置可包括相鄰的單一鰭狀物的鰭狀場效電晶體與雙鰭狀物的鰭狀場效電晶體，其中單一鰭狀物的鰭狀場效電晶體設置為低能耗，而雙鰭狀物的鰭狀場效電晶體設置為高速操作。在一些實施方式中，單一鰭狀物的鰭狀場效電晶體的操作頻率小於或等於約1GHz，而雙鰭狀物的鰭狀場效電晶體的操作頻率大於或等於約2GHz。此積體電路裝置的鰭狀物由間隔物微影技術形成，其設置為形成含有第一鰭狀線與第二鰭狀線於基板中的鰭狀圖案，其中第一鰭狀線與第二鰭狀線在第一區中具有第一空間以對應單一鰭狀物的鰭狀場效電晶體，且第一鰭狀線與第二鰭狀線在第二區中具有第二空間以對應雙鰭狀物的鰭狀場效電晶體。第一空間大於第二空間，以在移除第二區中的第二鰭狀線之部份的最後切割鰭狀物製程中具有較大的製程容許範圍(比如較大的切割微影層疊容許範圍，並在蝕刻時改善關鍵尺寸一致性的控制)。最後切割鰭狀物製程可部份地移除第二區中的第二鰭狀線之部份，使虛置鰭尖保留於第二區中。第二區中虛置鰭尖與第一鰭狀物之間的空間，大於第一區中第二鰭狀物與第一鰭狀物之間的空間。最後切割鰭狀物製程可讓第一區中的第一鰭狀線與第二鰭狀線的虛置部份相鄰，以在形成鰭狀圖案於基板中時產生較密的鰭狀物環境於第一區中。較密集的鰭狀物環境可最小化蝕刻負載效應，使第一區中的第一鰭狀線比優先切割鰭狀物技術所得的鰭狀線具有更垂直的鰭狀物輪廓。不同實施例可具有不同優點，且任何實施例不必具有特定優點。
圖1係本發明多種實施例中，製作積體電路裝置的方法10之流程圖。方法10的步驟20形成虛置圖案於基板上。虛置圖案在對應第一鰭狀場效電晶體裝置的第一區中具有第一寬度，並在對應第二鰭狀場效電晶體裝置的第二區中具有第二寬度。第二寬度大於第一寬度。方法10的步驟30沿著虛置圖案的側壁形成間隔物。方法10的步驟40移除虛置圖案，以形成第一區中具有第一空間於間隔物之間以及第二區中具有第二空間於間隔物之間的間隔物圖案，其中第二空間大於第一空間。方法10的步驟50接著將間隔物圖案轉移至基板，以形成第一區中隔有第一空間的第一鰭狀物與第二鰭狀物，以及第二區中隔有第二空間的第一鰭狀物與第二鰭狀物。方法10的步驟60自第二區部份地移除第二鰭狀物，以形成虛置鰭尖。方法10可繼續製作積體電路裝置的額外結構。在方法10之前、之中、與之後可進行額外步驟，且方法10的額外實施例可調換、取代、或省略一些所述步驟。
圖2A至2C、3A至3C、4A至4C、5A至5C、6A至6C、7A至7C、8A至8C、9A至9C、10A至10C、11A至11F、及12A至12F係本發明多種實施例中，部份或全部的積體電路裝置100於方法(如圖1的方法10)之多種製作階段的圖式。具體而言，圖2A至12A係積體電路裝置100的簡化上視圖(比如x-y平面)，圖2B至12B係積體電路裝置100分別沿著圖2A至12A的剖線B-B的剖視圖(比如x-z平面)，圖2C至12C係積體電路裝置100分別沿著圖2A至12A的剖線C-C的剖視圖(比如x-z平面)，圖11D與12D係積體電路裝置100分別沿著圖11A與12A的剖線D-D的剖視圖(比如x-z平面)，圖11E與12E係積體電路裝置100分別沿著圖11A與12A的剖線E-E的剖視圖(比如x-z平面)，而圖11F與12F係積體電路裝置100分別沿著圖11A與12A的剖線F-F的剖視圖(比如x-z平面)。積體電路裝置100可包含於微理器、記憶體、及/或其他積體電路裝置中。在一些實施方式中，積體電路裝置100為積體電路晶片的一部份或單晶片系統或其部份，其包括多種被動與主動微電子裝置如電阻、電容、電感、二極體、p型場效電晶體、n型場效電晶體、金氧半場效電晶體、互補式金氧半電晶體、雙極性接面電晶體、橫向擴散金氧半電晶體、高電壓電晶體、高頻電晶體、其他合適構件、或上述之組合。在一些實施方式中，積體電路裝置100為含有鰭狀場效電晶體的標準單元的一部份，且鰭狀場效電晶體設置以用於高速及/或低耗能應用。圖2A至2C、3A至3C、4A至4C、5A至5C、6A至6C、7A至7C、8A至8C、9A至9C、10A至10C、11A至11F、與12A至12F已簡化以利清楚理解本發明實施例的發明概念。積體電路裝置100可添加額外結構，且積體電路裝置100的其他實施例可置換、調整、或省略一些所述結構。
如圖2A至2C所示，積體電路裝置100包括基板(如晶圓) 102。在所述實施例中，基板102為包括矽的基體基板。在其他或額外實施例中，基體基板包括另一半導體元素如鍺；半導體化合物如碳化矽、磷化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、氧化鋅、硒化鋅、硫化鋅、碲化鋅、硒化鎘、硫化鎘、及/或碲化鎘；半導體合金如矽鍺、碳磷化矽、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；其他III-V族材料；其他II-VI族材料；或上述之組合。在其他實施例中，基板102為絕緣層上半導體基板，比如絕緣層上矽基板、絕緣層上矽鍺基板、或絕緣層上鍺基板。絕緣層上半導體基板的製作方法可採用佈植氧分離、晶圓接合、及/或其他合適方法。基板102包括多種摻雜區，比如摻雜區104A與摻雜區104B，其設置依據積體電路裝置100的設計需求。在一些實施方式中，基板102包括摻雜有p型摻質如硼(例如二氟化硼)、銦、其他p型摻質、或上述之組合的p型摻雜區(如p型井)。在一些實施方式中，基板102包括摻雜有n型摻質如磷、砷、其他n型摻質、或上述之組合的n型摻雜區(如n型井)。在一些實施方式中，基板102包括摻雜區，其具有p型摻質與n型摻質的組合。在所述實施例中，積體電路裝置100的摻雜區104A設置為用於p型鰭狀場效電晶體區106A中即將形成的至少一p型鰭狀場效電晶體，而積體電路裝置100的摻雜區104B設置為用於n型鰭狀場效電晶體區106B中即將形成的至少一n型鰭狀場效電晶體。舉例來說，所述實施例中的摻雜區104A為n型井，而摻雜區104B為p型井。多種摻雜區可直接形成於基板102之上及/或之中，比如p型井結構、n型井結構、雙井結構、隆起結構、或上述之組合。可進行離子佈植製程、擴散製程、及/或其他合適摻雜製程，以形成多種摻雜區。
圖案化層110可形成於基板102上。圖案化層110包括的材料不同於基板102的材料，以達蝕刻鰭狀物時的蝕刻選擇性，因此可選擇性地蝕刻基板102而最小化地蝕刻(或不蝕刻)圖案化層110。在所述實施例中，圖案化層110包括多個層狀物以達製程彈性，比如墊層112、第一遮罩層114、與第二遮罩層116，其中墊層112位於基板102上，第一遮罩層114位於墊層112上，且第二遮罩層116位於第一遮罩層114上。在一些實施方式中，墊層112包括矽與氧(比如氧化矽)，第一遮罩層114包括矽與氮(比如氮化矽及/或氮氧化矽)，且第二遮罩層116包括矽與氧(比如氧化矽)。在一些實施方式中，墊層112及/或第二遮罩層116為氧化矽層，其形成方法可為熱氧化及/或其他合適製程。第一遮罩層114可為氮化矽層，其形成方法可為化學氣相沉積、低壓化學氣相沉積、電漿增強化學氣相沉積、熱氮化(如矽的熱氮化)、其他合適製程、或上述之組合。在一些實施方式中，墊層112包括的材料可促進基板102與第一遮罩層114之間的黏著性，及/或作為蝕刻第一遮罩層114時的蝕刻停止層。本發明實施例考量到形成墊層112、第一遮罩層114、及/或第二遮罩層116所用的其他材料及/或方法，以及圖案化層110的其他設置。
如圖3A至3C所示，圖案化虛置層120 (又稱作犧牲層)形成於圖案化層110及基板102上。圖案化虛置層120包括虛置圖案(又稱作犧牲圖案)，比如位於p型鰭狀場效電晶體區106A中的圖案化層110上的虛置圖案122，以及位於n型鰭狀場效電晶體區106B中的圖案化層110上的虛置圖案124。在一些實施方式中，圖案化虛置層120可稱作芯層，而虛置圖案122與124可稱作芯，其可作為後續形成的間隔物所用的暫時支撐結構。圖案化虛置層120包括的材料不同於圖案化層110的材料(或基板102的材料，若省略圖案化層110)，以在蝕刻製程時達到蝕刻選擇性。如此一來，在採用對應蝕刻選擇性地移除圖案化虛置層120時，可最小化地蝕刻(或不蝕刻)圖案化層110。因此圖案化虛置層120與圖案化層的材料具有不同的蝕刻選擇性。舉例來說，當第一材料與第二材料對給定蝕刻劑的敏感度比例為10:1時，給定的蝕刻劑可蝕刻第一材料至選定深度，及/或第二材料的移除量頂多為第一材料的移除量之約10%。綜上所述，虛置的圖案化層120包括半導體材料及/或介電材料，其不同於圖案化層110的第二遮罩層116之材料。舉例來說，圖案化虛置層120包括矽、氧、碳、氮、其他合適材料、或上述之組合。在所述實施例中，圖案化虛置層120包括非晶矽或多晶矽，而第二遮罩層116包括氧化矽，且這些材料具有不同的蝕刻敏感度。在另一例中，圖案化虛置層120包括介電材料如氧化矽、氮化矽、氮氧化矽、碳化矽、或上述之組合。
虛置圖案122與虛置圖案124各自包含沿著x方向的寬度，且寬度對應即將形成於基板102的一部份中的主動鰭狀物之間的空間(或間距)。積體電路裝置100包括的積體電路區設置為具有不同鰭狀物數目的鰭狀場效電晶體，比如積體電路區130A設置為用於具有偶數鰭狀物的鰭狀場效電晶體，而積體電路區130B設置為用於具有奇數鰭狀物的鰭狀場效電晶體。在此實施例中，具有兩個鰭狀物的鰭狀場效電晶體(稱作多鰭狀物的鰭狀場效電晶體)將形成於積體電路區130A中，而具有單一鰭狀物的鰭狀場效電晶體(稱作單一鰭狀物的鰭狀場效電晶體)將形成於積體電路區130B中。如此處所述，為了在後續製程(包括最後切割鰭狀物製程)時增加製程容許範圍，形成於基板102的部份中的主動鰭狀物被移除，以達積體電路區130A與130B所用的不同數目鰭狀物，且虛置圖案122與124在越過積體電路區130A與130B時的寬度各自改變。舉例來說，虛置圖案122與124在設置以用於雙鰭狀物的鰭狀場效電晶體的積體電路區130A中具有寬度W1，並在設置以用於單一鰭狀物的鰭狀場效電晶體的積體電路區130B中具有寬度W2，且寬度W2大於寬度W1。寬度W1實質上等於即將形成於積體電路區130A中的主動鰭狀物之間的所需空間。在一些實施方式中，寬度W1大於主動鰭狀物之間的所需空間，以彌補在後續製程中用以形成鰭狀物之圖案化層(比如間隔物及/或圖案化層110)及/或基板的消耗(比如彌補蝕刻負載效應)，使完成製作積體電路裝置100時的主動鰭狀物具有所需的空間。寬度W2設置為增加最後切割鰭狀物製程的製程容許範圍，而形成於基板102的部份中的主動鰭狀物之部份被移除以達奇數的鰭狀物。在此例中，單一鰭狀物位於積體電路區130B中。在所述實施例中，寬度W2與寬度W1的比例設置以在最後切割鰭狀物製程時放寬微影層疊容許範圍，可改善主動鰭狀物的關鍵尺寸一致性控制，及/或放寬後續製程所用的製程參數。舉例來說，寬度W2與寬度W1的比例介於約1.05至約2之間。
採用任何合適製程，以形成圖案化虛置層120於圖案化層110上。在一些實施方式中，進行沉積、微影、及/或蝕刻製程的組合，以定義圖案化虛置層120之虛置圖案122與虛置圖案124，如圖3A至3C所示。舉例來說，形成虛置圖案122與124的方法包括沉積虛置層(例如多晶矽層)於圖案化層110上、採用微影製程形成圖案化光阻層於虛置層上、採用圖案化光阻層作為蝕刻遮罩並蝕刻虛置層、以及移除圖案化光阻層(比如採用光阻剝除製程)、以及保留圖案化的虛置層，其包含虛置圖案122與124。微影製程可包括形成光阻層(例如旋轉塗佈)、進行曝光前烘烤製程、採用光罩進行曝光製程、進行曝光後烘烤製程、以及進行顯影製程。在曝光製程時，以射線能量如紫外線、深紫外線、或極紫外線曝光光阻，而光罩可阻擋、穿透、及/或反射射線至光阻層，端視光罩圖案及/或光罩種類(比如二元光罩、相移光罩、或極紫外線光罩)而定。因此投射至光阻層上的影像對應光罩圖案。由於光阻層對射線能量敏感，光阻層的曝光部份將產生化學變化，因此顯影製程時可溶解光阻層的曝光部份(或未曝光部份)，端視光阻層特性與顯影製程所用的顯影溶液特性而定。在顯影之後，圖案化的光阻層包括對應遮罩的光阻圖案。之後在移除下方層(如虛置層)的部份之蝕刻製程時，圖案化的光阻層可作為蝕刻遮罩。蝕刻製程可包括乾蝕刻製程(比如反應性離子蝕刻製程)、濕蝕刻製程、其他合適的蝕刻製程、或上述之組合。在蝕刻製程之前或之後可移除圖案化的光阻層。在一些實施方式中，曝光製程可實施無光罩微影、電子束寫入、離子束寫入、及/或奈米壓印技術。
本發明實施例調整形成圖案化的虛置層220所用的微影製程之遮罩圖案，使虛置圖案122包括對應插入遮罩佈局的第一曲折之部份122’，並使虛置圖案124包括對應插入遮罩佈局的第二曲折之部份124’。在一些實施方式中，產生積體電路設計佈局(又稱作積體電路設計圖案)，以用於製作積體電路裝置100的雙鰭狀物鰭狀場效電晶體與單一鰭狀物的鰭狀場效電晶體之鰭狀物。在一些實施方式中，積體電路設計佈局包括六個幾何形狀(如線或矩形)，其對應即將形成於基板中的鰭狀物。舉例來說，積體電路設計佈局包括直接相鄰的第一區(對應p型鰭狀場效電晶體區106A)與第二區(對應n型鰭狀場效電晶體區106B)，其中第一區與第二區各自包含直接相鄰的第一子區(對應積體電路區130A)與第二子區(對應積體電路區130B)。第一區包括第一線與第二線，其隔有第一區的第一子區中的第一空間，其中第一線與第二線對應即將形成於基板中的兩個鰭狀物。第一區更包括第三線於第一區的第二子區中，其中第三線對應即將形成於基板中的單一鰭狀物。第二區包括第四線與第五線，其隔有第二區的第一子區中的第一空間，其中第四線與第五線對應即將形成於基板中的兩個鰭狀物。第二區更包括第六線於第二區的第二子區中，其對應即將形成於基板中的單一鰭狀物。第一線、第二線、第三線、第四線、第五線、與第六線的長度延伸於第一方向(如y方向)中，而寬度延伸於第二方向(如x方向)中，且第二方向實質上垂直於第一方向。第一線、第二線、第四線、與第五線配置為實質上彼此平行，而第三線與第六線配置為實質上彼此平行。第三線沿著y方向對準第一線，而第六線沿著y方向對準第五線。積體電路設計佈局可存在於一或多個資料文件中，其具有電路圖案(幾何圖案)的資訊。舉例來說，積體電路設計佈局可為圖形數據庫系統文件格式(如GDS或GDSII)或其他合適的文件格式(比如開放工藝系統交換標準文件格式如OASIS或OAS)。
接著依據積體電路設計佈局所定義的目標圖案(此處為六條線)，產生遮罩圖案(遮罩佈局)以用於形成圖案化虛置層120。因此遮罩佈局可稱作虛置圖案佈局。遮罩佈局包括直接相鄰的第一遮罩區(對應p型鰭狀場效電晶體區106A)與第二遮罩區(對應n型鰭狀場效電晶體區106B)，而第一遮罩區與第二遮罩區各自包含直接相鄰的第一遮罩子區(對應積體電路區130A)與第二遮罩子區(對應積體電路區130B)。在一些實施方式中，遮罩佈局包括虛置圖案，其包括第一虛置線與第二虛置線。第一虛置線自第一遮罩區的第一遮罩子區連續地橫越至第一遮罩區的第二遮罩子區，而第二虛置線自第二遮罩區的第一遮罩子區連續地橫越至第二遮罩區的第二遮罩子區。第一虛置線的寬度與積體電路設計佈局中的第一線與第二線之間的空間實質上相同，而第二虛置線的寬度與積體電路設計佈局中的第四線與第五線之間的空間實質上相同。因此第一虛置線的寬度與第二虛置線的寬度，對應雙鰭狀物的鰭狀場效電晶體之鰭狀物之間的所需空間(或間距)。第一虛置線對應虛置圖案122，而第二虛置線對應虛置圖案124。
為增加切割鰭狀物時的微影製程容許範圍，可調整第一遮罩區與第二遮罩區中的第二遮罩子區(對應積體電路區130B)中的遮罩佈局。舉例來說，曲折圖案可插入虛置圖案，以增加積體電路裝置100中將形成單一或奇數鰭狀物於基板中的區域中的鰭狀物之間的最終空間。因此鰭狀物切割製程將移除積體電路裝置100的上述區域之鰭狀物。在一些實施方式中，曲折圖案包括第一曲折線(其與第一遮罩區的第二遮罩子區中的第一虛置線相鄰)，與第二曲折線(其與第二遮罩的第二遮罩子區中的第二虛置線相鄰)。第一曲折線與第二曲折線的延伸方向，實質上分別平行於第一虛置線與第二虛置線。在一些實施方式中，第一曲折線與第二曲折線分別延伸於第二遮罩子區中的第一曲折線與第二曲折線的所有長度。設置第一曲折線的寬度，使第二遮罩子區中的第一虛置線寬與第一曲折線寬的總合，大於第一遮罩子區中的第一虛置線寬。設置第二曲折線的寬度，使第二遮罩子區中第二曲折線寬與第二虛置線寬的總合，大於第一遮罩子區中的第二虛置線寬。因此曲折可插入任何虛置線，或插入虛置線的一部份(對應積體電路裝置中將包含奇數鰭狀物(如單一鰭狀物)的鰭狀場效電晶體之區域)。採用調整的遮罩佈局(包括遮罩圖案與曲折圖案)製作的遮罩，將具有對應調整的遮罩佈局之最終遮罩圖案，使遮罩包括第一遮罩結構與第二遮罩結構。第一遮罩結構與第二遮罩結構在第一區中具有第一寬度，並在第二區中具有第二寬度，且第二寬度小於第一寬度。綜上所述，當遮罩用於形成圖案化虛置層120時，虛置圖案122包括對應第一曲折線的部份122’，而虛置圖案124包括對應第二曲折線的部份124’，且虛置圖案122與124具有沿著y方向改變的寬度。具體而言，虛置圖案122與124的寬度，自積體電路區130A中的寬度增加至積體電路區130B中的寬度。
鰭狀物切割圖案佈局通常用於移除不想要的鰭狀物及/或鰭狀物之不想要的部份，使積體電路裝置100包括的鰭狀物對應積體電路設計佈局所定義的目標圖案(此處為六條線)。依據調整的遮罩佈局產生切割圖案佈局，其包含遮罩圖案與曲折圖案。切割圖案佈局包含的切割圖案定義一或多個開口。在一些實施方式中，切割圖案定義的開口寬度大於第一曲折線寬、第二曲折線寬、與第一曲折線與第二曲折線之間的空間之總合。在這些實施方式中，開口與第一曲折線及第二曲折線完全重疊並露出第一曲折線與第二曲折線，且開口與第一遮罩區及第二遮罩區的第二遮罩子區中的第一虛置線及第二虛置線部份重疊。在一些實施方式中，切割圖案定義的第一開口具有第一寬度，其大於第一曲折線寬；而切割圖案定義的第二開口具有第二寬度，其大於第二曲折線寬。在這些實施方式中，第一開口與第一曲折線完全重疊並露出第一曲折線，且第一開口與第一遮罩區的第二遮罩子區中的第一虛置線部份重疊。第二開口與第二曲折線完全重疊並露出第二曲折線，且第二開口與第二遮罩區的第二遮罩子區中的第二虛置線部份重疊。本發明實施例考量到切割圖案所定義的開口之其他設置。採用鰭狀物切割圖案佈局(包含切割圖案)製作的鰭狀物切割遮罩，將具有對應鰭狀物切割圖案佈局的最終切割圖案。綜上所述，鰭狀物切割遮罩包含至少一鰭狀物切割結構，其對應鰭狀物切割製程時即將形成於圖案化層中的開口。由於第一曲折線與第二曲折線可增加鰭狀物圖案化製程所形成的間隔物(與之後形成的鰭狀物)之間的空間寬度， 採用鰭狀物切割遮罩的鰭狀物切割製程可緩解微影層疊的需求。舉例來說，下述的鰭狀物圖案化製程，可容忍至少一切割結構沿著x方向的較大偏移(相對於鰭狀物)。
如圖4A至4C所示，進行沉積製程以形成間隔物層140於圖案化層110與圖案化虛置層120上。間隔物層140包括的材料不同於圖案化虛置層120的材料與圖案化層110的材料，以達蝕刻製程時的蝕刻選擇性，因此在採用對應蝕刻劑選擇性地蝕刻間隔物層140時，可最小化地蝕刻(或不蝕刻)圖案化虛置層120與圖案化層110。因此間隔物層140包括半導體材料及/或介電材料，其不同於圖案化虛置層120之材料與第二遮罩層116的材料以達不同的蝕刻選擇性。舉例來說，間隔物層140包括矽、氧、碳、氮、其他合適材料、或上述之組合(例如氧化矽、氮化矽、氮氧化矽、碳化矽、氧化鈦、氮化鈦、或上述之組合)。在所述實施例中，當圖案化虛置層120包括非晶矽或多晶矽且第二遮罩層116包括氧化矽時，間隔物層140包括氮化矽。在一些實施方式中，間隔物層140包括高介電常數的介電材料。間隔物層140沉積於圖案化層110及虛置圖案化層120上的方法，可採用原子層沉積、化學氣相沉積、電漿增強化學氣相沉積、其他合適的沉積製程、或上述之組合。舉例來說，所述實施例的原子層沉積製程可順應性地沉積間隔物層140於圖案化層110及虛置圖案化層120上，使間隔物層140在圖案化層110的上表面、虛置圖案122及124的上表面、與虛置圖案122及124的側壁上具有實質上一致的厚度。
如圖5A至5C所示，在間隔物層140上進行蝕刻製程，以沿著虛置圖案122與124的側壁形成間隔物140A。蝕刻製程設置為自圖案化層110的上表面(及/或水平表面)與虛置圖案122及124的上表面(及/或水平表面)移除間隔物層140。在一些實施方式中，蝕刻製程為非等向蝕刻製程(如電漿蝕刻製程)，其設置以選擇性地移除間隔物層140，並最小化地移除(或不移除)第二遮罩層116與虛置圖案122及124，使間隔物層140的部份只保留在虛置圖案122及124的側壁上。間隔物140A沿著x方向的寬度，對應即將形成在基板102的一部份中的主動鰭狀物之寬度。舉例來說，間隔物140A在p型鰭狀場效電晶體區106A中舉有寬度W3，而間隔物140A在n型鰭狀場效電晶體區106B中具有寬度W4。寬度W3對應積體電路裝置100的p型鰭狀場效電晶體之鰭狀物的所需寬度，而寬度W4對應積體電路裝置100的n型鰭狀場效電晶體之鰭狀物的所需寬度。在所述實施例中，寬度W3與寬度W4實質上相同。在一些實施方式中，寬度W3與寬度W4不同，端視積體電路裝置100的設計需求而定。在一些實施方式中，寬度W3及/或寬度W4等同最小鰭狀物寬度。在一些實施方式中，最小鰭狀物寬度通常指的是給定的積體電路技術節點之微影製程及/或鰭狀物製作製程(包括沉積、微影、及/或蝕刻製程)所能達到的最小鰭狀物寬度。在一些實施方式中，最小鰭狀物寬度通常指的是積體電路裝置100所用的設計需求其規範的最小鰭狀物寬度。在一些實施方式中，間隔物層140的沉積與蝕刻對間隔物140A的寬度控制，可設置為比單用微影所能達到的寬度控制更精確。舉例來說，可調整間隔物層140的沉積厚度與蝕刻製程的蝕刻參數，以精確控制間隔物140A的寬度W3與W4。在一些實施方式中，在移除虛置圖案122與124之前或之後，修整間隔物140A以達間隔物140A所需的寬度W3與W4。
如圖6A至6C所示，進行蝕刻製程以移除虛置圖案122與124，可保留間隔物140A於圖案化層110上。蝕刻製程選擇性地蝕刻圖案化虛置層120，而最小化地蝕刻(或不蝕刻)間隔物140A與圖案化層110 (特別是第二遮罩層116)，因此可移除虛置圖案122與124，並保留間隔物140A於圖案化層110上。蝕刻製程可為乾蝕刻製程、濕蝕刻製程、或上述之組合。積體電路區130A中的間隔物140A隔有空間S1，而積體電路區130B中的間隔物140A隔有空間S2。空間S1對應虛置圖案122與124的寬度W1，而空間S2對應虛置圖案122與124的寬度W2。舉例來說，空間S1等於寬度W1 (S1≈W1)，空間S2等於寬度W2 (S2≈W2)，而空間S2與空間S1的比例介於約1.05至約2之間(1.05≤S2:S1≤ 2)。因此空間S1定義即將形成於基板102的一部份中的主動鰭狀物之間的所需空間，而空間S2定義的空間可緩解後續製程(比如移除主動鰭狀物的部份之最後切割鰭狀物製程)的需求及/或容許範圍。
如圖7A至7C所示，採用間隔物140A及/或圖案化層110作為蝕刻遮罩並進行鰭狀物蝕刻製程，以定義鰭狀物150A、鰭狀物150B、鰭狀物150C、與鰭狀物150D (一起稱作鰭狀物層)於基板102的一部份中。鰭狀物150A與150B位於p型鰭狀場效電晶體區106A中並越過積體電路區130A與130B，而鰭狀物150C與150D位於n型鰭狀場效電晶體區106B中並越過積體電路區130A與130B。鰭狀物150A至150D的方向實質上彼此平行，其各自具有定義於x方向中的寬度、定義於y方向中的長度、與定義於z方向中的高度。由於虛置圖案122與124具有變化的寬度，鰭狀物150A與鰭狀物150B之間的空間沿著鰭狀物150A與150B的長度方向改變，且鰭狀物150C與鰭狀物150D之間的空間沿著鰭狀物150C與150D的長度方向改變。在所述實施例中，積體電路區130A中的鰭狀物150A與鰭狀物150B之間隔有空間S3，積體電路區130A中的鰭狀物150C與鰭狀物150D之間隔有空間S3，而積體電路區130B中的鰭狀物150C與鰭狀物150D之間隔有空間S4，且空間S4大於空間S3。間隔物140A的空間將轉移至鰭狀物層。舉例來說，空間S3實質上等於空間S1 (S3≈S1)，空間S4實質上等於空間S2 (S4≈S2)，且空間S4與空間S3的比例介於約1.05至約2之間(1.05≤S4:S3≤2)。因此空間S3實質上等於積體電路裝置100的主動鰭狀物之間的所需空間，而空間S4足以緩解後續製程的需求及/或容許範圍。在所述實施例中，當基板102為包括矽的基體基板時，鰭狀物150A至150D包括矽。在一些實施方式中，當基板102包括位於基體基板上的半導體層堆疊時，鰭狀物150A至150D定義於半導體層堆疊中，使鰭狀物150A至150D包括一或多個半導體材料層。在所述實施例中，鰭狀物蝕刻製程之後可定義溝槽155於鰭狀物150A至150D之間，其中溝槽155具有鰭狀物150A至150D的側壁所定義的側壁，以及基板102的上表面所定義的底部。
鰭狀物蝕刻製程可選擇性地蝕刻間隔物140A未覆蓋(或保護)的圖案化層110與基板102的部份，並最小化地蝕刻(或不蝕刻)間隔物140A，使間隔物140A作為移除圖案化層110與基板102的部份所用的蝕刻遮罩。蝕刻製程為乾蝕刻製程、濕蝕刻製程、或上述之組合。在一些實施方式中，鰭狀物的蝕刻製程為非等向的乾蝕刻製程(比如反應性離子蝕刻製程)，其設置為沿著z方向實質上移除圖案化層110與基板102的部份，並沿著x方向與y方向最小化地移除(或不移除)圖案化層110與基板102的部份。在一些實施方式中，乾蝕刻製程採用含氟前驅物(比如四氟化碳、六氟化硫、三氟化氮、二氟甲烷、氟仿、及/或六氟乙烷)、含氧前驅物、含氯前驅物(比如氯氣、氯仿、四氯化碳、及/或三氯化硼)、含溴前驅物(比如溴化氫及/或溴仿)、含碘前驅物、其他合適的前驅物(可用於產生蝕刻劑氣體及/或蝕刻電漿)、或上述之組合。在一些實施方式中，濕蝕刻製程實施的蝕刻溶液包括氫氧化四甲基銨、氫氧化銨、過氧化氫、硫酸、氫氟酸、氯化氫、其他合適的濕蝕刻組成、或上述之組合。可調整多種蝕刻參數以選擇性蝕刻圖案化層110與基板102，且蝕刻參數可為蝕刻劑組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、源功率、射頻偏壓、射頻偏功率、蝕刻劑流速、其他合適的蝕刻參數、或上述之組合。本發明實施例考慮到定義鰭狀物150A至150D所用的蝕刻製程及/或其他製程的任何組合。舉例來說，在蝕刻圖案化層110之後(或在蝕刻圖案化層110時)移除間隔物140A，使間隔物140A作為蝕刻圖案化層110所用的蝕刻遮罩，並使圖案化層110作為蝕刻基板102所用的蝕刻遮罩。在另一例中，在蝕刻基板102之後(或在蝕刻基板102時)移除間隔物140A，使間隔物140A作為蝕刻圖案化層110與基板102所用的蝕刻遮罩。在一些實施方式中，在鰭狀物蝕刻製程時可部份移除間隔物140A及/或圖案化層110。在一些實施方式中，省略圖案化層110。在這些實施方式中，間隔物140A包括的材料與基板102不同以達蝕刻製程的蝕刻選擇性，可在選擇性蝕刻基板102的部份時最小化地蝕刻(或不蝕刻)間隔物140A，反之亦然。
圖8A至8C係移除間隔物140A與圖案化層110之後的積體電路裝置100。如上所述，在蝕刻鰭狀物時或移除鰭狀物之後，可移除間隔物140A及/或圖案化層110。鰭狀物150A與150B可具有寬度W5，而鰭狀物150C與150D可具有寬度W6。間隔物140A的寬度將轉移至鰭狀物層。舉例來說，寬度W5實質上等於寬度W3 (W5≈W3)，而寬度W6實質上等於寬度W4 (W6≈W4)。由於鰭狀物150A與150B以及鰭狀物150C與150D之間的空間沿著長度方向改變，每一對鰭狀物具有的鰭狀物(如鰭狀物150B與150C)包含主動鰭狀物區160、虛置鰭狀物區162、以及連接主動鰭狀物區160與虛置鰭狀物區162的鰭狀物連接區164。主動鰭狀物區160對應鰭狀場效電晶體的主動鰭狀物，而虛置鰭狀物區162對應虛置鰭狀物。虛置鰭狀物為額外的鰭狀結構，其包含於鰭狀物層中以維持鰭狀結構密度，因此可最小化圖案化效應如鰭狀物蝕刻負載效應，其影響主動鰭狀物如積體電路區130B中的主動鰭狀物150A與150D之關鍵尺寸一致性。虛置鰭狀物亦可對應即將形成於基板102的一部份中的虛置鰭尖結構(又稱作殘留的鰭狀結構)。虛置鰭狀物及/或虛置鰭尖結構為積體電路裝置100的非電性功能結構。
如圖9A至9C所示，可進行最後切割鰭狀物製程，以自積體電路裝置100設置為具有奇數鰭狀物的鰭狀場效電晶體之區域，移除鰭狀物150A至150D的部份。在所述實施例中，當積體電路區130A設置為用於雙鰭狀物的鰭狀場效電晶體，而積體電路區130B設置為用於單一鰭狀物的鰭狀場效電晶體時，最後切割鰭狀物製程可移除積體電路區130B中的鰭狀物150B與150C的虛置鰭狀物區162。最後切割鰭狀物製程可部份地移除虛置鰭狀物區162，使虛置鰭尖150B’保留於p型鰭狀場效電晶體區106A中，並使虛置鰭尖150C’保留於n型鰭狀場效電晶體區106B中。虛置鰭尖150B’與150C’可稱作殘留的鰭狀結構。鰭狀物150A至150D具有高度H1，而虛置鰭尖150B’與150C’具有高度H2，且高度H2小於高度H1。在一些實施方式中，高度H1介於約90nm至約300nm之間，而高度H2小於約30nm。在一些實施方式中，高度H2比高度H1至少低70nm。換言之，H1-H2≥70 nm。在積體電路區130B中，鰭狀物150A與虛置鰭尖150B’之間隔有空間S5，而虛置鰭尖150C’與鰭狀物150D之間隔有空間S5。鰭狀物切割製程設置以確認空間S5大於積體電路區130A中的鰭狀物150A與150B之間的空間S3，並大於積體電路區130A中的鰭狀物150C與150D之間的空間S3。在所述實施例中，空間S5與空間S3的比例介於約1.05至約2之間(1.05≤ S5:S3≤ 2)。在一些實施方式中，最後切割鰭狀物製程亦部份地移除鰭狀物150B與150C的鰭狀物連接區164。最後切割鰭狀物製程可沿著x方向完全或部份地移除鰭狀物連接區164。舉例來說，當沿著x方向部份地移除鰭狀物連接區164時，未移除的鰭狀物連接區164的第一部份具有高度H1，而移除的鰭狀物連接區164的第二部份具有高度H2。本發明實施例考量到最後切割鰭狀物製程時，鰭狀物150A至150D的移除部份之變化。
最後切割鰭狀物製程包括形成圖案化的遮罩層於鰭狀物150A至150D及隔離層170上，其中圖案化的遮罩層包括切割圖案，以定義鰭狀物150A至150D的保護部份(比如鰭狀物150A、鰭狀物150B的主動鰭狀物區160、鰭狀物150C的主動鰭狀物區160、與鰭狀物150D)與鰭狀物150A至150D的未保護部份(即不想要的部份，比如鰭狀物150B與150C的鰭狀物連接區164與虛置鰭狀物區162)。在所述實施例中，切割圖案定義開口於圖案化的遮罩層中，其露出積體電路區130B中的鰭狀物150B及150C的鰭狀物連接區164與虛置鰭狀物區162。在一些實施方式中，切割圖案定義開口於圖案化的遮罩層中，其可只露出積體電路區130B中的鰭狀物150B與150C的虛置鰭狀物區162。在一些實施方式中，圖案化的遮罩層為圖案化的光阻層，其形成方法為微影製程(如此處所述)。在一些實施方式中，圖案化的遮罩層為圖案化的硬遮罩層，其形成方法可為沉積硬遮罩層於鰭狀物150A至150D上，採用微影製程形成具有切割圖案之圖案化的光阻層(如此處所述)，並採用圖案化的光阻層作為蝕刻遮罩並蝕刻硬遮罩層，使圖案化的硬遮罩層包括切割圖案以露出鰭狀物150A至150D的未保護部份。在一些實施方式中，圖案化的遮罩層具有多層結構。最後切割鰭狀物製程更包括採用圖案化的遮罩層作為蝕刻遮罩，並蝕刻鰭狀物150A至150D的未保護部份。在一些實施方式中，選擇性蝕刻製程移除虛置鰭狀物區162及鰭狀物150B與150C的鰭狀物連接區164，且最小化地移除(或不移除)圖案化的遮罩層。蝕刻製程可為乾蝕刻製程、濕蝕刻製程、或上述之組合。可調整多種蝕刻參數以選擇性蝕刻虛置鰭狀物區162與鰭狀物150B及150C的鰭狀物連接區164，且蝕刻參數可為蝕刻劑組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、源功率、射頻偏壓、射頻偏功率、蝕刻劑流速、其他合適的蝕刻參數、或上述之組合。在一些實施方式中，濕蝕刻製程採用的蝕刻溶液包括氫氧化四甲基銨、氫氟酸、硫酸、氯化氫、氫氧化銨、過氧化氫、其他合適的濕蝕刻組成、或上述之組合。之後移除圖案化遮罩層(比如以光阻剝除製程及/或選擇性蝕刻製程)，以保留虛置鰭尖150B’與150C’，如圖9A至9C所示。
增加積體電路區(將形成具有奇數鰭狀物的鰭狀場效電晶體)中鰭狀物之間的空間(比如使積體電路區130B中的鰭狀物150A與150B之間的空間S4與鰭狀物150C與鰭狀物150D之間的空間S4，大於積體電路區130A中的鰭狀物150A與150B之間的空間S3與鰭狀物150C與鰭狀物150D之間的空間S3)，有助於在最後切割鰭狀物製程時緩解微影層疊容許範圍。以圖9A為例，切割圖案所定義的圖案化遮罩層中的開口，完全露出積體電路區130B中的鰭狀物150A至150D的未保護部份(如虛置鰭狀物區162與鰭狀物連接區164)，而層疊容許範圍限制開口對準下方的鰭狀物150A至150D。層疊容許範圍可定義圖案化遮罩層(其定義開口)中的切割邊緣所用的邊界，以確保圖案化遮罩層仍覆蓋積體電路區130B中的鰭狀物150A與150D，而圖案化遮罩層中的開口露出鰭狀物150B與150C。這些邊界受限於鰭狀物150A與150B之間的空間與鰭狀物150C與150D之間的空間。舉例來說，習知的鰭狀物切割製程通常規範了層疊(切割)預算，其為鰭狀物150A與150B之間的空間與鰭狀物150C與150D之間的空間的幾分之一。舉例來說，為了確認鰭狀物切割製程時仍覆蓋與保護鰭狀物150A與150D，層疊預算可設定為空間/2，使切割邊緣自鰭狀物150B的側壁(與鰭狀物150A直接相鄰)向左偏移L的量不超過空間/2的距離，而切割邊緣自鰭狀物150C的側壁(與鰭狀物150D直接相鄰)向右偏移R的量不超過空間/2的距離。隨著積體電路技術持續朝更小的結構尺寸(比如32nm、28nm、20nm、或更小)發展，縮小間距尺寸可減少鰭狀物之間的空間，這可大幅減少層疊預算。本發明實施例可克服這些挑戰，因為積體電路區130B中的鰭狀物150A至150D之間的空間，大於積體電路區130A中的鰭狀物150A至150D之間的空間。具體而言，空間S4大於空間S3，且空間S4與空間S3的比例介於約1.05至約2之間。積體電路區130B中增加的空間，可加大圖案化的遮罩層中開口的寬度及/或向右或向左偏移的距離，以增加層疊預算。
如圖10A至10C所示，形成隔離層170於基板102上，以隔離積體電路裝置100的多種區域如多種裝置區。舉例來說，隔離層170使主動裝置區及/或被動裝置區彼此分開隔離，比如使積體電路區130A中含有鰭狀物150A與150B的p型鰭狀場效電晶體與積體電路區130B中含有鰭狀物150C與150D的n型鰭狀場效電晶體彼此分開隔離；使積體電路區130B中含有鰭狀物150A的p型鰭狀場效電晶體與積體電路區130B中含有鰭狀物150D的n型鰭狀場效電晶體彼此分開隔離；使含有鰭狀物150A的p型鰭狀場效電晶體與積體電路區130B中的虛置鰭尖150B’彼此分開隔離；並使含有鰭狀物150D的n型鰭狀場效電晶體與積體電路區130B中的虛置鰭尖150C’彼此分開隔離。隔離層170亦使鰭狀物150A至150D彼此分開隔離。在所述實施例中，隔離層170圍繞鰭狀物150A至150D的底部，以定義鰭狀物150A至150D的上側鰭狀主動區(一般指的是鰭狀物150A至150D自隔離層170的上表面向上延伸的部份)。在所述實施例中，隔離層170完全覆蓋虛置鰭尖150B’與150C’。舉例來說，隔離層170的厚度T小於鰭狀物150A至150D的高度H1，並大於虛置鰭尖150B’與150C’的高度H2 (H1＞T＞H2)。在一些實施方式中，厚度T介於約40nm至約250nm之間。隔離層170包括氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(比如包括矽、氧、氮、碳、或其他合適的隔離組成)、或上述之組合。隔離層170可設置以形成淺溝槽隔離結構、深溝槽隔離結構、及/或局部氧化矽結構，以定義積體電路裝置100的主動區，及/或定義於鰭狀物150A至150D之間。在所述實施例中，在最後切割鰭狀物製程之後形成淺溝槽隔離結構，以沉積絕緣材料於基板102上(比如採用化學氣相沉積製程或旋轉塗佈玻璃製程)，使絕緣材料填入鰭狀物150A至150D之間的溝槽並覆蓋虛置鰭尖150B’與150C’，再進行化學機械研磨製程以移除多餘的絕緣材料。可進行化學機械研磨製程，直到露出鰭狀物150A至150D的上表面(或者直到露出鰭狀物150A至150D的上表面上的遮罩層)，其中鰭狀物150A至150D (或遮罩層)作為化學機械研磨停止層。接著可在隔離層170上對絕緣材料進行回蝕刻，以形成隔離結構。虛置鰭尖150B’與150C’有助於形成隔離結構。舉例來說，虛置鰭尖150B’與150C’維持積體電路區130A與130B中一致的結構密度，其可改善填隙特性如填充溝槽155的能力。若無虛置鰭尖150B’與150C’，主動鰭狀物之間的空間產生完全隔離的環境(例如積體電路區130B中的鰭狀物150A與鰭狀物150D之間的空間)以及緻密環境(比如積體電路區130A中的鰭狀物150A至150D之間的空間)，而隔離層170需填入完全隔離的環境以及無間隙的緻密環境。虛置鰭尖150B’與150C’產生半隔離的環境於積體電路區130B中，有利於隔離層170更一致地覆蓋並填入積體電路區130A與130B。在一些實施方式中，隔離層170包括多層結構如位於襯墊介電層上的基體介電層，其部份地填入溝槽155，且基體介電層與襯墊介電層包括的材料取決於積體電路裝置100的設計需求。舉例來說，基體介電層包含氮化矽，而襯墊介電層包括熱氧化物。在一些實施方式中，隔離層170包括介電材料於摻雜的襯墊層(包含硼矽酸鹽玻璃或磷矽酸鹽玻璃)上。
如圖11A至11F所示，多種閘極結構如閘極結構180A、閘極結構180B、閘極結構180C、閘極結構180D、閘極結構180E、與閘極結構180F形成於鰭狀物150A至150D上。閘極結構180A至180F沿著x方向(比如實質上垂直於鰭狀物150A至150D的方向)延伸並橫越鰭狀物150A至150D，使閘極結構180A至180F包覆個別鰭狀物150A至150D的上側鰭狀主動區。在所述實施例中，閘極結構180A、閘極結構180B、與閘極結構180C位於鰭狀物150A至150D的通道區上。閘極結構180A至180C包覆鰭狀物150A至150D的個別通道區，以插置於鰭狀物150A至150D的個別源極/汲極區之間。閘極結構180A至180C各自接合鰭狀物150A至150D的個別通道區，使操作時的電流能在鰭狀物150A至150D的個別源極/汲極區之間流動。閘極結構180D包覆鰭狀物150A至150D的部份，使鰭狀物150A至150D的源極/汲極區位於閘極結構180D與閘極結構180A之間。閘極結構180E包覆鰭狀物150A至150D的部份，使鰭狀物150A至150D的源極/汲極區位於閘極結構180E與閘極結構180C之間。閘極結構180F包覆鰭狀物150A與150D的部份，使鰭狀物150A與150D的源極/汲極區位於閘極結構180F與閘極結構180C之間，且鰭狀物150A與150D的源極/汲極區位於閘極結構180F與閘極結構180B之間。閘極結構180C、180E、與180F亦越過虛置鰭尖150B’與150C’，使隔離層170位於閘極結構180C、180E、與180F以及虛置鰭尖150B’與150C’之間。
在一些實施方式中，閘極結構180A至180C為主動閘極結構，而閘極結構180D至180F為虛置閘極結構。「主動閘極結構」通常指的是積體電路裝置100的電性功能閘極結構，而「虛置閘極結構」通常指的是積體電路裝置100的無電性功能閘極結構。在一些實施方式中，虛置閘極結構模仿主動閘極結構的物理性質(如主動閘極結構的物理尺寸)但無法操作。換言之，電流不會流過虛置閘極結構。在一些實施方式中，閘極結構180D至180F可提供實質上一致的製程環境，比如在鰭狀物150A至150D的源極/汲極區中一致的磊晶材料成長(例如在形成磊晶的源極/汲極結構時)、在鰭狀物150A至150D的源極/汲極區中一致的蝕刻速率(例如在形成源極/汲極凹陷時)、及/或一致且實質上平坦的表面(比如減少或避免化學機械研磨引發的碟化效應)。在一些實施方式中，閘極結構180D至180F設置為電性及/或物理隔離積體電路裝置100的鰭狀場效電晶體。舉例來說，閘極結構180F可電性隔離積體電路區130A中的多鰭狀物之鰭狀場效電晶體與積體電路區130B中的單一鰭狀物之鰭狀場效電晶體。在所述實施例中，閘極結構180F電性隔離積體電路區130A中的雙鰭狀物之p型鰭狀場效電晶體(其包括閘極結構180B)的源極/汲極區與積體電路區130B中的單一鰭狀物之p型鰭狀場效電晶體(其包括閘極結構180C)。在所述實施例中，閘極結構180F亦電性隔離積體電路區130A中的雙鰭狀物之n型鰭狀場效電晶體(其包括閘極結構180B)的源極/汲極區與積體電路區130B中的單一鰭狀物之n型鰭狀場效電晶體(其包括閘極結構180C)。
閘極結構180A至180F包含的閘極堆疊設置以達積體電路裝置100的設計需求所需的功能，因此閘極結構180A至180F可包含相同或不同的層狀物及/或材料。在所述實施例中，閘極結構180D與180E (虛置閘極結構)設置為與閘極結構(主動閘極結構)相同。由於閘極結構180A至180E越過p型鰭狀場效電晶體區106A與n型鰭狀場效電晶體區106B，閘極結構180A至180E在對應p型鰭狀場效電晶體區106A與n型鰭狀場效電晶體區106B的區域中可具有不同層狀物。舉例來說，閘極結構180A至180E具有閘極堆疊182A於p型鰭狀場效電晶體區106A中，並具有閘極堆疊182B於n型鰭狀場效電晶體區106B中，其中閘極堆疊182A與閘極堆疊182B不同，以達p型鰭狀場效電晶體區中的p型鰭狀場效電晶體與n型鰭狀場效電晶體區106B中的n型鰭狀場效電晶體所用的不同臨界電壓。對應p型鰭狀場效電晶體區106A的閘極堆疊182A之層狀物的數目、設置、及/或材料，可與對應n型鰭狀場效電晶體區106B的閘極堆疊182B之層狀物的數目、設置、及/或材料不同。在所述實施例中，閘極堆疊182A包括閘極介電層184A與閘極186A，而閘極堆疊182B包括閘極介電層184B與閘極186B。閘極介電層184A及/或閘極186A的層狀物之數目、設置、及/或材料，可與閘極介電層184B及/或閘極186B的層狀物之數目、設置、及/或材料相同或不同。在一些實施方式中，閘極堆疊182A與182B可共用一或多層，比如自閘極堆疊182A連續地延伸至閘極堆疊182B的一或多層(如閘極介電層)。在一些實施方式中，可設置閘極堆疊182A與182B共用的一或多層以達不同特性。
閘極介電層184A包覆鰭狀物150A與150B的上側鰭狀主動區，而閘極介電層184B包覆鰭狀物150C與150D的上側鰭狀主動區。閘極介電層184A順應性地位於鰭狀物150A與150B及隔離層170上，而閘極介電層184B順應性地位於鰭狀物150C與150D及隔離層170上，使閘極介電層184A與閘極介電層184B具有實質上一致的厚度。閘極介電層184A的厚度可與閘極介電層184B的厚度實質上相同或不同。閘極介電層184A與184B包含介電材料如氧化矽、高介電常數的介電材料、其他合適的介電材料、或上述之組合。在所述實施例中，閘極介電層184A與184B包含一或多個介電層，比如包含鉿、鋁、鋯、鑭、鉭、鈦、釔、氧、氮、其他合適組成、或上述之組合。在一些實施方式中，一或多個高介電常數的介電層包括氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鋁、氧化鉿-氧化鋁、氧化鈦、氧化鉭、氧化鑭、氧化釔、其他合適的高介電常數的介電材料、或上述之組合。在一些實施方式中，高介電常數的介電材料其介電常數大於或等於約5。在一些實施方式中，閘極介電層184A與184B更包括界面層(包括介電材料如氧化矽)於高介電常數的介電層與鰭狀物150A至150D及/或隔離層170之間。在一些實施方式中，閘極介電層184A與184B包括摻雜氮的含氧介電層，與位於摻雜氮的含氧介電層上的高介電常數的介電層。在一些實施方式中，閘極介電層184A與184B設置為依據積體電路裝置100的設計需求，調整p型鰭狀場效電晶體區106A中的p型鰭狀場效電晶體的功函數，並調整n型鰭狀場效電晶體區106B中的n型鰭狀場效電晶體的功函數。閘極介電層184A與184B的形成方法為多種製程，比如原子層沉積、化學氣相沉積、物理氣相沉積、及/或其他合適製程，如此處所述。
閘極186A與186B各自位於閘極介電層184A與184B上。閘極186A與186B包含導電材料。在一些實施方式中，閘極186A與186B包含多層，比如一或多個蓋層、功函數層、黏著及/或阻障層、及/或金屬填充(或基體)層。在所述實施例中，閘極186A的層狀物設置為具有p型功函數，而閘極186B的層狀物設置為具有n型功函數。蓋層包含的材料可避免或減少閘極介電層184A及184B與閘極結構180A至180E的其他層(特別是含金屬的閘極層)之間的擴散及/或組成反應。在一些實施方式中，蓋層包括金屬與氮，比如氮化鈦、氮化鉭、氮化鎢、氮化鈦矽、氮化鉭矽、或上述之組合。功函數層可包含導電材料，其調整後可具所需的功函數(如n型功函數或p型功函數)，比如n型功函數材料或p型功函數材料。p型功函數材料包括氮化鈦、氮化鉭、釕、鉬、鋁、氮化鎢、鋯矽化物、鉬矽化物、鉭矽化物、鎳矽化物、氮化鎢、其他p型功函數材料、或上述之組合。n型功函數材料包括鈦、鋁、銀、錳、鋯、鈦鋁、碳化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、鉭鋁、碳化鉭鋁、氮化鈦鋁、其他n型功函數材料、或上述之組合。黏著及/或阻障層可包含促進相鄰層狀物(如功函數層與金屬填充層)之間的黏著性之材料，及/或阻擋及/或減少閘極層(如功函數層與金屬填充層)之間擴散的材料。舉例來說，黏著及/或阻障層包括金屬(比如鎢、鋁、鉭、鈦、鎳、銅、鈷、其他合適金屬、或上述之組合)、金屬氧化物、金屬氮化物(比如氮化鈦)、或上述之組合。金屬填充層可包括合適的導電材料如鋁、鎢、及/或銅。在一些實施方式中，硬遮罩層(包括氮化矽或碳化矽)位於閘極186A與186B的至少一部份上。閘極186A與186B的形成方法為多種沉積製程，比如原子層沉積、化學氣相沉積、物理氣相沉積、及/或其他合適製程，如此處所述。可進行化學機械研磨製程移除閘極介電層184A與184B及/或閘極186A與186B的任何多餘部份，以平坦化閘極結構180A至180E。
在所述實施例中，由於閘極結構180F設置以隔離積體電路區130A與130B的鰭狀場效電晶體，閘極結構180F (虛置閘極結構)設置為不同於閘極結構180D與180E (虛置閘極結構)以及閘極結構180A至180C (主動閘極結構)。舉例來說，閘極結構180F具有閘極堆疊182C，其包括閘極介電層184C。閘極介電層184C包含介電材料如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮氧化矽、適用於隔離層的其他合適的介電材料(比如包含矽、氧、氮、碳、或其他合適的隔離組成)、或上述之組合。閘極介電層184C可包含單一介電層或多個介電層，端視積體電路裝置100的設計需求而定。在一些實施方式中，閘極介電層184C包括低介電常數的介電材料及/或高介電常數的介電材料，比如此處所述的材料(包含但不限於氧化矽、碳氧化矽、氮氧化矽、碳氮氧化矽、含碳氧化物、含氮氧化物、含金屬氧化物、氧化鉿如二氧化鉿、氧化鉭如五氧化二鉭、氧化鈦如二氧化鈦、氧化鋯如二氧化鋯、氧化鋁如三氧化二鋁、氧化釔如三氧化二釔、其他合適的介電材料、或上述之組合)。在一些實施方式中，閘極介電層184C不含金屬材料，比如閘極186A與186B所含的金屬材料。閘極介電層184C的形成方法可為多種製程，比如原子層沉積、化學氣相沉積、物理氣相沉積、及/或其他合適製程如此處所述。在所述實施例中，積體電路區130A中的鰭狀場效電晶體與積體電路區130B中的鰭狀場效電晶體物理隔離。舉例來說，移除閘極堆疊182C下方的鰭狀物150A至150D的上側鰭狀主動區，使鰭狀物150A至150D的上側鰭狀主動區不會連續地延伸於積體電路區130A與130B之間。在一些實施方式中，在閘極置換製程時回蝕刻鰭狀物150A至150D，以移除鰭狀物150A至150D的上側鰭狀主動區。舉例來說，自閘極結構180F移除虛置閘極時(比如移除虛置閘極介電層時)，可移除鰭狀物150A至150D的上側鰭狀主動區。如圖11A與11F所示，積體電路區130A的雙鰭狀物的p型鰭狀場效電晶體與雙鰭狀物的n型鰭狀場效電晶體的鰭狀物150A與150D之上側鰭狀主動區，未分別物理連接至積體電路區130B的單一鰭狀物的p型鰭狀場效電晶體與單一鰭狀物的n型鰭狀場效電晶體的鰭狀物150A與150D之上側鰭狀主動區。綜上所述，與包覆個別鰭狀物150A與150D的上側鰭狀主動區的閘極介電層184A與184B相反，閘極介電層184C順應性地位於隔離層170及隔離層170所圍繞的鰭狀物150A與150D的部份的上表面上，使閘極介電層184C具有實質上一致的厚度。在一些實施方式中，鰭狀物150A與150D的上側鰭狀主動區的一部份可保留於閘極堆疊182C下。上述保留部份的上表面，低於積體電路區130A中的雙鰭狀物之鰭狀場效電晶體與積體電路區130B中的單一鰭狀物之鰭狀場效電晶體的鰭狀物150A與150D之上側鰭狀主動區的上表面。在這些實施方式中，閘極堆疊182C可包覆鰭狀物150A與150D的上側鰭狀主動區之保留部份(比如包覆保留部份的上表面與側壁表面)。
閘極結構180A至180F的製作方法依據閘極後製製程、閘極優先製程、或混合的閘極後製/閘極優先製程。在閘極後製製程的實施方式中，閘極結構180A至180F包括虛置閘極堆疊，其之後將置換為閘極堆疊182A、閘極堆疊182B、及/或閘極堆疊182C。舉例來說，虛置閘極堆疊包括界面層(比如包括氧化矽)與虛置閘極層(比如包括多晶矽)。在這些實施方式中，移除虛置閘極層以形成開口(溝槽)，即之後形成閘極堆疊182A至182C處。在一些實施方式中，在形成層間介電層之前形成虛置閘極堆疊，並在形成層間介電層之後將虛置閘極堆疊置換為閘極堆疊182A至182C。在一些實施方式中，虛置閘極堆疊保留於一或多個閘極結構180A至180F中，使一或多個閘極結構180A至180F包括多晶矽閘極。閘極後製製程及/或閘極優先製程可實施沉積製程、微影製程、蝕刻製程、其他合適製程、或上述之組合。沉積製程包括化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學基相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、電鍍、其他合適方法、或上述之組合。微影製程包含塗佈光阻(如旋轉塗佈)、軟烘烤、對準光罩、曝光、曝光後烘烤、顯影光阻、沖洗、乾燥(比如硬烘烤)、其他合適製程、或上述之組合。在其他實施例中，可由其他方法如無光罩微影、電子束寫入、或離子束寫入輔助、實施、或取代微影曝光製程。蝕刻製程包含乾蝕刻製程、濕蝕刻製程、其他蝕刻製程、或上述之組合。
閘極結構180A至180F更包含個別的閘極間隔物188，其與閘極堆疊182A至182C相鄰(比如沿著閘極堆疊182A至182C的側壁)。閘極間隔物188的形成方法可為任何合適製程，且可包含介電材料。介電材料可包含矽、氧、碳、氮、其他合適材料、或上述之組合(比如氧化矽、氮化矽、氮氧化矽、或碳化矽)。舉例來說，所述實施例中的介電層包含矽與氮(如氮化矽層)，其可沉積於基板102與閘極堆疊182A至182C上，接著被非等向蝕刻以形成閘極間隔物188。在一些實施方式中，閘極間隔物188包括多層結構，比如包括氮化矽的第一介電層，以及包括氧化矽的第二介電層。在一些實施方式中，閘極間隔物188包含超過一組間隔物，比如與閘極堆疊相鄰的密封間隔物、補償間隔物、犧牲間隔物、虛置間隔物、及/或主要間隔物。在這些實施方式中，多組間隔物可包含不同蝕刻速率的多種材料。舉例來說，可沉積包括矽與氧的第一介電層於基板102及閘極堆疊182A至182C上，接著非等向蝕刻第一介電層以形成與閘極堆疊相鄰的第一組間隔物。接著可沉積包括矽與氮的第二介電層於基板102及閘極堆疊182A至182C上，再非等向蝕刻第二介電層以形成與第一組間隔物相鄰的第二組間隔物。在形成閘極間隔物188之前及/或之後，可進行佈植、擴散、及/或退火製程，以形成輕摻雜的源極與汲極結構及/或重摻雜的源極與汲極結構(均未圖示)於鰭狀物150A至150D的源極/汲極區中。
源極/汲極結構形成於鰭狀物150A至150D的源極/汲極區中。舉例來說，半導體材料磊晶成長於鰭狀物150A至150D上，以形成磊晶的源極/汲極結構190A於p型鰭狀場效電晶體區106A中的鰭狀物150A至150D上，並形成磊晶的源極/汲極結構190B於n型鰭狀場效電晶體區106B中的鰭狀物150A至150D上。在所述實施例中，在鰭狀物150A至150D的源極/汲極區上進行鰭狀物的凹陷化製程(比如回蝕刻製程)，使磊晶的源極/汲極結構190A與190B自鰭狀物150A至150D的底部成長。在一些實施方式中，不對鰭狀物150A至150D的源極/汲極區進行鰭狀物凹陷化製程，使磊晶的源極/汲極結構190A與190B自鰭狀物150A至150D的上側鰭狀主動區之至少一部份成長，並包覆鰭狀物150A至150D的上側鰭狀主動區之至少一部份。在所述實施例中，磊晶的源極/汲極結構190A與190B沿著x方向(一些實施例可實質上垂直於鰭狀物150A至150D)橫向延伸(成長)，使磊晶的源極/汲極結構190A與190B合併並越過多個鰭狀物(比如磊晶的源極/汲極結構190A越過積體電路區130A中的鰭狀物150A與鰭狀物150B，而磊晶的源極/汲極結構190B越過積體電路區130B中的鰭狀物150C與鰭狀物150D)。在一些實施方式中，磊晶的源極/汲極結構190A及/或磊晶的源極/汲極結構190B包括部份合併的部份(具有中斷或間隙於自相鄰鰭狀物150A至150D成長的磊晶材料之間)，及/或完全合併的部份(不具有中斷或間隙於自相鄰鰭狀物150A至150D成長的磊晶材料之間)。
磊晶製程的實施方法可為化學氣相沉積技術(如氣相磊晶、超高真空化學氣相沉積、低壓化學氣相沉積、及/或電漿增強化學氣相沉積)、分子束磊晶、其他合適的選擇性磊晶成長製程、或上述之組合。磊晶製程可採用氣態及/或液態的前驅物，其可與鰭狀物150A至150D的組成作用。磊晶的源極/汲極結構190A與190B可摻雜n型摻質及/或p型摻質。在所述實施例中，磊晶的源極/汲極結構190A與190B的設置，取決於個別的鰭狀場效電晶體裝置區中製作的鰭狀場效電晶體型態。舉例來說，p型鰭狀場效電晶體區106A中的磊晶的源極/汲極結構190A包含的磊晶層可含矽及/或鍺，且含矽與鍺的磊晶層可摻雜硼、碳、其他p型摻質、或上述之組合(比如形成矽、鍺、與硼的磊晶層，或矽、鍺、與碳的磊晶層)。在此例中，n型鰭狀場效電晶體區106B中的磊晶的源極/汲極結構190B包含的磊晶層可含矽及/或碳，而含矽磊晶層或含碳與矽的磊晶層可摻雜磷、砷、其他n型摻質、或上述之組合(比如形成矽與磷的磊晶層、矽與碳的磊晶層、矽與砷的磊晶層、或矽、碳、與磷的磊晶層)。在一些實施方式中，磊晶的源極/汲極結構190A與190B包含的材料及/或摻質，可達通道區中所需的拉伸應力及/或壓縮應力。在一些實施方式中，在沉積磊晶的源極/汲極結構190A與190B時添加雜質至磊晶製程的源材料，以摻雜磊晶的源極/汲極結構190A與190B。在一些實施方式中，在沉積製程之後進行離子佈植製程，以摻雜磊晶的源極/汲極結構190A與190B。在一些實施方式中，進行退火製程以活化磊晶的源極/汲極結構190A、磊晶的源極/汲極結構190B、及/或積體電路裝置100的其他源極/汲極結構(如重摻雜的源極/汲極區及/或輕摻雜的源極/汲極區)中的摻質。
層間介電層195形成於基板102上，特別是位於磊晶的源極/汲極結構190A與190B、閘極結構180A至180F、與鰭狀物150A至150D上。在一些實施方式中，層間介電層195為多層內連線結構的一部份，其電性耦接積體電路裝置100的多種裝置(如電晶體、電阻、電容、及/或電感)及/或構件(如閘極結構及/或源極/汲極結構)。使多種裝置及/或構件可操作如積體電路裝置100的設計需求所規範。層間介電層195包括介電材料，比如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷形成的氧化物、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、低介電常數的介電材料、其他合適的介電材料、或上述之組合。例示性的低介電常數的介電材料包括氟化矽酸鹽玻璃、摻雜碳的氧化矽、Black Diamond ® (Applied Materials，Sata Clara，加州)、乾凝膠、氣膠、非晶氟化碳、聚對二甲苯、苯并環丁烯、SiLK (Dow Chemical，Midland，密西根州)、聚醯亞胺、其他低介電常數的介電材料、或上述之組合。在一些實施方式中，層間介電層195具有多種介電材料的多層結構。在一些實施方式中，接點蝕刻停止層位於層間介電層195與磊晶的源極/汲極結構190A及190B、鰭狀物150A至150D、及/或閘極結構180A至180F之間。接點蝕刻停止層包括的材料與層間介電層195不同，比如不同於層間介電層195的介電材料之介電材料。在所述實施例中，當層間介電層195包括低介電常數的介電材料時，接點蝕刻停止層包括矽與氮(比如氮化矽或氮氧化矽)。舉例來說，層間介電層195及/或接點蝕刻停止層形成於基板102上的方法可為沉積製程如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、電鍍、其他合適方法、或上述之組合。在一些實施方式中，層間介電層195的形成方法為可流動的化學氣相沉積製程，比如沉積可流動材料(如液體化合物)於基板102上，並以合適技術(如熱退火及/或紫外線處理)使可流動材料轉變成固體材料。在沉積層間介電層195及/或接點蝕刻停止層之後，進行化學機械研磨製程及/或其他平坦化製程，直到達到或露出閘極堆疊182A至182F的上表面。
如圖12A至12F所示，可對積體電路裝置100進行後續製程。在一些實施方式中，形成多層內連線結構的多種接點至積體電路裝置100的源極/汲極區及/或閘極結構，以利操作積體電路裝置100。多層內連線結構包括介電層與導電層(如金屬層)的組合，其設置以形成多種內連線結構。導電層設置為形成垂直內連線結構(如裝置級接點及/或通孔)及/或水平內連線結構(如導電線路)。垂直內連線結構通常連接多層內連線結構的不同層(或不同平面)的水平內連線結構。在操作積體電路裝置100時，內連線結構設置以傳輸訊號於積體電路裝置100的裝置(如p型鰭狀場效電晶體區106A的p型鰭狀場效電晶體與n型鰭狀場效電晶體區106B的n型鰭狀場效電晶體)及/或構件之間，及/或分配訊號(比如時序訊號、電壓訊號、及/或接地訊號)至積體電路裝置100的裝置及/或構件。本發明實施例考量到含有任何數目及/或設置的介電層及/或導電層之多層內連線結構，端視積體電路裝置100的設計需求而定。
多層內連線結構可包含額外層間介電層形成於基板102上。在所述實施例中，層間介電層200 (多層內連線結構的一部份)可位於層間介電層195與閘極結構180A至180F上。層間介電層200與層間介電層195類似。在一些實施方式中，層間介電層200為多層內連線結構的第一級層間介電層。在一些實施方式中，接點蝕刻停止層位於層間介電層200與層間介電層195之間，其與此處所述的接點蝕刻停止層類似。在所述實施例中，裝置級接點210A至210J、通孔220A至220H、與導電線路(未圖示)一起稱作金屬層(比如多層內連線結構的第一金屬層)，其可位於多層內連線結構的層間介電層中以形成內連線結構。裝置級接點210A至201J、通孔220A至220H、與導電線路包括任何合適的導電材料，比如鉭、鈦、鋁、銅、鈷、釕、鎢、氮化鈦、氮化鉭、其他合適的導電材料、或上述之組合。可結合多種導電材料以提供裝置級接點210A至210J、通孔220A至220H、及/或導電線路，其具有多層如一或多層的阻障層、黏著層、襯墊層、基體層、其他合適層、或上述之組合。在一些實施方式中，裝置級接點210A至210J包括鈦、氮化鈦、及/或鈷，通孔220A至220H包括鈦、氮化鈦、及/或鈷，而導電線路包括銅、鈷、及/或釕。裝置級接點210A至210J、通孔220A至220H、與導電線路的形成方法，可為圖案化多層內連線結構的層間介電層195、層間介電層200、及/或其他層間介電層。圖案化層間介電層以形成開口(溝槽)如接點開口、通孔開口、及/或線路開口於個別層間介電層中的方法，可包括微影製程及/或蝕刻製程。在一些實施方式中，微影製程包括形成光阻層於個別的層間介電層上、以圖案化射線曝光光阻層、以及顯影曝光後的光阻層，以形成圖案化的光阻層，其可在蝕刻開口於個別層間介電層中的製程作為遮罩單元。蝕刻製程包括乾蝕刻製程、濕蝕刻製程、其他蝕刻製程、或上述之組合。之後可將一或多種導電材料填入開口。導電材料的沉積方法可為物理氣相沉積、化學氣相沉積、原子層沉積、電鍍、無電鍍、其他合適的沉積製程、或上述之組合。之後可由平坦化製程如化學機械研磨製程移除任何多餘的導電材料，以平坦化層間介電層(如層間介電層200)、裝置級接點210A至210J、通孔220A至220H、及/或導電線路的上表面。
裝置級接點210A至210J (亦稱作局部內連線或局部接點)電性耦接及/或物理耦接積體電路裝置的結構，比如耦接p型鰭狀場效電晶體區106A的p型鰭狀場效電晶體與n型鰭狀場效電晶體區106B的n型鰭狀場效電晶體的結構至多層內連線結構。舉例來說，裝置級接點210A至210J為金屬至裝置的接點，其通常指的是連接至積體電路裝置100的導電區(如源極/汲極區)的接點。裝置級接點210A至210E位於個別之磊晶的源極/汲極結構190A上，使裝置級接點210A至210E物理(或直接)連接p型鰭狀場效電晶體區106A的p型鰭狀場效電晶體之源極/汲極區至多層內連線結構(比如連接至個別的通孔220A至220D)。裝置級接點210F至210J位於個別之磊晶的源極/汲極結構190B上，使裝置級接點210F至210J物理(或直接)連接n型鰭狀場效電晶體區106B的n型鰭狀場效電晶體之源極/汲極區至多層內連線結構(比如連接至個別的通孔220E至220H)。通孔220A至220D分別位於裝置級接點210A至210C與裝置級接點210E上，使通孔220A至220D分別物理(或直接)連接裝置級接點210A至210C與裝置級接點210E至多層內連線結構的導電線路。通孔220E至220H分別位於裝置級接點210F至210H與裝置級接點210J上，使通孔220E至220H分別物理(或直接)連接裝置級接點210F至210H與裝置級接點210J至多層內連線結構的導電線路。裝置級接點210A至210J與通孔220A至220H延伸穿過層間介電層200及/或層間介電層195，但本發明實施例考量到裝置級接點210A至210J與通孔220A至220H延伸穿過多層內連線結構中更多或更少的層間介電層及/或接點蝕刻停止層。本發明實施例考量到裝置級接點、通孔、及/或導電線路的任何設置。
在一些實施方式中，多層內連線結包括裝置級接點如閘極接點或金屬至多晶矽接點，其通常指的是連接至閘極結構的接點，比如連接至積體電路裝置100的多晶矽閘極結構或金屬閘極結構的接點。這些裝置級接點電性耦接及/或物理耦接一或多個閘極結構180A至180F到多層內連線結構。在一些實施方式中，一或多個閘極結構180A至180F具有裝置級接點位於其上，使裝置級接點可分別物理(或直接)連接閘極結構180A至180F之一者至多層內連線結構(比如連接至個別通孔)。在一些實施方式中，多層內連線結構包括通孔，以電性耦接及/或物理耦接一或多個閘極結構180A至180F到多層內連線結構。在這些實施方式中，通孔位於閘極結構180A至180F上，或連接至一或多個閘極結構180A至180F的裝置級接點上，使通孔分別物理(直接)及/或電性連接閘極結構180A至180F到多層內連線結構(比如連接到個別的導電線路)。連接至閘極結構180A至180F的裝置級接點與通孔延伸穿過層間介電層200及/或層間介電層195，但本發明實施例的這些裝置級接點與通孔可穿過多層內連線結構其更多或更少的層間介電層及/或接點蝕刻停止層。
在一些實施方式中，矽化物層位於磊晶的源極/汲極結構190A與190B以及裝置級接點210A至210D之間。在一些實施方式中，矽化物層230的形成方法係在形成層間介電層195及/或層間介電層200之前或之後，沉積金屬層於磊晶的源極/汲極結構190A與190B上。金屬層包含適於促進形成矽化物的任何材料，比如鎳、鉑、鈀、釩、鈦、鈷、鉭、鐿、鋯、其他合適金屬、或上述之組合。接著加熱積體電路裝置100，比如對積體電路裝置進行退火製程，使磊晶的源極/汲極結構190A與190B之組成(比如矽及/或鍺)與金屬反應。因此矽化物層230包括金屬與磊晶的源極/汲極結構190A與190B的組成(例如矽及/或鍺)。在一些實施方式中，矽化物層230包括鎳矽化物、鈦矽化物、或鈷矽化物。任何未反應的金屬如金屬層的殘留部份，可由任何合適製程如蝕刻製程選擇性地移除。在一些實施方式中，矽化物層230與磊晶的源極/汲極結構190A與190B一起稱作磊晶的源極/汲極結構。在一些實施方式中，矽化物層230視作裝置級接點210A至210D的一部份。
在圖12A至12F中，積體電路區130A為第一電路，其包含的互補式金氧半場效電晶體具有雙鰭狀物的p型鰭狀場效電晶體於p型鰭狀場效電晶體區106A中，並具有雙鰭狀物的n型鰭狀物場效電晶體於n型鰭狀場效電晶體區106B中。積體電路區130B為第二電路，其包含的互補式金氧半場效電晶體具有單一鰭狀物的p型鰭狀場效電晶體於p型鰭狀場效電晶體區106A中，並具有單一鰭狀物的n型鰭狀物場效電晶體於n型鰭狀場效電晶體區106B中。雙鰭狀物的p型鰭狀場效電晶體包括閘極結構180B於鰭狀物150A與150B的通道區上，使閘極結構180B位於鰭狀物150A與150B的源極/汲極區之間。雙鰭狀物的n型鰭狀場效電晶體包括閘極結構180B於鰭狀物150C與150D的通道區上，使閘極結構180B位於鰭狀物150C與150D的源極/汲極區之間。磊晶的源極/汲極結構190A位於鰭狀物150A與150B的源極/汲極區上，而磊晶的源極/汲極結構190B位於鰭狀物150C與150D的源極/汲極區上。單一鰭狀物的p型鰭狀場效電晶體包括閘極結構180C於鰭狀物150A的通道區上，使閘極結構180C位於鰭狀物150A的源極/汲極區之間。單一鰭狀物的n型鰭狀場效電晶體包括閘極結構180C於鰭狀物150D的通道區上，使閘極結構180C位於鰭狀物150D的源極/汲極區之間。磊晶的源極/汲極結構190A位於鰭狀物150A的源極/汲極區上，而磊晶的源極/汲極結構190B位於鰭狀物150D的源極/汲極區上。在所述實施例中，設置積體電路裝置100，使通孔220A與裝置級接點210A連接至單一鰭狀物的p型鰭狀場效電晶體的源極節點，使通孔220B與裝置級接點210B連接至單一鰭狀物的p型鰭狀場效電晶體的汲極節點，使通孔220C與裝置級接點210C連接至雙鰭狀物的p型鰭狀場效電晶體的汲極節點，使通孔220D與裝置級接點210E連接至雙鰭狀物的p型鰭狀場效電晶體的源極節點，使通孔220E與裝置級接點210F連接至單一鰭狀物的n型鰭狀場效電晶體的源極節點，使通孔220F與裝置級接點210G連接至單一鰭狀物的n型鰭狀場效電晶體的汲極節點，使通孔220G與裝置級接點210H連接至雙鰭狀物的n型鰭狀場效電晶體的汲極節點，並使通孔220H與裝置級接點210J連接至雙鰭狀物的n型鰭狀場效電晶體的源極節點。在這些設置中，第一電路與第二電路直接相鄰並鄰接，且閘極結構180F隔離第一電路中的雙鰭狀物之鰭狀場效電晶體之汲極節點與第二電路中的單一鰭狀物之鰭狀場效電晶體之汲極節點。積體電路裝置100更設置為具有p型鰭狀場效電晶體區106A中的p型鰭狀場效電晶體之源極節點，其經由通孔220A與220D以及裝置級接點210A與210E電性連接至電源電壓VDD (一些實施方式中設置為正電源電壓)；並具有n型鰭狀場效電晶體區106B中的n型鰭狀場效電晶體之源極節點，其經由通孔220E與220H及裝置級接點210F與210J電性連接至電源電壓VSS (一些實施方式中設置為地線及/或負電源電壓)。積體電路區130A中的雙鰭狀物的p型鰭狀場效電晶體及雙鰭狀物的n型鰭狀場效電晶體，與積體電路裝置100的其他相鄰電路之間隔有閘極結構180D。積體電路區130B中的單一鰭狀物的p型鰭狀場效電晶體及單一鰭狀物的n型鰭狀場效電晶體，與積體電路裝置100的其他相鄰電路之間隔有閘極結構180E。積體電路區130A中的雙鰭狀物的p型鰭狀場效電晶體及雙鰭狀物的n型鰭狀場效電晶體，分別與積體電路區130B中的單一鰭狀物的p型鰭狀場效電晶體及單一鰭狀物的n型鰭狀場效電晶體之間隔有閘極結構180F。
在一些實施方式中，連接至雙鰭狀物的鰭狀場效電晶體之汲極節點的接點，設置為不同於連接至單一鰭狀物的鰭狀場效電晶體之汲極節點的接點。在圖12A至12F中，連接至雙鰭狀物的鰭狀場效電晶體之汲極節點的裝置級接點210C與210H與連接至單一鰭狀物的鰭狀場效電晶體之汲極節點的裝置級接點210B與210G，在x-y平面中的剖面形狀為矩形，使連接至雙鰭狀物的鰭狀場效電晶體之汲極節點的裝置級接點210C與210H與連接至單一鰭狀物的鰭狀場效電晶體之汲極節點的裝置級接點210B與210G的長度方向沿著x方向(實質上平行於閘極長度方向)延伸，而寬度方向沿著y方向(實質上平行於鰭狀物長度方向)延伸。在一些實施方式中，裝置級接點210C與210H具有長度X1與寬度Y1，而裝置級接點210B與210G具有長度X2與寬度Y2，其中長度X1大於長度X2。可觀察到雙鰭狀物的鰭狀場效電晶體所用的接點越長，則具有越高的開啟電流並降低接點電阻。當單一鰭狀物的鰭狀場效電晶體所用的接點越短，則具有較低的開啟電流且通常作為低能耗及/或低速電路，其可降低電容(比如接點至閘極的電容)以減少能耗。在一些實施方式中，長度X1與長度X2的比例可介於約1.1至約1.6之間(1.1≤X1:X2≤1.6)，而寬度Y1實質上等於寬度Y2。在一些實施方式中，長度X1與長度X2的比例可介於約1.1至約1.6之間(1.1≤X1:X2≤1.6)，而寬度Y1小於寬度Y2。在這些實施方式中，寬度Y2與寬度Y1的比例可介於約1.05至約1.1之間(1.05≤Y2:Y1≤1.1)。在一些實施方式中，裝置級接點210C與210H的最大寬度，比裝置級接點210B與210G的最大寬度大至少10% (換言之， Y2≤ 0.9*Y1)。
在一些實施方式中，第一電路(積體電路區130A)與第二電路(積體電路區130B)各自為具有預定功能的標準單元。舉例來說，積體電路區130A及/或積體電路區130B的電晶體與內連線(或線路)結構，其結合所形成的電路可提供邏輯功能(比如AND、NAND、OR、NOR、NOT、XOR、及/或XNOR等邏輯功能)及/或儲存功能(比如正反器、閂鎖、及/或緩衝等儲存功能)。實施此處所述的鰭狀物製作方法，可讓積體電路裝置100具有標準單元結構，使具有偶數鰭狀物的鰭狀場效電晶體(比如積體電路區130A中雙鰭狀物的鰭狀場效電晶體)之標準單元，與具有奇數鰭狀物的鰭狀場效電晶體(比如積體電路區130B中單一鰭狀物的鰭狀場效電晶體)之標準單元直接相鄰並鄰接。標準單元結構亦使高速應用所用的標準單元，與低能耗應用所用的標準單元直接相鄰並鄰接。這些標準單元結構可讓單晶片系統產品具有高速效能與低能耗。在一些實施方式中，第一電路與第二電路為儲存記憶陣列的資料位元所用的記憶單元的一部份，而記憶陣列可為靜態隨機存取記憶陣列，其通常含有鰭狀場效電晶體以增進效能。在一些實施例中，第一電路在積體電路裝置的核心(邏輯)區中，而第二電路在積體電路裝置的輸入/輸出區中。
圖13係本發明多種實施例中，部份或全部的積體電路裝置300的簡化上視圖(如x-y平面)。積體電路裝置300在許多方面與積體電路裝置100類似。綜上所述，以相同標號標示圖13與圖12A至12F類似的結構，使圖式清楚並簡化。圖13中的積體電路裝置300與積體電路裝置100的虛置閘極結構設置不同。舉例來說，閘極結構180D與閘極結構180E包括閘極堆疊182C (越過積體電路裝置300中的p型鰭狀場效電晶體區106A與n型鰭狀場效電晶體區106B)，而非閘極堆疊182A (位於p型鰭狀場效電晶體區106A與n型鰭狀場效電晶體區106B中)。閘極結構180D電性隔離積體電路區130A中雙鰭狀物的鰭狀場效電晶體(其包括閘極結構180A與180B)的源極/汲極區與積體電路裝置300的其他裝置及/或區域。閘極結構180E電性隔離積體電路區130B中單一鰭狀物的鰭狀場效電晶體(其包括閘極結構180C)的源極/汲極區與積體電路裝置300的其他裝置及/或區域。積體電路裝置300的製作方法。可採用搭配圖1、2A至2C、3A至3C、4A至4C、5A至5C、6A至6C、7A至7C、8A至8C、9A至9C、10A至10C、11A至11F、與12A至12F說明的製程。已簡化圖13以利清楚理解本發明實施例的發明概念。積體電路裝置300可包含額外結構，而積體電路裝置300的其他實施例可置換、調整、或省略一些所述結構。
圖14係本發明多種實施例中，部份或全部的積體電路裝置400的簡化上視圖(比如x-y平面)。積體電路裝置400在許多方面與積體電路裝置100類似。綜上所述，以相同標號標示圖14與圖12A至12F中類似的結構，使圖式清楚與簡化。圖14中的積體電路裝置400與積體電路裝置100具有不同的虛置閘極結構設置。舉例來說，虛置的閘極結構180F包括p型鰭狀場效電晶體區106A中的閘極堆疊182A與n型鰭狀場效電晶體區106B中的閘極堆疊182B，而非越過p型鰭狀場效電晶體區106A與n型鰭狀場效電晶體區106B的閘極堆疊182C。閘極間隔物188圍繞閘極堆疊182A與閘極堆疊182B，使閘極堆疊182A與閘極堆疊182B物理及電性地彼此分隔。閘極堆疊182A電性連接至電源電壓VDD (一些實施方式中可設置為正電源電壓)，而閘極堆疊182B電性連接至電源電壓VSS (一些實施方式中可設置為地線及/或負電源電壓)。閘極堆疊182A與閘極堆疊182B經由多層內連線結構的裝置級接點(未圖示)、通孔(未圖示)、及/或金屬線路(未圖示)，分別電性連接至電源電壓VDD 與電源電壓VSS 。在此設置中，積體電路裝置400包括金氧半場效電晶體的隔離物，以電性隔離積體電路區130A的第一電路與積體電路區130B的第二電路。舉例來說，p型鰭狀場效電晶體區106A中隔離的金氧半場效電晶體包括閘極結構180F的一部份，其包含位於鰭狀物150A與150B上的閘極堆疊182A，比如積體電路區130A中的鰭狀物150A與150B的源極/汲極區之間以及積體電路區130B中的鰭狀物150A之源極/汲極區之間的閘極堆疊182A。磊晶的源極/汲極結構190A位於積體電路區130A與130B中的鰭狀物150A與150B的源極/汲極區上。在一些實施方式中，雙重鰭狀物的p型鰭狀場效電晶體之鰭狀物150A的上側鰭狀主動區，與單一鰭狀物的p型鰭狀場效電晶體的鰭狀物150A的上側鰭狀主動區未物理隔離或分開，因此鰭狀物150A連續地延伸於積體電路區130A與130B之間。在此例中，n型鰭狀場效電晶體區106B中的金氧半場效電晶體隔離物包括閘極結構180F的一部份(其包括閘極堆疊182B於鰭狀物150C與150D上)，使閘極堆疊182B位於積體電路區130A中的鰭狀物150C與150D的源極/汲極區之間，並位於積體電路區130B中的鰭狀物150D的源極/汲極區之間。磊晶的源極/汲極結構190B位於積體電路區130A與130B中的鰭狀物150C與150D的源極/汲極區上。在一些實施方式中，雙鰭狀物的n型鰭狀場效電晶體的鰭狀物150D之上側鰭狀主動區，與單一鰭狀物的n型鰭狀場效電晶體之鰭狀物150D之上側鰭狀主動區並未物理分隔，使鰭狀物150D連續地延伸於積體電路區130A與130B之間。積體電路裝置400的製作方法。可採用搭配圖1、2A至2C、3A至3C、4A至4C、5A至5C、6A至6C、7A至7C、8A至8C、9A至9C、10A至10C、11A至11F、與12A至12F說明的製程。已簡化圖14以利清楚理解本發明實施例的發明概念。積體電路裝置400可包含額外結構，而積體電路裝置400的其他實施例可置換、調整、或省略一些所述結構。
圖15A至15F係本發明多種實施例中，積體電路裝置500的部份或全部的圖式。具體而言，圖15A係積體電路裝置500的簡化上視圖，圖15B係積體電路裝置500沿著圖15A的剖線B-B的剖視圖，圖15C係積體電路裝置500沿著圖15A的剖線C-C的剖視圖，圖15D係積體電路裝置500沿著圖15A的剖線D-D的剖視圖，圖15E係積體電路裝置500沿著圖15A的剖線E-E的剖視圖，且圖15F係積體電路裝置500沿著圖15A的剖線F-F的剖視圖。積體電路裝置500在許多方面與積體電路裝置100類似。綜上所述，以相同標號標示圖15A至15F與圖12A至12F中的類似結構，以簡化並使圖式清楚。在圖15A至15F中，積體電路裝置500具有與積體電路裝置100不同的鰭狀場效電晶體設置。舉例來說，積體電路裝置500中的積體電路區130B之第二電路包括互補式金氧半場效電晶體，其具有雙鰭狀物的p型鰭狀場效電晶體於p型鰭狀場效電晶體區106A中(而非單一鰭狀物的p型鰭狀場效電晶體)，並具有單一鰭狀物的n型鰭狀場效電晶體於n型鰭狀場效電晶體區106B中。雙鰭狀物的p型鰭狀場效電晶體包括閘極結構180C位於積體電路區130B中的鰭狀物150A與150B的通道區上，使閘極結構180C位於積體電路區130B中的鰭狀物150A與150B的源極/汲極區之間。磊晶的源極/汲極結構190A位於積體電路區130A中的鰭狀物150A與150B的源極/汲極區上。積體電路裝置500中的裝置級接點210A與210B亦可設置為不同尺寸。舉例來說，連接至積體電路區130B中的雙鰭狀物之p型鰭狀場效電晶體的源極節點之裝置級接點210A，設置為與連接至積體電路區130A中的雙鰭狀物之p型鰭狀場效電晶體的源極節點之裝置級接點210E類似。連接至積體電路區130B中的雙鰭狀物之p型鰭狀場效電晶體的汲極節點之裝置級接點210B，設置為與連接至積體電路區130A中的雙鰭狀物之p型鰭狀場效電晶體的汲極節點之裝置級接點210C類似。舉例來說，裝置級接點210A與210B越過並延伸超出積體電路區130B中的鰭狀物150A及150B。在一些實施方式中，裝置級接點210B的長度實質上等於裝置級接點210C的長度X1，而裝置級接點210B的寬度實質上等於裝置級接點210C的寬度Y1。積體電路裝置500的製作方法。可採用搭配圖1、2A至2C、3A至3C、4A至4C、5A至5C、6A至6C、7A至7C、8A至8C、9A至9C、10A至10C、11A至11F、與12A至12F說明的製程。在製作過程中，虛置圖案122的寬度可與積體電路區130A與130B中的鰭狀物150A與150B之間的距離實質上相同，因此積體電路區130A與130B中的鰭狀物150A與150B之間的空間等於p型鰭狀場效電晶體區106A中的空間。舉例來說，在p型鰭狀場效電晶體區106A中，積體電路區130A與積體電路區130B中的鰭狀物150A與150B具有空間S3。已簡化圖15A至15C以利清楚理解本發明實施例的發明概念。積體電路裝置500可包含額外結構，而積體電路裝置500的其他實施例可置換、調整、或省略一些所述結構。
圖16A至16F係本發明多種實施例中，積體電路裝置600的部份或全部的圖式。具體而言，圖16A係積體電路裝置600的簡化上視圖，圖16B係積體電路裝置600沿著圖16A的剖線B-B的剖視圖，圖16C係積體電路裝置600沿著圖16A的剖線C-C的剖視圖，圖16D係積體電路裝置600沿著圖16A的剖線D-D的剖視圖，圖16E係積體電路裝置600沿著圖16A的剖線E-E的剖視圖，且圖16F係積體電路裝置600沿著圖16A的剖線F-F的剖視圖。積體電路裝置600在許多方面與積體電路裝置100類似。綜上所述，以相同標號標示圖16A至16F與圖12A至12F中的類似結構，以簡化並使圖式清楚。圖16A至16F中的積體電路裝置600與積體電路裝置100具有不同的鰭狀場效便晶體設置。舉例來說，積體電路裝置600中的積體電路區130B之第二電路包括戶補式金氧半場效電晶體，其包括雙鰭狀物的n型鰭狀場效電晶體於n型鰭狀場效電晶體區106B中(而非單一鰭狀物的鰭狀場效電晶體)，以及單一鰭狀物的p型鰭狀場效電晶體於p型鰭狀場效電晶體區106A中。雙鰭狀物的n型鰭狀場效電晶體包括閘極結構180C位於積體電路區130B中的鰭狀物150C與150D的通道區上，使閘極結構180C位於積體電路區130B中的鰭狀物150C與150D的源極/汲極區之間。磊晶的源極/汲極結構190B位於積體電路區130A中的鰭狀物150C與150D的源極/汲極區上。積體電路裝置600中的裝置級接點210F與210G亦可設置為不同尺寸。舉例來說，連接至積體電路區130B中的雙鰭狀物之n型鰭狀場效電晶體的源極節點之裝置級接點210F，設置為與連接至積體電路區130A中的雙鰭狀物之n型鰭狀場效電晶體的源極節點之裝置級接點210J類似。連接至積體電路區130B中的雙鰭狀物之n型鰭狀場效電晶體的汲極節點之裝置級接點210G，設置為與連接至積體電路區130A中的雙鰭狀物之n型鰭狀場效電晶體的汲極節點之裝置級接點210H類似。舉例來說，裝置級接點210F與210G越過並延伸超出積體電路區130B中的鰭狀物150C及150D。在一些實施方式中，裝置級接點210G的長度實質上等於裝置級接點210H的長度X1，而裝置級接點210G的寬度實質上等於裝置級接點210H的寬度Y1。積體電路裝置600的製作方法。可採用搭配圖1、2A至2C、3A至3C、4A至4C、5A至5C、6A至6C、7A至7C、8A至8C、9A至9C、10A至10C、11A至11F、與12A至12F說明的製程。在製作過程中，虛置圖案124的寬度可與積體電路區130A與130B中的鰭狀物150C與150D之間的距離實質上相同，因此積體電路區130A與130B中的鰭狀物150C與150D之間的空間等於n型鰭狀場效電晶體區106B中的空間。舉例來說，在n型鰭狀場效電晶體區106B中，積體電路區130A與積體電路區130B中的鰭狀物150C與150D具有空間S3。已簡化圖16A至16C以利清楚理解本發明實施例的發明概念。積體電路裝置600可包含額外結構，而積體電路裝置600的其他實施例可置換、調整、或省略一些所述結構。
圖17係本發明多種實施例中，積體電路設計佈局700的部份或全部的簡化方塊圖。積體電路設計佈局700包括標準單元的陣列，比如標準單元710A、標準單元710B、標準單元710C、標準單元710D、標準單元710E、標準單元710F、標準單元710G、標準單元710H、標準單元710I、與標準單元710J。每一標準單元710A至710J包括電晶體與內連線(或線路)結構，其結合所形成的電路可提供邏輯功能(比如AND、NAND、OR、NOR、NOT、XOR、及/或XNOR等邏輯功能)及/或儲存功能(比如正反器、閂鎖、及/或緩衝等儲存功能)。舉例來說，標準單元710A至710J分別提供電路-1至電路-10。在所述實施例中，標準單元710B、710C、710F、710H、與710J包含單一鰭狀物的鰭狀場效電晶體，而標準單元710A、710D、710E、710G、與710I包括雙鰭狀物的鰭狀場效電晶體。此處所述的鰭狀物圖案化方法可讓設置為用於多鰭狀物的鰭狀場效電晶體(用於高速應用)之標準單元，與設置為用於單一鰭狀物的鰭狀場效電晶體(用於低能耗應用)之標準單元直接相鄰並鄰接。舉例來說，標準單元710H與標準單元710G與710I (含有雙鰭狀物的鰭狀場效電晶體)及標準單元710C (含有單一鰭狀物的鰭狀場效電晶體)直接相鄰並鄰接。標準單元710A至710J設置為與n型井區720A、p型井區720B、及/或n型井區720C重疊，使標準單元710A至710J的p型鰭狀場效電晶體區(含p型鰭狀場效電晶體)位於n型井區720A及/或n型井區720C上，並使標準單元710A至710J的n型鰭狀場效電晶體區(含n型鰭狀場效電晶體)位於p型井區720B上。已簡化圖17以利清楚理解本發明實施例的發明概念。積體電路設計佈局700可包含額外結構，而積體電路佈局700的其他實施例可置換、調整、或省略一些所述結構。
本發明提供許多不同的實施例。此處揭露的鰭狀物圖案化方法用於改善鰭狀場效電晶體的效能與鰭狀場效電晶體的製作。例示性的方法包括形成虛置圖案於基板上。虛置圖案在對應第一鰭狀場效電晶體的第一區中具有第一寬度，並在對應第二鰭狀場效電晶體的第二區中具有第二寬度。第二寬度大於第一寬度。方法亦沿著虛置圖案的側壁形成多個間隔物，並移除虛置圖案以形成間隔物圖案，其中間隔物圖案在第一區中具有第一空間於間隔物之間，並在第二區中具有第二空間於間隔物之間。第二空間大於第一空間。方法亦將間隔物圖案轉移至基板，以形成第一鰭狀物與第二鰭狀物，第一鰭狀物與第二鰭狀物在第一區中隔有第一空間，並在第二區中隔有第二空間。方法亦自第二區部份地移除第二鰭狀物以形成虛置鰭尖。第一鰭狀物與虛置鰭尖相隔的空間(如第二空間)大於第一空間。在一些實施方式中，第二空間與第一空間的比例介於約1.05至約2之間。
在一些實施方式中，方法更包括形成隔離結構於基板上，其中隔離結構位於第一區中的第一鰭狀物與第二鰭狀物之間，並位於第二區中的第一鰭狀物與虛置鰭尖之間。在一些實施方式中，形成隔離結構的步驟包括沉積介電材料於基板上，並回蝕刻介電材料，使第一鰭狀物與第二鰭狀物的一部份延伸於隔離結構的上表面上。在一些實施方式中，方法更包括形成第一閘極結構與第二閘極結構，其中第一閘極結構橫越第一區中的第一鰭狀物與第二鰭狀物，而第二閘極結構橫越第二區中的第一鰭狀物。在一些實施方式中，第二閘極結構延伸於虛置鰭尖上，且隔離結構位於第二閘極結構與虛置鰭尖之間。
在一些實施方式中，形成虛置圖案的步驟包括：沉積虛置層於基板上；進行微影製程以露出虛置層的一部份；以及蝕刻虛置層的露出部份。在一些實施方式中，虛置層包括介電材料。在一些實施方式中，虛置層包括氧、氮、碳、或上述之組合。在一些實施方式中，進行微影製程的步驟包括形成圖案化遮罩層於虛置層上，其中圖案化遮罩層包括遮罩線，其寬度自第一區朝第二區增加。在一些實施方式中，形成間隔物的步驟包括沉積間隔物層於基板上，並蝕刻間隔物層。在一些實施方式中，形成間隔物的步驟更包括進行微影製程以露出間隔物層的一部份，並蝕刻間隔物層的露出部份。在一些實施方式中，間隔物層包括介電材料。在一些實施方式中，間隔物層包括氧、氮、碳、或上述之組合。在一些實施例中，進行微影製程的步驟包括採用具有遮罩結構的遮罩，其中遮罩結構在對應第一區的第一遮罩區中具有第一寬度，並在對應第二區的第二遮罩區中具有第二寬度，且將曲折圖案插入用於製作遮罩的遮罩佈局，以達第二遮罩區中的第二寬度。
在一些實施方式中，移除虛置圖案的步驟包括選擇性蝕刻虛置圖案而實質上不蝕刻間隔物。在一些實施方式中，將間隔物圖案轉移至基板的步驟包括選擇性蝕刻基板而實質上不蝕刻間隔物。在一些實施方式中，將間隔物圖案轉移至下方層的步驟包括採用間隔物圖案作為蝕刻遮罩並蝕刻下方層。在一些實施方式中，方法更包括在蝕刻後移除任何殘留的間隔物圖案。在一些實施方式中，自第二區部份地移除第二鰭狀物之步驟包括：覆蓋第一鰭狀物並部份地露出第二鰭狀物，以露出第二區中的第二鰭狀物之一部份並覆蓋第一區中的第二鰭狀物的一部份；以及蝕刻第二區中的第二鰭狀物之露出部份。在一些實施方式中，自第二區部份地移除第二鰭狀物之步驟包括：形成圖案化遮罩層覆蓋第一區的第一鰭狀物與第二鰭狀物及第二區的第一鰭狀物並露出第二區的第二鰭狀物，以及蝕刻第二區露出的第二鰭狀物。
另一例示性的方法包括：形成第一間隔物與第二間隔物於基板上。第一間隔物與第二間隔物在對應第一鰭狀場效電晶體的第一區中具有第一空間於兩者之間，並在對應第二鰭狀場效電晶體的第二區中具有第二空間於兩者之間。第二空間大於第一空間。方法亦採用第一間隔物與第二間隔物圖案化基板，以形成第一鰭狀物與第二鰭狀物。第一鰭狀物與第二鰭狀物在第一區中具有第一空間於兩者之間，並在第二區中具有第二空間於兩者之間。方法更包括自第二區部份地移除第二鰭狀物。方法更包括形成隔離結構，其電性隔離第一區中的第一鰭狀物的一部份與第二區中的第一鰭狀物的一部份。在一些實施方式中，第二空間與第一空間的比例介於約1.05至約2之間。在一些實施例中，形成第一間隔物與第二間隔物於基板上的步驟包括：形成芯於基板上，其中芯在第一區中具有第一寬度，並在第二區中具有第二寬度；沉積間隔物層於基板及芯上；蝕刻間隔物層，以沿著芯的側壁形成第一間隔物與第二間隔物；以及移除芯。在一些實施方式中，芯包括第一材料，而間隔物層包括第二材料，其中第一材料與第二材料具有不同的蝕刻敏感度。在一些實施例中，自第二區部份地移除第二鰭狀物的步驟包括蝕刻第二區中的第二鰭狀物以形成虛置鰭尖，其高度小於或等於約30nm。在一些實施例中，方法更包括形成第一閘極結構與第二閘極結構，其中第一閘極結構橫越第一區中的第一鰭狀物與第二鰭狀物，而第二閘極結構橫越第二區中的第一鰭狀物。在一些實施例中，方法更包括形成第三閘極結構，其電性隔離第一區中的第一鰭狀場效電晶體的一部份與第二區中的第二鰭狀場效電晶體。在一些實施例中，第一鰭狀場效電晶體具有偶數的鰭狀物，而第二鰭狀場效電晶體具有奇數的鰭狀物。
例示性的積體電路裝置包括第一鰭狀場效電晶體，其包括第一鰭狀結構，且第一鰭狀結構的第一鰭狀物與第二鰭狀物隔有第一空間；第二鰭狀場效電晶體，包括第二鰭狀結構，且第二鰭狀結構的第三鰭狀物與虛置結構隔有第二空間。第二空間大於第一空間。閘極結構位於第一鰭狀場效電晶體與第二鰭狀場效電晶體之間，使閘極結構設置以隔離第一鰭狀結構與第二鰭狀結構。在一些實施方式中，第二空間與第一空間的比例介於約1.05至約2之間。在一些實施方式中，虛置結構的高度小於第三鰭狀物的高度。在一些實施方式中，虛置結構的高度比第三鰭狀物的高度低至少70nm。在一些實施方式中，虛置結構的高度小於或等於約30nm。在一些實施方式中，虛置結構的長度與第二鰭狀物的長度大致相同。在一些實施方式中，閘極結構為虛置閘極結構，其物理分隔第一鰭狀物與第三鰭狀物。在一些實施方式中，閘極結構電性分隔第一鰭狀物的源極/汲極結構與第三鰭狀物的源極/汲極結構。
在一些實施方式中，閘極結構為第一閘極結構；第一鰭狀場效電晶體具有第二閘極結構，其橫越第一鰭狀結構，使第二閘極結構位於第一鰭狀物與第二鰭狀物的第一源極/汲極結構之間；以及第二鰭狀場效電晶體具有第三閘極結構，其橫越第二鰭狀結構，使第三閘極結構位於第三鰭狀物的第二源極/汲極結構之間，並位於虛置結構上。在一些實施方式中，第一鰭狀物、第二鰭狀物、第三鰭狀物、與虛置結構沿著第一方向延伸，且第一閘極結構與第二閘極結構沿著第二方向延伸，且第二方向實質上垂直於第一方向。
在一些實施方式中，第一鰭狀物、第二鰭狀物、第三鰭狀物、與虛置結構沿著第一方向延伸。在此實施方式中，積體電路裝置更包括：第一接點，連接至第一鰭狀物與第二鰭狀物的源極/汲極結構；以及第二接點，連接至第三鰭狀物的源極/汲極結構。第一接點具有沿著第一方向的第一尺寸與沿著第二方向的第二尺寸，其中第二方向實質上垂直於第一方向。第二接點具有沿著第一方向的第三尺寸與沿著第二方向的第四尺寸。第二尺寸大於第四尺寸。在一些實施方式中，第二尺寸與第四尺寸的比例介於約1.1至約1.6之間。在一些實施方式中，第一尺寸與第三尺寸實質上相同。在一些實施方式中，第一接點與第一鰭狀物及第二鰭狀物重疊。在一些實施方式中，第二接點未與虛置結構重疊。
另一例示性的方法包括產生虛置圖案佈局，以用於製作第一鰭狀場效電晶體裝置與第二鰭狀場效電晶體裝置。虛置圖案包括虛置線，其越過對應第一鰭狀場效電晶體裝置的第一區與對應第二鰭狀場效電晶體裝置的第二區。虛置線的寬度實質上等於第一鰭狀場效電晶體裝置的鰭狀物之間所需的間距。方法更包括將曲折圖案插入虛置圖案佈局，以調整虛置圖案佈局。曲折圖案包含的曲折線與第二區中的虛置線相鄰，使虛置線寬與曲折線寬的總合大於虛置線寬。方法更包括採用調整的虛置圖案佈局製作遮罩。在一些實施方式中，方法更包括產生切割圖案佈局，用於製作第一鰭狀場效電晶體裝置與第二鰭狀場效電晶體裝置。依據調整的虛置圖案佈局產生切割圖案佈局。切割圖案佈局包括的切割圖案，具有與曲折線重疊的開口。在這些實施方式中，方法更包括採用切割圖案佈局製作切割遮罩。在一些實施方式中，第一區對應具有偶數鰭狀物的鰭狀場效電晶體裝置的積體電路裝置的區域，而第二區對應具有奇數鰭狀物的鰭狀場效電晶體裝置的積體電路裝置的區域。在一些實施方式中，第二區對應鰭狀物移除區。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
B-B、C-C、D-D、E-E、F-F‧‧‧剖線 H1、H2‧‧‧高度 L、R‧‧‧偏移 S1、S2、S3、S4、S5‧‧‧空間 T‧‧‧厚度 W1、W2、W3、W4、W5、W6‧‧‧寬度 X1、X2‧‧‧長度 Y1、Y2‧‧‧寬度 10‧‧‧方法 20、30、40、50、60‧‧‧步驟 100、300、400、500、600‧‧‧積體電路裝置 102‧‧‧基板 104A、104B‧‧‧摻雜區 106A‧‧‧p型鰭狀場效電晶體區 106B‧‧‧ n型鰭狀場效電晶體區 110‧‧‧圖案化層 112‧‧‧墊層 114‧‧‧第一遮罩層 116‧‧‧第二遮罩層 120‧‧‧圖案化虛置層 122、124‧‧‧虛置圖案 122’、124’‧‧‧部份 130A、130B‧‧‧積體電路區 140‧‧‧間隔物層 140A‧‧‧間隔物 150A、150B 、150C、150D‧‧‧鰭狀物 150B’、150C’‧‧‧虛置鰭尖 155‧‧‧溝槽 160‧‧‧主動鰭狀物區 162‧‧‧虛置鰭狀物區 164‧‧‧鰭狀物連接區 170‧‧‧隔離層 180A、180B、180C、180D、180E、180F‧‧‧閘極結構 182A、182B、182C、182D、182E、182F‧‧‧閘極堆疊 184A、184B、184C‧‧‧閘極介電層 186A、186B‧‧‧閘極 188‧‧‧閘極間隔物 190A、190B‧‧‧磊晶的源極/汲極結構 195、200‧‧‧層間介電層 210A、210B、210C、210D、210E、210F、210G、210H、210I、210J‧‧‧裝置級接點 220A、220B、220C、220D、220E、220F、220G、220H、220I、220J‧‧‧通孔 230‧‧‧矽化物層 710A、710B、710C、710D、710E、710F、710G 、710H、710I 、710J‧‧‧標準單元 720A、720C‧‧‧n型井區 720B‧‧‧p型井區 700‧‧‧積體電路設計佈局
圖1係本發明多種實施例中，製作積體電路裝置的方法之流程圖。 圖2A至2C、3A至3C、4A至4C、5A至5C、6A至6C、7A至7C、8A至8C、9A至9C、10A至10C、11A至11F、與12A至12F係本發明多種實施例中，積體電路裝置在方法如圖1的方法之多種製作階段中的部份圖式。 圖13係本發明多種實施例中，採用圖1的方法製作的另一積體電路裝置的簡化上視圖。 圖14係本發明多種實施例中，採用圖1的方法製作的又一積體電路裝置的簡化上視圖。 圖15A至15F係本發明多種實施例中，採用圖1的方法製作的另一積體電路裝置的部份圖式。 圖16A至16F係本發明多種實施例中，採用圖1的方法製作的又一積體電路裝置的部份圖式。 圖17係本發明多種實施例中，部份或全部的積體電路設計佈局之簡化方塊圖。
B-B、C-C‧‧‧剖線
S3、S5‧‧‧空間
100‧‧‧積體電路裝置
104A、104B‧‧‧摻雜區
106A‧‧‧p型鰭狀場效電晶體區
106B‧‧‧n型鰭狀場效電晶體區
130A、130B‧‧‧積體電路區
150A、150B、150C、150D‧‧‧鰭狀物
150B’、150C’‧‧‧虛置鰭尖
170‧‧‧隔離層

Claims (1)

  1. 一種積體電路裝置的形成方法，包括： 形成一虛置圖案於一基板上，其中該虛置圖案在對應一第一鰭狀場效電晶體的一第一區中具有一第一寬度，並在對應一第二鰭狀場效電晶體的一第二區中具有一第二寬度，且該第二寬度大於該第一寬度； 沿著該虛置圖案的側壁形成多個間隔物； 移除該虛置圖案，以形成一間隔物圖案，其中該間隔物圖案在該第一區中具有一第一空間於該些間隔物之間，並在該第二區中具有一第二空間於該些間隔物之間，且該第二空間大於該第一空間； 將該間隔物圖案轉移至該基板，以形成一第一鰭狀物與一第二鰭狀物，該第一鰭狀物與該第二鰭狀物在該第一區中隔有該第一空間，並在該第二區中隔有該第二空間；以及 自該第二區部份地移除該第二鰭狀物，以形成一虛置鰭尖。
TW108121873A 2018-06-28 2019-06-24 積體電路裝置的形成方法 TW202002033A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862691416P 2018-06-28 2018-06-28
US62/691,416 2018-06-28
US16/395,552 US11056394B2 (en) 2018-06-28 2019-04-26 Methods for fabricating FinFETs having different fin numbers and corresponding FinFETs thereof
US16/395,552 2019-04-26

Publications (1)

Publication Number Publication Date
TW202002033A true TW202002033A (zh) 2020-01-01

Family

ID=69054746

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108121873A TW202002033A (zh) 2018-06-28 2019-06-24 積體電路裝置的形成方法

Country Status (2)

Country Link
US (3) US11056394B2 (zh)
TW (1) TW202002033A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI781478B (zh) * 2020-03-05 2022-10-21 台灣積體電路製造股份有限公司 積體電路及其形成方法
TWI793921B (zh) * 2021-12-13 2023-02-21 友達光電股份有限公司 顯示面板
US11995388B2 (en) 2020-03-05 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117727761A (zh) 2019-08-20 2024-03-19 联华电子股份有限公司 半导体装置
KR20210055516A (ko) * 2019-11-07 2021-05-17 삼성전자주식회사 하이브리드 스탠다드 셀 및 이를 이용한 집적 회로의 설계 방법
US11444181B2 (en) * 2020-07-23 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain formation with reduced selective loss defects
US11989496B2 (en) 2021-08-19 2024-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for mandrel patterning

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8258572B2 (en) 2009-12-07 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with FinFETs having multiple fins
US9362290B2 (en) 2010-02-08 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell layout
US20150206759A1 (en) * 2014-01-21 2015-07-23 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US9613953B2 (en) 2015-03-24 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, semiconductor device layout, and method of manufacturing semiconductor device
US9607985B1 (en) * 2015-09-25 2017-03-28 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US10026615B2 (en) * 2016-05-12 2018-07-17 International Business Machines Corporation Fin patterns with varying spacing without Fin cut
US11205708B2 (en) * 2018-04-02 2021-12-21 Intel Corporation Dual self-aligned gate endcap (SAGE) architectures
US10586736B2 (en) * 2018-06-11 2020-03-10 Globalfoundries Inc. Hybrid fin cut with improved fin profiles

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI781478B (zh) * 2020-03-05 2022-10-21 台灣積體電路製造股份有限公司 積體電路及其形成方法
US11651133B2 (en) 2020-03-05 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming same
US11995388B2 (en) 2020-03-05 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming same
TWI793921B (zh) * 2021-12-13 2023-02-21 友達光電股份有限公司 顯示面板

Also Published As

Publication number Publication date
US11056394B2 (en) 2021-07-06
US11764112B2 (en) 2023-09-19
US20230369122A1 (en) 2023-11-16
US20210407857A1 (en) 2021-12-30
US20200006149A1 (en) 2020-01-02

Similar Documents

Publication Publication Date Title
TWI790294B (zh) 用於先進積體電路結構製造的主動閘極結構上方的接觸
TW202002033A (zh) 積體電路裝置的形成方法
TWI820215B (zh) 半導體結構與其製作方法
TWI719615B (zh) 半導體裝置的形成方法
TW202004988A (zh) 半導體結構及形成積體電路結構的方法
TW202025398A (zh) 半導體結構的形成方法
TWI704691B (zh) 積體電路元件及其製作方法
TW201914030A (zh) 積體電路裝置及其製造方法
US8932936B2 (en) Method of forming a FinFET device
CN103474397A (zh) 制造finfet器件的方法
TW202036907A (zh) 半導體裝置
TW201926560A (zh) 用於先進積體電路結構製造的間距分割的互連
TW202013522A (zh) 多閘極半導體裝置的製作方法
TW202029339A (zh) 積體電路結構及其形成方法
TW202010050A (zh) 積體電路裝置的形成方法
TW202221925A (zh) 半導體裝置
WO2020224018A1 (zh) 互连结构、电路及包括该互连结构或电路的电子设备
TW202002039A (zh) 積體電路結構的形成方法
TWI765673B (zh) 半導體裝置與其形成方法
CN115394715A (zh) 半导体装置
TW202303920A (zh) 半導體結構
TW202217979A (zh) 半導體裝置
TW202145317A (zh) 半導體結構與其形成方法
TW202131519A (zh) 半導體裝置
TW202010044A (zh) 積體電路結構的製作方法