TW201947726A - 半導體裝置結構及其形成方法 - Google Patents

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    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/0738—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with resistors only

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Abstract

本發明公開一種半導體裝置結構，包括：閘極結構，設置在基板上，沿第一方向延伸；第一外延結構，設有第一接觸結構圍繞該第一外延結構；電源軌，與該閘極結構和該第一外延結構間隔開，其中電源軌沿第二方向延伸，該第二方向垂直於該第一方向；以及第二外延結構，由直接設置在該電源軌的下方的第二接觸結構圍繞；其中該第二外延結構電連接到該電源軌。

Description

半導體裝置結構及其形成方法
本發明涉及半導體技術領域，尤其涉及一種半導體裝置結構及其形成方法。
半導體積體電路產業經歷了快速增長。積體電路設計的發展和材料技術的進步已經產生了幾代積體電路。每一代都有比上一代更小，更複雜的電路。在積體電路開發過程中，幾何尺寸逐漸減小。
目前已經引入了全閘極（GAA，gate-all around）納米片（NS，nanosheet）裝置以努力透過增加閘極和溝道（channel）耦合，減少截止狀態（OFF-state）洩漏電流，並減少短溝道效應（SCE，short-channel effects）來改善閘極控制。全閘極納米片裝置具有圍繞通道區域纏繞的閘極堆疊，從而在四個側面提供通道。全閘極納米片裝置的閘極在矽納米片中提供通道。
隨著積體電路的縮小，電晶體和金屬線的尺寸減小。因此，電源軌電阻可能增加，並且IR壓降（IR drop）可能導致較差的電路性能和較差的電子遷移（EM，electron migration）。
儘管現有的納米片場效應電晶體裝置結構通常已經足夠用於它們的預期目的，但它們不是在所有方面都完全令人滿意的，並需要改進。尤其對於控制電源軌電阻。
有鑑於此，本發明提供一種半導體裝置結構，以降低電源軌電阻。
根據本發明的第一方面，公開一種半導體裝置結構，包括：
閘極結構，設置在基板上，沿第一方向延伸；
第一外延結構，設有第一接觸結構圍繞該第一外延結構；
電源軌，與該閘極結構和該第一外延結構間隔開，其中該電源軌沿第二方向延伸，該第二方向垂直於該第一方向；以及
第二外延結構，由直接設置在該電源軌的下方的第二接觸結構圍繞；
其中該第二外延結構電連接到該電源軌。
根據本發明的第二個方面，公開一種半導體裝置結構的形成方法，包括：
形成納米片堆疊，該納米片堆疊包括在基板上垂直交替堆疊的第一半導體層和第二半導體層，其中該基板包括裝置區和邊界區，並且該裝置區包括溝道區和源極區/漏極區；
去除該納米片堆疊並在該源極區/漏極區和邊界區形成外延結構；
去除該溝道區中的該納米片堆疊的第一半導體層並形成圍繞該第二半導體層的閘極堆疊；
形成圍繞該源極區/漏極區和該邊界區中的外延結構的接觸結構；以及
直接在位於該邊界區中的外延結構的正上方的形成位於該邊界區中的電源軌，其中該電源軌與該邊界區中的外延結構電連接，
其中，該源極區/漏極區中的外延結構和該邊界區中的外延結構彼此間隔開。
根據本發明的第三個方面，公開一種半導體裝置結構，包括：
第一閘極結構，設置在基板上；
第一外延結構，設置在第一閘極結構之間；以及
一對第一接觸結構，分別設置於第一外延結構的相對的兩側，其中該一對第一接觸結構圍繞該第一外延結構的一部分，該一對第一接觸結構透過第一外延結構彼此間隔開。
本發明提供的半導體封裝由於包括：閘極結構，設置在基板上，沿第一方向延伸；第一外延結構，設有第一接觸結構圍繞該第一外延結構；電源軌，與該閘極結構和該第一外延結構間隔開，其中電源軌沿第二方向延伸，該第二方向垂直於該第一方向；以及第二外延結構，由直接設置在該電源軌的下方的第二接觸結構圍繞；其中該第二外延結構電連接到該電源軌。透過在電源軌下方形成第二外延結構並且將第二外延結構與電源軌電連接，可以有效地降低電源軌電阻，可以抑制IR壓降，並且可以改善電子遷移。
以下公開內容提供了用於實現本發明的不同特徵的許多不同實施例或示例。以下描述組件和佈置的具體示例以簡化本發明。當然，這些僅僅是示例，而不是限制性的。例如，在以下描述中在第二特徵之上或之上形成的第一特徵可以包括其中第一特徵和第二特徵以直接接觸形成的實施例，還可以包括在第一特徵和第二特徵之間可以形成附加特徵，使得第一和第二特徵可以不直接接觸的實施例。另外，本發明可以在各種示例中重複參考數位元和/或字母。該重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，本文可以使用空間相對術語，例如“在…下方”，“在…下麵”，“下方”，“在…上方”，“上方”等，以便於描述以描述如圖所示的一個元件或特徵與其他元件或特徵的關係。除了圖中所示的方向取向之外，空間相對術語旨在涵蓋使用或操作中的裝置的不同方向取向。裝置可以以其他方式重新定向（旋轉90度或在其他方向上），並且同樣的可以相應地解釋在此使用空間相對描述語。
在本文中，術語“大約”，“大概”，“大體上”通常意指在給定值或在定制的20％的範圍內，優選在10％的範圍內，並且更好地在5％的範圍內，或3％或2％的範圍內，或者1％，或0.5％的範圍內。應該指出的是，這裡的數量是一個大體上的數量，這意味著即使沒有具體提到大約”，“大概”，“大體上”這些術語，大約”，“大概”，“大體上”的含義仍然是隱含上述含義的。
儘管以特定循序執行的操作討論了一些實施例，但是可以以另一邏輯循序執行這些操作。在不同的實施例中，可以在本發明所描述的階段之前，期間和/或之後提供額外的操作。對於不同的實施例，可以替換或消除所描述的一些階段。可以將附加特徵添加到本發明中的半導體結構。對於不同的實施例，可以替換或消除下面描述的一些特徵。
本發明的實施例提供納米片場效應電晶體裝置結構。透過在電源軌下方形成外延（epitaxial）結構並電連接到電源軌，可以降低電源軌電阻並且可以提高電路性能並且可以減輕電子遷移（EM）。此外，透過在外延結構的相對側上形成接觸（contact）結構，提供了在前端（front-end）製程中產生的電阻器。可以進一步減小晶圓面積和遮罩（mask）的成本。
第1圖是根據一些實施例的納米片場效應電晶體裝置結構100的俯視圖。納米片場效應電晶體裝置結構100屬於半導體裝置（或半導體結構，或半導體裝置結構，或半導體封裝等）中的一部分。第2A-1，2A-2，2A-3，2B-1，2B-2，2B-3，2C-1，2C-2，2C-3，2D-1，2D-2，2D-3，2E-1，2E-2，2E-3，2F-1，2F-2，2F-3，2G-1，2G-2，2G-3圖是根據一些實施例形成如第1圖中示出的納米片場效應電晶體裝置結構100的各個階段的橫截面圖。第2A-1，2B-1，2C-1，2D-1，2E-1，2F-1，2G-1圖示出了沿第1圖中的虛線1-1'截取的橫截面圖。第2A-2，2B-2，2C-2，2D-2，2E-2，2F-2，2G-2圖示出了沿第1圖中的虛線2-2'截取的橫截面圖。第2A-3，2B-3，2C-3，2D-3，2E-3，2F-3，2G-3圖示出了沿第1圖中的虛線3-3'截取的橫截面圖。
根據一些實施例，如第1圖所示，納米片場效應電晶體裝置結構100包括裝置區10D和邊界區10B。裝置區10D包括在Y方向上延伸的閘極結構121和在X方向上延伸的納米片堆疊104。其中，第1圖中示出了三個閘極結構121，沿X方向上依次排列，並且每個閘極結構121具有在Y方向上的長度。此外三個閘極結構之間可以透過在X方向上延伸的閘極連接結構相互連接起來，可以根據需要使閘極結構之間電連接或斷開電連接。閘極結構121上設有閘極接觸結構（例如第1圖中虛線3-3’上的靠近3的方塊部分），與閘極結構121電連接，用於為閘極結構121提供閘極電壓。納米片堆疊104在Y方向上的尺寸有一定規則，具體來說，納米片堆疊104與電源軌132之間具有一定的距離（該距離可根據製程要求或設計需求調整），並且與閘極接觸結構之間具有一定的距離（該距離可根據製程要求或設計需求調整）。也就是說，納米片堆疊104在Y方向上來說，位於電源軌132與閘極接觸結構之間，Y方向上不會接觸到兩者（豎直投影方向上也不會有重疊）；而納米片堆疊104在X方向上可以根據需要延伸，可以延伸的很長。裝置區10D中的納米片堆疊104包括閘極結構121下方的溝道區16和閘極結構121之間的源極區/漏極區18（源極區/漏極區18表示此處可能是源極區，也可能是漏極區，可以根據需要設置，例如N型或P型）。邊界區10B包括沿X方向延伸的電源軌132和另一個納米片堆疊104（圖未示），其中電源軌132可以為源極區/漏極區18提供電壓（例如VDD，VSS）。邊界區10B中的另一個納米片堆疊104（第1圖未示）直接形成在電源軌132下方並電連接到電源軌132。根據一些實施例，如第1圖所示，源極區/漏極區18電連接到電源軌132。透過在邊界區10B中形成形成在電源軌132的正下方的納米片堆疊104，並且納米片堆疊104電連接到電源軌132，可以減小電源軌電阻（或稱為連接到電源軌的電阻，或與電源軌連接後的電阻）。
以下描述描述了第1圖中的納米片場效應電晶體裝置結構100的形成方法。根據一些實施例，提供了如第2A-1，2A-2和2A-3圖所示的基板102。基板102可以是半導體晶圓（wafer），例如矽晶圓。基板102還可以包括其他基本半導體材料，化合物半導體材料和/或合金半導體材料。基本半導體材料的示例可包括但不限於晶體矽，多晶矽，非晶矽，鍺和/或金剛石。化合物半導體材料的示例可包括但不限於碳化矽，氮化鎵，砷化鎵，磷化鎵，磷化銦，砷化銦和/或銻化銦。合金半導體材料的示例可包括但不限於SiGe，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP和/或GaInAsP。在一些實施例中，基板102包括外延層。例如，基板102具有覆蓋體半導體的外延層。另外，基板102也可以是絕緣體上半導體（SOI，semiconductor on insulator）。SOI基板可以透過晶圓鍵合（bonding）製程，矽膜轉移（silicon film transfer）製程，透過氧注入分離（SIMOX，separation by implantation of oxygen）製程，其他適用的方法或上述這些組合來製造。在一些實施例中，基板102可以是N型基板。在一些實施例中，基板102可以是P型基板。
接下來，根據一些實施例，如第1，2A-1，2A-2和2A-3圖所示，在基板102上形成納米片堆疊104。納米片堆疊104可以包括垂直交替地堆疊在基板102上的第一半導體層106和第二半導體層108。應當注意，儘管在第2A-1，2A-2和2A-3圖中所示的實施例中，存在四層第一半導體層106和三層第二半導體層108，然而第一半導體層106和第二半導體層108的數量並不限於此。
第一半導體層106可以由矽，矽鍺，鍺錫，矽鍺錫，砷化鎵，砷化銦鎵，砷化銦，其他合適的材料或上述這些組合製成。半導體材料層108可以由矽，矽鍺，鍺錫，矽鍺錫，砷化鎵，砷化銦鎵，砷化銦，其他合適的材料或上述這些組合製成。在一些實施例中，第一半導體層106和第二半導體材料層108由不同材料製成。例如，第一半導體層106由矽鍺製成，第二半導體層108由矽製成。使用不同的材料可以方便在去除一種材料時，不會影響另一種材料，例如去除第一第一半導體層106，而不會影響第二半導體材料層108。
第一半導體材料層106和第二半導體材料層108可以透過外延生長（epitaxial growth）製程形成。第一半導體材料層106和第二半導體材料層108中的每一個可以透過選擇性外延生長（SEG，selective epitaxial growth）製程，化學氣相沉積（CVD，chemical vapor deposition）製程（例如，氣相外延（VPE，vapor-phase epitaxy）製程，低壓CVD（LPCVD，low-pressure CVD）製程和/或超高真空CVD（UHV-CVD，ultra-high vacuum CVD）製程）），分子束外延（molecular beam epitaxy）製程，另一種可應用的製程或上述這些組合形成。
之後，可以在納米片堆疊104上形成光阻（photoresist）層（圖未示）。可以透過包括光刻（photolithography）製程和蝕刻（etching）製程的圖案化製程來圖案化光阻層。光刻製程可包括光阻塗覆（例如，旋塗（spin-on coating）），軟烘烤，遮罩對準，曝光，曝光後烘烤，顯影光阻，漂洗和乾燥（例如，硬烘烤）。蝕刻製程可包括干蝕刻製程或濕蝕刻製程。
接下來，根據一些實施例，如第2B-1和2B-3圖所示，在圖案化光阻層之後，透過使用圖案化的光阻層作為遮罩來圖案化納米片堆疊104和基板102的上部（upper portion）。因此，可以獲得圖案化的納米片堆疊104和圖案化的基板102。然後，可以去除圖案化的光阻層。
接下來，根據一些實施例，如第2B-1和2B-3圖所示，形成隔離層110以覆蓋納米片堆疊104和基板102。隔離層110可以由氧化矽，氮化矽，氮氧化矽，氟化物摻雜的矽酸鹽玻璃（FSG，fluoride-doped silicate glass）或其他低k電介質材料製成。隔離層110可以透過沉積（deposition）製程沉積，例如化學氣相沉積（CVD）製程，旋塗玻璃製程或其他適用的製程。
根據一些實施例，如第1和2B-1圖所示，在圖案化納米片堆疊104之後，分別在裝置區10D和邊界區10B中的源極區/漏極區18中形成單獨的納米片堆疊104。納米片堆疊104可以由隔離層110分開。
之後，在一些實施例中，平坦化隔離層110以暴露納米片堆疊104的上表面（圖未示）。在一些實施例中，可以透過化學機械拋光（CMP，chemical mechanical polishing）製程平坦化隔離層110。
接下來，根據一些實施例，如第2C-1和2C-3圖所示，在隔離層110上執行蝕刻製程。在一些實施例中，完全去除隔離層110。因此，納米片堆疊104和基板102被暴露，如第2C-1圖所示。在一些實施例中，去除隔離層110的一部分。因此，納米片堆疊104可以被暴露，並且剩餘的隔離層110可以圍繞基板102的頂部（top portion）。剩餘的隔離層110可以是隔離結構，例如圍繞頂部的淺溝槽隔離（STI，shallow trench isolation）結構。隔離結構可以配置為防止電性干擾或串擾。
之後，根據一些實施例，如第2C-2和2C-3圖所示，在納米片堆疊104的上表面和側壁上形成虛設（dummy）閘極層112。虛設閘極層112可以限定溝道區16和源極區/漏極區18。如第2C-2圖所示，根據一些實施例，溝道區16直接位於虛設閘極層112下方，並且源極區/漏極區18位於溝道區16的（兩個）相對側，並且未被虛設閘極層112覆蓋。其中虛設閘極層112可以為後續形成閘極結構121提供定位，以便在對應的位置形成閘極結構121。此外，虛設閘極層121也可以為後續製程中進行蝕刻或去除步驟（例如第2D-2圖中去除第一半導體106）提供遮罩（例如作為阻擋層）。因此虛設閘極層121具有多種功能，方便了製造過程，提高了製造效率。
虛設閘極層112可以包括虛設介電層和虛設閘電極層（圖未示）。虛設介電層可以首先共形地（conformally）形成在納米片堆疊104上。虛設介電層可以由介電材料製成，例如氧化矽，氮化矽，氮氧化矽，具有高介電常數（高k，high-k）的介電材料或上述這些組合。虛設介電層可以透過沉積製程形成，例如化學氣相沉積（CVD），物理氣相沉積（PVD，physical vapor deposition），原子層沉積（ALD，atomic layer deposition），高密度等離子體CVD（HDPCVD，high density plasma CVD），金屬有機CVD（MOCVD，metal organic CVD），或等離子體增強CVD（PECVD，plasma enhanced CVD）。
在形成虛設介電層之後，可以在虛設介電層上共形地形成虛設閘電極層。虛設閘電極層可以由多晶矽製成。虛設閘極電極層可以透過沉積製程形成，例如化學氣相沉積（CVD），物理氣相沉積（PVD），原子層沉積（ALD），高密度等離子體CVD（HDPCVD），金屬有機CVD（MOCVD），或等離子體增強CVD（PECVD）。
之後，根據一些實施例，如第2C-1，2C-2和2C-3圖所示，在虛設閘極層112上執行蝕刻製程，以透過使用圖案化的硬遮罩層114形成虛設閘極結構112。蝕刻製程可以是干蝕刻製程或濕蝕刻製程。在一些實施例中，透過干蝕刻製程蝕刻虛設介電層和虛設閘電極層。干蝕刻製程可包括使用基於氟的蝕刻劑氣體，例如SF6 ，Cx Fy （其中x和y可以是正整數），NF3 或上述這些組合。如第2C-1和2C-2圖所示，在蝕刻製程之後，納米片堆疊104在源極區/漏極區18和邊界區10B中暴露出來。
接下來，在一些實施例中，如第2D-1和2D-2圖所示，去除源極區/漏極區18中的第一半導體層106，並且在虛設閘極層112的側壁上形成間隔物116（例如在兩個相對的側壁上形成一對間隔物116，當然也可以在一個側壁上形成間隔物116）。源極區/漏極區18中的第一半導體層106可以透過干蝕刻製程去除，例如各向異性蝕刻（anisotropic etching）製程。間隔物116可以由氧化矽，氮化矽，氮氧化矽和/或介電材料製成。間隔物116可以透過化學氣相沉積（CVD）製程，旋塗玻璃製程或其他合適的製程形成。在一些實施例中，間隔物116還填充源極區/漏極區18中的第一半導體層106之間的間隙（該填充在圖中未示出）。
接下來，根據一些實施例，如第2E-1和2E-2圖所示，外延結構118形成在源極區/漏極區18和邊界區10B中。在一些實施例中，去除源/漏區18中的第二半導體層108，並且透過外延（epi，epitaxial）製程生長應變（strain）材料，以在源極區/漏極區18和邊界區10B中形成外延結構118。另外，應變材料的晶格常數（lattice constant）可以不同於基板102的晶格常數。在一些實施例中，源極區/漏極區18中的第二半導體層108可以未被去除，並且應變材料生長為包覆在源極區/漏極區18和邊界區10B中的第二半導體層108。本發明中的應變材料的類型不受限制，應變材料的類型取決於對流動性（mobility）或電阻的改進的需要。在一些實施例中，如第2E-1和2E-2圖所示，外延結構118包括豎直（或垂直方向）佈置的外延層。例如如第2E-1圖所示，位於源極區/漏極區18的外延結構118包括三個外延層，位於邊界區10B的外延結構118包括三個外延層。
外延結構118可以包括Ge，SiGe，InAs，InGaAs，InSb，GaAs，GaSb，InAlP，InP，SiC，SiP，其他合適的材料或上述這些組合。外延結構118可以透過外延生長步驟形成，例如金屬有機化學氣相沉積（MOCVD），金屬有機氣相外延（MOVPE，metalorganic vapor phase epitaxy），等離子體增強化學氣相沉積（PECVD，plasma-enhanced chemical vapor deposition）和遠端等離子體增強化學氣相沉積（RP-CVD，remote plasma-enhanced chemical vapor deposition），分子束外延（MBE，molecular beam epitaxy），氫化物氣相外延（HVPE，hydride vapor phase epitaxy），液相外延（LPE，liquid phase epitaxy），氯化物氣相外延（Cl-VPE，chloride vapor phase epitaxy）或任何其它合適的方法。
如第2E-1和2E-2圖所示，根據一些實施例，在形成外延結構118之後，形成層間電介質（ILD，inter-layer dielectric）結構119以覆蓋外延結構118。層間電介質結構119可包括由多種介電材料製成的複數個層，例如氧化矽，氮化矽，氮氧化矽，磷矽酸鹽玻璃（PSG，phosphosilicate glass），硼磷矽酸鹽玻璃（BPSG，borophosphosilicate glass），低k（low-k）介電材料和/或其他合適的介電材料。低k介電材料的示例包括但不限於氟化二氧化矽玻璃（FSG），碳摻雜氧化矽，無定形氟化碳，聚對二甲苯，雙苯並環丁烯（BCB，bis-benzocyclobutenes）或多醯亞胺。層間電介質結構119可以透過化學氣相沉積（CVD），旋塗或其他合適的製程形成。
此後，根據一些實施例，在層間電介質結構119上執行平坦化製程，直到露出虛設閘極層112的上表面（該步驟未有圖示出）。在平坦化製程之後，虛設閘極層112的上表面可以與間隔物116和層間電介質結構119的上表面基本齊平。平坦化製程可以包括研磨製程，化學機械拋光（CMP）製程，蝕刻製程，另一種可應用的製程或上述這些組合。
接下來，如第2E-2和2E-3圖所示，根據一些實施例，去除溝道區16中的虛設閘極層112。因此，可以暴露溝道區16中的第一半導體層106和第二半導體層108。可以透過蝕刻製程去除虛設閘極層112，例如干蝕刻製程或濕蝕刻製程。
根據一些實施例，如第2E-2和2E-3圖所示，在去除溝道區16中的虛設閘極層112之後，去除溝道區16中的第一半導體106。第二半導體層108保留在溝道區16中。溝道區16中的第一半導體106可以透過蝕刻製程去除，例如各向異性蝕刻製程。
接下來，根據一些實施例，如第2E-2和2E-3圖所示，在溝道區16中圍繞第二半導體層108形成閘極堆疊120。在一些實施例中，閘極堆疊120填充溝道區16中的第二半導體層108之間的空間。閘極堆疊120可以包括閘極介電層，功函數（work function）層和閘電極層（圖未示）。根據一些實施例，如第2E-2和2E-3圖所示，在形成閘極堆疊120之後，溝道區16中的閘極結構121包括由閘極堆疊120圍繞的豎直（或垂直方向）佈置的第二半導體層108。閘極結構121包括閘極堆疊120和第二半導體層108，其中閘極堆疊120是導電的，因此可以透過閘極堆疊120的電流控制第二半導體層108是否導電。也就是說溝道區16中的溝道可以指位於第二半導體層108位於溝道區16的部分。
閘極介電層可以包括高k介電層（例如，介電常數大於3.9），例如氧化鉿（HfO2 ）。高k介電層可以包括其他高k電介質，例如LaO，AlO，ZrO，TiO，Ta2 O5 ，Y2 O3 ，SrTiO3 ，BaTiO3 ，BaZrO，HfZrO，HfLaO，HfTaO，HfSiO，HfSiON，HfTiO，LaSiO，AlSiO，BaTiO3 ，SrTiO3 ，Al2 O3 ，其他適用的高k介電材料，或上述這些組合。可以透過化學氣相沉積製程（CVD）（例如，等離子體增強化學氣相沉積（PECVD）製程，金屬有機化學氣相沉積（MOCVD）製程或高密度等離子體化學氣相沉積（HDPCVD）），原子層沉積（ALD）製程（例如，等離子體增強原子層沉積（PEALD，plasma enhanced atomic layer deposition）製程），物理氣相沉積（PVD）製程（例如，真空蒸發製程或濺射製程），其他適用的制程或上述這些組合來形成閘極介電層。
功函數金屬層可以圍繞閘極介電層形成。功函數金屬層可以為電晶體提供期望的功函數以增強裝置性能，包括改善閾值電壓。功函數金屬層可以由金屬材料製成，並且金屬材料可以包括N-功函數金屬或P-功函數金屬。對於N型電晶體，N功函數金屬可包括鎢（W），銅（Cu），鈦（Ti），銀（Ag），鋁（Al），鈦鋁合金（TiAl），鈦鋁氮化物（TiAlN），碳化鉭（TaC），氮化鉭（TaCN），氮化鉭（TaSiN），錳（Mn），鋯（Zr）或它們的組合。對於P型電晶體，P-功函數金屬可包括氮化鈦（TiN），氮化鎢（WN），氮化鉭（TaN），釕（Ru）或它們的組合。
圍繞功函數金屬層形成閘電極層。閘電極層可以由導電材料製成，例如鋁，銅，鎢，鈦，鉭，氮化鈦，氮化鉭，矽化鎳，矽化鈷，TaC，TaSiN，TaCN，TiAl，TiAlN或其他適用的材料。可以透過化學氣相沉積製程（例如，低壓化學氣相沉積製程，或等離子體增強化學氣相沉積製程），物理氣相沉積製程（例如，真空蒸發製程或濺射制程），其他適用的制程，或上述這些組合來形成閘電極層。
接下來，根據一些實施例，如第2F-1和2F-2圖所示，在源極區/漏極區18圍繞外延結構118形成第一接觸結構122和在邊界區10B中圍繞外延結構118形成第二接觸結構123。第一接觸結構122和第二接觸結構123可以在同一個製程中形成。在一些實施例中，第一接觸結構122填充外延結構118（位於源極區/漏極區18中的外延結構118）的豎直（或垂直方向）佈置的外延層之間的空間。第二接觸結構123填充外延結構118（位於邊界區10B中的外延結構118）的豎直（或垂直方向）佈置的外延層之間的空間。第一接觸結構122和第二接觸結構123為導電材料，外界的電源可以透過第一接觸結構122和第二接觸結構123傳送到電源軌132（第2G-1圖所示），這樣增加了電流可通過的面積，因此可以進一步減小電阻。
在一些實施例中，在層間電介質結構119中形成開口（圖未示），並且在開口中填充導電材料以形成第一接觸結構122和第二接觸結構123。第一接觸結構122和第二接觸結構123可以由金屬材料（例如，W，Al或Cu），金屬合金，多晶矽，其他適用的導電材料，或它們的組合製成。第一接觸結構122和第二接觸結構123可以透過使用化學氣相沉積製程（CVD），物理氣相沉積製程（PVD，例如，蒸發或濺射），原子層沉積製程（ALD），電鍍製程，另一種合適的製程或者它們的組合來形成，以將第一接觸結構122和第二接觸結構123的導電材料沉積在開口中。然後可以可選地執行化學機械拋光（CMP）製程或回蝕刻製程以去除多餘的導電材料以形成第一接觸結構122和第二接觸結構123。設置第一接觸結構可以擴大導電通道，從而減小導電電阻。其中第一接觸結構122可以位於閘極結構121的（下方）兩側，當然在閘極結構121的正下方也可以有；也即在俯視方向來看，閘極結構121與第一接觸結構122的一部分重疊，另外還有超出閘極結構121的部分，並且超出的部分在閘極結構121的相對的兩側。
接下來，根據一些實施例，如第2G-1和2G-2圖所示，在ILD結構119上方形成介電層124，並且在介電層124中形成金屬層126。在一些實施例中，金屬層126與形成在源極區/漏極區18中的第一接觸結構122和邊界區10B中的第二接觸結構123直接接觸並電連接。介電層124可以由氧化矽製成。可以透過諸如常壓CVD（APCVD，atmospheric pressure CVD），低壓CVD（LPCVD，low-pressure CVD）和等離子體增強CVD（PECVD，plasma-enhanced CVD）的CVD製程來沉積介電層124。
金屬層126可包括Cu，W，Ag，Ag，Sn，Ni，Co，Cr，Ti，Pb，Au，Bi，Sb，Zn，Zr，Mg，In，Te，Ga，其他適用的金屬材料，上述這些的合金或上述這些組合。在一些實施例中，金屬層126包括TiN/AlCu/TiN的堆疊結構。可以透過物理氣相沉積製程（例如，蒸發或濺射），原子層沉積製程（ALD），電鍍製程，其他適用製程或其組合來沉積金屬層126，然後進行化學機械拋光（CMP然後任選地進行處理或回蝕刻處理以去除多餘的導電材料。本實施例中，位於源極區/漏極區18中的外延結構118可以透過第一接觸結構122（當然還有金屬層126，通孔130）電連接到電源軌132；位於邊界區10B的外延結構118可以透過第二接觸結構123（當然還有金屬層126，通孔130）電連接到電源軌132。
接下來，根據一些實施例，如第2G-1圖所示，在介電層124上形成介電層128，並且在邊界區10B中的介電層128中形成（導電）通孔130和電源導軌132。在一些實施例中，電源軌132直接形成在位於邊界區10B中的外延結構118上方，並且電連接到位於邊界區10B中的外延結構118，其中本實施例中直接並非指直接接觸，而是可以認為是直接在外延結構118的正上方設置，不再設置其他結構（當然除了金屬層126，介電層124，128等之外）。當然電源軌132直接形成在第二接觸結構123的上方，並且電連接到第二接觸結構123，其中本實施例中直接並非指直接接觸，而是可以認為是直接在外延結構118的正上方設置，不再設置其他結構（當然除了金屬層126，介電層124，128等之外）。當然在其他實施例中，電源軌132可以與第二接觸結構123直接接觸。透過將邊界區10B中的外延結構118並聯（與位於源極區/漏極區18的外延結構118一起並聯）電連接到電源軌132，可以有效地降低電源軌電阻，並且可以抑制IR壓降，並且可以改善電子遷移（本實施例中，第二接觸結構123也透過金屬層126，通孔130等電連接到電源軌132。當然本實施例中，位於源極區/漏極區18的外延結構118也透過通孔130，金屬層126等與電源軌132電連接，同時第一接觸結構122也透過通孔130，金屬層126等與電源軌132電連接）。其中，更詳細的說，將第一接觸結構122和第二接觸結構123並聯（源極區/漏極區18的外延結構118和邊界區10B中的外延結構118並聯），從而降低了經過第一接觸結構122和第二接觸結構123（源極區/漏極區18的外延結構118和邊界區10B中的外延結構118）時的電阻。具體來說，當外界的電壓提供給電源軌時（其中電流的流動方向為垂直於熒幕，例如垂直向裡或垂直向外），電流可以同時透過第一接觸結構122和第二接觸結構123（源極區/漏極區18的外延結構118和邊界區10B中的外延結構118；當然還經由金屬層126，通孔130）傳送到電源軌132，從而增加了電流通過的橫截面積，降低了傳送過程中的電阻（為方便起見簡稱為降低電源軌電阻），從而抑制了IR壓降，改善了電子遷移。更具體的，傳統的結構中，僅設有位於源極區/漏極區的外延結構和第一接觸結構，因此電流從外界（經過外延結構和第一接觸結構）到達電源軌時，電阻較大。而本發明中在形成源極區/漏極區的外延結構和第一接觸結構的同時，額外的形成位於邊界區的外延結構和第二接觸結構，這樣在不增加額外的製程步驟的情況下，顯著的減小了電流經過外延結構和接觸結構的電阻（即減小了連接到電源軌的電阻），從而抑制了IR壓降，該少了電子遷移。因此本實施例中在幾乎不增加成本或幾乎不增加製程步驟的情況下，顯著的減小了電源軌的電阻。
用於形成通孔130的製程可以與用於形成第一接觸結構122和第二接觸結構123的製程相同或類似。用於形成電源軌132的製程可以與用於形成金屬層126的製程相同或類似。為了簡潔起見，這裡不再重複描述這些製程。在一些實施例中，通孔130和電源軌132分開形成。在一些實施例中，通孔130和電源軌132透過雙鑲嵌製程同時形成。
接下來，根據一些實施例，如第2G-3圖所示，在閘極堆疊120上形成第三接觸結構134。第三接觸結構134可以用來提供閘極電壓。第三接觸結構134例如可以是第1圖中虛線3-3’上的靠近3的方塊部分（閘極接觸結構）。在一些實施例中，第三接觸結構134電連接到閘極堆疊120，以提供閘極電壓。用於形成第三接觸結構134的製程與用於形成第一接觸結構122和第二接觸結構123的製程相同或類似。為了簡潔起見，這裡不再重複描述這些製程。
在如第2G-1圖所示的一些實施例中，源極區/漏極區18中的外延結構118與邊界區10B中的外延結構118之間的空間S（的寬度）處於在源極區/漏極區18中的外延結構118的寬度W1的約5％至約100％的範圍內。在如第2G-1圖所示的一些其它優選實施例中，源極區/漏極區18中的外延結構118與邊界區10B中的外延結構118之間的空間S（的寬度或距離）處於在源極區/漏極區18中的外延結構118的寬度W1的約10％至約70％的範圍內（包括10%和70%）。如果空間S（的寬度或距離）太大，則電路面積可能太大。如果空間S（的寬度或距離）太小，則源極區/漏極區18中的外延結構118和邊界區10B中的外延結構118可能短路，並且可能存在更多缺陷（例如可靠性下降，長時間使用引起短路等問題）。此外源極區/漏極區18中的外延結構118的寬度W1可以基本上等於第一接觸結構122的寬度，或者略小於第一接觸結構122的寬度。
在如第2G-1圖所示的一些實施例中，邊界區10B中的外延結構118的寬度W2處於電源軌132的寬度WP的約10％至約150％的範圍內。在如第2G-1圖所示的一些其他優選實施例中，邊界區10B中的外延結構118的寬度W2處於電源軌132的寬度WP的約25％至約100％的範圍內（包括25%和100%），也就是說邊界區10B中的外延結構118的寬度W2小於或等於電源軌132的寬度WP。如果寬度W2太寬，則源極區/漏極區18中的外延結構118和邊界區10B中的外延結構118可能短路。如果寬度W2太窄，則電源軌電阻（經過第一接觸結構122和第二接觸結構123時的電阻）可能仍然很高，達不到降低電阻的效果。邊界區10B中的外延結構118的寬度W2可以基本上等於第二接觸結構123的寬度，或者略小於第二接觸結構123的寬度。此外W1和W2可以相等或不等，可根據需要進行設置。
透過在邊界區10B中的電源軌132下方形成額外的外延結構118並且將額外的外延結構118與電源軌132電連接，可以有效地降低電源軌電阻，可以抑制IR壓降，並且可以改善電子遷移。此外，透過在豎直（或垂直方向）佈置的外延結構118的外延層之間的空間中填充第一接觸結構122和第二接觸結構123，可以進一步減小電源軌電阻（降低經過第一接觸結構122和第二接觸結構123時的電阻）。本案中，外延結構一般為半導體材料，導電性能需要受到閘極堆疊的控制，例如在閘極堆疊控制截止時，外延結構的導電性能較差。因此在外延結構外設置第一接觸結構和第二接觸結構，這樣可以方便導電。也就是說，本實施例中第一接觸結構和第二接觸結構是主要的電流路徑。
可以對本發明的實施例進行許多變化和/或修改。第3A-3D圖是根據本發明的一些其他實施例的形成納米片場效應電晶體裝置結構200的各個階段的橫截面圖。一些製程或裝置與上述實施例中描述的製程或裝置相同或相似，因此這裡不再重複描述這些製程和裝置。與上述實施例的不同之處在於，根據一些實施例，如第3B-3D圖所示，源極區/漏極區18和邊界區10B中的外延結構218是單個外延塊（single epitaxial block）。
根據一些實施例，如第3A圖中所示，在形成間隔物116（如第2E-2圖所示）之後（如第2E-2圖所示的步驟），透過蝕刻製程去除源極區/漏極區18（如第2A-2圖所示）和邊界區10B（如第2A-2圖所示）中的第一半導體層106（如第2A-2圖所示）和第二半導體層108（如第2A-2圖所示）。蝕刻製程可以包括干蝕刻製程，濕蝕刻製程，反應離子蝕刻和/或其他合適的蝕刻製程。干蝕刻製程可以透過含氧氣體，含氟氣體（例如CF4 ，SF6 ，CH2 F2 ，CHF3 和/或C2 F6 ），含氯氣體（例如Cl2 ，CHCl3 ，CCl4 ，和/或BCl3 ），含溴氣體（例如HBr和/或CHBR3 ），含碘氣體，其他合適的氣體和/或等離子體，或上述這些的組合執行。濕蝕刻製程可以在濕蝕刻蝕刻劑中進行，濕蝕刻蝕刻劑包括稀釋的氫氟酸（DHF），氫氧化鉀（KOH），氨，氫氟酸（HF），硝酸（HNO3 ）和/或乙酸（CH3 COOH），其他合適的濕蝕刻蝕刻劑或上述這些的組合。
接下來，根據一些實施例，如第3B圖所示，在源極區/漏極區18和邊界區10B中形成作為單個外延塊的外延結構218。形成外延結構218的製程與用於形成前述實施例中描述的外延結構118（如第2E-1圖所示）的製程（如第2E-1圖所示的步驟）相同或類似。為了簡潔起見，這裡不再重複描述這些製程。與豎直（或垂直方向）佈置的外延層（結構）的實施例相比，本實施例中外延結構218的單個外延塊更容易形成，單個外延塊的電阻更低，並且可以透過遷移率增強（mobility enhancement）來提高生產良率（production yield）和電晶體電流。
接下來，根據一些實施例，如第3C圖所示，圍繞源極區/漏極區18中的外延結構218形成第一接觸結構122和圍繞邊界區10B中的外延結構218形成第二接觸結構123。在一些實施例中，如第3C圖所示，外延結構218與基板102間隔開，並且第一接觸結構122和第二接觸結構123環繞外延結構218以進一步減小電阻。這樣可以透過遷移率增強來提高生產良率和電晶體電流。
然後，根據一些實施例，如第3D圖中所示，在形成於邊界區10B中的外延結構218的上方直接形成電源軌132，並且電源軌132電連接到形成在邊界區10B中的外延結構218。
透過在邊界區10B中的電源軌132下方形成額外的外延結構218並且將該額外的外延結構218和電源軌132電連接，可以有效地降低電源軌電阻，可以抑制IR壓降，並且可以改善電子遷移。此外，由於外延結構218是單個外延塊，因此可以更容易形成環繞的第一接觸結構122和第二接觸結構123，並且可以透過遷移率增強來進一步提高生產良率和電晶體電流。具體來說，即降低了經過第一接觸結構122和第二接觸結構123時的電阻。
可以對本發明的實施例進行許多變化和/或修改。第4A-4E圖是根據本發明的一些其他實施例的改進的納米片場效應電晶體裝置結構300的各個階段的橫截面圖。一些製程或設備與上述實施例中描述的製程或設備相同或相似，因此這裡不再重複描述這些製程和設備。與上述實施例的不同之處在於，根據一些實施例，如第4E圖所示，源極區/漏極區18中的外延結構318和邊界區10B中的外延結構318包括不同數量的外延層，也即源極區/漏極區18中的外延結構318的數量與邊界區10B中的外延結構318的數量不同。
根據一些實施例，如第4A圖所示，在回蝕刻隔離層110之後，從隔離層110暴露的源極區/漏極區18中的第一半導體層106和第二半導體層108的數量和從隔離層110暴露的邊界區10B中的第一半導體層106和第二半導體層108的數量是不同的。在一些實施例中，邊界區10B中的第一半導體層106和第二半導體層108的數量多於源極區/漏極區18中的第一半導體層106和第二半導體層108的數量。因此，根據一些實施例，如第4B圖所示，在去除從隔離層110暴露的第一半導體層106之後，從隔離層110暴露的源極區/漏極區18中剩下的第二半導體層108的數量和從隔離層110暴露的邊界區10B中的左第二半導體層108的數量是不同的。
接下來，根據一些實施例，如第4C圖所示，在第二半導體層108從隔離層110暴露的位置處形成外延結構318。源極區/漏極區18中的外延結構318的外延層的數量和邊界區10B中的外延結構318的外延層的數量可以不同。此外，如第4D和4E圖所示，圍繞極區/漏極區18中的外延結構318形成第一接觸結構322，圍繞邊界區10B中的外延結構318形成第二接觸結構323。第二接觸結構323大於第一接觸結構322，例如第二接觸結構323的橫截面積（第4C圖中所能看到的面積即是）大於第一接觸結構322的橫截面積（第4C圖中所能看到的面積即是），或者第二接觸結構323的體積大於第一接觸結構322的體積。總之，第二接觸結構323可通過電流的通道大於第一接觸結構322可通過電流的通道。因此，第二接觸結構323的電阻低於第一接觸結構322的電阻。
應當注意，儘管在第4E圖所示的實施例中，在源極區/漏極區18中的外延結構318具有三個外延層，在邊界區10B中的外延結構318具有五個外延層，然而，源極區/漏極區18中的外延結構318的外延層的數量和邊界區10B中的外延結構318的外延層的數量不限於此。
透過在邊界區10B中的電源軌132下方形成額外的外延結構318並且電連接額外的外延結構318和電源軌132，可以有效地降低電源軌電阻，可以抑制IR下降，並且可以改善電子遷移。此外，由於在電源軌132下方的外延結構318較大，因此可以進一步降低電源軌電阻。具體來說，即降低了經過第一接觸結構322和第二接觸結構323時的電阻。
可以對本發明的實施例進行許多變化和/或修改。第5圖是根據本發明的一些其他實施例的改性納米片場效應電晶體裝置結構400的橫截面圖。一些製程或設備與上述實施例中描述的製程或設備相同或相似，因此這裡不再重複描述這些製程和設備。與上述實施例的不同之處在於，如第5圖所示，根據一些實施例，源極區/漏極區18中的外延結構418包括單個外延塊，並且邊界區10B中的外延結構418包括豎直（或垂直方向）方向上排列的外延層。此外，本實施例中也可以是源極區/漏極區18中的外延結構418包括豎直（或垂直方向）方向上排列的外延層，並且邊界區10B中的外延結構418包括單個外延塊。
根據一些實施例，如第5圖中所示，在形成間隔物116之後，透過蝕刻製程去除源極區/漏極區18中的第一半導體層106和第二半導體層108。同時，透過蝕刻製程僅去除邊界區10B中的第一半導體層106。因此，可以在源極區/漏極區18中形成單個外延塊，並且可以在邊界區10B中形成豎直（或垂直方向）佈置的外延層。並且在圍繞極區/漏極區18中的外延結構418形成第一接觸結構422，圍繞邊界區10B中的外延結構418形成第二接觸結構423。由於在邊界區10B中的外延結構418的外延層豎直（或垂直方向）佈置，所以第二接觸結構423填充在豎直（或垂直方向）佈置的外延結構418的外延層之間的空間中。而第一接觸結構422僅圍繞外延結構418的單個外延塊。因此，第二接觸結構423的橫截面積可以大於第一接觸結構422的橫截面積（或第二接觸結構423的體積可以大於第一接觸結構422的體積），在邊界區10B中的第二接觸結構423的電阻可以比在源極區/漏極區18中的第一接觸結構422的電阻更小，電源軌電阻可以進一步減小（第一接觸結構422和第二接觸結構423並聯，降低了經過第一接觸結構422和第二接觸結構423時的電阻）。當然，也有可能第一接觸結構422的橫截面積可以大於第二接觸結構423的橫截面積（或第一接觸結構422的體積可以大於第二接觸結構423的體積），從而第一接觸結構422的電阻可以小於第二接觸結構423的電阻，這樣也可以降低經過第一接觸結構422和第二接觸結構423時的電阻（第一接觸結構422和第二接觸結構423並聯）。當然，本實施例中可以在源極區/漏極區18中形成豎直（或垂直方向）佈置的外延層，並且可以在邊界區10B中形成單個外延塊；也即源極區/漏極區18中的外延結構包括豎直（或垂直方向）佈置的外延層（兩個或以上），邊界區10B中的外延結構包括單個外延塊。
透過在邊界區10B中的電源軌132下方形成額外的外延結構418並且將該額外的外延結構418和電源軌132電連接，可以有效地降低電源軌電阻，可以抑制IR壓降，並且可以改善電子遷移。由於源極區/漏極區18中的外延結構418是單個外延塊，因此可以更容易環繞第一接觸結構422，方便製造，並且可以透過遷移率增強來進一步提高生產良率和電晶體電流。此外，由於邊界區10B中的外延結構418是豎直（或垂直方向）佈置的外延層，所以可以進一步降低電源軌電阻（降低經過第一接觸結構422和第二接觸結構423時的電阻）。
可以對本發明的實施例進行許多變化和/或修改。第6圖是根據一些另外的實施例的改進的納米片場效應電晶體裝置結構500的透視圖。第7圖是根據一些另外的實施例的改進的納米片場效應電晶體裝置結構500的俯視圖。第8圖是根據一些其他實施例的改進的納米片場效應電晶體裝置結構500的橫截面圖。第8圖示出了沿第7圖中的虛線8-8'截取的橫截面圖。一些製程或設備與上述實施例中描述的製程或設備相同或相似，因此在此不再重複描述這些過程和設備。與上述實施例的不同之處在於，根據一些實施例，如第6-8圖所示，在（相鄰的）閘極結構121之間（例如相鄰的兩個閘極結構121之間），一對接觸結構522設置在外延結構518的相對側上（分別設置在外延結構518的相對的兩側上）。接觸結構522圍繞外延結構518的一部分，並且該一對接觸結構522透過外延結構518彼此間隔開。
在先前技術的傳統的Hi-R（高阻值）電阻器會給遮罩帶來額外的成本並佔用更多的晶圓面積，並且需要更多的製程形成電阻器。根據一些實施例，如第6-8圖所示，接觸結構522形成在外延結構518的相對側上。因此，在接觸結構522之間的外延結構518處形成電阻器536（例如可以直接）。與傳統的電阻器設計相比，可以在沒有額外遮罩的情況下形成位於接觸結構522之間的電阻器536，並且可以減小晶片面積。具體的，可以理解為，第3A-3D圖等所示的實施例中，接觸結構（例如第一接觸結構122和第二接觸結構123）可以將外延結構（例如外延結構218）完全圍繞（圍繞一圈），而對於第6圖中的接觸結構522，可以在需要形成電阻器的位置，進行處理，從而直接將接觸結構522的一部分形成電阻器，這樣就使得原本圍繞外延結構518一圈的接觸結構分為了兩個（一對接觸結構522），以及電阻器（電阻器536）。當然電阻器連接一對接觸結構，電阻器與一對接觸結構組合起來還是可以圍繞外延結構518一圈。也就是說，在本實施例中，在形成上述實施例所述的接觸結構（例如第一接觸結構122，322，422，第二接觸結構123，323，423）時，可以根據需要將其中一些接觸結構形成為如第6圖所示的電阻器加上一對接觸結構的結構（例如第6圖所示的電阻器536加上一段接觸結構522的結構）。採用這種方式，就無需特別的為了形成電阻器而使用額外的遮罩和額外的製程步驟，從而減少了製程步驟，降低了電阻器的製造成本。並且本實施例中可以根據需要調整形成的電阻器的數量和電阻器所在的位置，靈活度更高。
根據一些實施例，如第6和7圖所示，透過在閘極結構121和與閘極結構121平行的另一閘極結構121P之間形成另一對接觸結構522P，在接觸結構522P之間形成另一電阻器536P。此外，根據一些實施例，如第7圖所示，接觸結構522在每一端均電連接到接觸結構522P。因此，接觸結構522和522P之間的電阻器536和536P並聯連接。
應當注意，儘管在第6和7圖所示的實施例中存在三個閘極結構121和121P以及兩對接觸結構522和522P，但是閘極結構121和121P以及接觸結構522和522P的數量不限於此。閘極結構121和121P以及接觸結構522和522P的數量可以根據對電阻器的電阻的要求進行修改或更改。
在如第6圖所示的一些實施例中，外延結構518的寬度W與高度H的比率在約100％至約1000％的範圍內（包括100％和1000％）。如果該比率太高，則可能不容易在閘極結構121之間形成外延結構518。如果該比率太低，則可能需要額外的晶片面積來滿足電阻要求。根據對電阻器536的電阻的要求，可以適當地修改外延結構518的寬度W。
根據一些實施例，外延結構518可以包括如第8圖所示的豎直（或垂直方向）佈置的外延層。因此，電阻器536的電阻是每個在接觸結構522之間並聯連接的外延層的並聯電阻。透過在一對接觸結構522和522P之間形成外延結構518，不使用額外的遮罩來形成電阻器536。可以透過改變外延結構518的寬度W和並聯連接的外延結構518的數量來修改電阻器536的電阻。
可以對本發明的實施例進行許多變化和/或修改。第9圖是根據一些另外的實施例的改進的納米片場效應電晶體裝置結構600的橫截面圖。一些製程或設備與上述實施例中描述的製程或設備相同或相似，因此這裡不再重複對這些製程和設備的描述。與上述實施例的不同之處在於，根據一些實施例，如第9圖所示，外延結構618包括單個外延塊。
在一些實施例中，透過蝕刻製程去除閘極結構121之間的第一半導體層106和第二半導體層108並在閘極結構121之間形成單個外延塊來形成外延結構618。因此，可以更容易地形成外延結構618，並且可以透過遷移率增強來進一步提高生產良率和電晶體電流。
透過在一對接觸結構522之間形成外延結構618，不使用額外的遮罩來形成電阻器636。可以透過調整外延結構618的寬度W和並聯連接的外延結構618的數量來修改電阻器636的電阻。此外，由於外延結構618包括單個外延塊，因此可以更容易地形成外延結構618，並且可以透過遷移率增強來進一步提高生產良率和電晶體電流。
可以對本發明的實施例進行許多變化和/或修改。第10圖是根據一些其他實施例的改性納米片場效應電晶體裝置結構700的橫截面圖。一些製程或設備與上述實施例中描述的製程或設備相同或相似，因此這裡不再重複描述這些製程和設備。與上述實施例的不同之處在於，根據一些實施例，如第10圖所示，未形成外延結構，並且第二半導體層108留在閘極結構之間作為電阻器736的主體。
透過在一對接觸結構522之間形成第二半導體層108，形成電阻器736而不使用額外的遮罩。可以透過調整第二半導體層108的寬度W和並聯連接的第二半導體層108的數量來修改電阻器736的電阻。而且，透過將第二半導體層108作為電阻器736的主體，可以節省生產成本和時間。
如上所述，在本發明中，提供了一種形成納米片場效應電晶體裝置結構的方法。利用在電源軌下方的額外外延結構（以及在外延結構外的接觸結構，例如第二接觸結構），可以降低電源軌電阻（具體來說，即降低了經過第一接觸結構和第二接觸結構時的電阻），可以抑制IR壓降，並且可以改善電子遷移。利用豎直（或垂直方向）佈置的外延層，可以進一步降低電源軌電阻。利用單個外延塊，可以透過遷移率增強來提高生產良率並且可以提高電晶體電流。利用形成在外延結構的相對兩側上的接觸結構，可以在不使用額外遮罩的情況下形成電阻器。可以透過改變外延結構的尺寸或者並聯連接相同的外延結構來微調電阻器的電阻。
應當注意，儘管在上述實施例中描述了一些益處和效果，但並非每個實施例都需要實現所有益處和效果。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
100、200、300、400、500、600、700‧‧‧半導體裝置結構；
10B‧‧‧邊界區；
10D‧‧‧裝置區；
16‧‧‧溝道區；
18‧‧‧源極區/漏極區；
102‧‧‧基板；
104‧‧‧納米片堆疊；
106‧‧‧第一半導體層；
108‧‧‧第二半導體層；
110‧‧‧隔離層；
112‧‧‧虛設閘極層；
114‧‧‧硬遮罩層；
116‧‧‧間隔物；
118、218、318、418、518、618‧‧‧外延結構；
119‧‧‧層間電介質結構；
120‧‧‧閘極堆疊；
121、121P‧‧‧閘極結構；
122、422‧‧‧第一接觸結構；
123‧‧‧第二接觸結構；
322、522、522P‧‧‧接觸結構；
124、128‧‧‧介電層；
126‧‧‧金屬層；
130‧‧‧通孔；
132‧‧‧電源軌；
134‧‧‧第二接觸結構；
536、536P、636、736‧‧‧電阻器。
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中：
第1圖是根據一些實施例的納米片場效應電晶體裝置結構的俯視圖。
第2A-1，2A-2，2A-3，2B-1，2B-2，2B-3，2C-1，2C-2，2C-3，2D-1，2D-2，2D-3，2E-1，2E-2，2E-3，2F-1，2F-2，2F-3，2G-1，2G-2，2G-3圖是根據一些實施例形成納米片場效應電晶體裝置結構的各個階段的橫截面圖。
第3A-3D圖是根據一些其他的實施例形成納米片場效應電晶體裝置結構的各個階段的橫截面圖式。
第4A-4E圖是根據一些其他的實施例的形成納米片場效應電晶體裝置結構的各個階段的橫截面圖。
第5圖是根據一些其他的實施例的納米片場效應電晶體裝置結構的橫截面圖。
第6圖是根據一些另外的實施例的納米片場效應電晶體裝置結構的透視圖。
第7圖是根據一些另外的實施例的納米片場效應電晶體裝置結構的俯視圖。
第8圖是根據一些其他的實施例的納米片場效應電晶體裝置結構的橫截面圖。
第9圖是根據一些其他的實施例的納米片場效應電晶體裝置結構的橫截面圖。
第10圖是根據一些其他的實施例的納米片場效應電晶體裝置結構的橫截面圖。

Claims (16)

  1. 一種半導體裝置結構，包括： 閘極結構，設置在基板上，沿第一方向延伸； 第一外延結構，設有第一接觸結構圍繞該第一外延結構； 電源軌，與該閘極結構和該第一外延結構間隔開，其中該電源軌沿第二方向延伸，該第二方向垂直於該第一方向；以及 第二外延結構，由直接設置在該電源軌的下方的第二接觸結構圍繞； 其中該第二外延結構電連接到該電源軌。
  2. 如申請專利範圍第1項所述的半導體裝置結構，其中該第一外延結構或/和該第二外延結構包括複數個豎直排列的外延層。
  3. 如申請專利範圍第2項所述的半導體裝置結構，其中該第一外延結構和該第二外延結構包括數量不同或數量相同的外延層。
  4. 如申請專利範圍第1項所述的半導體裝置結構，其中該第一外延結構或/和該第二外延結構包括單個外延塊。
  5. 如申請專利範圍第1項所述的半導體裝置結構，其中該閘極結構包括由閘極堆疊圍繞的複數個豎直排列的第二半導體層。
  6. 如申請專利範圍第1項所述的半導體裝置結構，其中該第一外延結構和該第二外延結構之間間隔的距離在該第一外延結構的寬度的10％至70％的範圍內。
  7. 如申請專利範圍第1項所述的半導體裝置結構，其中該第二外延結構的寬度在該電源軌的寬度的25％至100％的範圍內。
  8. 一種半導體裝置結構的形成方法，包括： 形成納米片堆疊，該納米片堆疊包括在基板上垂直交替堆疊的第一半導體層和第二半導體層，其中該基板包括裝置區和邊界區，並且該裝置區包括溝道區和源極區/漏極區； 去除該納米片堆疊並在該源極區/漏極區和邊界區形成外延結構； 去除該溝道區中的該納米片堆疊的第一半導體層並形成圍繞該第二半導體層的閘極堆疊； 形成圍繞該源極區/漏極區的外延結構的第一接觸結構和圍繞該邊界區中的外延結構的第二接觸結構；以及 直接在位於該邊界區中的外延結構的正上方的形成位於該邊界區中的電源軌，其中該電源軌與該邊界區中的外延結構電連接， 其中，該源極區/漏極區中的外延結構和該邊界區中的外延結構彼此間隔開。
  9. 如申請專利範圍第8項所述的形成半導體裝置結構的方法，還包括： 在該源極區/漏極區和該邊界區中形成外延結構之前，形成覆蓋溝道區中的納米片堆疊的虛設閘極。
  10. 如申請專利範圍第9項所述的形成半導體裝置結構的方法，還包括： 在去除該源極區/漏極區和該邊界區中的納米片堆疊之前，在該虛設閘極的側壁上形成間隔物。
  11. 如申請專利範圍第9項所述的形成半導體裝置結構的方法，還包括： 在去除該溝道區中的納米片堆疊的第一半導體層之前，去除該溝道區中的虛設閘極。
  12. 如申請專利範圍第8項所述的形成半導體裝置結構的方法，其中，該第一半導體層和該第二半導體層由不同的材料製成。
  13. 一種半導體裝置結構，包括： 第一閘極結構，設置在基板上； 第一外延結構，設置在第一閘極結構之間；以及 一對第一接觸結構，分別設置於第一外延結構的相對的兩側，其中該一對第一接觸結構圍繞該第一外延結構的一部分，該一對第一接觸結構透過第一外延結構彼此間隔開。
  14. 如申請專利範圍第13項所述的半導體裝置結構，其中該第一外延結構的寬度和高度的比率在100％至1000％的範圍內。
  15. 如申請專利範圍第13項所述的半導體裝置結構，還包括： 第二閘極結構，與該第一閘極結構平行設置； 第二外延結構，設置在該第二閘極結構和該第一閘極結構之間；以及 一對第二接觸結構，設置於該第二外延結構的相對的兩側，其中該一對第二接觸結構圍繞第二外延結構的一部分，該一對第二接觸結構透過第二外延結構彼此間隔開。
  16. 如申請專利範圍第15項所述的半導體裝置結構，其中設置在該第一外延結構和該第二外延結構的一端上的第一接觸結構和第二接觸結構彼此電連接，並且設置在該第一外延結構和該第二外延結構的另一端上的第一接觸結構和第二接觸結構彼此電連接。
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