TW201935019A - 用於偵測積體電路之損傷之設備及方法 - Google Patents

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Abstract

各種特徵係關於一種包括一積體電路之測試環。該測試環位於該積體電路之一周邊周圍。該測試環包括一第一端子、一第二端子及一第一電路元件，其中該第一端子耦接至該第一電路元件且該第一電路元件耦接至該第二端子，其中該第一端子、該第一電路元件及該第二端子串聯耦接在一起。

Description

用於偵測積體電路之損傷之設備及方法
各種特徵係關於一種積體電路中之測試環。
積體電路(IC)易受製造期間(諸如載體晶圓剝離期間及鋸割或切割期間)之機械損傷影響。機械損傷亦可在操作、運送、捲帶相互作用期間、在表面安裝裝置在IC上或靠近IC取放期間及在板撓曲期間發生。由於IC周圍缺乏保護，晶圓級封裝IC亦易受機械損傷影響。可能直至電話級測試才會發現在表面安裝裝置取放期間發生之機械損傷。在電話級測試期間發現之機械損傷需要拆卸及重裝配電話組件，其成本可能較高。
圖1說明習知密封環之俯視圖。密封環102位於IC 100之周界周圍且包圍IC 100之電路(未圖示)。密封環102經整合於IC 100中且包括金屬件，諸如為IC 100之一部分的接觸件及通孔(未圖示)。密封環102防止IC 100之損傷，諸如破裂，其可由機械應力或由環境壓力(諸如濕氣)引起。
儘管密封環102防止IC 100之損傷，但其即不會偵測IC 100是否受損(例如破裂)，亦不會提供關於損傷位於IC 100上何處的資訊。需要可偵測IC 100是否受損之設備。
各種特徵係關於一種測試環。在第一實例中，設備包含在積體電路(IC)之周邊周圍的測試環。該測試環進一步包括第一端子、第二端子及第一電路元件，其中該第一端子耦接至該第一電路元件且該第一電路元件耦接至該第二端子，其中該第一端子、該第一電路元件及該第二端子串聯耦接在一起。
在第二實例中，一種偵測IC之損傷之方法包含：啟用耦接至積體電路(IC)之周邊中之測試環的測試儀，該測試環包含串聯耦接至第一端子及第二端子之第一電路元件；利用該測試儀量測一值；將該經量測值與參考值進行比較；及若該經量測值不約等於參考值，則判定IC存在損傷，或若該經量測值約等於參考值，則判定IC不存在損傷。
在第三實例中，設備包含在積體電路(IC)之周邊周圍的測試環，該測試環進一步包含第一端子、第二端子、與該第一端子及該第二端子串聯耦接之用於偵測IC之損傷的第一構件。
優先權之主張
本專利申請案主張2018年2月9日申請的標題為「APPARATUS AND METHOD FOR DETECTING DAMAGE TO AN INTEGRATED CIRCUIT」之申請案第15/892,739號的優先權，且該申請案讓予給本受讓人且特此明確地以引用之方式併入本文中。
在以下描述中，給出特定細節以提供對本發明之各種態樣的透徹理解。然而，一般熟習此項技術者應理解，態樣可在無需此等特定細節之情況下實踐。舉例而言，可以方塊圖展示電路以避免以不必要的細節混淆所述實施例。在其他實例中，為了不混淆本發明之態樣，可不詳細展示熟知電路、結構及技術。
概述
一些特徵係關於在積體電路(IC)之周邊周圍形成之測試環。該測試環經整合於IC中。該測試環可定位於在IC之周邊周圍定位之密封環中且可用於偵測IC之損傷(例如偵測裂紋)。在一個態樣中，測試環可用於偵測IC之第一個受損位置。測試環允許即使在IC已裝配至最終產品(例如行動裝置/電話、膝上型電腦、穿戴式裝置)中之後亦偵測IC之損傷。如此由於避免拆卸最終產品而使成本節省。
測試環包括電路元件(或超過一個電路元件)，其中電路元件可為電阻器、電容器、正反器或反相器。測試環之第一端子耦接至第一電路元件且第一電路元件耦接至測試環之第二端子。亦即，第一及第二端子以及第一電路元件串聯耦接在一起。
一種偵測IC之損傷之方法包括：啟用耦接至IC之周邊中之測試環的測試儀；利用該測試儀量測一值；將該經量測值與參考值進行比較；及若該經量測值不約等於參考值，則判定IC損傷，或若該經量測值約等於參考值，則判定IC無損傷。
測試儀可整合至IC中(亦即，整合式測試儀)或在IC外部(亦即，外部測試儀)，且可包括用於產生參考值之信號產生器、量測裝置、比較器、邏輯及記憶體。
包含積體電路中之被動電路元件之例示性測試環
圖2A說明IC中之例示性測試環之俯視圖。具體而言，圖2A說明在IC 200之周邊周圍的測試環290，該測試環290用以偵測IC 200之損傷(諸如裂紋)。測試環包括與第一端子251及第二端子252串聯耦接在一起的複數個電路元件222。複數個電路元件222可為被動裝置(被動裝置為不需要電力進行操作的裝置)。在一個態樣中，複數個電路元件222為複數個電阻器222a至222p (例如用於偵測IC之損傷之第一構件)。複數個電阻器222a至222p可整合至IC 200中(參見對於圖2B之論述)。
測試環290位於IC 200之周邊周圍的密封環210中。密封環210具有第一側面210a、第二側面210b、第三側面210c及第四側面210d。圖2A說明在密封環210之第一側面210a上之第一電阻器222a、第二電阻器222b、第三電阻器222c及第四電阻器222d、在密封環210之第二側面210b上之第五電阻器222e、第六電阻器222f、第七電阻器222g及第八電阻器222h、在密封環210之第三側面210c上之第九電阻器222i、第十電阻器222j、第十一電阻器222k及第十二電阻器222l，及在密封環210之第四側面210d上之第十三電阻器222m、第十四電阻器222n、第十五電阻器222o及第十六電阻器222p。
複數個電阻器222a至222p串聯耦合，其中第一電阻器222a之第一端耦接至第一端子251，第一電阻器222a之第二端耦接至第二電阻器222b之第一端，第二電阻器222c之第二端耦接至第三電阻器222c之第一端，等等，直至到達第十六電阻器222p中耦接至第二端子252的第二端。總之，複數個電阻器222a至222p形成等效電阻。可藉由將複數個電阻器222a至222p中之每一者之電阻值相加而得到串聯電路器之等效電阻。因此，Requivalant =R222a + R222b + R222c + R222d + R222e + R222f + R222g + R222h + R222i + R222j + R222k + R222l + R222m + R222n + R222o + R222p 。稍後將參考圖6A論述等效電阻Requivalant 之用途。
共示出(複數個電阻器222a至222p中之)十六個電阻器，四個電阻器在密封環210之每一側面(第一側面210a、第二側面210b、第三側面210c及第四側面210d)上，但本發明不限於此。可使用更多電阻器或更少電阻器，且其可以圖2A中所展示之不同組態跨越密封環210分配或散佈。
在一個態樣中，可存在單個電阻器，諸如第一電阻器222a。第一電阻器222a (且僅為此態樣中之電阻器)可位於密封環210之第一側面210a、第二側面210b、第三側面210c或第四側面210d中之任一者上。在另一態樣中，密封環210可僅僅具有第一電阻器222a (亦即，第一電路元件)及第二電阻器222b (亦即，第二電路元件)。在此態樣中，第一電阻器222a或第二電阻器222b中之每一者或兩者可定位於密封環210之第一側面210a或第二側面210b或第三側面210c或第四側面210d上。在另一態樣中，複數個電阻器222a至222p可包括十六個電阻器222a至222p，其中兩個電阻器(例如電阻器222a、222b)在密封環210之第一側面210a上，八個電阻器(例如，電阻器222c至222j)在密封環210之第二側面210b上且六個電阻器(例如電阻器222i至222p)在密封環210之第三側面210c上。在此態樣中，在密封環210之第四側面210d上沒有電阻器。
圖2B說明圖2A之測試環290之橫截面，包括IC 200之一部分。為了清楚起見，僅展示IC 200之一部分。IC 200可具有其他未示出之層。
具體而言，圖2B說明基板204。基板204為p型基板。基板204包括複數個電路元件222，包括複數個電阻器222a至222p。為了清楚起見，僅展示第一電阻器222a及第二電阻器222b。第一電阻器222a係藉由以下形成：定位於基板204上方之第一側向平面中及定位於第一隔離區232a上方之第一金屬件230a及第二金屬件230b。第一隔離區232a將第一金屬件230a與第二金屬件230b分隔，從而產生整合至IC 200中之第一電阻器222a。應理解，圖2B中的電阻器222a僅為說明性的，亦即，牽引電阻器實際上不存在，但表示由圖2B中所示之結構形成之電阻。
類似地，第二電阻器222b係藉由以下形成：定位於基板204上方之側向平面中及定位於第二隔離區232b上方之第三金屬件230c及第四金屬件230d。第二隔離區232b將第三金屬件230c與第二金屬件230d分隔，從而產生整合至IC 200中之第二電阻器222b。應理解，圖2B中的電阻器222b僅為說明性的，亦即，牽引電阻器實際上不存在，但表示由圖2B中所示之結構形成之電阻。
如先前所提及，第一電阻器222a及第二電阻器222b串聯耦接。其藉由將第二金屬件230b (例如第一電阻器222a之第二端)耦接至第三金屬件230c (例如第二電阻器222b之第一端)實現。
儘管圖2B將基板204示出為p型基板且將第一隔離區232a及第二隔離區232b示出為n阱型隔離區，但本發明不限於此。基板204可為任何類型之基板，諸如n型基板或深n阱基板。此外，第一隔離區232a及第二隔離區232b可為任何類型之隔離區(諸如p阱或某種其他混合型)，以便形成經整合電阻器。此外，複數個電阻器222a至222p可形成為阱式電阻器、多晶矽電阻器或金屬電阻器。
圖3A說明IC中之例示性測試環之俯視圖。具體而言，圖3A說明在IC 300之周邊周圍的測試環390，該測試環390用以偵測IC 300之損傷(諸如裂紋)。測試環390包括與第一端子351及第二端子352串聯耦接在一起的複數個電路元件322。複數個電路元件322可為被動裝置。在一個態樣中，複數個電路元件322為複數個電容器322a至322p (例如用於偵測IC之損傷之第一構件)。複數個電容器322a至322p可整合至IC 300中，如稍後將參考圖3B所解釋。
測試環390位於IC 300之周邊周圍的密封環310中。密封環310具有第一側面310a、第二側面310b、第三側面310c及第四側面310d。圖3A說明在密封環310之第一側面310a上之第一電容器322a、第二電容器322b、第三電容器322c及第四電容器322d、在密封環310之第二側面310b上之第五電容器322e、第六電容器322f、第七電容器322g及第八電容器322h、在密封環310之第三側面310c上之第九電容器322i、第十電容器322j、第十一電容器322k及第十二電容器322l，及在密封環310之第四側面310d上之第十三電容器322m、第十四電容器322n、第十五電容器322o及第十六電容器322p。
複數個電容器322a至322p串聯耦合，其中第一電容器322a之第一端耦接至第一端子351，第一電容器322a之第二端耦接至第二電容器322b之第一端，第二電容器322c之第二端耦接至第三電容器322c之第一端，等等，直至到達第十六電容器322p中耦接至第二端子352的第二端。總之，複數個電容器322a至322p形成等效電容。電容器之等效電容如下：等效電容之倒數值等於複數個電容器322a至322p中之每一者的反向電容值之總和。因此，1/Cequivalent = 1/C322a + 1/C322b + 1/C322c + 1/C322d + 1/C322e + 1/C322f + 1/C322g + 1/C322h + 1/C322i + 1/C322j + 1/C322k + 1/C322l + 1/C322m + 1/C322n + 1/C322o + 1/C322p 。稍後將參考圖6A論述等效電容Cequivalent 。
共示出(複數個電容器322a至322p中之)十六個電容器，四個電容器在密封環310之每一側面(第一側面310a、第二側面310b、第三側面310c及第四側面310d)上，但本發明不限於此。可使用更多電容器或更少電容器，且其可以圖3A中所展示之不同組態跨越密封環310分配或散佈。
在一個態樣中，可存在單個電容器，諸如第一電容器322a。第一電容器322a (且僅為此態樣中之電容器)可位於密封環310之第一側面310a、第二側面310b、第三側面310c或第四側面310d中之任一者上。在另一態樣中，密封環310可僅僅具有第一電容器322a (亦即，第一電路元件)及第二電容器322b (亦即，第二電路元件)。在此態樣中，第一電容器322a或第二電容器322b中之每一者或兩者可定位於密封環310之第一側面310a或第二側面310b或第三側面310c或第四側面310d上。在另一態樣中，複數個電容器322a至322p可包括十六個電容器322a至322p，其中兩個電容器(例如電容器322a、322b)在密封環310之第一側面310a上，八個電容器(例如，電容器322c至322j)在密封環310之第二側面310b上且六個電容器(例如電容器322i至322p)在密封環310之第三側面310c上。在此態樣中，在密封環310之第四側面310d上沒有電容器。
圖3B說明圖3A之測試環390之橫截面，包括IC 200之一部分。為了清楚起見，僅展示IC 300之一部分。IC 300可具有其他未示出之層。
具體而言，圖3B說明基板304。基板304為p型基板。基板304包括複數個電路元件322，包括複數個電容器322a至322p。為了清楚起見，僅展示第一電容器322a及第二電容器322b。基板304包括複數個隔離區332，包括第一隔離區332a及第二隔離區332b。複數個隔離區332可包括複數個反向摻雜區域，包括第一反向摻雜區域334a及第二反向摻雜區域334b。在一個態樣中，第一隔離區332a及第二隔離區332b為n阱的，且第一反向摻雜區域334a及第二反向摻雜區域334b為p型的。基板304可具有在基板304頂部上方之隔離層336。
第一電容器322a係藉由以下形成：經由隔離層336耦接至第一反向摻雜區域334a之第一金屬件330a及經由隔離層336耦接至第一隔離區332a之第二金屬件330b。第一金屬件330a經組態以作為電容器322a之第一電極操作且第二金屬件330b經組態以作為第一電容器322a之第二電極操作。
類似地，第二電容器322b係藉由以下形成：經由隔離層336耦接至第二反向摻雜區域334b之第三金屬件330c及經由隔離層336耦接至第二隔離區332b之第五金屬件330d。第三金屬件330c經組態以作為電容器322b之第一電極操作且第四金屬件330d經組態以作為第二電容器322b之第二電極操作。
如先前所提及，第一電容器322a及第二電容器322b串聯耦接。其藉由將第二金屬件330b (例如第一電容器322a之第二端)耦接至第三金屬件330c (例如第二電容器322b之第一端)實現。儘管圖3B將第一電容器322a及第二電容器322b示出為形成於呈p型基板形式之基板304中，將第一隔離區332a及第二隔離區332b示出為n阱型隔離區，且將第一反向摻雜區域334a及第二反向摻雜區域334b示出為p型，但本發明不限於此。作為非限制性實例，複數個電容器322a至322p可形成為接面電容器、MOS電容器或金屬電容器。此外，第一隔離區332a及第二隔離區332b可為任何類型之隔離區(諸如p阱或某種其他混合型)，以便形成經整合電容器。
包含積體電路中之主動電路元件之例示性測試環
圖4說明IC中之例示性測試環之俯視圖。具體而言，圖4說明在IC 400之周邊周圍的測試環490，該測試環490用以偵測IC 400之損傷(諸如裂紋)。此外，測試環490用以判定IC 400之第一個受損位置(例如第一裂紋位置)。
測試環490包括與第一端子451及第二端子452串聯耦接在一起的複數個電路元件422。在一個態樣中，複數個電路元件422為主動裝置(其中主動裝置需要電力進行操作)。在一個態樣中，複數個電路元件422為複數個正反器422a至422h (例如用於偵測IC之損傷之第一構件，例如，用於判定IC之第一個受損位置之構件)。複數個正反器422a至422h經整合至IC 400中。
測試環490位於IC 400之周邊周圍的密封環410中。密封環410具有第一側面410a、第二側面410b、第三側面410c及第四側面410d。圖4說明在密封環410之第一側面410a上之第一正反器422a及第二正反器422b、在密封環410之第二側面410b上之第三正反器422c及第四正反器422d、在密封環410之第三側面410c上之第五正反器422e及第六正反器422f，及在密封環410之第四側面410d上之第七正反器422g及第八正反器422h。
複數個正反器422a至422h串聯耦接，其中第一正反器422a之第一端(例如輸入端D)耦接至第一端子451，第一正反器422a之第二端(例如輸出端Q)耦接至第二正反器422b之第一端(例如輸入端D)，第二正反器422c之第二端(例如輸出端Q)耦接至第三正反器422c之第一端(例如輸入端D)，等等，直至到達第八正反器222h中耦接至第二端子452之第二端(例如輸出端Q)。此外，複數個正反器422a至422h中之每一者接收時鐘作為輸入。
共示出(複數個正反器422a至422h中之)八個正反器，兩個正反器在密封環410之每一側面(第一側面410a、第二側面410b、第三側面410c及第四側面410d)上，但本發明不限於此。可使用更多正反器或更少正反器，且其可以圖4中所展示之不同組態而跨越密封環410分配或散佈。
在一個態樣中，可存在單個正反器，諸如第一正反器422a。第一正反器422a (且僅為此態樣中之正反器)可位於密封環410之第一側面410a、第二側面410b、第三側面410c或第四側面410d中之任一者上。在另一態樣中，密封環410可僅僅具有第一正反器422a (亦即，第一電路元件)及第二正反器422b (亦即，第二電路元件)。在此態樣中，第一正反器422a或第二電阻器422b中之每一者或兩者可定位於密封環410之第一側面410a或第二側面410b或第三側面410c或第四側面410d上。在另一態樣中，複數個正反器422可包括十六個正反器422a至422p (未全部示出)，其中兩個正反器(例如正反器422a、422b)在密封環410之第一側面410a上，八個正反器(例如，正反器422c至422j)在密封環410之第二側面410b上且六個正反器(例如正反器422i至422p)在密封環410之第三側面410c上。在此態樣中，在密封環410之第四側面410d上沒有正反器。
正反器(諸如正反器422a至422h)之數目及其在密封環410上之位置將影響判定在密封環410中之位置方面的精確度。複數個正反器422a至422h中之兩個相鄰正反器(例如正反器422a及422b，或正反器422b及422c，或正反器422g及422h等)之間的距離越小，則可更精確地判定IC 400之第一個受損位置(例如第一破裂位置)。
在一個態樣中，在密封環410中僅存在單個正反器422a的情況下，可判定IC 400之損傷(例如裂紋)，但損傷位置可處於IC 400上任何地方。在另一態樣中，密封環410僅具有兩個在密封環410中等距間隔開的正反器422a及422b。第一正反器422a對應於IC 400之第一部分(亦即三維部分)且第二正反器422b對應於IC 400之第二部分(亦即三維部分)。IC 400之第一個受損位置(例如裂紋)可經判定為出現在IC 400之第一部分或第二部分中。在另一態樣中，在IC 400中存在五十個正反器(未圖示)的情況下，IC 400之第一個受損位置可經判定為出現在五十個正反器(亦即，IC中對應於五十個正反器之五十個區域中之一者)之間，從而增加更多判定裂紋位置的精確性。稍後將參考圖6A描述偵測IC (例如IC 400)之第一個受損位置之方法。
圖4將複數個正反器422a至422h示出為S-R類型的正反器。然而，可利用任何類型的正反器。舉例而言，實情為可使用T正反器、J-K正反器或D正反器。諸如複數個正反器422a至422h之複數個電路元件422可經由各方法(諸如，經由整合式邏輯閘，諸如AND、NOR或NAND邏輯閘或組合(未圖示))整合至IC 400中。如前文所解釋，整合式邏輯閘串聯連接。此類整合式邏輯閘可實施於利用金屬層之IC 400之基板中及包括摻雜區域之隔離區(未圖示)中。基板(未圖示)可為任何類型之基板，諸如n型或p型基板，且隔離區(未圖示)及摻雜區域可為任何類型(例如n或p)，以便可形成正反器。
圖5說明例示性測試環之俯視圖。具體而言，圖5說明在IC 500之周邊周圍的測試環590，該測試環590用以偵測IC 500之損傷(諸如裂紋)。測試環590包括與第一端子551及第二端子552串聯耦接在一起的複數個電路元件522。複數個電路元件522可為主動裝置。在一個態樣中，複數個電路元件522為經整合至IC 500中之複數個反相器522a至522h (例如用於偵測IC之損傷之第一構件)。
測試環590位於IC 500之周邊周圍的密封環510中。圖5說明在密封環510之第一側面510a上之第一反相器522a及第二反相器522b、在密封環510之第二側面510b上之第三反相器522c及第四反相器522d、在密封環510之第三側面510c上之第五反相器522e及第六反相器522f，及在密封環510之第四側面510d上之第七反相器522g及第八反相器522h。
複數個反相器522a至522h串聯耦接，其中第一反相器522a之第一端耦接至第一端子551，第一反相器522a之第二端(例如第一反相器522a之輸出端)耦接至第二反相器522b之第一端(例如第一反相器522a之輸入端)，第二反相器522c之第二端耦接至第三反相器522c之第一端，等等，直至到達第八反相器222h中耦接至第二端子552之第二端。相比圖5中所說明，可使用更多反相器或更少反相器，且其可以圖5中所示之不同組態跨越密封環510分配或散佈。在一個態樣中，密封環510可僅僅具有第一反相器522a。在另一態樣中，密封環510可僅僅具有第一反相器522a及第二反相器522b。
諸如複數個反相器522a至522h之複數個電路元件522可經整合至IC 500中，包括IC 500之基板、金屬層及包括摻雜區域之隔離區(未圖示)。基板(未圖示)可為任何類型之基板，諸如n型或p型基板，且隔離區(未圖示)及摻雜區域可為任何類型(例如n或p)，以便可形成反相器。
用於利用例示型測試環偵測積體電路中之損傷的例示性方法
圖6A說明用於偵測IC中之損傷(例如裂紋)之例示性方法。應注意，為清楚及簡化起見，在一些情況下，若干步驟可經組合成單一步驟。圖6B說明用於偵測IC (例如IC 200、300、400或500)之損傷(例如裂紋)的測試儀610。
在一個態樣中，測試儀610為外部測試儀，亦即，未整合至IC (例如IC 200、300、400或500)中之測試儀。在此態樣中，第一端子(例如第一端子251、351、451或551)及第二端子(例如第二端子252、352、452或552)可耦接至IC (例如IC 200、300、400或500)之互連件(例如焊球、支柱)。 在另一態樣中，測試儀610為整合式測試儀，亦即整合於IC中或IC上。不管測試儀610係外部測試儀抑或整合式測試儀，測試儀610均耦接至位於積體電路(例如，積體電路200、300、400或500)之周邊中的測試環(例如測試環290、390、490或590)。圖6B中之測試儀610可包含諸如信號產生器612、量測裝置614、比較器616、邏輯618及記憶體619之組件。 儘管此等組件分別展示於圖6B中，但可組合或省略組件(例如，若以手動方式執行組件之功能，則可自測試儀610省略該組件)。
在一些態樣中，信號產生器612可為時鐘、正弦信號產生器或數位信號產生器。量測裝置614經組態以量測一值(亦即，經量測值)，諸如電阻、電壓或圖案。記憶體619經組態以儲存參考值，其中參考值可為電阻、電壓或圖案。比較器616經組態以將經量測值與參考值進行比較。邏輯618經組態以判定是否存在IC之損傷(例如裂紋)。在一個態樣中，若經量測值不約等於參考值，則邏輯618可判定存在裂紋。在另一態樣中，若經量測值約等於參考值，則邏輯618可判定不存在裂紋。邏輯618可為電路或演算法。
裝置(諸如測試儀610、量測裝置614及其他用於量測之裝置(例如伏特計、萬用表等)具有公差範圍，亦即，可容許的誤差範圍。舉例而言，此類裝置可具有近似+/-1%之公差範圍。應理解，如約等於或不約等於的上下文中所使用的術語「約」包括可容許的誤差範圍。
返回至圖6A之方法600，該方法在步驟602處包括啟用測試儀610。啟用測試儀610可包括將參考值儲存至記憶體619中。該方法在步驟604處包括利用測試儀610量測一值(亦即，經量測值)，諸如電阻、電壓或圖案。該方法在步驟606處包括將經量測值與參考值進行比較。該方法在步驟608處包括：若經量測值不約等於參考值，則判定IC存在損傷，或若經量測值約等於參考值，則判定IC不存在損傷。在以下論述中，參考圖2、圖3、圖4及圖5中之說明更詳細論述方法600。
對於圖2A中所說明之測試環290，啟用測試儀610 (步驟602)包括將量測裝置614耦接至測試環290之第一端子251及第二端子252及將第一端子251或第二端子252中之一者耦接至地面。在一個態樣中，啟用測試儀610亦可包括將參考值儲存在記憶體619中。然而，諸如在測試儀610為外部測試儀且測試係以手動方式執行的情況下，不必將參考值儲存在記憶體619中。對於(圖2A中之)測試環290，參考值為複數個電阻器(諸如電阻器222a至222p)之等效電阻(Requivalant )。利用測試儀610量測一值(亦即，經量測值) (步驟604)包括量測跨越第一端子251及第二端子252之電阻。可使用量測裝置614或可替代地可使用其他已知方法或裝置來量測值。可利用比較器616完成將經量測值與參考值(例如Requivalant )進行比較(步驟606)。
對於步驟608，可使用邏輯618或其他已知方法或裝置以在經量測值不約等於參考值(例如Requivalant )的情況下判定IC 210存在損傷，或在經量測值約等於參考值(例如Requivalant )的情況下判定IC 210不存在損傷。在IC 210受損(例如IC 210破裂)之一個態樣中，經量測值將為無窮大的，係因為IC 210中之裂紋將構成串聯耦接之複數個電阻器222a至222p中之電開路。因此，經量測值將不約等於參考值(例如Requivalant )，且邏輯618將判定IC 210受損。在IC 210未受損之另一態樣中，經量測值將約等於參考值(例如Requivalant )且邏輯618將判定IC 210未受損。
在與測試環290相關之另一態樣中，測試儀610為外部測試儀(亦即，位於IC外部)。作為啟用測試儀610 (步驟602)之部分，使用信號產生器612產生正弦信號且將正弦信號施加至第一端子251。正弦信號包括參考值振幅(亦即，參考值)。利用測試儀610量測值(步驟604)包括使用量測裝置614量測第二端子252處之信號，包括經量測振幅(亦即，經量測值)。將經量測值與參考值進行比較(步驟606)包括使用比較器616將參考值(亦即參考值振幅)與經量測值(亦即，經量測振幅)進行比較。
若經量測振幅未約等於參考值振幅，則將判定IC 210存在損傷(步驟608)。交替地，若經量測振幅約等於參考值振幅，則將判定IC 210不存在損傷(步驟608)。
在另一態樣中(對於測試環290而言)，測試儀610為整合式測試儀(亦即，整合於IC中)。圖6C說明用於偵測IC之損傷之例示性方法600的結構。啟用測試儀610包括將第一端子251耦接至接地信號650及將第二端子252耦接至已知電壓源(Vdd ) 670，及施加流動穿過複數個電阻器(諸如電阻器222a至222p)之參考電流(Iref ) 672。參考值為等於等效電阻Requivalant 乘以參考電流之參考值電壓。利用測試儀量測一值(亦即，經量測值)(步驟604)包括量測第二端子252處之電壓(經量測電壓)。
將經量測值與參考值進行比較(步驟606)包括將第二端子252處之經量測電壓與參考值電壓進行比較。步驟606可由比較器616執行。若第二端子252處之經量測電壓不約等於參考值電壓(步驟608)，則IC 210存在損傷。若第二端子252處之經量測電壓約等於參考值電壓(步驟608)，則IC 210不存在損傷。步驟608可由邏輯618執行。
對於圖3A中所說明之測試環390，啟用測試儀610 (步驟602)包括將量測裝置614耦接至測試環390之第一端子351及第二端子352。在一個態樣中，啟用測試儀610亦可包括將參考值儲存在記憶體619中。然而，不必將參考值儲存在記憶體619中。(圖3A之)測試環390之參考值為複數個電容器(諸如電容器322a至322p)之等效電容Cequivalant 。利用測試儀610量測一值(亦即，經量測值) (步驟604)包括量測跨越第一端子351及第二端子352之電容(亦即，經量測電容)。量測裝置614或其他已知方法或裝置可用於量測值。將經量測值與參考值(例如Cequivalant )進行比較(步驟606)可利用比較器616或其他已知方法或裝置完成。
對於步驟608，可使用邏輯618或其他已知方法或裝置以在經量測電容不約等於參考值(例如Cequivalant )的情況下判定IC 310存在損傷(例如裂紋)，或在經量測電容約等於參考值(例如Cequivalant )的情況下判定IC 310不存在損傷。在IC 310受損(例如破裂)之一個態樣中，經量測值將反映串聯耦接之複數個電容器322a至322p中之電開路。因此，經量測值將不約等於參考值(例如Cequivalant )，且邏輯618將判定IC 310受損。在IC 310未受損之另一態樣中，經量測值將約等於參考值(例如Cequivalant )，且邏輯618將判定IC 310未受損。
對於圖4中所說明之測試環490，啟用測試儀610 (步驟602)包括將第一端子451耦接至信號產生器612及將第二端子452耦接至量測裝置614。信號產生器612可產生時鐘信號，該時鐘信號由複數個422a至422h中之每一者接收作為輸入。此外，啟用測試儀610進一步包括將複數個正反器422a至422h中之每一者初始化為參考值。參考值可經選擇為任何所要值。在一個態樣中，參考值可具有8個位元，一個位元用於複數個正反器422a至422h中之八個正反器中之每一者。出於此論述之目的，吾人將使用參考值10101010 (亦即，8個位元)。
將複數個正反器422a至422h中之每一者初始化至參考值藉由設定複數個正反器422a至422h中之每一者的S或R輸入而發生。根據S-R類型之正反器的已知操作，若S輸入經設定為1，該正反器之輸入將為1，且若R輸入經設定為1，則該正反器之輸出(經重設)將為0。因此(作為啟用測試儀610之部分)：第一正反器422a可使其S輸入經設定為1，第二正反器422b可使其R輸入經設定為1，第三正反器422c可使其S輸入經設定為1，第四正反器422d可使其R輸入經設定為1，第五正反器422e可使其S輸入經設定為1，第六正反器422f可使其R輸入經設定為1，第七正反器422g可使其S輸入經設定為1，且第八正反器422h可使其R輸入經設定為1。以此方式，複數個正反器422a至422h分別經初始化為10101010 (亦即，具有相反值之圖案)。
參考值10101010可儲存於記憶體619中，或若測試儀610為外部測試儀且測試係以手動方式完成，參考值不必儲存於記憶體中。
利用測試儀610量測一值(「經量測值」) (步驟604)包括量測在第二端子452處接收之信號(經量測信號)。經量測信號可包括複數個正反器422a至422h中之每一者之至少一個位元。若IC存在損傷，則經量測信號包括無效位元值。量測裝置614或其他已知方法或裝置可用於量測值。可利用比較器616完成將經量測值與參考值(例如10101010)進行比較(步驟606)。
可藉由邏輯618或藉由其他方法或裝置執行在經量測值不約等於參考值(例如10101010)的情況下判定IC 400存在損傷(例如裂紋)，或在經量測值約等於參考值(例如10101010)的情況下判定IC 400不存在損傷。在IC 410未受損之一個態樣中，經量測值將約等於參考值(例如10101010)，且邏輯618將判定IC 400未受損。在IC 400受損之另一態樣中，IC 400中之損傷或裂紋將構成複數個正反器422a至422h中之電開路，且經量測值將不約等於參考值。
應理解，因為正反器422a至422h中之每一者經初始化，即使IC 400受損，則經量測值將約等於參考值直至損傷點。舉例而言，若IC 400在第五正反器422e與第六正反器422f之間破裂，如圖4中所示，則經量測值將為「XXXXX010」，其中X'為無效位元值。因此，即使在此實例中，第六正反器422f將不能夠成功地自第五正反器422e接收信號，則第六正反器422f將輸出其最初經初始化之值「0」(亦即，經量測值「XXXXX010」中之第一個0)。同樣，第七正反器422g將輸出其最初經初始化之值「1」(亦即，經量測值「XXXXX010」中之第一個1)且第八正反器422f將輸出其最初經初始化之值「0」(亦即，經量測值「XXXXX010」中之最後一個位元)。第一無效位元值為複數個正反器422a至422h中對應於IC之第一受損位置之一者的輸出。
測試環490可用於判定IC 400之第一受損位置。如先前所論述，複數個正反器422a至422h中之每一者分別對應於參考值(例如10101010)之八個位元中之每一者。因此，IC 400之第一受損位置對應於靠近輸出第一無效位元值之正反器之輸出端(亦即，複數個正反器422a至422h中之一者)的區域。繼續先前實例，若參考值為「10101010」且經量測值為「XXXXX010」，則IC 400之第一個受損位置出現在第五正反器422f之後，係因為其為輸出第一無效位元值之第五正反器。
在另一態樣中，在測試儀610為整合式測試儀的情況下，用於偵測損傷600之方法可包括下文。遞增遞減計數器(未圖示)可耦接至第二端子452。遞增遞減計數器可為測試儀610之量測裝置614之部分。在步驟602處，藉由以下啟用測試儀：將遞增遞減計數器初始化為零；將多個時鐘循環施加至測試環490，其中時鐘循環之數目等於正反器之數目(例如，若存在八個正反器422a至422h，則將施加八個時鐘循環)；及初始化正反器422a至422h中之每一者，以使得所有S輸入=1且所有R輸入=1 (如先前論述)。利用測試儀610量測一值(步驟604)包括使用遞增遞減計數器以在測試儀610自第二端子452接收1的情況下遞增1且在測試儀自第二端子452接收0的情況下遞減1 (亦即減去1)。換言之，經量測值為遞增遞減計數器之輸出。
在步驟606處，將經量測值與參考值進行比較。在一個態樣中，在複數個正反器經初始化至10101010的情況下，參考值可等於0 (亦即，1-1+1-1+1-1+1-1 = 0)。換言之，參考值為遞增遞減計數器基於正反器之數目計算的值(例如複數個正反器422a至422h具有8個正反器)。在步驟608處，若遞增遞減計數器之經量測值約等於參考值(例如0)，則判定IC不存在損傷。在步驟608處，若遞增遞減計數器之經量測值不約等於參考值0，則判定IC存在損傷。返回至在第五正反器422e之後的IC 400存在損傷的先前實例中，經量測值將等於「-1」(亦即，-1+1-1)。因此，方法600將判定IC存在損傷，係因為經量測值「-1」並不等於參考值「0」。
對於圖5中所說明之測試環590，啟用測試儀610 (步驟602)包括將第一端子551耦接至信號產生器612及將第二端子552耦接至量測裝置614。作為啟用測試儀610之部分，可藉由信號產生器612在第一端子551處施加「0」。藉由施加「0」，獲得第二端子之預期輸出。作為一實例，藉由施加「0」至第一反相器510a，第二端子之預期輸出，亦即參考值為10101010 (一個位元用於每一反相器)。參考值可視情況儲存於記憶體619中。
利用測試儀610量測一值(「經量測值」) (步驟604)包括量測第二端子552處之信號。量測裝置614或其他已知方法或裝置可用於量測值。可利用比較器616完成將經量測值與參考值(例如10101010)進行比較(步驟606)。
邏輯618或其他已知方法或裝置可用於在經量測值不約等於參考值(例如10101010)的情況下判定IC 500存在損傷，或在經量測值約等於參考值(例如10101010)的情況下判定IC 500不存在損傷。若IC 500受損，則損傷或裂紋將構成串聯耦接之複數個反相器522a至522h中之電開路。因此，經量測值將不約等於參考值(例如10101010)，且邏輯618將判定IC 500受損。
例示性電子裝置
圖7說明各種電子裝置，其可與前述基板、整合式裝置、半導體裝置、積體電路、晶粒、插入件或封裝中之任一者整合。舉例而言，行動電話裝置702、膝上型電腦裝置704、固定位置終端裝置706、穿戴式裝置708可包括如本文所描述之整合式裝置700。整合式裝置700可為(例如)本文所描述之基板、積體電路、晶粒、整合式裝置、整合式裝置封裝、積體電路裝置、裝置封裝、積體電路(IC)封裝、疊層封裝裝置中之任一者。圖7中所說明之裝置702、704、706、708僅為例示性的。其他電子裝置亦可以包括(但不限於)裝置(例如，電子裝置)之群組之整合式裝置700為特徵，該群組包括：行動裝置、手持式個人通信系統(PCS)單元、攜帶型資料單元(諸如個人數位助理)、全球定位系統(GPS)允用裝置、導航裝置、機上盒、音樂播放器、視訊播放器、娛樂單元、固定位置資料單元(諸如儀錶讀取設備)、通信裝置、智慧型電話、平板電腦、電腦、穿戴式裝置(例如，手錶、眼鏡)、物聯網(IoT)裝置、伺服器、路由器、在汽車載具(例如，自動型車輛)中實施之電子裝置、或儲存或擷取資料或電腦指令的任何其他裝置、或其任何組合。
圖2A至圖6B中所說明之組件、程序、特徵及/或功能中之一或多者可經重新佈置及/或組合為單一組件、程序、特徵或功能，或以若干組件、程序或功能實施。在不背離本發明的情況下，亦可添加額外的元件、組件、程序及/或功能。亦應注意，在本發明中，圖2A至圖6B及其對應描述不限於基板。在一些實施中，圖2A至圖6B及其對應描述可用於製造、產生、提供及/或生產積體裝置。在一些實施中，裝置可包括晶粒、整合式裝置、晶粒封裝、積體電路(IC)、裝置封裝、積體電路(IC)封裝、晶圓、半導體裝置、疊層封裝(PoP)裝置及/或插入件。
字組「例示性」在本文中用於意謂「充當實例、例子或說明」。在本文中描述為「例示性」之任何實施或態樣未必被視為相比於本發明之其他態樣較佳或有利。同樣，術語「態樣」不要求本發明之所有態樣皆包括所論述之特徵、優點或操作模式。術語「耦接」本文中用以指代在兩個物件之間的直接耦接或間接耦接。舉例而言，若對象A實體地觸摸對象B，且對象B觸摸對象C，則對象A及C仍可被視為耦接至彼此--其並不直接相互實體地觸摸亦如此。如本文所用，術語「橫穿」意謂穿過且包括完全穿過一物體或部分穿過一物體。
此外，應注意，本文中所含有之各種揭示內容可經描述為程序，該程序經描繪為流程圖、流程圖、結構圖或方塊圖。儘管流程圖可能將操作描述為順序程序，但許多操作可並行地或同時加以執行。另外，操作之次序可重新佈置。當程序之操作完成時，該程序終止。本文中所描述之本發明的各種特徵可在不背離本發明之情況下實施於不同系統中。應注意，本發明之前述態樣僅為實例且將不解釋為限制本發明。本發明之態樣之描述意欲為說明性的，且將不限制申請專利範圍之範疇。因而，本發明之教示可容易應用於其他類型之設備，且許多替代例、修改及變化對於熟習此項技術者而言將顯而易見。
100‧‧‧IC
102‧‧‧密封環
200‧‧‧IC
204‧‧‧基板
210‧‧‧密封環
210a‧‧‧第一側面
210b‧‧‧第二側面
210c‧‧‧第三側面
210d‧‧‧第四側面
222‧‧‧電路元件
222a‧‧‧第一電阻器
222b‧‧‧第二電阻器
222c‧‧‧第三電阻器
222d‧‧‧第四電阻器
222e‧‧‧第五電阻器
222f‧‧‧第六電阻器
222g‧‧‧第七電阻器
222h‧‧‧第八電阻器
222i‧‧‧第九電阻器
222j‧‧‧第十電阻器
222k‧‧‧第十一電阻器
222l‧‧‧第十二電阻器
222m‧‧‧第十三電阻器
222n‧‧‧第十四電阻器
222o‧‧‧第十五電阻器
222p‧‧‧第十六電阻器
230a‧‧‧第一金屬件
230b‧‧‧第二金屬件
230c‧‧‧第三金屬件
230d‧‧‧第四金屬件
230c‧‧‧第三金屬件
230d‧‧‧第四金屬件
232a‧‧‧第一隔離區
232b‧‧‧第二隔離區
251‧‧‧第一端子
252‧‧‧第二端子
290‧‧‧測試環
300‧‧‧IC
310‧‧‧密封環
310a‧‧‧第一側面
310b‧‧‧第二側面
310c‧‧‧第三側面
310d‧‧‧第四側面
322‧‧‧電路元件
322a‧‧‧第一電容器
322b‧‧‧第二電容器
322c‧‧‧第三電容器
322d‧‧‧第四電容器
322e‧‧‧第五電容器
322f‧‧‧第六電容器
322g‧‧‧第七電容器
322h‧‧‧第八電容器
322i‧‧‧第九電容器
322j‧‧‧第十電容器
322k‧‧‧第十一電容器
322l‧‧‧第十二電容器
322m‧‧‧十三電容器
322n‧‧‧第十四電容器
322o‧‧‧第十五電容器
322p‧‧‧第十六電容器
330a‧‧‧第一金屬件
330b‧‧‧第二金屬件
330c‧‧‧第三金屬件
330d‧‧‧第五金屬件
332‧‧‧隔離區
332a‧‧‧第一隔離區
332b‧‧‧第二隔離區
334a‧‧‧第一反向摻雜區域
334b‧‧‧第二反向摻雜區域
336‧‧‧隔離層
351‧‧‧第一端子
352‧‧‧第二端子
390‧‧‧測試環
400‧‧‧IC
410‧‧‧密封環
410a‧‧‧第一側面
410b‧‧‧第二側面
410c‧‧‧第三側面
410d‧‧‧第四側面
422‧‧‧電路元件
422a‧‧‧第一正反器
422b‧‧‧第二正反器
422c‧‧‧第三正反器
422d‧‧‧第四正反器
422e‧‧‧第五正反器
422f‧‧‧第六正反器
422g‧‧‧第八第七正反器
422h‧‧‧正反器
451‧‧‧第一端子
452‧‧‧第二端子
490‧‧‧測試環
500‧‧‧IC
510‧‧‧密封環
510a‧‧‧第一側面
510b‧‧‧第二側面
510c‧‧‧第三側面
510d‧‧‧第四側面
522‧‧‧電路元件
522a‧‧‧第一反相器
522b‧‧‧第二反相器
522c‧‧‧第三反相器
522d‧‧‧第四反相器
522e‧‧‧第五反相器
522f‧‧‧第六反相器
551‧‧‧第一端子
552‧‧‧第二端子
590‧‧‧測試環
600‧‧‧方法
602‧‧‧步驟
604‧‧‧步驟
606‧‧‧步驟
608‧‧‧步驟
610‧‧‧測試儀
612‧‧‧信號產生器
614‧‧‧量測裝置
616‧‧‧比較器
618‧‧‧邏輯
619‧‧‧記憶體
650‧‧‧接地信號
670‧‧‧電壓源(Vdd)
672‧‧‧參考電流(Iref)
700‧‧‧整合式裝置
702‧‧‧行動電話裝置
704‧‧‧膝上型電腦裝置
706‧‧‧固定位置終端裝置
708‧‧‧穿戴式裝置
各種特徵、性質及優點將自結合圖式在下文闡述之詳細描述變得顯而易見，在圖式中，相同參考字元貫穿全文對應地進行識別。
圖1說明習知密封環之俯視圖。
圖2A說明積體電路中之例示性測試環之俯視圖。
圖2B說明圖2A之例示性測試環之橫截面。
圖3A說明積體電路中之例示性測試環之俯視圖。
圖3B說明圖3A之測試環之橫截面。
圖4說明積體電路中之例示性測試環之俯視圖。
圖5說明積體電路中之例示性測試環之俯視圖。
圖6A說明用於偵測積體電路之損傷之例示性方法。
圖6B說明用於偵測IC之損傷之測試儀。
圖6C說明用於偵測IC之損傷之例示性方法的結構。
圖7說明可包括本文所描述之各種基板、整合式裝置、整合式裝置封裝、半導體裝置、晶粒、積體電路、封裝或電感器之各種電子裝置。

Claims (35)

  1. 一種設備，其包含： 在一積體電路(IC)之一周邊周圍的一測試環，該測試環進一步包含： 一第一端子； 一第二端子；及 一第一電路元件，其中該第一端子耦接至該第一電路元件，且該第一電路元件耦接至該第二端子，其中該第一端子、該第一電路元件及該第二端子串聯耦接在一起。
  2. 如請求項1之設備，其中該第一電路元件包含一第一電阻器。
  3. 如請求項2之設備，其中該第一電阻器選自由以下組成之群：一阱式電阻器、一多晶矽電阻器及一金屬電阻器。
  4. 如請求項2之設備，其進一步包含： 一第二電阻器，該第二電阻器與該第一電阻器、該第一端子及該第二端子串聯耦接。
  5. 如請求項4之設備，其進一步包含： 該第一電阻器，包括位於一第一側向平面中且耦接至一第一隔離區之一第一金屬件及一第二金屬件，該第一金屬件及該第二金屬件位於一基板上方；及 該第二電阻器，包括位於該第一側向平面中且耦接至一第二隔離區之一第三金屬件及一第四金屬件，該第三金屬件及該第四金屬件位於一基板上方。
  6. 如請求項5之設備，其中該第一金屬件及該第二金屬件位於一第一阱中之一摻雜區上方，且該第三金屬件及該第四金屬件位於一第二阱中之一摻雜區上方。
  7. 如請求項1之設備，其中該第一電路元件包含一第一電容器。
  8. 如請求項7之設備，其中該第一電容器選自由以下組成之群：一接面電容器、一MOS電容器及一金屬電容器。
  9. 如請求項7之設備，其進一步包含： 一第二電容器，該第二電容器與該第一電容器、該第一端子及該第二端子串聯耦接。
  10. 如請求項9之設備，其進一步包含： 該第一電容器，包括耦接至一第一反向摻雜區域之一第一金屬件及耦接至一第一隔離區之一第二金屬件，該第一反向摻雜區域位於該第一隔離區中；及 該第二電容器，包括耦接至一第二反向摻雜區域之一第三金屬件及耦接至一第二隔離區之一第四金屬件，該第二反向摻雜區域位於該第二隔離區中，該第一金屬件、該第二金屬件、該第三金屬件及該第四金屬件在該IC之一基板上方。
  11. 如請求項1之設備，其中該第一電路元件包含一被動裝置。
  12. 如請求項1之設備，其中該第一電路元件包含一第一正反器。
  13. 如請求項12之設備，其中該第一正反器選自由以下組成之群：一S-R正反器、一D正反器、一T正反器及一JK正反器。
  14. 如請求項1之設備，其中該第一電路元件經整合至該IC中。
  15. 如請求項1之設備，其中該設備經組態用於耦接至經整合於該IC中之一測試儀。
  16. 如請求項15之設備，其中該測試儀包括一信號產生器、一量測裝置、一比較器、一邏輯或一記憶體或其一組合。
  17. 如請求項1之設備，其進一步包含： 其中該測試環包括一可量測值； 其中該測試環包括一參考值； 其中若該可量測值不約等於該參考值，則該IC包括一裂紋。
  18. 如請求項1之設備，其中該測試環位於一密封環中，該密封環位於該IC之一周邊周圍。
  19. 如請求項1之設備，其中該設備併入至選自由以下組成之群的一裝置中：一音樂播放機、一視訊播放機、一娛樂單元、一導航裝置、一通信裝置、一行動裝置、一行動電話、一智慧型電話、一個人數位助理、一固定位置終端機或伺服器、一平板電腦、一穿戴式計算裝置及一膝上型電腦。
  20. 一種用於偵測積體電路之損傷之方法，其包含： 啟用耦接至一積體電路(IC)之一周邊中之一測試環的一測試儀，其中該測試環包含串聯耦接至一第一端子及一第二端子之一第一電路元件； 利用該測試儀量測一值； 將該經量測值與一參考值進行比較；及 若該經量測值不約等於該參考值，則判定該IC存在損傷，或若該經量測值約等於該參考值，則判定該IC不存在損傷。
  21. 如請求項20之方法，其進一步包含： 其中該第一電路元件包括一第一電阻器； 其中該參考值等於該第一電阻器之一等效電阻； 其中量測該值包括量測該第一端子與該第二端子之間的一電阻，亦即該經量測電阻；及 若該經量測電阻不約等於該等效電阻，則判定該IC存在損傷，或若該經量測電阻約等於該等效電阻，則判定該IC不存在損傷。
  22. 如請求項20之方法，其進一步包含： 其中該第一電路元件包括一第一電阻器； 其中啟用該測試儀包括施加一正弦信號至該第一端子，該正弦信號包括一參考值振幅； 其中量測該值包括量測該第二端子處之一信號，包括一經量測振幅；及 若該經量測振幅不約等於該參考值振幅，則判定該IC存在損傷，或若該經量測振幅約等於該參考值振幅，則判定該IC不存在損傷。
  23. 如請求項20之方法，其進一步包含： 其中該第一電路元件包括一第一電阻器； 其中啟用該測試儀包括將該第一端子耦接至一接地信號及施加流動穿過該第一電阻器之一參考電流； 其中該參考值為等於該第一電阻器之一等效電阻乘以該參考電流之一參考值電壓； 其中量測一值包括量測該第二端子處之一電壓，亦即該經量測電壓；及 若該經量測電壓不約等於該參考值電壓，則判定該IC存在損傷，或若該經量測電壓約等於該參考值電壓，則判定該IC不存在損傷。
  24. 如請求項20之方法，其進一步包含： 其中該第一電路元件包括一第一電容器； 其中該參考值等於該第一電容器之一等效電容；及 其中量測該值包括量測該第一端子與該第二端子之間的一電容，亦即該經量測電容；及 若該經量測電容不約等於該等效電容，則判定該IC存在損傷，或若該經量測電容約等於該等效電容，則判定該IC不存在損傷。
  25. 如請求項20之方法，其進一步包含： 其中該第一電路元件為一第一正反器； 其中啟用該測試儀包括將該第一正反器設定為一第一參考值及施加一時鐘至該第一正反器；及 其中量測一值包括量測該第二端子處之一信號，亦即該經量測信號； 若該經量測信號不約等於該第一參考值，則判定該IC存在損傷，或若該經量測信號約等於該第一參考值，則判定該IC不存在損傷。
  26. 如請求項25之方法，其進一步包含： 一第二正反器，其中該第一正反器之一輸入端耦接至該第一端子且該第一正反器之一輸出端耦接至該第二正反器，且其中該第二正反器之一輸出端耦接至該第二端子； 其中啟用該測試儀包括將該第二正反器設定為一第二參考值及施加該時鐘至該第二正反器；及 其中該經量測信號包括一第一位元及一第二位元。
  27. 如請求項26之方法，其中若該IC存在損傷，則該經量測信號包括一無效位元值，其中該無效位元值為第一正反器或第二正反器中對應於該IC上之一受損位置之一者的一輸出。
  28. 如請求項25之方法，其進一步包含： 耦接至該第二端子之一遞增遞減計數器； 其中一第二參考值等於該遞增遞減計數器之一計算值； 其中該經量測值包括該遞增遞減計數器之該輸出；及 若該遞增遞減計數器之該輸出不約等於該第二參考值，則判定該IC存在損傷，或若該遞增遞減計數器之該輸出約等於該第二參考值，則判定該IC不存在損傷。
  29. 如請求項20之方法，其進一步包含： 其中該第一電路元件為一第一反相器； 其中啟用該測試儀包括施加一第一位元至該第一反相器； 其中該參考值為該第二端子之一預期輸出； 其中量測該值包括量測該第二端子處之一信號，亦即一經量測信號；及 若該經量測信號不約等於該參考值，則判定該IC存在損傷，或若該經量測信號約等於該參考值，則判定該IC不存在損傷。
  30. 一種設備，其包含： 在一積體電路(IC)之一周邊周圍的一測試環，該測試環進一步包含： 一第一端子； 一第二端子； 一用於偵測該IC之損傷之第一構件，其與該第一端子及該第二端子串聯耦接。
  31. 如請求項30之設備，其中該用於偵測該IC之損傷之第一構件包括一第一電阻器。
  32. 如請求項30之設備，其中該用於偵測該IC之損傷之第一構件包括一第一電容器。
  33. 如請求項30之設備，其中該用於偵測該IC之損傷之第一構件包括一第一正反器。
  34. 如請求項33之設備，其中該用於偵測該IC之損傷之第一構件包括用於判定該IC之一第一個受損位置之構件。
  35. 如請求項30之設備，其中該用於偵測該IC中之一裂紋之第一構件包括一第一反相器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI730895B (zh) * 2020-09-03 2021-06-11 華邦電子股份有限公司 積體電路、破裂狀態偵測器以及其破裂狀態偵測方法
US11300610B1 (en) 2020-12-30 2022-04-12 Winbond Electronics Corp. Integrated circuit, crack status detector and crack status detection method
TWI769759B (zh) * 2020-07-29 2022-07-01 南韓商三星電子股份有限公司 半導體元件、缺陷偵測電路以及於半導體元件內偵測缺陷的方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102475495B1 (ko) * 2018-01-29 2022-12-07 삼성전자주식회사 반도체 장치
JP6862384B2 (ja) * 2018-03-21 2021-04-21 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
CN111223429B (zh) * 2020-01-21 2022-08-30 京东方科技集团股份有限公司 裂纹检测电路、显示面板及裂纹检测方法
CN113451272B (zh) * 2020-03-25 2022-04-29 长鑫存储技术有限公司 半导体结构
US11105846B1 (en) * 2020-04-02 2021-08-31 Globalfoundries U.S. Inc. Crack detecting and monitoring system for an integrated circuit
CN113362742B (zh) * 2021-06-21 2022-09-27 武汉华星光电技术有限公司 一种显示面板及显示模组
US20230296664A1 (en) * 2022-03-21 2023-09-21 Avago Technologies International Sales Pte. Limited Semiconductor product with edge integrity detection structure
CN117681773A (zh) * 2022-08-30 2024-03-12 群创光电股份有限公司 用于交通运输装置的风险控制系统及风险控制方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670890A (en) * 1993-04-22 1997-09-23 Lsi Logic Corporation Switchable pull-ups and pull-downs for IDDQ testing of integrated circuits
US5677917A (en) * 1996-04-29 1997-10-14 Motorola, Inc. Integrated circuit memory using fusible links in a scan chain
US6833557B1 (en) * 2000-06-27 2004-12-21 Agere Systems Inc. Integrated circuit and a method of manufacturing an integrated circuit
JP2002141474A (ja) * 2000-11-06 2002-05-17 Sharp Corp プレーナ型半導体チップとそのテスト方法並びに半導体ウエハ
JP4202970B2 (ja) * 2004-06-10 2008-12-24 株式会社東芝 半導体装置及びその製造方法、半導体装置の欠陥検出方法
DE102004028695B3 (de) * 2004-06-14 2005-12-22 Infineon Technologies Ag Halbleiterbauelement mit einem Bruchsensor
US7453258B2 (en) * 2004-09-09 2008-11-18 Formfactor, Inc. Method and apparatus for remotely buffering test channels
AU2006222409A1 (en) * 2005-03-08 2006-09-14 Lifecycle Pharma A/S Pharmaceutical compositions comprising sirolimus and/or an analogue thereof
DE102005021586B3 (de) * 2005-05-10 2007-02-01 Infineon Technologies Ag Halbleiterchip und Verfahren zur Überprüfung der Unversehrtheit von Halbleiterchips
JP4949733B2 (ja) * 2006-05-11 2012-06-13 ルネサスエレクトロニクス株式会社 半導体装置
JP2008021864A (ja) * 2006-07-13 2008-01-31 Nec Electronics Corp 半導体装置
DE102006037633B4 (de) * 2006-08-10 2008-06-19 Infineon Technologies Ag Halbleiterchip mit Beschädigungs-Detektierschaltung und ein Verfahren zum Herstellen eines Halbleiterchips
US8116106B2 (en) * 2008-09-19 2012-02-14 Power Integrations, Inc. Method and apparatus to select a parameter/mode based on a measurement during an initialization period
US20130009663A1 (en) * 2011-07-07 2013-01-10 Infineon Technologies Ag Crack detection line device and method
US8901989B2 (en) * 2012-07-26 2014-12-02 Qualcomm Incorporated Adaptive gate drive circuit with temperature compensation
US9159646B2 (en) * 2012-12-13 2015-10-13 Intel Corporation Apparatus and method to monitor die edge defects
US9070683B2 (en) * 2013-06-20 2015-06-30 Freescale Semiconductor, Inc. Die fracture detection and humidity protection with double guard ring arrangement
TW201513242A (zh) * 2013-09-02 2015-04-01 Biotronik Se & Co Kg 晶片及晶片製造方法
US9589914B2 (en) * 2014-11-28 2017-03-07 Infineon Technologies Ag Semiconductor chip
DE102014117723B4 (de) * 2014-12-02 2019-01-24 Infineon Technologies Ag Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
US9741667B2 (en) * 2015-04-10 2017-08-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Integrated circuit with die edge assurance structure
EP3295476A1 (de) * 2015-05-11 2018-03-21 Robert Bosch GmbH Kontaktviakette als korrosionsdetektor
KR20170051085A (ko) * 2015-11-02 2017-05-11 삼성전자주식회사 3차원 크랙 검출 구조물을 포함하는 반도체 장치 및 크랙 검출 방법
US9818655B2 (en) * 2015-12-08 2017-11-14 International Business Machines Corporation Method and structure for flip-chip package reliability monitoring using capacitive sensors groups

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI769759B (zh) * 2020-07-29 2022-07-01 南韓商三星電子股份有限公司 半導體元件、缺陷偵測電路以及於半導體元件內偵測缺陷的方法
US11417408B2 (en) 2020-07-29 2022-08-16 Samsung Electronics Co., Ltd. Semiconductor device including defect detection circuit and method of detecting defects in the same
US11715542B2 (en) 2020-07-29 2023-08-01 Samsung Electronics Co., Ltd. Semiconductor device including defect detection circuit and method of detecting defects in the same
TWI730895B (zh) * 2020-09-03 2021-06-11 華邦電子股份有限公司 積體電路、破裂狀態偵測器以及其破裂狀態偵測方法
US11300610B1 (en) 2020-12-30 2022-04-12 Winbond Electronics Corp. Integrated circuit, crack status detector and crack status detection method

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