TW201929108A - 靜電放電電路及其控制方法、電源開關電路 - Google Patents

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Abstract

本發明的實施例提供一種靜電放電電路包括：NMOS電晶體的串接，包括可操作地串接到第二NMOS電晶體的第一NMOS電晶體；第一單閘氧化層靜電放電控制電路，耦合到第一NMOS電晶體並配置成在靜電放電事件期間導通第一NMOS電晶體，第一單閘氧化層控制電路耦合到第一NMOS電晶體在第一電壓處的匯流排和第二電壓的第一節點；第二單閘氧化層靜電放電控制電路，其可操作地耦合到第二NMOS電晶體並且被配置為在靜電放電事件期間導通第二NMOS電晶體並且在正常操作期間關斷第二NMOS；和分壓電路，可操作地連接到第一電壓的第一匯流排和接地電壓的第二匯流排，其中分壓電路可操作地連接到第一單閘氧化層靜電放電控制電路和第二單閘氧化層靜電放電控制電路。

Description

單閘氧化層電源反相器與靜電放電保護電路
對較小的裝置的需求越來越大（例如，較短的通道長度和較低的通道長度和閘極氧化層厚度），其可以以更高的速度操作以用於高密度和高效能積體電路。在核心邏輯電路中連續縮小裝置，減小通道長度和減小工作電壓，從而減少工作電壓，從而降低功耗。來自先進技術的這種核心邏輯電路通常與通常在較高電壓（例如，3.3伏）下操作的傳統週邊設備（例如，I/O裝置）連接，其由比核心裝置具有更長通道（例如，0.35微米）與更厚的閘極氧化層（例如7奈米）的金屬氧化物半導體（MOS）電晶體支持。來自I/O裝置的電壓輸入訊號尤其是來自前幾代技術的電壓輸入信號可能對核心裝置造成損壞，如果沒有合適的電壓保護裝置，則只能在低電壓下操作。
為了保護核心邏輯電路中的裝置，通常需要一些形式的靜電放電（ESD）保護將電流從ESD源吸收到地，以便減小施加到核心裝置的電壓準位。隨著裝置尺寸繼續縮小，半導體製造製程的可變性增加，防止ESD損壞變得更加困難。傳統上，使用所謂的雙閘極或多閘極氧化層技術，即在不同電壓下操作的兩個或更多個不同的閘極厚度的裝置的組合。然而，由於使用了多個閘極厚度，這種常規技術需要對不同的閘極氧化層用不同的罩幕組，這代表了一個主要的技術經濟劣勢。具體來說，這種常規技術實質上增加了半導體製造製程內的處理步驟數，增加了製造積體電路的成本，最終也可能降低生產良率。因此，需要一種可以在較低供應電壓下使用的電路，同時還使用單一氧化層技術從輸入/輸出（I/O）裝置承受更高的輸入信號電壓，以最小化製造步驟和降低成本。
以下公開內容描述了用於實現主題的不同特徵的各種示例性實施例。下面描述部件和佈置的具體示例以簡化本揭露。當然，這些僅僅是示例，而不是限制性的。舉例來說，將理解當元件被稱為“連接到”或“耦合到”另一個元件時，它可以直接連接到或耦合到另一個元件，或者一個或多個中間元件可以是當下。
本文描述的特徵可以以不同的形式體現，並且不構造為限於本文描述的示例。而是，已經提供了本文描述的示例，使得本公開將是徹底和完整的，並且將本公開的全部範圍傳達給本領域普通技術人員。某些實施例沒有更詳細地描述參考附圖。
在以下描述中，即使在不同的繪製中，相同的附圖標記也用於相同的元件。提供描述中定義的內容，例如詳細構造和元件，以説明全面理解預設的示例。因此，顯而易見的是，實施例能夠在沒有那些具體來說明的事項的情況下進行。此外，沒有詳細描述習知功能或結構，因為它們會以不必要的細節模糊實施例。
雖然諸如“第一”或“第二”的表達可能用於指代各種元件，但元件不受運算式的限制。運算式僅用於區分一個元件與另一個元件的目的。
這些表達僅用於解釋具體實施例的目的而不是限制性的。除非另有說明，否則單數形式的表達包含複數含義。在整個說明書中、表達“包括”或“具有”僅用於表示本文所述的特性、數位、步驟、操作、元件、部件或其組合的存在、但不排除存在的可能性。一個或多個其他特性、數位、步驟、操作、元件、部件或這些或其他方面的組合。
以下描述本質上僅是示例性的，並且決不旨在限制本公開，其應用或用途。為清楚起見，在附圖中使用相同的標號來標識類似的元件。如這裡所使用的短語A、B和C中的至少一個應被解釋為表示邏輯結構（A或B或C），使用非排他性邏輯或。還應理解，方法內的步驟可能以不同的順序執行而不改變本示例的原理。
本發明示出一種基於可在低電壓操作的單閘氧化層半導體器件的靜電放電電路與電源開關電路，以減少製造過程與增加生產良率以降低成本。
圖1示出了根據本揭露的一些實施例基於單柵氧化層技術的靜電放電（ESD）保護電路100的示例性電路圖。ESD保護電路100（以下稱“ESD電路100”）包括分壓電路105，高通濾波器106（以下稱“高通濾波器106”），單閘氧化層ESD控制電路107（以下簡稱“ESD控制電路107“）和旁通電路108，其中ESD控制電路106和旁通電路108分別耦合在第一匯流排103和第二匯流排104之間。
分壓電路105包括串聯連接的多個阻抗元件，用作分壓。根據一些實施例，在分壓中使用串聯連接的兩個電阻111和112。在一些實施例中，阻抗元件是與另一個CMOS二極體連接的CMOS（互補金屬氧化物半導體）二極體。在一些實施例中，阻抗元件可以是配置為二極體的合適的MOS電晶體。在一些實施例中，它可以是各種阻抗元件的組合。
PMOS電晶體113被配置為P通道MOS電容器。為了能夠作為MOS電容器，源極（在下文中表示為端子“S”），汲極（下文中表示為端子“D”）和主體（下文中表示為端子“B”）端子的PMOS電晶體113電源端子連接到電源端子，例如PHV，它是第一匯流排103，並且其閘極端子（在下文中表示為端子“G”）連接到節點114，處於比第一匯流排103更低的電壓準位。。類似地，NMOS電晶體115被配置為N通道MOS電容器，其端子S、B和D連接到為GND的匯流排104，其端子G連接到節點117處的電阻116的一端，其為一個更高的電壓準位。電阻116的另一端在節點114處連接到電晶體113的端子G。在一些實施例中，連接到電晶體115的端子G的電阻116的相同端也連接到包括PMOS電晶體118和NMOS電晶體119的兩個電晶體的端子G。PMOS電晶體118的端子D也在節點120處連接到NMOS電晶體119的端子S。PMOS電晶體118的端子S和B在節點114處連接到NMOS電晶體113的端子G，而NMOS電晶體119的端子B和D連接連接到GND的第二匯流排104。如圖所示，NMOS電晶體121的端子S可操作地耦合到接收ESD電壓和PHV的匯流排103，並且其端子D可操作地耦合到串聯NMOS電晶體122的端子S。NMOS電晶體122的端子D連接到第二匯流排104。NMOS電晶體121和122的端子G還分別連接到節點114和120。應該注意的是，附加部件可以放置在第一匯流排103和電晶體121之間。
在操作期間，當從I/O節點或接墊102向第一匯流排103施加ESD脈衝時，由電阻116和用作MOS電容器的NMOS電晶體115形成的高頻率通過濾波器將節點117上的電壓向下拉到第二匯流排104上的電壓（例如GND）。類似地，用作MOS電容器的PMOS電晶體113也將節點114上的電壓拉到第一匯流排103上的電壓（例如PHV）。由於節點114處的電壓準位被上拉至PHV，節點114和第二匯流排104之間的電壓差以及因此從NMOS電晶體121的端子G到端子B的電壓下降產生電場，它從P型基底吸收稀疏電子並將它們集中在閘極氧化層附近。該電荷重分佈引起連續的N型通道，允許電流從NMOS電晶體121中的端子S流向D。因此，NMOS電晶體121導通。由於節點117處的電壓準位是GND，其將PMOS電晶體140的端子G上的電壓拉到GND，節點114和117之間的電壓差，因此電壓從端子G下降到端子B產生一個電場，在N型基底吸收帶正電的移動電荷，並將它們集中在氧化層附近。該電荷重分佈引起連續的P型通道，並允許電流在PMOS電晶體140中從端子S流到D。因此，然後接通PMOS電晶體140。
同時或隨後，由於NMOS電晶體119上的端子G和B之間沒有電壓差，所以NMOS電晶體119斷開。節點120處的電壓準位可以被充電到節點114上的電壓（例如，PHV）。由於節點120處的電壓準位被拉到PHV，其將NMOS電晶體122的端子G上的電壓拉到PHV，因此NMOS電晶體122由於端子G和端子B之間的電壓差而導通。因此，ESD脈衝可以通過旁通電路108中的兩個NMOS電晶體121和122從I/O節點102引導到第二匯流排104，例如GND。
同時，當第一匯流排103上的ESD脈衝與來自I/O節點102的輸入電壓PHV（例如，1.8V）一起存在時，節點114上的電壓由分壓電路105中電阻元件111和112的電阻值控制。在在一些實施例中，如果兩個電阻111和112的電阻值相等，則節點114處的該電壓可以是第一匯流排103上的電壓的一半（PHV/2，例如0.9V）。如上所述，配置為MOS電容器的NMOS電晶體115與電阻元件116一起形成高通濾波器，其將節點117處的電壓拉到第二匯流排104處的電壓，即GND。同時或隨後，由於節點117處的電壓準位是GND，PMOS電晶體118導通並且NMOS電晶體119斷開。由於PMOS電晶體118導通並且NMOS電晶體119斷開，因此其將節點120處的電壓準位拉到節點114處的電壓準位。施加在NMOS電晶體121的端子G上的電壓由分壓電路110中的電阻111和112的電阻值確定。在一些實施例中，施加在NMOS電晶體121的端子G上的電壓是PHV的一半，例如0.9V。此外，由於節點120處的電壓準位是PHV的一半，所以NMOS電晶體122導通。因此，ESD訊號可以通過NMOS電晶體121和122（例如，旁通電路108）路由（例如，放電）到GND（即，匯流排104），同時PHV仍然可以被遞送到核心電路101。
由於在ESD保護電路中使用分壓電路105，所有NMOS和PMOS電晶體115、119、121、122和113、118的端子G和S/D之間的最大電壓小於PHV。在一些實施例中，如果PHV是1.8V，那麼可以施加到這些主動電晶體裝置的最大電壓是0.9V，包括NMOS電晶體130、132、133和134、以及PMOS電晶體140，如果是電阻111和112的電阻值相等。在一些實施例中，如果電阻111和112的電阻值不同，則所有NMOS和PMOS電晶體上的電壓可以不同。
在正常操作期間，配置為MOS電容器的NMOS電晶體113和PMOS電晶體115被關斷。節點117處的電壓然後被拉到節點114處的電壓準位，其導通NMOS電晶體119並且關斷PMOS電晶體118。由於端子G和B之間的電壓差，NMOS電晶體119導通並將節點120處的電壓向下拉至GND，然後GND關斷NMOS電晶體122。因此，來自I/O節點102的PHV的電壓輸入可以被傳送到核心電路101。
ESD電路優選地僅由單閘氧化層裝置構成，使得NMOS和PMOS電晶體113、115、118、119、121和122都具有相同的閘極氧化層厚度。電阻元件111、112和116可以通過擴散形成在積體電路上，或者它們可以是多晶矽電阻。在一些實施例中，閘極氧化層的厚度可以是薄的（例如，不超過3奈米）。
圖2示出了根據本揭露的一些實施例的基於單閘氧化層技術的ESD保護電路200的示例性電路圖。ESD保護電路包括分壓電路205，兩個高通濾波電路206和207，兩個ESD控制電路208和旁通電路210。下面將分別描述分壓電路205、高通濾波電路206和207、ESD電路208和旁通電路209中的每一個。在一些實施例中，分壓電路205包括兩個電阻211和212；高通濾波電路206包括電阻213和電晶體231；高通濾波電路207包括電阻214和電晶體230； ESD控制電路包括兩個電晶體232和240；並且旁通電路208包括兩個電晶體233和234。根據本揭露的一些實施例，電晶體230、231、232、233和234可各自實施為N型金屬氧化物半導體（NMOS）場效應電晶體（FET）。在一些實施例中，電晶體240和242均可以實施為P型金屬氧化物半導體（PMOS）場效應電晶體（FET）。然而，應注意，電晶體230、231、232、233、234、240和242可各自實施為各種類型的電晶體（例如，雙極接面電晶體（BJT），高電子遷移率電晶體（HEMT）等）同時保持在本揭露的範圍內。
更具體來說，在圖2所示的實施例中，關於高通濾波電路207，電阻214的一端連接到節點220，另一端連接到電晶體230的端子“G”。電晶體230包括四個端子S、D、G和B。更具體來說，在一些實施例中，電晶體230的端子G在節點222處耦合到電阻214，並且電晶體230的端子S、D和B分別耦合到第二匯流排204，即GND。這樣，電晶體230可以用作N通道MOS電容器，這將在下面進一步詳細描述。
當ESD訊號出現時，高通濾波電路206和207確定ESD訊號的存在，並且可以使電路的其他部分相應地回應以啟用旁通電路。下面描述根據一些實施例，在ESD和正常操作模式下的每個ESD電路的詳細操作。
兩個高通濾波電路中的每一個都包括電阻和配置為MOS電容器的NMOS電晶體。在一些實施例中，高通濾波器206中的電阻213的一端耦合到NMOS電晶體231的端子G和PMOS電晶體242。電阻213的另一端以PHV的電壓準位耦合到第一匯流排203。在一些實施例中，高通濾波器207中的電阻214的一端耦合到NMOS電晶體230、232的端子G和PMOS電晶體240。電阻元件214的另一端在由分壓電路205確定的中間電壓準位處耦合到節點220。
在操作期間，當第一匯流排203上存在ESD脈衝時，由電阻213和配置為電容器的NMOS電晶體231形成的高頻率通過濾波器將節點221上的電壓向下拉至第一電壓準位，節點221上的第一電壓準位導通PMOS電晶體242。同時或隨後，節點223處的電壓準位可以充電到第二電壓準位，然後可導通NMOS電晶體234。
由電阻214和配置為MOS電容器的NMOS電晶體230形成的高頻率通過濾波器207將節點222上的電壓拉到第三電壓準位。所述第三電壓準位很接近GND可關斷NMOS電晶體232並導通PMOS電晶體240，其將節點224處的電壓準位拉到節點223處的電壓準位，例如，所述第二電壓準位，其也可導通所述NMOS電晶體234。因此，NMOS電晶體231和233通過這些電晶體中的端子G和S/D之間的電壓差導通，所述電壓差小於1V以使核心電路器件可以正常工作。ESD訊號可以通過NMOS電晶體231和233（例如，旁通電路208）路由（例如，放電）到GND（即，第二匯流排204），而PHV仍然可以從I/O節點202傳送到核心電路201。
在正常操作期間，由於在高通濾波電路206和207中配置為MOS電容器的NMOS電晶體231和230被關斷。節點221和222處的電壓準位被上拉到匯流排203處的電壓準位（例如，PHV）和節點220（例如，中間電壓準位）。在一些實施例中，第一匯流排203處的電壓準位和節點220可分別為1.8V和0.9V。同時，由於節點221和222處的電壓準位被上拉，兩個PMOS電晶體242和240被關斷，NMOS電晶體232導通。由於NMOS電晶體232導通，節點224處的電壓準位被下拉至GND。施加在NMOS電晶體233的端子G上的電壓是GND，其使NMOS電晶體233斷開。因此，來自I/O節點202的PHV的電壓輸入可以被傳送到核心電路201。
由於在ESD保護電路中使用分壓205和高通濾波電路206和207，可以施加到所有NMOS和PMOS電晶體的最大電壓準位是230、231、232、233、234、240和242。在一些實施例中，如果PHV是1.8V，那麼可以施加到這些主動電晶體的最大電壓可以是0.9V。因此，ESD電路可以優選地僅由單閘氧化層裝置構成，使得NMOS和PMOS電晶體230、231、232、233、234、240和242都具有相同的閘極氧化層厚度。電阻元件211和212可以通過擴散形成在積體電路上，或者它可以是多晶矽電阻。在一些實施例中，閘極氧化層的厚度可以是薄的（例如，不超過3奈米）。
圖3示出了根據本揭露的一些實施例，基於單閘氧化層技術操作ESD電路的方法300的示例性流程圖。在一些實施例中，方法300的操作由圖1-2中所示的相應部件執行。出於討論的目的，將結合圖2描述方法300的以下實施例。方法300的所示實施例僅是示例。因此，應該理解，可以省略，重新排序和/或添加任何各種操作，同時保持在本揭露的範圍內。
方法300以操作302開始，其中根據各種實施例，ESD電路200檢測到ESD事件的存在。在圖2的上述示例中，ESD電路200的高通濾波電路206和207被配置為檢測第一匯流排203中是否存在ESD脈衝信號。如果不存在這樣的ESD脈衝信號，則方法300進行到操作304、306和308。然而，如果ESD脈衝訊號與第一匯流排203上的PHV一起存在，則方法300進行到操作310、312和314。方法300的兩個路線將分別在下面討論。
如果在操作302沒有檢測到ESD脈衝信號，則方法300繼續操作304，其中ESD電路200的第一節點由第一和第二電阻在中間電壓準位處組合。在一些實施例中，如果第一和第二電阻的電阻值相等，則該中間電壓準位（MHV）可以是第一匯流排203上的電壓的一半，例如PHV/2。
方法300繼續到操作306，其中ESD電路200的第二節點通過第三電阻被充電到PHV，並且ESD電路200的第三節點被充電到中間準位（例如，MHV）。根據一些實施例，ESD電路200的第四電阻。更具體來說，繼續上述例子，第二節點，例如節點221，可以通過電阻213（第三電阻）充電到電壓準位，該電壓準位是大體上接近匯流排203上的PHV。第三節點，例如節點222，可以通過電阻214（第四電阻）充電到由第一和第二電阻確定的MHV。
方法300繼續操作308，根據一些實施例，其中第一和第二P型電晶體被關斷，第一N型電晶體被接通，並且第四節點被充電到中間電壓準位，第五節點充電到GND。仍然以相同的例子，由於節點221被拉到PHV並且節點222被拉到MHV，所以電晶體242（第一P型電晶體）和240（第二P型電晶體）是關斷，電晶體232（第一N型電晶體）導通。因此，節點223（第四節點）被拉到MHV，節點224（第五節點）被拉到GND。
方法300繼續進行操作310，其中根據一些實施例，第二N型電晶體被接通並且第三N型電晶體被關斷。仍然以相同的例子，電晶體234（第二N型電晶體）導通，電晶體233（第三N型電晶體）斷開。因此，在I/O節點或接觸（例如，202）上傳播的PHV可以被遞送到核心電路，例如201。
如果與來自I/O節點或接墊的輸入電壓一起檢測到ESD脈衝信號，則方法300繼續到操作312，其中ESD電路200的第一節點藉由第一和第二電阻設定在中間電壓準位處。在一些實施例中，如果第一和第二電阻的電阻值相等，則該中間電壓準位可以是匯流排203上的電壓的一半，例如MHV。
方法300繼續到操作314，其中根據一些實施例，ESD電路200的第二和第三節點被下拉到GND。更具體來說，繼續上述示例，第二節點，例如節點221，可以被充電到電壓準位，該電壓準位是大體上接近第二匯流排204上的GND。第三節點，例如節點222，可以被充電到接近第二匯流排204上的電壓準位，例如GND。
方法300繼續操作316，其中第一和第二P型電晶體接通，第一N型電晶體關斷，第四和第五節點充電到PHV和MHV ，按照一些實施例。仍然以相同的例子，由於節點221被拉到中間電壓準位且結點222被拉到接近GND的電壓準位，電晶體242（第一P型電晶體）和240（第二P型電晶體）都被接通，並且電晶體232（第一N型電晶體）關斷。因此，節點223（第四節點）被拉到中間電壓準位，節點224（第五節點）被拉到節點223上一個小於中間電壓準位的準位。
方法300繼續操作318，其中根據一些實施例，第二和第三N型電晶體被接通。仍然以相同的例子，電晶體234（第二N型電晶體）和電晶體233（第三N型電晶體）藉由節點223和234的電壓準位導通。因此，在I/O節點或接觸（例如202）上傳播的PHV可以被傳送到核心電路，例如201，而ESD脈衝訊號通過第二和第三N型電晶體被釋放到GND。
圖4示出了根據本揭露的一些實施例的基於單閘氧化層技術的單閘氧化層功率開關400的電路圖。單閘氧化層功率開關400包括分壓電路205，兩個準位偏移電路402a和402b，兩個驅動器緩衝電路404a和404b，以及輸出緩衝電路406。第一和第二準位偏移器電路402a和402b每個包括5個端子：2個電源端子，2個輸入端和1個輸出端子。第一和第二準位偏移器（LS）402a和402b在不同的輸入準位下工作，其中第一LS 402a在MHV和PHV範圍內工作，第二LS 402b在LV（低電壓）和MHV範圍工作，在一些實施例中。電路的連接和操作將在圖5和圖6中進一步詳細討論。
所述分壓電路205包括以串連方式連接的多個阻抗元件以作為分壓器。根據一些實施例，在所示出的實施例中，所述分壓電路205包含兩個電阻211和212以串連方式連接以作為分壓器。分壓電路205被用來對準位偏移器402a/402b、驅動器緩衝電路404a/404b及輸出緩衝電路406提供MHV。舉例來說，當PHV為1.8V時，節點220的MHV可為0.9V。
準位偏移器402a在電壓範圍為MHV到PHV之間操作，準位偏移器402b在電壓範圍為LV到MHV之間操作。在一些實施例中，所述準位偏移器402a可將電壓由LV轉換至MHV或是由MHV轉換至PHV。準位偏移器402a與402b的配置與操作在下面的圖5與圖6中會仔細討論。
第一和第二驅動器緩衝電路404a和404b每個包括三個反相器。具體來說，第一驅動器緩衝電路404a包括反相器電路410、412和414，並且第二驅動器緩衝電路404b包括反相器電路418、420和422。驅動器緩衝電路404中的三個反相器均由一個PMOS電晶體和一個NMOS電晶體組成，它們串聯連接在一起（例如，PMOS電晶體的端子D連接到NMOS電子的端子S）晶體）。第一驅動器緩衝電路404a的PMOS電晶體（例如，411a、413a和415a）的所有端子S連接到PHV。第一驅動器緩衝電路404a的NMOS電晶體（例如，411b、413b和415b）的所有端子D由分壓電路205的節點220連接到MHV。另外，反相器電路中的兩個PMOS和NMOS電晶體的端子G連接在一起。具體來說，在第一驅動器緩衝電路404a的第一反相器410中，PMOS電晶體411a的端子S與NMOS電晶體411b的端子D連接的節點在下文中表示為“410SD”。PMOS電晶體411a的端子G和NMOS電晶體411b連接的節點在下文中表示為“410G”。第二和第三反相器412和414也與第一反相器410類似地配置。驅動器緩衝電路中的三個反相器操作地串聯，節點412G連接到節點410SD，節點414G連接到節點412SD。最後，第一反相器的節點410G連接到第一準位偏移器402a的輸出端，節點414SD連接到輸出緩衝406中的PMOS電晶體431的端子G。
第二驅動器緩衝電路404b與第一驅動器緩衝電路404a類似地配置。三個反相器各自包括一個PMOS電晶體和一個NMOS電晶體。第二驅動器緩衝電路404b的PMOS電晶體（例如，419a、421a和423a）的所有端子S連接到MHV。第二驅動器緩衝電路404b的NMOS電晶體（例如，419b、421b和423b）的所有端子D都連接到GND。各個反相器420和422的節點G連接到相應反相器418和420的節點SD。最後，第二驅動器緩衝404b的第一反相器418的節點418G連接到第二準位偏移器402b的輸出端子，並且第二驅動器緩衝404b的第三反相器422的節點422SD連接到輸出緩衝406中的NMOS電晶體434的端子G。此外，第二驅動器緩衝電路404b中的節點418SD連接到第一準位偏移器402a的ENMB輸入，第二驅動器緩衝電路404b的節點420SD耦合到第一準位偏移器402a的ENM。
輸出緩衝406包括串聯連接的兩個PMOS電晶體，例如431和432，以及兩個NMOS電晶體，例如433和434。具體來說，第一PMOS電晶體431的端子D連接到第二PMOS電晶體432的端子S。第二PMOS電晶體432的端子D連接到第一NMOS電晶體433的端子S。然後，第一NMOS電晶體433的端子S連接到第二NMOS電晶體434的端子S。第一PMOS電晶體的端子S連接到PHV，而第二NMOS電晶體434的端子D連接到GND。此外，第二PMOS電晶體432的端子G和第一NMOS電晶體433連接在一起，其進一步連接到MHV。第二PMOS電晶體432的端子S和第一NMOS電晶體433的端子D用作功率反相器電路400的輸出端子。NMOS電晶體433和434的P型基底連接到GND電壓準位，並且PMOS電晶體431和432的N型基底連接到相應電晶體的端子S。
在操作期間，當第一準位偏移器402a的輸出端處的MHV和PHV之間的電壓準位施加在第一準動器緩衝電路404a上並且電壓準位在輸出處在0V和MHV之間擺動時第二準位偏移器402b的端子施加在第二驅動器緩衝電路404b上，NMOS電晶體411b導通，PMOS電晶體411a斷開，將節點410SD處的電壓拉至GND 。施加在第二反相器412的節點412G上的GND的電壓準位接通PMOS電晶體413a並且斷開NMOS電晶體413b，其將節點412SD處的電壓拉到PHV。電壓準位進一步被第三和第四反相器反轉兩次，然後輸出在節點416SD處從MHV擺動到PHV的電壓準位。類似地，可以實現在節點424SD處從0到MHV擺動的電壓準位。
當兩個邏輯低電壓，MHV和0V，分別在節點414SD和422SD上，因此，PMOS電晶體431導通，以將第一PMOS電晶體431的端子D和第二PMOS電晶體432的端子S之間的電壓拉到PHV。由於端子D上的MHV，因此，第二PMOS電晶體432可以接通，以進一步將第二PMOS電晶體432的端子D和第一NMOS電晶體433的端子S之間的電壓拉到PHV。第二NMOS電晶體434斷開，第一NMOS電晶體433導通。因此，當準位偏移器402a和402b的輸出處於它們的邏輯高準位時，輸出緩衝406的節點406SD處的輸出處於其邏輯高準位，例如PHV。類似地，當準位偏移器402a和402b的輸出處於它們的邏輯低準位時，節點406SD處的輸出處於其邏輯低準位，例如0V。
這個單閘氧化層準位偏移器（LS）402a用於將具有在0V和MHV之間擺動的工作電壓（例如0.9V）的核心電路的邏輯訊號轉換為具有較高電壓準位的I/O輸出端子。從0V到PHV，例如1.8V，同時保持電壓差超過其在崩潰電壓下方的閘極氧化層。具體來說，由於PMOS電晶體的端子B/S和第一驅動器緩衝404a中的NMOS電晶體的端子B/D分別連接到PHV和MHV，所有電晶體的端子G和S/D之間的電壓差是有限的。因此，第一驅動器緩衝404a中的所有PMOS和NMOS電晶體都可以是薄的閘極氧化層裝置。類似地，輸出緩衝404中的兩個PMOS電晶體的端子G和S/D之間的電壓差以及第二驅動器緩衝404b中的所有電晶體也受中間電壓的限制。因此，驅動器緩衝404和輸出緩衝406中的所有PMOS和NMOS電晶體也可以具有相同的氧化層厚度的閘極氧化層裝置。在一些實施例中，閘極氧化層的厚度可以不超過3奈米。所有電晶體也可以是厚的閘極氧化層裝置，以允許在更高的電壓下操作。在一些其他實施例中，閘極氧化層的厚度可以不超過7奈米。
圖5示出了根據本揭露的一些實施例的，在功率開關電路400中具有高電壓電路與低電壓電路的第一單閘氧化層準位偏移器的電路圖402a。第一單氧化層準位偏移器402a包括兩個相同的電路方塊501和502。兩個相同的電路方塊501和502各自包括5個PMOS電晶體和3個NMOS電晶體。
在第一電路方塊501中，包括兩個PMOS電晶體（511和512）和三個NMOS電晶體（513、514和515）的電晶體串聯通過它們的端子S和D串聯連接。具體來說，第一PMOS電晶體511的端子D連接到第二PMOS電晶體512的端子S。第二PMOS電晶體512的端子D還連接到第一NMOS電晶體513的端子S。第一NMOS電晶體513的端子D連接到第二NMOS電晶體514的端子S。第二NMOS電晶體514的端子S連接到第三NMOS電晶體515的端子S。第一PMOS電晶體511的端子S和第三NMOS電晶體515的端子D還分別連接到PHV和GND。第二PMOS電晶體512的端子G連接到MHV。第三NMOS電晶體515的端子G連接到ENM作為輸入端。PMOS電晶體的所有端子B都連接到其各自的端子S。NMOS電晶體的所有端子B都連接到GND。第三PMOS電晶體516的端子S連接到第四PMOS電晶體517的端子G，其進一步在節點519處連接到第二PMOS電晶體512的端子D和第一NMOS電晶體513的端子S。第三PMOS電晶體517的端子S連接到第四PMOS電晶體516的端子G，其進一步連接到MHV。第三和第四PMOS電晶體516和517的端子B，第三PMOS電晶體516的端子D和第一NMOS電晶體513的端子G在節點520處連接在一起。節點520還在節點521處連接到第一PMOS電晶體511的端子D和第二PMOS電晶體512的端子S。第五PMOS電晶體518的端子S連接到第四PMOS電晶體517的端子D。第五PMOS電晶體518的端子B連接到節點520。第五PMOS電晶體518的端子D在節點522處連接到第二NMOS電晶體514的端子G，節點522還連接到MHV。最後，第五PMOS電晶體518的端子G在節點523處連接到第一NMOS電晶體513的端子D和第二NMOS電晶體514的端子S。準位偏移電路500的第一電路方塊501中的電晶體516、517和518耦合在一起以作為電壓追蹤器552以保護第二NMOS電晶體514。
準位偏移器電路500中的第二電路方塊502的結構類似於第一電路方塊501的結構。在第二電路方塊502中，包括兩個PMOS電晶體和三個NMOS電晶體的電晶體的串接通過它們的端子S和D串聯連接。具體來說，第一PMOS電晶體531的端子D連接到第二PMOS電晶體532的端子S。第二PMOS電晶體532的端子D還連接到第一NMOS電晶體533的端子S。第一NMOS電晶體533的端子D連接到第二NMOS電晶體534的端子S。第二NMOS電晶體534的端子S連接到第三NMOS電晶體535的端子S。第一PMOS電晶體531的端子S和第三NMOS電晶體535的端子D還分別連接到PHV和GND。第二PMOS電晶體532的端子G連接到MHV。第三NMOS電晶體535的端子G連接到ENMB作為輸入端。PMOS電晶體的所有端子B（例如，531和532）連接到其各自的端子S。NMOS電晶體的所有端子B（例如，533、534和535）都連接到GND。第三PMOS電晶體536的端子S連接到第四PMOS電晶體537的端子G，在節點539處還連接到第二PMOS電晶體532的端子D和第一NMOS電晶體533的端子S。第三PMOS電晶體537的端子S連接到第四PMOS電晶體536的端子G，其進一步連接到MHV。第三和第四PMOS電晶體536和537的端子B，第三PMOS電晶體536的端子D和第一NMOS電晶體533的端子G在節點540處連接在一起。節點540還在節點541處連接到第一PMOS電晶體531的端子D和第二PMOS電晶體532的端子S。第五PMOS電晶體538的端子S連接到第四PMOS電晶體537的端子D。第五PMOS電晶體538的端子B連接到節點540。第五PMOS電晶體538的端子D在節點542處連接到第二NMOS電晶體534的端子G，節點542還連接到MHV。最後，第五PMOS電晶體538的端子G在節點543處連接到第一NMOS電晶體533的端子D和第二NMOS電晶體534的端子S。準位偏移電路500的第二電路方塊502中的電晶體536、537和538耦合在一起以作為電壓追蹤器554以保護第二NMOS電晶體534。
兩個電路方塊501和502通過將第一電路方塊501中的節點521連接到第二電路方塊502的第一PMOS電晶體531的端子G並且連接第二電路方塊502的節點541而電耦合。二電路方塊502到第一電路方塊501的第一PMOS電晶體511的端子G。最後，輸出端子連接到節點540和541。
在操作期間，電路方塊501接收由驅動器緩衝電路404中的對應節點（例如418SD和420SD）在節點ENM和ENMB的輸入電壓，其中供電電壓施加在節點PHV和MHV上，如圖5所示，並透過電路502在預定範圍內產生輸出電壓。當MHV = 0.9V且PHV = 1.8V，及當ENM = 0.9V且ENMB = 0V被加到第一準位偏移器402a時，電晶體514與電晶體515被導通，其將節點523的電壓準位拉到GND。電晶體512被斷開。電晶體518的閘極的低電壓準位導通電晶體518。電晶體516和517隨後被配置為將節點519設為GND。相似的，電晶體534被導通而電晶體535被斷開，其將節點543的電壓準位拉向高準位。電晶體536和537被斷開，且電晶體532被導通以把節點541的電壓準位拉高，因此斷開電晶體511並導通電晶體531。在這種配置下，輸出節點的電壓準位等於節點540的電壓準位，為1.8V。類似地，當MHV = 0.9V且PHV = 1.8V，及當ENM = 0V且ENMB = 0.9V被加到第一準位偏移器電路402a，輸出節點的電壓準位等於節點540的電壓準位，為0.9V。
所提出的單閘氧化層準位偏移器的一個優點是其製造成本遠低於傳統的雙閘極氧化層準位偏移器。所提出的準位偏移器的另一個優點是可以改善其切換速度，因為沒有使用厚的閘極氧化層裝置。
圖6示出了根據本揭露的一些實施例的用於使低電壓電路與高電壓電路介面的第二準位偏移器的電路圖402b。圖4中功率開關電路400的第二準位偏移器電路402b包括兩個相同的電路方塊601和602與反相器630。反相器630包含一個NMOS電晶體633和一個PMOS電晶體631。PMOS電晶體631的端子D與NMOS電晶體633的端子S耦合，PMOS電晶體631的端子D更進一步耦合至第一電路方塊601的ENB節點，而PMOS電晶體631的端子S耦合至LV且NMOS電晶體633的端子D耦合至GND。NMOS電晶體633與PMOS電晶體631的端子G一起耦合至EN。
兩個電路方塊601和602中的每一個包括2個PMOS電晶體和1個NMOS電晶體。具體來說，在第二準位偏移器電路402b的第一電路方塊601中，第一PMOS電晶體611和NMOS電晶體613通過連接兩個電晶體的端子G並聯連接，還在節點614處連接第一PMOS電晶體611的端子D和NMOS電晶體613的端子S。電晶體611和613的端子G還連接到ENB作為輸入端。第一PMOS電晶體611的端子S還連接到第二PMOS電晶體612的端子D。然後將第二PMOS電晶體612的端子S連接到MHV。PMOS電晶體611和612的所有端子B連接到其各自的端子S，並且NMOS電晶體613的端子B連接到GND。
準位偏移器電路402b中的第二電路方塊602的結構類似於第一電路方塊601的結構。在第二電路方塊602中，第一PMOS電晶體621和NMOS電晶體623並聯連接兩個電晶體的端子G並且還在節點624處連接第一PMOS電晶體621的端子D而和NMOS電晶體623的端子S。電晶體621和623的端子G還連接到EN作為輸入端。第一PMOS電晶體621的端子S還連接到第二PMOS電晶體622的端子D。然後，第二PMOS電晶體622的端子S連接到MHV。PMOS電晶體621和622的所有端子B連接到其各自的端子S，並且NMOS電晶體623的端子B連接到GND。
兩個電路方塊601和602通過將第一電路方塊601中的節點614連接到第二電路方塊602的第二PMOS電晶體622的端子G並且連接第二電路方塊602的節點624到第一電路方塊601的第二PMOS電晶體612的端子G來電耦合。最後，輸出端子連接到節點614。
當MHV施加在輸入端ENB上時，第一電路方塊601的NMOS電晶體613導通，第一電路方塊601的第一PMOS電晶體612斷開，然後拉電壓節點614到GND。由於GND施加在第二電路方塊602的第一PMOS電晶體621的端子G上，所以第二電路方塊602的第一PMOS電晶體621導通，其在節點處拉動電壓625到MHV。當在輸入端EN上施加GND時，第二電路方塊602的第一PMOS電晶體621導通，並且第二電路方塊602的NMOS電晶體623斷開。然後節點624處的電壓在節點625處被上拉到MHV的電壓準位。當MHV施加在輸入端EN上時，第二電路方塊602的NMOS電晶體623導通，第二電路方塊602的第一PMOS電晶體621斷開，然後拉電壓節點624到GND。由於GND施加在第一電路方塊601的第二PMOS電晶體611的端子G上，所以第二PMOS電晶體611導通，其將節點615處的電壓拉到MHV。當在輸入端EN上施加GND時，第二NMOS電晶體623斷開並且PMOS電晶體622導通。
類似地，當在輸入端ENB上施加GND時，第一電路方塊601的NMOS電晶體613被關斷，並且第一電路方塊601的第一PMOS電晶體612被接通，然後將節點614處的電壓拉到節點615處的電壓準位。當在輸入端EN上施加GND時，第二電路方塊602的第一PMOS電晶體621導通，並且第二電路方塊602的NMOS電晶體623斷開。然後節點624處的電壓在節點625處被上拉到電壓準位。當MHV施加在輸入端EN上時，第二電路方塊602的NMOS電晶體623導通，第二電路方塊602的第一PMOS電晶體621斷開，然後將節點624處的電壓拉到GND。由於GND施加在第一電路方塊601的第二PMOS電晶體611的端子G上，所以第二PMOS電晶體611導通，其將節點615處的電壓拉到MHV。由於第一電路方塊601的第一PMOS電晶體611導通，因此節點614處的MHV的電壓準位關斷第二電路方塊602中的第二PMOS電晶體622。
當ENB = 0V和EN = 0.7V被加到第二準位偏移器402b，電晶體611被導通且電晶體613被斷開，其將節點614的電壓準位拉到0.9V。類似地，電晶體621被斷開且電晶體623被導通，其將節點624的電壓準位拉到GND。節點614和624的電壓準位分別導通與斷開電晶體612和614，其導致節點614的輸出為0.9V。類似地，當ENB = 0.7V和EN = 0V被加到第二準位偏移器402b，電晶體611被斷開且電晶體613被導通，其將節點614的電壓準位拉至GND，其導致輸出0V。
圖7示出了根據本揭露的一些實施例的如圖4所示的操作電源開關電路的方法700的方塊圖。應知道一些額外的操作可在圖7的方法700的之前，之中，之後中提供，而且部份操作可能會被省略或重新排序。
方法700由操作702開始，其中根據本揭露的一些實施例提供中間電壓準位。在一些實施例中，中間電壓準位由分壓電路提供。在一些實施例中，分壓電路205包括串連在一起的多個阻抗元件以作為分壓器。根據一些實施例，在示例性實施例中，分壓電路205具有被作為分壓器的串連在一起的兩個電阻211和212。分壓器205對準位偏移器402a/402b，驅動器緩衝電路404a/404b及輸出緩衝電路406提供MHV。舉例來說，當PHV為1.8V被提供，節點220上可以得到MHV為0.9V。
方法700由步驟704繼續，其中根據本揭露的一些實施例提供輸入電壓。在一些實施例中，被提供到第二準位偏移器402b的輸入電壓在電壓範圍0到LV間擺動，第二準位偏移器402b提供輸出電壓至驅動器緩衝電路404b。在一些實施例中，驅動器緩衝電路404b在電壓範圍MHV和GND之間操作，以提供在0和MHV之間擺動的電壓輸出。第二準位偏移器402b的兩個內部節點更耦合至第一準位偏移器402a，第一準位偏移器402a將輸入電壓轉換至電壓範圍MHV和PHV之間。第一準位偏移器402a的輸出更耦合至驅動器緩衝電路404a，其提供在MHV和PHV之間擺動的電壓輸出。
方法700由步驟706繼續，其中根據本揭露的一些實施例提供兩個輸出電壓至輸出緩衝電路以提供電源開關輸出。在一些實施例中，兩個輸出電壓加到輸出緩衝電路406的兩個電晶體（例如431和434）的端子G以當對應的輸出電壓準位被提供時導通和關斷電晶體。輸出緩衝電路406的電晶體432和433的端子G被耦合至MHV，保持橫跨其閘極氧化層的電壓差低於崩潰電壓。當EN被加到0V時，電源開關輸出0V，且當EN被加到LV（例如0.7V）時，電源開關輸出為PHV為1.8V。
在實施例中，一種靜電放電（ESD）電路包括：NMOS電晶體的串接，包括可操作地串接到第二NMOS電晶體的第一NMOS電晶體，其中NMOS電晶體的串接可操作地耦合到接收一個靜電放電脈衝訊號的第一匯流排；第一單閘氧化層靜電放電控制電路，耦合到第一NMOS電晶體並配置成在靜電放電事件期間導通第一NMOS電晶體，第一單閘氧化層控制電路耦合到在第一電壓的第一匯流排和在第二電壓的第一節點，其中第一電壓高於第二電壓；第二單閘氧化層靜電放電控制電路，其可操作地耦合到第二NMOS電晶體並且被配置為在靜電放電事件期間導通第二NMOS電晶體並且在正常操作期間關斷第二NMOS電晶體，其中第二單閘氧化層靜電放電控制電路耦合到在第二電壓的第一節點和在接地電壓的第二匯流排之間，其中第二電壓高於接地電壓；和分壓電路，可操作地連接到在第一電壓的第一匯流排和在接地電壓的第二匯流排，其中分壓電路可操作地在所述第一節點耦合第一單閘氧化層靜電放電控制電路和第二單閘氧化層靜電放電控制電路。
在另一個實施例中，一種用於控制靜電放電的方法（靜電放電電路具有單閘氧化層半導體器件），包括：通過至少兩個高通濾波電路檢測靜電放電脈衝信號；將第一節點充電；將第二節點和第三節點充電；並將第四節點和第五節點充電以導通第一NMOS電晶體和第二NMOS電晶體以放電靜電放電訊號。
然而，在另一個實施例中，一種電源開關電路，包括：分壓器電路，可操作地耦合至在第一電壓的第一匯流排和在第二電壓的第二匯流排，其中分壓器電路可操作地配置以提供第三電壓；至少兩個準位偏移器電路，其中第一準位偏移器電路在所述第二電壓至所述第三電壓之間的第一電壓供應範圍操作，第二準位偏移器電路在所述第三電壓至所述第一電壓之間的第二電壓供應範圍操作；至少兩個驅動器緩衝電路耦合至所述至少一個對應的準位偏移器電路；至少一個輸出緩衝電路耦合至所述至少兩個驅動器緩衝電路以提供電源開關輸出電壓，其中所述至少兩個準位偏移器電路，所述至少兩個驅動器緩衝電路和所述輸出緩衝電路各包括多個單閘氧化層裝置。
前面概述了幾個實施例的特徵，使得本領域普通技術人員可以更好地理解本揭露的方面。本領域技術人員應該理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這種等同結構不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在本文中進行各種改變，替換和變更。
100‧‧‧保護電路
101、201‧‧‧核心電路
102、202‧‧‧接墊、I/O節點
103、203‧‧‧第一匯流排、匯流排
104、204‧‧‧第二匯流排、匯流排
105、110、205‧‧‧分壓電路
106‧‧‧高通濾波器、ESD控制電路
107‧‧‧ESD控制電路
108、208、209、210‧‧‧旁通電路
111、112、116、211、212、213、214‧‧‧電阻
113、118、240、242、411a、413a、415a、419a、421a、423a、431、432、511、512、516、517、518、531、532、536、537、538、611、612、621、622、631‧‧‧PMOS 電晶體
114、117、120、220、221、222、223、224、406G、406SD、410G、410SD、412G、412SD、414G、414SD、418G、418SD、420SD、422SD、519、520、521、522、523、539、540、541、542、543、614、615、624、625、635、ENM、ENMB‧‧‧節點
115、119、121、122、230、231、232、233、234、411b、413b、415b、419b、421b、423b、433、434、513、514、515、533、534、535、613、623、633‧‧‧NMOS 電晶體
200、208‧‧‧ESD電路
206、207‧‧‧高通濾波電路
300、700‧‧‧方法
302、304、306、308、310、312、314、316、318、702、704、706‧‧‧操作
400‧‧‧單閘氧化層功率開關、功率反相器電路、功率開關電路
402a、402b‧‧‧準位偏移器電路
406‧‧‧輸出緩衝電路
404a、404b‧‧‧驅動器緩衝電路
410、412、414、418、420、422‧‧‧反相器電路
501、601‧‧‧第一電路方塊
502、602‧‧‧第二電路方塊
552、554‧‧‧電壓追蹤器
630‧‧‧反相器
B、D、G、S‧‧‧端子
EN、ENB‧‧‧輸入端
GND‧‧‧地
LS1‧‧‧準位偏移器
MHV、PHV‧‧‧輸入電壓
當使用附圖閱讀時，從以下詳細描述中可以最好地理解本揭露的方面。值得注意的是，各種特徵不一定按比例繪製。實際上，為了清楚說明，可以任意增加或減少各種特徵的尺寸和幾何形狀。
圖1是根據本揭露的一些實施例基於單柵氧化層技術的靜電放電（ESD）保護電路的示例性電路圖。
圖2是根據本揭露的一些實施例的基於單閘氧化層技術的ESD保護電路的示例性電路圖。
圖3是根據本揭露的一些實施例的基於單閘氧化層技術的ESD保護電路的操作的框圖。
圖4是根據本揭露的一些實施例的基於單閘氧化層技術的功率開關電路的示例性電路圖。
圖5是根據本揭露的一些實施例的基於單閘氧化層技術的準位偏移器電路的示例性電路圖。
圖6是根據本揭露的一些實施例的基於單閘氧化層技術的準位偏移器電路的示例性電路圖。
圖7是示出了根據本揭露的一些實施例基於單柵氧化層技術操作功率開關電路的方法的方塊圖。

Claims (20)

  1. 一種靜電放電電路，包括： NMOS電晶體的串接，包括可操作地串接到第二NMOS電晶體的第一NMOS電晶體，其中所述NMOS電晶體的所述串接可操作地耦合到接收靜電放電脈衝信號的第一匯流排； 第一單閘氧化層靜電放電控制電路，其耦合到所述第一NMOS電晶體並且被配置為在靜電放電事件期間導通所述第一NMOS電晶體，所述第一單閘氧化層控制電路耦合到在第一電壓的所述第一匯流排和在第二電壓的第一節點之間，其中所述第一電壓高於所述第二電壓； 第二單閘氧化層靜電放電控制電路，其可操作地耦合到所述第二NMOS電晶體並且被配置為在所述靜電放電事件期間導通所述第二NMOS電晶體並且在正常操作期間關斷所述第二NMOS電晶體，其中所述第二單閘氧化層靜電放電控制電路耦合到在所述第二電壓的所述第一節點和在接地電壓的第二匯流排之間，其中所述第二電壓高於所述接地電壓；和 分壓電路，其可操作地連接到在所述第一電壓的所述第一匯流排和在所述接地電壓的所述第二匯流排，其中所述分壓電路可操作地在所述第一節點耦合到所述第一單閘氧化層靜電放電控制電路和所述第二單閘氧化層靜電放電控制電路。
  2. 如申請專利範圍第1項所述的靜電放電電路，其中所述分壓電路在所述單閘氧化層靜電放電中包括至少兩個電阻串聯在接收靜電放電的所述第一匯流排和所述第二匯流排之間。
  3. 如申請專利範圍第1項所述的靜電放電電路，其中所述第一單閘氧化層靜電放電控制電路和所述第二單閘氧化層靜電放電控制電路包括單閘氧化層裝置，其閘極厚度為3奈米或更少。
  4. 如申請專利範圍第1項所述的靜電放電電路，其中所述第二單閘氧化層靜電放電控制電路包括反相器電路。
  5. 如申請專利範圍第1項所述的靜電放電電路，其中所述第二NMOS電晶體由所述第一NMOS電晶體從所述靜電放電事件保護。
  6. 如申請專利範圍第1項所述的靜電放電電路，還包括： 兩個高通濾波電路，在靜電放電事件期間分別可操作地耦合到所述兩個單閘氧化層靜電放電控制電路以設定所述第一節點至中間電壓準位與所述第三節點至低電壓準位。
  7. 如申請專利範圍第6項所述的靜電放電電路，其中所述兩個高通濾波電路每個包括電阻部件和電容部件。
  8. 如申請專利範圍第7項所述的靜電放電電路，其中每個所述兩個高通濾波電路中的所述電容部件都可以是配置為電容器的單閘氧化層MOS組件。
  9. 如申請專利範圍第7項所述的靜電放電電路，其中每個所述兩個高通濾波電路中的所述電阻部件對所述第一單閘氧化層靜電放電控制電路和所述第二單閘氧化層靜電放電控制電路設置所述第一電壓。
  10. 一種控制具有單閘極氧化物半導體器件靜電放電電路的方法，包括： 通過至少兩個高通濾波電路檢測靜電放電脈衝信號； 將第一節點充電； 將第二節點和第三節點充電；和 將第四節點和第五節點充電以導通第一NMOS電晶體和第二NMOS電晶體以放電所述靜電放電訊號。
  11. 如申請專利範圍第10項所述的控制靜電放電電路的方法，其中所述充電所述第一節點到所述中間電壓準位由分壓電路可操作地控制。
  12. 如申請專利範圍第11項所述的控制靜電放電電路的方法，其中所述分壓電路包括至少兩個電阻，串聯連接在第一匯流排和第二匯流排之間。
  13. 如申請專利範圍第10項所述的控制靜電放電電路的方法，其中所述充電所述第二節點和所述第三節點由第一高通濾波電路和第二高通濾波電路可操作地控制。
  14. 如申請專利範圍第10項所述的控制靜電放電電路的方法，其中所述充電所述第四節點和所述第五節點由第一單閘氧化層靜電放電控制電路和第二單閘氧化層靜電放電控制電路可操作地控制。
  15. 如申請專利範圍第14項所述的控制靜電放電電路的方法，其中所述第一單閘氧化層靜電放電控制電路和所述第二單閘氧化層靜電放電控制電路各自包括具有閘極厚度的單閘氧化層裝置，其中所述閘極厚度等於或小於3奈米。
  16. 一種電源開關電路，包括： 分壓器電路，可操作地耦合至在第一電壓的第一匯流排和在第二電壓的第二匯流排，其中分壓器電路可操作地配置以提供第三電壓； 至少兩個準位偏移器電路，其中第一準位偏移器電路在所述第二電壓至所述第三電壓之間的第一電壓供應範圍操作，第二準位偏移器電路在所述第三電壓至所述第一電壓之間的第二電壓供應範圍操作； 至少兩個驅動器緩衝電路耦合至所述至少一個對應的準位偏移器電路； 至少一個輸出緩衝電路耦合至所述至少兩個驅動器緩衝電路以提供電源開關輸出電壓， 其中所述至少兩個準位偏移器電路，所述至少兩個驅動器緩衝電路和所述輸出緩衝電路各包括多個單閘氧化層裝置。
  17. 如申請專利範圍第16項所述的電源開關電路，其中所述分壓器電路包括至少兩個電阻串連在所述第一匯流排和所述第二匯流排之間。
  18. 如申請專利範圍第16項所述的電源開關電路，其中所述至少兩個驅動器緩衝電路更包括多個反相器，其中所述多個反相器各自在與所述至少一個對應的準位偏移器相同的電源準位範圍中操作。
  19. 如申請專利範圍第16項所述的電源開關電路，其中所述多個單閘氧化層裝置具有相同的閘極氧化層厚度。
  20. 如申請專利範圍第16項所述的電源開關電路，其中所述第一準位偏移器更包括電壓跟蹤器，其中所述電壓跟蹤器被配置為保護。
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