TWI768413B - 半導體裝置及操作電路 - Google Patents

Abstract

一種半導體裝置，包括一基板、一晶種層、一緩衝層、一通道層、一阻障層、一閘極結構、一第一源-汲極結構、一第二源-汲極結構以及一第一接觸件。晶種層位於基板上。緩衝層位於晶種層上。通道層位於緩衝層上。阻障層位於通道層上。閘極結構位於阻障層上，並具有一第一邊緣以及一第二邊緣。第一及第二源-汲極結構位於閘極結構的兩側。第一接觸件接觸第一源-汲極結構，並具有一第三邊緣以及一第四邊緣。第二及第三邊緣位於第一及第四邊緣之間。第二與第三邊緣之間的距離約在0.5微米~30微米之間。

Description

半導體裝置及操作電路

本發明係有關於一種半導體裝置，特別是有關於一種具有III-V族材料的半導體裝置。

因靜電放電(Electrostatic Discharge；ESD)所造成之元件損害對積體電路產品來說已經成為最主要的可靠度問題之一。尤其是隨著尺寸不斷地縮小至深次微米之程度，金氧半導體之閘極氧化層也越來越薄，積體電路更容易因靜電放電現象而遭受破壞。在一般的工業標準中，積體電路產品之輸出入接腳(I/O pin)必需能夠通過2000伏特以上之人體模式靜電放電測試以及200伏特以上之機械模式靜電放電測試。因此，在積體電路產品中，靜電放電防護元件必需設置在所有輸出入銲墊(pad)附近，以保護內部之核心電路(core circuit)不受靜電放電電流之侵害。

本發明之一實施例提供一種半導體裝置，包括一基板、一晶種層、一緩衝層、一通道層、一阻障層、一閘極結構、一 第一源-汲極結構、一第二源-汲極結構、一介電層、一第一接觸件、一第二接觸件以及一第三接觸件。晶種層位於基板上。緩衝層位於晶種層上。通道層位於緩衝層上。阻障層位於通道層上。閘極結構位於阻障層上，並具有一第一邊緣以及一第二邊緣。第一源-汲極結構位於閘極結構的一側。第二源-汲極結構位於閘極結構的另一側。介電層覆蓋第一源-汲極結構、第二源-汲極結構及閘極結構。第一接觸件貫穿介電層，並接觸第一源-汲極結構，並具有一第三邊緣以及一第四邊緣。第二接觸件貫穿介電層，並接觸閘極結構。第三接觸件貫穿介電層，並接觸第二源-汲極結構。第二及第三邊緣位於第一及第四邊緣之間。第二邊緣與第三邊緣之間的一第一距離約在0.5微米~30微米之間。

本發明另提供一種操作電路，包括一核心電路以及一靜電放電保護電路。核心電路耦接於一第一電源端以及一第二電源端之間。靜電放電保護電路包括一釋放元件與一控制電路並分別耦接於第一及第二電源端之間。釋放元件或控制電路包括：一閘極結構、一第一源-汲極結構以及一第一接觸件。閘極結構具有一第一邊緣以及一第二邊緣。第一接觸件接觸第一源-汲極結構，並具有一第三邊緣以及一第四邊緣。控制電路用以偵測一靜電放電事件是否發生。當靜電放電事件發生時，控制電路導通釋放元件，使得一靜電放電電流由第一電源端流入第二電源端，或是由第二電源端流入第一電源端。第二及第三邊緣位於第一及第四邊緣之間。第二邊緣與第三邊緣之間的一第一距離約在0.5微米~30微米之間。

100、200:半導體裝置

102、202:通道層

103:晶種層

104、106、204、206:源-汲極結構

108、208:二維電子氣

110、210:阻障層

112、212:蓋層

114、214:閘極結構

116、216:接觸層

118:介電層

311、312:半導體層

120、122、124、220、222、2224:接觸件

126、128、130、226、228、230:電極

310:圖案化遮罩層

E11~E18、E21~E28:邊緣

S1~S4:表面

C1、C2:電容

400:操作電路

402:靜電放電保護電路

404:核心電路

406、408:電源端

410:控制電路

412:釋放元件

第1圖為本發明之半導體裝置的結構示意圖。

第2圖為本發明之半導體裝置的另一結構示意圖。

第3A~3C圖顯示第1圖中的半導體裝置的製造方法示意圖。

第4圖為本發明之半導體裝置的應用示意圖。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

第1圖為本發明之半導體裝置的結構示意圖。如圖所示，半導體裝置100包括一基板101、一晶種層103、一緩衝層105、一通道層102、源-汲極結構104、106、一阻障層110、一蓋層112以及一閘極結構114。在一些實施例中，基板101可以為絕緣上覆矽基板(Silicon on Insulator，SOI)。在一些實施例中，基板101也可包含陶瓷基材以及分別設於陶瓷基材的上下表面的一對阻隔層(未 繪示)。在一些實施例中，陶瓷基材包含陶瓷材料。陶瓷材料包含金屬無機材料。在一些實施例中，陶瓷基材可以包含碳化矽、氮化鋁(AlN)、藍寶石基材或其他適合的材料。上述藍寶石基材可以是氧化鋁。在一些實施例中，位於陶瓷基材上下表面的阻隔層可包含單一或多層的絕緣材料層以及/或其他合適的材料層，例如半導體層。絕緣材料層可以是氧化物、氮化物、氮氧化物、或其他合適的絕緣材料。半導體層可以為多晶矽。阻隔層可防止陶瓷基材的擴散，並且也可阻隔陶瓷基材與其他膜層或製程機台相互作用。在一些實施例中，阻隔層也可密封(encapsulate)陶瓷基材。此時，阻隔層不僅覆蓋的上下表面，更覆蓋的兩側表面。

晶種層103位於基板101上。緩衝層105位於晶種層103上。晶種層103可以緩解基板101與上方成長的膜層之間的晶格差異，以提升結晶品質。晶種層103是選擇性的。在其它實施例中，半導體裝置100不具有晶種層103。在一些實施例中，晶種層103的材料可以為或包括氮化鋁(AlN)、氮化鋁鎵(AlGaN)、其他適當的材料、或上述之組合。

緩衝層105可減緩後續形成於緩衝層105上方的通道層102的應變(strain)，以防止缺陷形成於上方的通道層102中。在一些實施例中，如先前所提及的，可以不設置晶種層103於半導體裝置100中，而直接在基板101上方形成緩衝層105，以簡化製程步驟，且亦可達到改善的效果。在一些實施例中，緩衝層105的材料可以包含III-V族化合物半導體材料，例如III族氮化物。舉例來說，緩衝層105的材料可以為或包括氮化鎵(Gallium Nitride；GaN)、氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、其他適當的材料、或前述之 組合。

通道層102位於緩衝層105上，並具有III-V族材料，例如III族氮化物。舉例來說，通道層102包括氮化鎵(GaN)、氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、其他適當的材料、或前述之組合。在一些實施例中，可以藉由沉積製程來形成通道層102，例如有機金屬化學氣相沉積(MOCVD)、原子層沉積(ALD)、分子束磊晶(MBE)、液相磊晶(LPE)、其他適當的製程、或上述之組合。

源-汲極結構104及106位於通道層102之中。在一些實施例中，源-汲極結構104及106的材料可以為或包括導電材料，例如金屬、金屬矽化物、半導體材料、或上述之組合。舉例來說，金屬可以是金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、類似材料、上述之合金、上述之多層結構、或上述之組合，並且半導體材料可以是多晶矽(poly-Si)或多晶鍺(poly-Ge)。

阻障層110位於通道層102之中，並位於源-汲極結構104及106之間。阻障層110的材料可以包含一或多種III-V族化合物半導體材料，例如III族氮化物。舉例來說，阻障層110的材料可以為或包括GaN、AlGaN、AlInN、InGaN、InAlGaN、其他適當的材料、或上述之組合。在一些實施例中，可以藉由沉積製程來形成阻障層110，例如有機金屬化學氣相沉積(MOCVD)、原子層沉積(ALD)、分子束磊晶(MBE)、液相磊晶(LPE)、其他適當的製程、或上述之組合。

由於通道層102與阻障層110包括相異的材料，故於通道層102與阻障層110之間形成一異質界面。藉由異質材料的能隙差(band gap)，可使一二維電子氣(two-dimensional electron gas，2DEG)108形成於此異質界面上。在一可能實施例中，二維電子氣108用以作為半導體裝置100的導電載子。

蓋層112位於通道層102之上，並重疊阻障層110。蓋層112用以抑制二維電子氣108的產生，以達成半導體裝置100的常關(normally-off)狀態。在其它實施例中，蓋層112可以在不中斷二維電子氣108的導電路徑的情況下，消耗下方的二維電子氣108，故可增加半導體裝置100的崩潰電壓，進而提升半導體裝置100的可靠度。在本實施例中，蓋層112具有邊緣E17及E18。邊緣E17平行邊緣E18，並垂直阻障層110的表面S1。在此例中，邊緣E17並未接觸源-汲極結構106，邊緣E18並未接觸源-汲極結構104。在一些實施例中，蓋層112可以是以p型摻雜或n型摻雜的氮化鎵(GaN)。

閘極結構114位於蓋層112之上，並具有邊緣E11及E12。邊緣E11實質上平行邊緣E12，並垂直阻障層110的表面S1。在本實施例中，邊緣E11對齊邊緣E17，邊緣E12對齊邊緣E18。在一些實施例中，閘極結構114的材料可以為或包括導電材料，例如金屬、金屬矽化物、半導體材料、或上述之組合。舉例來說，金屬可以是金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、類似材料、上述之合金、上述之多層結構、或上述之組合，並且半導體材料可以是多晶矽(poly-Si)或多晶鍺(poly-Ge)。

在其它實施例中，一接觸層116形成於閘極結構114與蓋層112之間。舉例而言，接觸層116可以包括含有耐火性金屬的金屬氮化物，且耐火性金屬可選自由鈦、鋯、鉿、釩、鈮、鉭、鉻、鉬、鎢、錳、鎝、錸、釕、鋨、銠及銥所構成之群組。根據本揭露的一實 施例，接觸層116的材料可能是氮化鈦(TiN)。在其它實施例中，接觸層116可省略，以簡化製程。

介電層118覆蓋源-汲極結構104、106、阻障層110、蓋層112及閘極結構114。介電層118可以包括或為一或多層的二氧化矽、低介電常數介電材料例如氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼矽酸鹽玻璃(borosilicate glass,BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)、摻雜氟的矽酸鹽玻璃(fluorinated silicate glass,FSG)、有機矽酸鹽玻璃(organosilicate glasses,OSG)、SiOxCy、旋轉塗佈玻璃(Spin-On-Glass)、旋轉塗佈聚合物(Spin-On-Polymers)、碳矽材料、上述之化合物(compound)、上述之複合物(composite)、類似材料、或上述之組合。

接觸件120、122及124貫穿介電層118。在本實施例中，接觸件120接觸源-汲極結構104。接觸件122接觸閘極結構114。接觸件124接觸源-汲極結構106。在一可能實施例中，源-汲極結構104垂直投影到通道層102的區域大於接觸件120垂直投影到通道層102的區域。在此例中，閘極結構114垂直投影到通道層102的區域大於接觸件122垂直投影到通道層102的區域，並且源-汲極結構106垂直投影到通道層102的區域大於接觸件124垂直投影到通道層102的區域。在一些實施例中，接觸件120、122及124的材料可以是金屬材料，例如金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、前述之組合或前述之多層。

在一可能實施例中，接觸件120具有邊緣E13、E14 以及一表面S2、接觸件122具有一表面S3、接觸件124具有邊緣E15、E16以及一表面S4。表面S2~S4平行表面S1，並垂直邊緣E11~E18。在本實施例中，表面S2切齊表面S3及S4。

另外，邊緣E13~E16彼此實質上平行，並垂直阻障層110的表面S1。如圖所示，邊緣E16位於邊緣E11與E15之間，邊緣E11位於邊緣E12與E16之間。在一可能實施例中，邊緣E11與E16之間的距離約在0.5微米~30微米之間。另外，邊緣E12位於邊緣E11與E13之間、邊緣E13位於邊緣E12與E14之間。邊緣E12與E13之間的距離約在0.5微米~30微米之間。在一些實施例中，邊緣E12與E13之間的距離等於邊緣E11與E16之間的距離。在其它實施例中，由於邊緣E11對齊邊緣E17，故邊緣E17到邊緣E16之間的距離也等於邊緣E11與E16之間的距離。同樣地，邊緣E12對齊邊緣E，故邊緣E13到邊緣E18之間的距離也等於邊緣E12與E13之間的距離。

閘極結構114與接觸件124之間具有一電容C2。電容C2的容值與邊緣E11與E16之間的距離有關。舉例而言，當邊緣E11與E16之間的距離愈大時，電容C2的容值愈大。當邊緣E11與E16之間的距離愈小時，電容C2的容值愈小。在一可能實施例中，邊緣E11與E16之間的距離為0.75微米(um)。此外，閘極結構114與接觸件120之間具有一電容C1。電容C1的容值與邊緣E12與E13之間的距離有關。在一可能實施例中，邊緣E12與E13之間的距離為0.75微米(um)。由於電容C1的特性與電容C2的特性相似，故不再贅述。

在其它實施例中，使用米勒率(miller ratio)計算出電容C1與C2的容值，再根據計算結果決定邊緣E12與E13之間的距離及邊緣E11與E16之間的距離。米勒率與電容C1與C2的容值之間的關 係如下：

其中，Cgd為電容C2的容值，Cgs為電容C1的容值。

在一可能實施例中，米勒率約介於0.3~0.55之間。在其它實施例中，半導體裝置100更包括電極126、128及130。電極126用以電性連接接觸件120。電極128用以電性連接接觸件122。電極130用以電性連接接觸件124。在一可能實施例中，電極126未重疊閘極結構114。在另一可能實施例中，電極126垂直投影到通道層102的區域位於電極128垂直投影到通道層102的區域之外。換句話說，電極126垂直投影到通道層102的區域未重疊電極128垂直投影到通道層102的區域。

在一些實施例中，半導體裝置100係作為一靜電放電元件，其可承受瞬間高壓。舉例而言，當電極128的電壓夠大時，半導體裝置100導通。因此，靜電放電電流可能由電極130流入半導體裝置100，並由電極126流出。在另一可能實施例中，當半導體裝置100導通時，靜電放電電流由電極126流入半導體裝置100，並由電極130流出。在本實施例中，由於二維電子氣108的高電子移動性，故半導體裝置100可作為一高電子遷移率電晶體(high electron mobility transistor；HEMT)。在此例中，電極126可能作為高電子遷移率電晶體的源極或汲極，電極128作為高電子遷移率電晶體的閘極，電極130作為高電子遷移率電晶體的汲極或源極。舉例而言，當電極126作為高電子遷移率電晶體的源極時，電極130作為高電子遷移率電晶體的汲極。當電極126作為高電子遷移率電晶體的汲極時，電極130作為高電子遷移率電晶體的源極。

在本實施例中，由於接觸件120及電極126並未透過場板(field plate)重疊閘極結構114，故可減少源-汲極結構104與閘極結構114之間的電容C1的容值，進而減小半導體裝置100的觸發電壓(trigger voltage)，並增加半導體裝置100的ESD耐受度。舉例而言，當靜電放電電壓大於半導體裝置100的觸發電壓時，便可導通半導體裝置100，用以釋放靜電放電電流。再者，當閘極結構114的兩側邊緣對齊蓋層112的兩側邊緣，更可減少閘極與二維電子氣108之間的寄生電容的容值。

第2圖為本發明之半導體裝置的另一示意圖。第2圖相似第1圖，不同之處在於，第2圖的蓋層212的邊緣E27並未對齊閘極結構214的邊緣E21，並且蓋層212的邊緣E28亦未對齊閘極結構214的邊緣E22。由於第2圖的通道層202、源-汲極結構204、206、阻障層210、蓋層212、閘極結構214、介電層218、接觸件220、222、224及電極226、228、230的特性與第1圖的通道層102、源-汲極結構104、106、阻障層110、蓋層112、閘極結構114、介電層118、接觸件120、122、124及電極126、128、130的特性相似，故不再贅述。

在本實施例中，蓋層212的邊緣E27與接觸件224的邊緣E26之間的距離小於閘極結構214的邊緣E21與接觸件224的邊緣E26之間的距離。另外，蓋層212的邊緣E28與接觸件220的邊緣E23之間的距離小於閘極結構214的邊緣E22與接觸件220的邊緣E23之間的距離。

第3A~3C圖顯示第1圖中的半導體裝置100的製造方法示意圖。首先，請參考第3A圖，提供基板101。接著，在基板101之上形成一晶種層103。在晶種層103之上形成一緩衝層105。在緩衝 層105之上形成一通道層102，並在通道層102上形成阻障層110。在一些實施例中，可以藉由沉積製程來形成晶種層103、緩衝層105、通道層102及阻障層110，例如有機金屬化學氣相沉積(Metal Organic Chemical Vapor Deposition,MOCVD)、原子層沉積(Atomic Layer Deposition,ALD)、分子束磊晶(Molecular Beam Epitaxy,MBE)、液相磊晶(Liquid Phase Epitaxy,LPE)、其他適當的製程、或前述之組合。

由於通道層102與阻障層110包括相異的材料，故於通道層102與阻障層110之間形成一異質界面。藉由異質材料的能隙差(band gap)，可使二維電子氣(two-dimensional electron gas，2DEG)108形成於此異質界面上。二維電子氣108用以作為高電子遷移率電晶體的導電載子。

接著，在阻障層110之上形成蓋層112及接觸層116。在一些實施例中，可以藉由沉積製程以及圖案化製程來形成蓋層112及接觸層116。舉例來說，可以藉由沉積製程在阻障層110上形成化合物半導體材料層311及312。在一些實施例中，圖案化製程包括在化合物半導體材料層312上形成圖案化遮罩層310，然後蝕刻化合物半導體材料層311及312未被圖案化遮罩層310覆蓋的部分，由此形成蓋層112及接觸層116。在一些實施例中，上述沉積製程可以包含有機金屬化學氣相沉積(MOCVD)、原子層沉積(ALD)、分子束磊晶(MBE)、液相磊晶(LPE)、類似的製程或前述之組合。

在一些實施例中，圖案化遮罩層310可以是光阻，例如正型光阻或負型光阻。在另一些實施例中，圖案化遮罩層310可以是硬遮罩，例如氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、類 似的材料或前述之組合。在一些實施例中，可以藉由旋轉塗佈(spin-on coating)、物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積(chemical vapor deposition；CVD)、其他適當的製程、或上述之組合來形成上述圖案化遮罩層310。

在一些實施例中，可以藉由乾式蝕刻製程、濕式蝕刻製程、或前述之組合來蝕刻沉積的材料層。舉例來說，沉積的材料層的蝕刻包含反應性離子蝕刻(reactive ion etch,RIE)、感應耦合式電漿(inductively-coupled plasma,ICP)蝕刻、中子束蝕刻(neutral beam etch,NBE)、電子迴旋共振式(electron cyclotron resonance,ERC)蝕刻、其他適當的蝕刻製程、或上述之組合。

請參考第3B圖，在接觸層116上形成閘極結構114。在一些實施例中，形成閘極結構114的步驟可包含在通道層102之上全面地沉積用於閘極結構114的導電材料層(未顯示)，以及對導電材料層執行圖案化製程，以形成閘極結構114於接觸層116之上。形成導電材料的沉積製程可以是原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)(例如，濺鍍)、前述之組合、或類似製程。

接著，在閘極結構114的兩側設置源-汲極結構104及106。源-汲極結構104及106延伸穿過阻障層110及二維電子氣108。在一些實施例中，源-汲極結構104及106的形成包含執行圖案化製程，以在閘極結構114的兩側凹蝕阻障層110及二維電子氣108及一部分之通道層102，形成穿過阻障層110並延伸至通道層102的一對凹口，然後在此對凹口上方沉積導電材料，並對沉積的導電材料執行圖案化製程，以在預期的位置形成源-汲極結構104及106。在其它實施例中，可以依據實際產品所需的特性調整源-汲極結構104及106延伸 的深度。另外，用於形成源-汲極結構104及106的沉積製程及材料可以類似於閘極結構114的沉積製程及材料，故不再贅述。

雖然在此描述在不同的步驟中形成源-汲極結構104及106和閘極結構114，但本發明不限於此。舉例來說，可以在形成閘極結構114之前，先形成用於源-汲極結構104及106的凹口，再藉由沉積製程及圖案化製程來同時形成源-汲極結構104及106和閘極結構114。在一些實施例中，源-汲極結構104及106和閘極結構114的形成可以獨立地包含相同或不同的製程和材料。此外，源-汲極結構104及106和閘極結構114的形狀不限於圖式中的垂直側壁，也可以是傾斜的側壁或具有其他形貌。

請參考第3C圖，在源-汲極結構104及106、閘極結構114和阻障層110上方形成介電層118，其覆蓋源-汲極結構104及106、閘極結構114和阻障層110。在介電層118中形成與源-汲極結構104連接的接觸件120、與閘極結構114連接的接觸件122以及與源-汲極結構106連接的接觸件130。在一些實施例中，可以藉由任何合適的製程來沉積介電層118，例如化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、類似製程、或上述之組合。

在其它實例中，形成接觸件126、128及130的步驟可以包括透過圖案化製程形成分別對應於源-汲極結構104、閘極結構114及源-汲極結構106的開口(未繪示)，其穿過介電層118且分別暴露出源-汲極結構104、閘極結構114及源-汲極結構106，沉積金屬材料(未繪示)於介電層118上且填入開口。

接著，在接觸件126、128及130上方形成電極126、128及130。在一些實施例中，可沉積金屬材料(未繪示)於接觸件 126、128及130上，並進行平坦化製程以移除金屬材料在介電層118上方的部分，由此形成電極126、128及130。

在本實施例中，源-汲極結構104及106並沒有電性連接至任何場板，故可避免閘極與其它金屬層(如場板)形成電容。再者，藉由控制閘極結構114與接觸件120及124之間的距離，便可適當地調整半導體裝置100的觸發電壓，並最佳化半導體裝置100的二次崩潰電流，以提高半導體裝置100的ESD保護能力。

第4圖為本發明之半導體裝置的應用示意圖。在本實施例中，操作電路400包括一靜電放電保護電路402以及一核心電路404。靜電放電保護電路402與核心電路404耦接於電源端402與404之間。當一靜電放電事件發生時，操作電路400進入一保護模式。在保護模式下，靜電放電保護電路402動作，用以將靜電放電電流由電源端406釋放至電源端408，或是由電源端408釋放至電源端406。因此，靜電放電電流不會進入核心電路404。此時，核心電路404停止動作。當靜電放電事件未發生時，操作電路400進入一正常模式。在正常模式下，靜電放電保護電路402停止動作。此時，核心電路404根據電源端406及408的電壓而動作。在正常模式下，電源端406接收一第一操作電壓(如5V)，電源端408接收一第二操作電壓(如0V)。

在一可能實施例中，靜電放電保護電路402包括一控制電路410以及一釋放元件412。控制電路410用以判斷靜電放電事件是否發生。當靜電放電事件發生於電源端406與408之一者，並且電源端406及408之另一者耦接至地時，控制電路410導通釋放元件412。因此，靜電放電電流由電源端406，經釋放元件412流入電源端408，或是由電源端408，經釋放元件412流入電源端406。由於沒有靜電電 流流入核心電路404，故可避免靜電放電電流傷害核心電路404內部的元件。

在本實施例中，第1圖的半導體裝置100以及第2圖的半導體裝置200可作為釋放元件412。以半導體裝置100為例，電極126可能透過走線(未顯示)耦接至電源端406，電極130可能透過走線(未顯示)耦接至電源端408，電極128可能透過走線(未顯示)耦接至控制電路410。由於半導體裝置100不具有場板結構，故可減少閘極與源極間的寄生電容，以及閘極與汲極間的寄生電容。於一實施例中，控制電路410與釋放元件412可分別包括第1圖的半導體裝置100以及第2圖的半導體裝置200。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來說，本發明實施例所述之系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:半導體裝置

101:基板

102:通道層

103:晶種層

105:緩衝層

104、106:源-汲極結構

108:二維電子氣

110:阻障層

112:蓋層

114:閘極結構

116:接觸層

118:介電層

120、122、124:接觸件

126、128、130:電極

E11~E18:邊緣

S1~S4:表面

C1、C2:電容

Claims (13)

1. 一種半導體裝置，包括：一基板；一晶種層，位於該基板上；一緩衝層，位於該晶種層上；一通道層，位於該緩衝層上；一阻障層，位於該通道層上；一閘極結構，位於該阻障層上；一第一源-汲極結構，位於該閘極結構的一側；一第二源-汲極結構，位於該閘極結構的另一側；一介電層，覆蓋該第一源-汲極結構、該第二源-汲極結構及該閘極結構；一蓋層，位於該阻障層與該閘極結構之間；一第一接觸件，貫穿該介電層，並接觸該第一源-汲極結構；一第二接觸件，貫穿該介電層，並接觸該閘極結構；以及一第三接觸件，貫穿該介電層，並接觸該第二源-汲極結構；其中，該第一接觸件及該第三接觸件之至少一者與該閘極結構之間的間距約在0.5微米~30微米之間，該第一接觸件及該第三接觸件之至少一者與該蓋層之間的間距小於該第一接觸件及該第三接觸件之至少一者與該閘極結構之間的間距，且該蓋層未重疊於第一源-汲極結構與該第二源-汲極結構。
2. 如請求項1之半導體裝置，其中該閘極結構與該第一接觸件之間的間距等於該閘極結構與該第三接觸件之間的間距。
3. 如請求項1之半導體裝置，更包括：一第一電極，電性連接該第一接觸件；一第二電極，電性連接該第二接觸件；以及一第三電極，電性連接該第三接觸件；其中該第一電極垂直投影到該通道層的區域位於該第二電極垂直投影到該通道層的區域之外。
4. 如請求項3之半導體裝置，其中該第一電極未重疊該閘極結構。
5. 如請求項1之半導體裝置，其中該閘極結構與該第一接觸件之間具有一第一電容，該閘極結構與該第三接觸件之間具有一第二電容，該第二電容的容值除以該第一及第二電容的總容值的結果約在0.3~0.55。
6. 一種操作電路，包括：一核心電路，耦接於一第一電源端以及一第二電源端之間；以及一靜電放電保護電路，包括一釋放元件與一控制電路並分別耦接於該第一及第二電源端之間，其中該釋放元件或該控制電路包括：一閘極結構；一第一源-汲極結構；以及一第一接觸件，接觸該第一源-汲極結構；其中，該控制電路用以偵測一靜電放電事件是否發生，當該靜電放電事件發生時，該控制電路導通該釋放元件，使得一靜電放電電流由該第一電源端流入該第二電源端，或是由該第二電源端流入該第一電源端； 其中，該閘極結構與該第一接觸件之間的間距約在0.5微米~30微米之間；其中當該釋放元件被導通時，該靜電放電電流不會進入該核心電路，使得該核心電路受到保護。
7. 如請求項6之操作電路，其中當該第一電源端接收一第一操作電壓，並且該第二電源端接收一第二操作電壓時，該控制電路不導通該釋放元件，並且該核心電路根據該第一及第二操作電壓而動作。
8. 如請求項6之操作電路，其中該釋放元件或該控制電路更包括：一第二源-汲極結構，位於該閘極結構的一側；一第二接觸件，接觸該閘極結構；以及一第三接觸件，接觸該第二源-汲極結構；其中該閘極結構與該第三接觸件之間的間距約在0.5微米~30微米之間。
9. 如請求項8之操作電路，其中該閘極結構與該第一接觸件之間的間距等於該閘極結構與該第三接觸件之間的間距。
10. 如請求項8之操作電路，其中該釋放元件更包括：一蓋層，位於該閘極結構之下，其中該第一接觸件及該第三接觸件之至少一者與該蓋層之間的間距等於該第一接觸件及該第三接觸件之至少一者與該閘極結構之間的間距。
11. 如請求項8之操作電路，其中該釋放元件更包括：一蓋層，位於該阻障層與該閘極結構之間；其中該第一接觸件及該第三接觸件之至少一者與該蓋層之間的間 距小於該第一接觸件及該第三接觸件之至少一者與該閘極結構之間的間距。
12. 如請求項8之操作電路，其中該閘極結構與該第一接觸件之間具有一第一電容，該閘極結構與該第三接觸件之間具有一第二電容，該第二電容的容值除以該第一及第二電容的總容值的結果約在0.3~0.55。
13. 如請求項8之操作電路，其中該第一接觸件電性連接該第一電源端，該第二接觸件電性連接該控制電路，該第三接觸件電性連接該第二電源端。

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