TW201904198A - 肖特基互補金氧半非同步邏輯胞 - Google Patents

肖特基互補金氧半非同步邏輯胞 Download PDF

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Abstract

本文中所闡述之積體電路實施一x輸入邏輯閘。該積體電路包含：複數個肖特基二極體，其包含x個肖特基二極體；及複數個源極隨耦器電晶體，其包含x個源極隨耦器電晶體。該複數個源極隨耦器電晶體中之每一各別源極隨耦器電晶體包含耦合至一各別肖特基二極體之一各別閘極節點。該複數個源極隨耦器電晶體中之一第一源極隨耦器電晶體串聯連接至該複數個源極隨耦器電晶體中之一第二源極隨耦器電晶體。

Description

肖特基互補金氧半非同步邏輯胞
本申請案係關於半導體裝置及電路，且更特定而言係關於類比、數位及混合信號積體電路(IC)，該等類比、數位及混合信號積體電路(IC)採用超級互補金氧半(SCMOSTM )裝置且藉此展現歸因於電力消耗、操作速度、電路面積及裝置密度之改良之經改良裝置效能。
自從引入積體電路(IC)，工程師一直在試圖增加IC上之電路之密度，此會降低製造該等IC之成本。一種方法係將較多組件/功能置於一晶片上。一第二方法係在一較大晶圓上構建較多晶片以降低IC成本。舉例而言，矽晶圓大小已自20世紀60年代之平均3英吋之直徑增長至現在的12英吋。 過去進行了各種嘗試來改良IC功能性、效能及成本數。早期IC實施方案使用雙極接面電晶體(BJT)，該等雙極接面電晶體(BJT)具有垂直堆疊之各種擴散區之層及含有三個切換端子(基極、射極及集極)之隔離電晶體袋以及其他電阻性(R)及電容性(C)電路元件。然而，對於近十年來之IC實施方案，其使用V-I信號及PHY參數比例縮放來將較多組件裝納於一晶片上。 CMOS技術出現在BJT技術之後且超越BJT技術，BJT技術相對較龐大、提供不良電晶體良率且展現高DC電力使用。裝置複雜性已增長為超過數十億個具有互補MOS (CMOS)構造之電路元件。30多年來已藉由縮小CMOS電晶體之實體尺寸而達成了CMOS技術之成本之一降低及效能之增加。此等尺寸已被縮小至臨界裝置參數係幾個分子層厚之一大小。然而，CMOS之進一步縮小正違物理定律所強加之限制。除了試圖製造數百億個具有「分子」尺寸之此等CMOS電路元件之外，此等顯著較小電路以極低信號(電壓)位準操作，使其信號完整性易受雜訊影響且致使速度降級及或電力/熱量流出。
在各種實施例中，採用肖特基CMOS (本文中亦稱為「超級CMOS」及SCMOSTM )技術使用肖特基障壁二極體(SBD) (諸如低臨限值肖特基障壁二極體(LtSBDTM ))來構建電路區塊，藉此解決上文之缺點及與對較高半導體效率之一增加之需求及即將到來的對CMOS電晶體尺寸之實體限制相關聯之問題。在某些實施例中，一種積體電路實施一NAND閘系統。該積體電路包含：一第一輸入，其耦合至一第一p型肖特基二極體之一陰極；及x個額外輸入，其耦合至x個額外p型肖特基二極體之x個各別陰極。該積體電路額外包含一第一n型電晶體，該第一n型電晶體包含一閘極節點，該閘極節點耦合至該第一肖特基二極體之一陽極及該x個額外肖特基二極體之x個各別陽極。該積體電路額外包含一p型電晶體，該p型電晶體包含一閘極節點，該閘極節點耦合至該第一肖特基二極體之該陽極及該x個額外肖特基二極體之x個各別陽極。該積體電路額外包含：一第二n型電晶體，其包含一閘極節點，該閘極節點耦合至該第一p型肖特基二極體之該陰極；及x個額外n型電晶體，其包含x個各別閘極節點，該x個各別閘極節點耦合至該x個額外p型肖特基二極體之該x個各別陰極。一輸出耦合至該第一n型電晶體之一非閘極節點及該p型電晶體之一非閘極節點。 在某些實施例中，一種積體電路實施一NOR閘系統。該積體電路包含：一第一輸入，其耦合至一第一n型肖特基二極體之一陽極；及x個額外輸入，其耦合至x個額外n型肖特基二極體之x個各別陽極。該積體電路額外包含一第一p型電晶體，該第一p型電晶體包含耦合至該第一n型肖特基二極體之一陰極及該x個額外n型肖特基二極體之一陰極之一閘極節點。該積體電路額外包含一n型電晶體，該n型電晶體包含耦合至該第一n型肖特基二極體之該陰極及該x個額外n型肖特基二極體之該等陰極之一閘極節點。該積體電路額外包含：一第二p型電晶體，其包含耦合至該第一n型肖特基二極體之該陽極之一閘極節點；及x個額外p型電晶體，其包含耦合至該x個額外n型肖特基二極體之該x個各別陽極之x個各別閘極節點。一輸出耦合至該第一p型電晶體之一非閘極節點及該n型電晶體之一非閘極節點。 在某些實施例中，一積體電路實施一x輸入邏輯閘。該積體電路包含：複數個肖特基二極體，其包含x個肖特基二極體；及複數個源極隨耦器電晶體，其包含x個源極隨耦器電晶體。該複數個源極隨耦器電晶體中之每一各別源極隨耦器電晶體包含耦合至一各別肖特基二極體之一各別閘極節點。該複數個源極隨耦器電晶體中之一第一源極隨耦器電晶體串聯連接至該複數個源極隨耦器電晶體中之一第二源極隨耦器電晶體。 鑒於下文之說明將明瞭所揭示之技術之各種優點。
現將詳細參考實施例，在附圖中圖解說明該等實施例之實例。在以下詳細說明中，陳述眾多特定細節以便提供對本文中所呈現之標的物之一透徹理解。然而，熟習此項技術者將明瞭，可在無此等具體細節之情況下實踐或設計標的物。在其他例項中，未詳細闡述眾所周知之方法、程式、組件、電路以免使實施例之態樣不必要地模糊。本文中用「TM」符號指定之商標係肖特基LSI有限公司之財產。 下文參考附圖將詳細且完整地闡述本發明之技術解決方案。顯而易見將要闡述之實施例係實例且僅係本發明之實施例之一部分而非所有本發明之實施例。由熟習此項技術者基於所闡述之本發明之實施例而獲得之所有其他實施例應歸屬於本發明之保護範疇內。 本文中所闡述之肖特基CMOS技術使用一肖特基障壁二極體(本文中亦稱為「SBD」及「肖特基二極體」)來實施邏輯。與先前CMOS實施方案相比，本文中所闡述之肖特基CMOS之各種實施例使用肖特基二極體來代替p型金氧半(PMOS)場效應電晶體及/或n型金氧半(NMOS)場效應電晶體。特定地，隨著至邏輯閘之邏輯輸入之數目增加，用肖特基二極體替代PMOS及NMOS電晶體可以各種方式增加所實施邏輯之效率，包含降低由電路佈局消耗之面積、降低傳播延遲及降低切換所需之電力。 呈現以下說明以使熟習此項技術者能夠製作並使用在一專利申請案及其要求之內容脈絡中提供之本發明。熟習此項技術者將易於明瞭對本文中所闡述之較佳實施例以及一般原理及特徵之各種修改。因此，本發明並非意欲限制於所展示之實施例而係欲被賦予與本文中所闡述之原理及特徵相一致之最寬廣範疇。 本領域具通常知識者可理解，在圖1至8和圖12A至12G中，VSS 係指示源極供應電壓、VDD 係指示汲極供應電壓、及VOUT 係指示輸出電壓。 圖1係根據某些實施例之一2輸入肖特基CMOS NAND閘之一電路圖。2輸入肖特基CMOS NAND閘包含兩個p型肖特基二極體102及104以及包含兩個n型電晶體108及110之一源極隨耦器樹106。源極隨耦器樹106中之電晶體串聯連接，如由連接112所指示。輸入A0耦合至p型肖特基障壁二極體(SBD) 102之一陰極且耦合至n型電晶體108之一閘極節點。輸入A1耦合至p型SBD 104之一陰極及n型電晶體110之一閘極節點。SBD 102之一陽極及SBD 104之一陽極耦合至結果電晶體114及116之閘極。結果電晶體114係一n型電晶體且結果電晶體116係一p型電晶體。輸出118耦合至結果電晶體114及116之非閘極節點。具體而言，輸出118耦合至n型電晶體114之汲極節點且輸出118耦合至p型電晶體116之汲極節點。 在某些實施例中，2輸入肖特基CMOS NAND閘包含回饋邏輯，該回饋邏輯接收輸出信號作為n型電晶體120及p型電晶體122之閘極節點處之一輸入。 而一2輸入NAND閘之一CMOS實施方案將使用耦合至NAND閘之每一輸入之一p型電晶體及一n型電晶體，在某些實施例中，2輸入NAND閘之肖特基CMOS實施方案使用耦合至每一輸入之一p型SBD及一n型電晶體(在肖特基CMOS實施方案中用一p型SBD替代CMOS實施方案之一p型電晶體)。隨著NAND閘中之輸入之數目增加，藉由用SBD替代電晶體而達成之效率增加，例如，如由圖9至圖11之CMOS與肖特基CMOS效能比較所圖解說明。 圖2係根據某些實施例之一8輸入肖特基CMOS NAND閘之一電路圖。8輸入肖特基CMOS NAND閘包含8個p型肖特基二極體202至216及包含8個n型電晶體220至234之一源極隨耦器樹218。源極隨耦器樹218中之電晶體220至234串聯連接(例如，電晶體220之汲極節點耦合至電晶體224之源極節點，電晶體224之汲極節點耦合至電晶體228之源極節點，等等)。輸入A0耦合至p型SBD 202之一陰極且耦合至n型電晶體220之一閘極節點。輸入A1耦合至p型SBD 204之一陰極及n型電晶體222之一閘極節點。輸入A2耦合至p型SBD 206之一陰極且耦合至n型電晶體224之一閘極節點。輸入A3耦合至p型SBD 208之一陰極及n型電晶體226之一閘極節點。輸入A4耦合至p型SBD 210之一陰極且耦合至n型電晶體228之一閘極節點。輸入A5耦合至p型SBD 212之一陰極及n型電晶體230之一閘極節點。輸入A6耦合至p型SBD 214之一陰極且耦合至n型電晶體232之一閘極節點。輸入A7耦合至p型SBD 216之一陰極及n型電晶體234之一閘極節點。 SBD 202至216之陽極耦合至結果電晶體236及238之閘極。結果電晶體236係一n型電晶體且結果電晶體238係一p型電晶體。輸出240耦合至結果電晶體236及238之非閘極節點。具體而言，輸出240耦合至n型電晶體236之汲極節點且輸出240耦合至p型電晶體238之汲極節點。 在某些實施例中，8輸入肖特基CMOS NAND閘包含回饋邏輯，該回饋邏輯接收輸出信號作為n型電晶體242及p型電晶體244之閘極節點處之一輸入。 將認識到，關於圖1至圖2所圖解說明之比例縮放可擴展至其他數目個NAND閘輸入。對於每一額外輸入，一額外SBD耦合至額外輸入，且與SBD互補之一額外源極隨耦器電晶體(例如，與一p型SBD互補之一n型電晶體)添加至源極隨耦器樹(例如，如由圖1之源極隨耦器樹106或圖2之源極隨耦器樹218所圖解說明)。額外輸入耦合至額外SBD (例如，耦合至一p型SBD之陰極)且耦合至額外源極隨耦器電晶體之閘極節點。額外SBD (例如，一p型SBD之陽極)耦合至一組結果電晶體之閘極節點(例如，由圖1之結果電晶體114至116或圖2之結果電晶體236至238所圖解說明)。 舉例而言，一4輸入肖特基CMOS NAND閘包含4個輸入A0至A3，四個p型SBD (例如，組態為由圖2之SBD 202至208所圖解說明)及4個n型電晶體(例如，以串聯連接的圖2之220、222、224及226所圖解說明之電晶體)。 在某些實施例中，一肖特基CMOS NAND閘包含介於2個輸入與16個輸入之間的若干個輸入，諸如12個輸入。 圖3係一8輸入CMOS NAND閘之一電路圖。CMOS 8輸入NAND閘需要3個NAND閘302、304及306、一NOR閘308以及反相器310及312。與關於圖2所闡述之肖特基CMOS 8輸入NAND閘相比，饋送至NOR閘308中之NAND閘302至306之堆疊組態(如圖3中所展示)需要增加之電力及增加之供應電流，且致使一增加之佈局面積、增加之切換時間及增加之傳播延遲(如下文關於圖9至圖12進一步闡述)。 圖4係根據某些實施例之一2輸入肖特基CMOS NOR閘之一電路圖。2輸入肖特基CMOS NOR閘包含兩個n型肖特基二極體402及404以及包含兩個p型電晶體408及410之一源極隨耦器樹406。源極隨耦器樹406中之電晶體串聯連接。輸入A0耦合至n型肖特基障壁二極體(SBD) 402之一陽極且耦合至p型電晶體408之一閘極節點。輸入A1耦合至n型SBD 404之一陽極及p型電晶體410之一閘極節點。SBD 402之一陰極及SBD 404之一陰極耦合至結果電晶體414及416之閘極。結果電晶體414係一n型電晶體且結果電晶體416係一p型電晶體。輸出418耦合至結果電晶體414及416之非閘極節點。具體而言，輸出418耦合至n型電晶體414之汲極節點且輸出118耦合至p型電晶體416之汲極節點。 在某些實施例中，2輸入肖特基CMOS NOR閘包含回饋邏輯，該回饋邏輯接收輸出信號作為n型電晶體420及p型電晶體422之閘極節點處之一輸入。 而一2輸入NOR閘之一CMOS實施方案將使用耦合至NOR閘之每一輸入之一p型電晶體及一n型電晶體，在某些實施例中，2輸入NOR閘之肖特基CMOS實施方案使用耦合至每一輸入之一n型SBD及一p型電晶體(在肖特基CMOS實施方案中用一n型SBD來替代先前CMOS實施方案之一n型電晶體)。隨著NOR閘中之輸入之數目增加，藉由用SBD替代電晶體而達成之效率增加。 圖5係根據某些實施例之一8輸入肖特基CMOS NOR閘之一電路圖。8輸入肖特基CMOS NOR閘包含8個n型肖特基二極體502至516及包含8個p型電晶體520至534之一源極隨耦器樹518。源極隨耦器樹518中之電晶體520至534串聯連接(例如，電晶體520之汲極節點耦合至電晶體524之源極節點，電晶體524之汲極節點耦合至電晶體528之源極節點，等等)。輸入A0耦合至n型SBD 502之一陽極且耦合至p型電晶體520之一閘極節點。輸入A1耦合至n型SBD 504之一陽極及p型電晶體522之一閘極節點。輸入A2耦合至n型SBD 506之一陽極且耦合至p型電晶體524之一閘極節點。輸入A3耦合至n型SBD 508之一陽極及p型電晶體526之一閘極節點。輸入A4耦合至n型SBD 510之一陽極且耦合至p型電晶體528之一閘極節點。輸入A5耦合至n型SBD 512之一陽極及p型電晶體530之一閘極節點。輸入A6耦合至n型SBD 514之一陽極且耦合至p型電晶體532之一閘極節點。輸入A7耦合至n型SBD 516之一陽極及p型電晶體534之一閘極節點。 SBD 502至516陰極耦合至結果電晶體536及538之閘極。結果電晶體536係一n型電晶體且結果電晶體538係一p型電晶體。輸出540耦合至結果電晶體536及538之非閘極節點。具體而言，輸出540耦合至n型電晶體536之汲極節點且輸出540耦合至p型電晶體538之汲極節點。 在某些實施例中，8輸入肖特基CMOS NOR閘包含回饋邏輯，該回饋邏輯接收輸出信號作為n型電晶體542及p型電晶體544之閘極節點處之一輸入。 將認識到，關於圖4至圖5所圖解說明之比例縮放可擴展至其他數目個NOR閘輸入。對於每一額外輸入，一額外SBD耦合至額外輸入，且與SBD互補之一額外源極隨耦器電晶體(例如，與一n型SBD互補之一p型電晶體)添加至源極隨耦器樹(例如，如由圖4之源極隨耦器樹406或圖5之源極隨耦器樹518所圖解說明)。額外輸入耦合至額外SBD (例如，耦合至一n型SBD之陰極)且耦合至額外源極隨耦器電晶體之閘極節點。額外SBD (例如，一p型SBD之陽極)耦合至一組結果電晶體之閘極節點(例如，如由圖4之結果電晶體414至416或圖5之結果電晶體536至538所圖解說明)。 舉例而言，一4輸入肖特基CMOS NOR閘包含4個輸入A0至A3、4個n型SBD (例如，組態為由圖5之SBD 502至508圖解說明)及4個p型電晶體(例如，如以串聯連接的圖5之520、522、524及526所圖解說明之電晶體)。 在某些實施例中，一肖特基CMOS NOR閘包含介於2個輸入與16個輸入之間的若干個輸入，諸如12個輸入。 圖6係一8輸入CMOS NOR閘之一電路圖。CMOS 8輸入NOR閘需要4個2輸入NOR閘602、604、606及608；兩個2輸入NAND閘610及612；2輸入NOR閘614；及反相器616及618。與關於圖5所闡述之肖特基CMOS 8輸入NOR閘相比，饋送至NAND閘610及612中繼而饋送至NOR閘614中之NOR閘602至608之堆疊組態(如圖6中所展示)需要增加之電力及增加之供應電流，且致使一增加之佈局面積、增加之切換時間及增加之傳播延遲。 圖7係根據某些實施例之一4對1多工器電路(MUX)之一肖特基CMOS實施方案之一電路圖。肖特基CMOS MUX將輸入I1耦合至一p型SBD 702及一n型電晶體704之一閘極節點。輸入I2、I3及I4類似地各自耦合至一p型SBD及一n型電晶體之一閘極節點。p型SBD 702之輸出及電晶體704耦合至n型SBD 706及一p型電晶體708。自I2、I3及I4接收輸入之SBD之輸出及電晶體類似地各自耦合至一n型SBD及一p型電晶體。n型SBD之輸出耦合至一p型結果電晶體710之一閘極節點及一n型結果電晶體712之一閘極節點。結果電晶體之輸出由輸出714接收(標示"Y")。 在圖7至8中，I31、I31N、I32、及I32N係指示各別電路之節點。S1及S2係源極電壓，其用於對節點I31、I31N、I32、及I32N提供參考電壓之電路。 圖8圖解說明一4對1多工器電路之一CMOS實施方案。 在某些實施例中，關於圖1、圖2、圖4、圖5及/或圖7所闡述之肖特基CMOS邏輯經組態以用於非同步(例如，靜態)操作。舉例而言，一或多個組件之一大小經選擇使得電路之操作係非同步的或實質上係非同步的。在某些實施例中，肖特基CMOS邏輯之一或多個組件之一大小經選擇以降低及/或最小化切換雜訊抗擾性。 在某些實施例中，關於圖1、圖2、圖4、圖5及/或圖7所闡述之肖特基CMOS邏輯之一或多個SBD具有一臨限正向電壓，該臨限正向電壓低於具有耦合至SBD之一閘極之一電晶體的臨限正向電壓(例如，其中電晶體及SBD兩者皆耦合至閘極之一輸入)。舉例而言，參考圖1，在某些實施例中，SBD 102具有低於電晶體108之臨限正向電壓之一臨限正向電壓且/或SBD 104具有低於電晶體110之臨限正向電壓之一臨限正向電壓。參考圖2，在某些實施例中，SBD 202具有低於電晶體220之臨限正向電壓之一臨限正向電壓，SBD 204具有低於電晶體222之臨限正向電壓之一臨限正向電壓，且/或SBD 206具有低於電晶體224之臨限正向電壓之一臨限正向電壓，等等。參考圖4，在某些實施例中，SBD 402具有低於電晶體408之臨限正向電壓之一臨限正向電壓且/或SBD 404具有低於電晶體410之臨限正向電壓之一臨限正向電壓。參考圖5，在某些實施例中，SBD 502具有低於電晶體520之臨限正向電壓之一臨限正向電壓，SBD 504具有低於電晶體522之臨限正向電壓之一臨限正向電壓，且/或SBD 506具有低於電晶體524之臨限正向電壓之一臨限正向電壓，等等。參考圖7，在某些實施例中，SBD 702具有低於電晶體704之臨限正向電壓之一臨限正向電壓。 圖9係根據某些實施例之比較使用肖特基CMOS實施之NAND閘之佈局面積(例如，如圖1至圖2中所展示)與使用CMOS實施之NAND閘之佈局面積(例如，如圖3中所展示)之一圖表。如自圖9可見，與CMOS NAND閘之面積隨著輸入之數目增加而增加相比，肖特基CMOS NAND閘之面積以一較低速率增加。圖9指示一4輸入肖特基CMOS NAND閘所需之一佈局面積小於2.0 µm2 ，此顯著小於一4輸入CMOS NAND閘所需之面積。具有三個或三個以上輸入之肖特基CMOS NAND閘與具有相同數目個輸入之CMOS NAND閘相比所需之面積之降低歸因於(例如)實施邏輯所需之信號線及/或電路網路之數目之一降低及與CMOS NAND閘(例如，如圖3及圖6處所展示)之佈局相比一源極隨耦器樹(例如，如以106、218、406及518所展示)之相對較小大小。 圖10係根據某些實施例之比較使用肖特基CMOS實施之NAND閘(例如，如圖1至圖2中所展示)之一均方根(RMS)電力消耗與使用CMOS實施之NAND閘(例如，如圖3中所展示)之電力消耗之一圖表。如自圖10可見，與CMOS NAND閘所需之電力隨著輸入之數目增加而增加相比，肖特基CMOS NAND閘所需之電力以一較低速率增加。圖10指示一4輸入肖特基CMOS NAND閘之RMS電力要求係小於50.0微瓦特，此顯著小於一4輸入CMOS NAND閘所需之電力。 圖11係根據某些實施例之使用肖特基CMOS實施之NAND閘(例如，如圖1至圖2中所展示)之傳播延遲與使用CMOS實施之NAND閘(例如，如圖3中所展示)之傳播延遲之一圖表。圖11指示一4輸入肖特基CMOS NAND閘具有小於80微微秒之一傳播延遲，此顯著小於一4輸入CMOS NAND閘之傳播延遲。 如自圖11可見，CMOS NAND閘之傳播延遲隨著輸入之數目自3個輸入增加至4個輸入及自6個輸入增加至7個輸入而展現尤其明顯增加。可參考圖12A至圖12G來理解NAND閘之CMOS實施方案中之所發生之隨著輸入之數目增加所需面積、電力消耗及傳播延遲之明顯增加。 圖12A至圖12G圖解說明具有各種數目個輸入之NAND閘之CMOS實施方案。 圖12A圖解說明使用一單個2輸入NAND閘1202實施之2輸入NAND邏輯。圖12B圖解說明使用一單個3輸入NAND閘1204實施之3輸入NAND邏輯。 圖12C圖解說明使用兩個NAND閘1206及1208以及一NOR閘1210實施之4輸入NAND邏輯。當NAND輸入之數目自3個輸入(如圖12B中所展示)增加至4個輸入(如圖12C中所展示)時，使用兩個NAND閘1206及1208 (而非圖12B之單個NAND閘1204)且添加NOR閘1210會增加通過電路之傳播延遲。此增加反映在自針對一3輸入CMOS NAND小於80微微秒之傳播延遲至針對一4輸入CMOS NAND多於120微微秒之一傳播延遲之跳躍，如圖11中所展示。 圖12D至圖12E分別圖解說明5輸入CMOS NAND閘及6輸入CMOS NAND閘。如同圖12C中所展示之4輸入CMOS NAND，5輸入CMOS NAND閘及6輸入CMOS NAND閘將兩個NAND閘之輸出饋送至一NOR閘。圖12D之CMOS NAND閘將NAND閘1212及1214之輸出饋送至NOR閘1216。圖12E之CMOS NAND閘將NAND閘1218及1220之輸出饋送至NOR閘1222。 圖12F圖解說明使用3個NAND閘1224、1226及1228以及一NOR閘1230實施之7輸入NAND邏輯。當NAND輸入之數目自6個輸入(如圖12E中所展示)增加至7個輸入(如圖12F中所展示)時，使用三個NAND閘(1224、1226及1228)而非圖12E之兩個NAND閘(1218、1220)會增加通過電路之傳播延遲。此增加反映在自針對一個6輸入CMOS NAND小於140微微秒之傳播延遲至針對一個7輸入CMOS NAND接近180微微秒之一傳播延遲之跳躍，如圖11中所展示。 圖12G圖解說明一8輸入CMOS NAND閘，其具有與關於圖3所闡述之8輸入CMOS NAND閘類似之一電路結構。圖12G之CMOS NAND閘將NAND閘1232、1234及1236之輸出饋送至NOR閘1238。 在圖12A至12G中，C2YN、C3YN、C4YN、C5YN、C6YN、C7YN及C8YN係指示各別電路之輸出，且C2Y、C3Y、C4Y、C5Y、C6Y、C7Y及C8Y係指示各別電路之反相輸出。 如上文關於圖12A至圖12G之CMOS NAND閘所闡述，增加CMOS NAND閘之輸入之數目需要增加若干個NAND閘及/或添加一NOR級。在某些實施例中(例如，如關於圖1至圖2及圖4至圖5所闡述)，增加一肖特基CMOS NAND閘之輸入之數目包含增加SBD之一數目且增加一源極隨耦器樹中之對應電晶體之一數目。在某些實施例中，與CMOS方法相比，本文中所闡述之肖特基CMOS方法導致隨著邏輯輸入之一數目增加電路消耗、佈局面積及傳播延遲之較低增加。 雖然上文闡述特定實施例，但將理解其並非意欲將本發明限制於此等特定實施例。相反地，本發明包含歸屬於隨附申請專利範圍之精神及範疇內之替代形式、修改形式及等效形式。陳述眾多具體細節以便提供對本文中所呈現之標的物之一透徹理解。然而，熟習此項技術者將明瞭，可不利用此等具體細節來實踐本標的物。在其他例項中，未詳細闡述眾所周知之方法、程序、組件、電路以免使實施例之態樣不必要地模糊。 在本文中之本發明之說明中所使用之術語僅係出於闡述特定實施方案之目的，且並不意欲限制本發明。如在本發明及隨附申請專利範圍之說明中所使用，除非內容脈絡另外明確指示，否則單數形式「一(a/an)」及「該(the)」意欲亦包含複數形式。亦將理解，如本文中所使用之術語「及/或」係指且囊括相關聯所列物項中之一或多者之任何或所有可能組合。將進一步理解，當在此說明書中使用時，術語「包含(includes)」、「包含(including)」、「包括(comprises)」及/或「包括(comprising)」規定存在所陳述特徵、操作、元件及/或組件，但並不排除存在或添加一或多個其他特徵、操作、元件、組件及/或其群組。 如本文中所使用，取決於內容脈絡，用語「若一所陳述先決條件係正確的」可解釋為意指「當一所陳述先決條件係正確的時」或「在一所陳述先決條件係正確的之後旋即」或「回應於判定一所陳述先決條件係正確的」或「根據一所陳述先決條件係正確的之一判定」或「回應於偵測到一所陳述先決條件係正確的」。類似地，取決於內容脈絡，片語「若判定[一所陳述先決條件係正確的]」或「若[一所陳述先決條件自正確的]」或「當[一所陳述先決條件係正確的]時」可解釋為意指「在判定所陳述先決條件係正確的之後旋即」或「回應於判定所陳述先決條件係正確的」或「根據所陳述先決條件係正確的之一判定」或「在偵測到所陳述先決條件係正確的之後旋即」或「回應於偵測到所陳述先決條件係正確的」。 出於闡釋目的，已參考具體實施例闡述前述說明。然而，上文之說明性論述並非意欲係窮盡性的或將本發明限制於所揭示之精確形式。鑒於上文之教示，諸多修改形式及變化形式係可能的。選擇並闡述實施例以便最佳地闡釋本發明之原理及其實際應用，以藉此使熟習此項技術者能夠最佳地利用具有適合於所預期之特定用途之各種修改形式之本發明及各種實施例。
102‧‧‧p型肖特基二極體
104‧‧‧p型肖特基二極體/p型肖特基障壁二極體/肖特基障壁二極體
106‧‧‧源極隨耦器樹
108‧‧‧n型電晶體/電晶體
110‧‧‧n型電晶體/電晶體
112‧‧‧連接
114‧‧‧結果電晶體/n型電晶體
116‧‧‧結果電晶體/p型電晶體
118‧‧‧輸出
120‧‧‧n型電晶體
122‧‧‧p型電晶體
202‧‧‧p型肖特基二極體/肖特基障壁二極體
204‧‧‧p型肖特基二極體/肖特基障壁二極體
206‧‧‧p型肖特基二極體/肖特基障壁二極體
208‧‧‧p型肖特基二極體/肖特基障壁二極體
210‧‧‧p型肖特基二極體/肖特基障壁二極體
212‧‧‧p型肖特基二極體/肖特基障壁二極體
214‧‧‧p型肖特基二極體/肖特基障壁二極體
216‧‧‧p型肖特基二極體/肖特基障壁二極體
218‧‧‧源極隨耦器樹
220‧‧‧n型電晶體/電晶體
222‧‧‧n型電晶體/電晶體
224‧‧‧n型電晶體/電晶體
226‧‧‧n型電晶體/電晶體
228‧‧‧n型電晶體/電晶體
230‧‧‧n型電晶體/電晶體
232‧‧‧n型電晶體/電晶體
234‧‧‧n型電晶體/電晶體
236‧‧‧結果電晶體/n型電晶體
238‧‧‧結果電晶體/p型電晶體
240‧‧‧輸出
242‧‧‧n型電晶體
244‧‧‧p型電晶體
302‧‧‧NAND閘
304‧‧‧NAND閘
306‧‧‧NAND閘
308‧‧‧NOR閘
310‧‧‧反相器
312‧‧‧反相器
402‧‧‧n型肖特基二極體/n型肖特基障壁二極體/肖特基障壁二極體
404‧‧‧n型肖特基二極體/n型肖特基障壁二極體/肖特基障壁二極體
406‧‧‧源極隨耦器樹
408‧‧‧p型電晶體/電晶體
410‧‧‧p型電晶體/電晶體
414‧‧‧結果電晶體/n型電晶體
416‧‧‧結果電晶體/p型電晶體
418‧‧‧輸出
420‧‧‧n型電晶體
422‧‧‧p型電晶體
502‧‧‧n型肖特基二極體/n型肖特基障壁二極體/肖特基障壁二極體
504‧‧‧n型肖特基二極體/n型肖特基障壁二極體/肖特基障壁二極體
506‧‧‧n型肖特基二極體/n型肖特基障壁二極體/肖特基障壁二極體
508‧‧‧n型肖特基二極體/n型肖特基障壁二極體/肖特基障壁二極體
510‧‧‧n型肖特基二極體/n型肖特基障壁二極體/肖特基障壁二極體
512‧‧‧n型肖特基二極體/n型肖特基障壁二極體/肖特基障壁二極體
514‧‧‧n型肖特基二極體/n型肖特基障壁二極體/肖特基障壁二極體
516‧‧‧n型肖特基二極體/n型肖特基障壁二極體/肖特基障壁二極體
518‧‧‧源極隨耦器樹
520‧‧‧p型電晶體/電晶體
522‧‧‧p型電晶體/電晶體
524‧‧‧p型電晶體/電晶體
526‧‧‧p型電晶體/電晶體
528‧‧‧p型電晶體/電晶體
530‧‧‧p型電晶體/電晶體
532‧‧‧p型電晶體/電晶體
534‧‧‧p型電晶體/電晶體
536‧‧‧結果電晶體/n型電晶體
538‧‧‧結果電晶體/p型電晶體
540‧‧‧輸出
542‧‧‧n型電晶體
544‧‧‧p型電晶體
602‧‧‧2輸入NOR閘
604‧‧‧2輸入NOR閘
606‧‧‧2輸入NOR閘
608‧‧‧2輸入NOR閘
610‧‧‧2輸入NAND閘/NAND閘
612‧‧‧2輸入NAND閘/NAND閘
614‧‧‧2輸入NOR閘/NOR閘
616‧‧‧反相器
618‧‧‧反相器
702‧‧‧p型肖特基障壁二極體/肖特基障壁二極體
704‧‧‧n型電晶體/電晶體
706‧‧‧n型肖特基障壁二極體
708‧‧‧p型電晶體
710‧‧‧p型結果電晶體
712‧‧‧n型結果電晶體
714‧‧‧輸出
1202‧‧‧2輸入NAND閘
1204‧‧‧3輸入NAND閘/NAND閘
1206‧‧‧NAND閘
1208‧‧‧NAND閘
1210‧‧‧NOR閘
1212‧‧‧NAND閘
1214‧‧‧NAND閘
1216‧‧‧NOR閘
1218‧‧‧NAND閘
1220‧‧‧NAND閘
1222‧‧‧NOR閘
1224‧‧‧NAND閘
1226‧‧‧NAND閘
1228‧‧‧NAND閘
1230‧‧‧NOR閘
1232‧‧‧NAND閘
1234‧‧‧NAND閘
1236‧‧‧NAND閘
1238‧‧‧NOR閘
A0‧‧‧輸入
A1‧‧‧輸入
A2‧‧‧輸入
A3‧‧‧輸入
A4‧‧‧輸入
A5‧‧‧輸入
A6‧‧‧輸入
A7‧‧‧輸入
C2Y‧‧‧反相輸出
C2YN‧‧‧輸出
C3Y‧‧‧反相輸出
C3YN‧‧‧輸出
C4Y‧‧‧反相輸出
C4YN‧‧‧輸出
C5Y‧‧‧反相輸出
C5YN‧‧‧輸出
C6Y‧‧‧反相輸出
C6YN‧‧‧輸出
C7Y‧‧‧反相輸出
C7YN‧‧‧輸出
C8Y‧‧‧反相輸出
C8YN‧‧‧輸出
I1‧‧‧輸入
I2‧‧‧輸入
I3‧‧‧輸入
I4‧‧‧輸入
I31‧‧‧節點
I31N‧‧‧節點
I32‧‧‧節點
I32N‧‧‧節點
S1‧‧‧源極電壓
S2‧‧‧源極電壓
VDD‧‧‧汲極供應電壓
VOUT‧‧‧輸出電壓
VSS‧‧‧源極供應電壓
由於在結合圖式之情況下對較佳實施例之一詳細說明下文將清晰地理解本發明之前述特徵及優點以及其額外特徵及優點。 為較清晰地圖解說明根據本發明之實施例之技術解決方案，下文簡要介紹實施例所需之附圖。然而，附圖僅僅圖解說明本發明之較相關特徵且因此並不視為係限制性的，此乃因該說明可承認其他有效特徵。 圖1係根據某些實施例之一2輸入肖特基CMOS NAND閘之一電路圖。 圖2係根據某些實施例之一8輸入肖特基CMOS NAND閘之一電路圖。 圖3係一8輸入CMOS NAND閘之一電路圖。 圖4係根據某些實施例之一2輸入肖特基CMOS NOR閘之一電路圖。 圖5係根據某些實施例之一8輸入肖特基CMOS NOR閘之一電路圖。 圖6係一8輸入CMOS NOR閘之一電路圖。 圖7係根據某些實施例之一4 對1多工器電路之一肖特基CMOS實施方案之一電路圖。 圖8圖解說明一4對1多工器電路之一CMOS實施方案。 圖9係根據某些實施例之比較使用肖特基CMOS實施之NAND閘之佈局面積與使用CMOS實施之NAND閘之佈局面積之一圖表。 圖10係根據某些實施例之比較使用肖特基CMOS實施之NAND閘之一均方根(RMS)電力消耗與使用CMOS實施之NAND閘之電力消耗之一圖表。 圖11係根據某些實施例之比較使用肖特基CMOS實施之NAND閘之傳播延遲與使用CMOS實施之NAND閘之傳播延遲之一圖表。 圖12A至圖12G圖解說明具有各種數目個輸入之NAND閘之CMOS實施方案。 貫穿圖式之數個視圖，相同元件符號係指對應部件。

Claims (19)

  1. 一種實施一NAND閘系統之積體電路，該積體電路包括： 一第一輸入，其耦合至一第一p型肖特基二極體之一陰極； x個額外輸入，其耦合至x個額外p型肖特基二極體之x個各別陰極； 一第一n型電晶體，其包含一閘極節點，該閘極節點耦合至該第一肖特基二極體之一陽極及該x個額外肖特基二極體之x個各別陽極；及 一p型電晶體，其包含一閘極節點，該閘極節點耦合至該第一肖特基二極體之該陽極及該x個額外肖特基二極體之x個各別陽極； 一第二n型電晶體，其包含一閘極節點，該閘極節點耦合至該第一p型肖特基二極體之該陰極；及 x個額外n型電晶體，其包含x個各別閘極節點，該x個各別閘極節點耦合至該x個額外p型肖特基二極體之該x個各別陰極； 其中一輸出耦合至該第一n型電晶體之一非閘極節點及該p型電晶體之一非閘極節點。
  2. 如請求項1之積體電路，其中該第一p型肖特基二極體之一臨限正向電壓小於該第二n型電晶體之一臨限電壓。
  3. 如請求項1之積體電路，其中： 該x個額外p型肖特基二極體中之一各別p型肖特基二極體之一臨限正向電壓小於該x 個額外n型電晶體中之一各別n型電晶體之一臨限正向電壓，且 該x個額外輸入中之一各別額外輸入耦合至該各別p型肖特基二極體及該各別n型電晶體。
  4. 如請求項1之積體電路，其中該第一p型肖特基二極體之一臨限正向電壓小於該第一n型電晶體之一臨限電壓。
  5. 如請求項1之積體電路，其中該第一p型肖特基二極體之一臨限正向電壓小於該p型電晶體之一臨限電壓。
  6. 如請求項1至5中任一項之積體電路，其中該積體電路經組態以用於非同步操作。
  7. 如請求項1至5中任一項之積體電路，其中該x個額外n型電晶體包含與一第三n型電晶體串聯連接之一第二n型電晶體。
  8. 如請求項1至5中任一項之積體電路，其中x大於或等於4。
  9. 如請求項8之積體電路，其中該積體電路之一傳播延遲小於80微微秒。
  10. 如請求項8之積體電路，其中該積體電路所需之一佈局面積小於2.0 µm2 。
  11. 如請求項8之積體電路，其中該積體電路所需之均方根(RMS)電力小於50微瓦特。
  12. 一種實施一NOR閘系統之積體電路，該積體電路包括： 一第一輸入，其耦合至一第一n型肖特基二極體之一陽極； x個額外輸入，其耦合至x個額外n型肖特基二極體之x個各別陽極； 一第一p型電晶體，其包含一閘極節點，該閘極節點耦合至該第一n型肖特基二極體之一陰極及該x個額外n型肖特基二極體之一陰極；及 一n型電晶體，其包含一閘極節點，該閘極節點耦合至該第一n型肖特基二極體之該陰極及該x個額外n型肖特基二極體之該等陰極； 一第二p型電晶體，其包含一閘極節點，該閘極節點耦合至該第一n型肖特基二極體之該陽極；及 x個額外p型電晶體，其包含x個各別閘極節點，該x個各別閘極節點耦合至該x個額外n型肖特基二極體之該x個各別陽極； 其中一輸出耦合至該第一p型電晶體之一非閘極節點及該n型電晶體之一非閘極節點。
  13. 如請求項12之積體電路，其中該第一n型肖特基二極體之一臨限正向電壓小於該第二p型電晶體之一臨限電壓。
  14. 如請求項12之積體電路，其中： 該x個額外n型肖特基二極體中之一各別n型肖特基二極體之一臨限正向電壓小於該x個額外p型電晶體中之一各別p型電晶體之一臨限正向電壓，且 該x個額外輸入中之一各別額外輸入耦合至該各別n型肖特基二極體及該各別p型電晶體。
  15. 如請求項12至14中任一項之積體電路，其中該積體電路經組態以用於非同步操作。
  16. 如請求項12至14中任一項之積體電路，其中該x個額外p型電晶體包含與一第三p型電晶體串聯連接之一第二p型電晶體。
  17. 一種實施一x輸入邏輯閘之積體電路，該積體電路包括： 複數個肖特基二極體，其包含x個肖特基二極體；及 複數個源極隨耦器電晶體，其包含x個源極隨耦器電晶體，其中： 該複數個源極隨耦器電晶體中之每一各別源極隨耦器電晶體包含耦合至一各別肖特基二極體之一各別閘極節點；且該複數個源極隨耦器電晶體中之一第一源極隨耦器電晶體串聯連接至該複數個源極隨耦器電晶體中之一第二源極隨耦器電晶體。
  18. 如請求項17之積體電路，其中： 該x個肖特基二極體中之一各別肖特基二極體之一臨限正向電壓小於該x個源極隨耦器電晶體中之一各別源極隨耦器電晶體之一臨限正向電壓，且 該積體電路之一輸入耦合至該各別肖特基二極體及該各別源極隨耦器電晶體。
  19. 如請求項17至18中任一項之積體電路，其中該積體電路經組態以用於非同步操作。
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