TW201926720A - 半導體裝置 - Google Patents

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TW201926720A
TW201926720A TW107142758A TW107142758A TW201926720A TW 201926720 A TW201926720 A TW 201926720A TW 107142758 A TW107142758 A TW 107142758A TW 107142758 A TW107142758 A TW 107142758A TW 201926720 A TW201926720 A TW 201926720A
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TW
Taiwan
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dielectric layer
layer
gate
thermal
interlayer dielectric
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TW107142758A
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顏智洋
呂芳諒
劉致為
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台灣積體電路製造股份有限公司
國立臺灣大學
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Abstract

一種裝置包括非絕緣體結構、第一層間介電質層、第一熱通孔及第一電通孔。第一層間介電質在非絕緣體結構上方。第一熱通孔穿過第一層間介電質層並且與非絕緣體結構接觸。第一電通孔穿過第一層間介電質層並且與非絕緣體結構接觸。第一熱通孔及第一電通孔具有不同材料及相同高度。

Description

半導體裝置
本揭露內容是關於一種半導體裝置。
積體電路(integrated circuit；IC)的製造已經藉由增加在半導體裝置中形成的積體電路的密度來驅使。此藉由實施更積極設計規則以允許形成更大密度的積體電路裝置來達成。儘管如此，增加的積體電路裝置(諸如電晶體)之密度亦增加具有縮小之特徵大小的處理半導體裝置的複雜性。
本揭露內容之至少一實施例提供一種半導體裝置，包括非絕緣體結構、第一層間介電質層、第一熱通孔及第一電通孔。第一層間介電質在非絕緣體結構上方。第一熱通孔穿過第一層間介電質層並且與非絕緣體結構接觸。第一電通孔穿過第一層間介電質層並且與非絕緣體結構接觸，其中第一熱通孔及第一電通孔具有不同材料及相同高度。
100‧‧‧半導體裝置
102‧‧‧基板
104‧‧‧閘極結構
106‧‧‧第一層間介電質層
108‧‧‧閘極介電層
110‧‧‧閘電極
112‧‧‧間隔件
114‧‧‧源極/汲極區域
116‧‧‧第一閘極接觸孔
118‧‧‧第一S/D接觸孔
120‧‧‧第二閘極接觸孔
122‧‧‧第二S/D接觸孔
124‧‧‧第一閘極通孔
126‧‧‧第一S/D通孔
128‧‧‧第二閘極通孔
130‧‧‧第二S/D通孔
132‧‧‧第二層間介電質層
134‧‧‧溝槽
136‧‧‧金屬接線
138‧‧‧第三層間介電質層
140A‧‧‧通孔
140B‧‧‧通孔
140C‧‧‧通孔
142‧‧‧導熱層
144‧‧‧熱通孔
146‧‧‧熱通孔
148‧‧‧熱通孔
150‧‧‧第四層間介電質層
151t‧‧‧溝槽
151v‧‧‧通孔
152‧‧‧電通孔
154‧‧‧金屬接線
200‧‧‧半導體裝置
210‧‧‧基板
212‧‧‧鰭
220‧‧‧隔離介電質
230‧‧‧虛擬閘極結構
232‧‧‧閘極介電層
234‧‧‧虛擬閘電極層
236‧‧‧間隔件
240‧‧‧磊晶源極/汲極(S/D)特徵
242‧‧‧層間介電質層
246‧‧‧層間介電質層
250‧‧‧替代閘極結構
252‧‧‧介電蓋
259‧‧‧源極/汲極接觸孔
260‧‧‧矽化層
262‧‧‧S/D觸點
264‧‧‧閘極觸點
266‧‧‧閘極通孔
268‧‧‧S/D通孔
300‧‧‧半導體裝置
310‧‧‧基板
312‧‧‧鰭
320‧‧‧第一隔離介電質
332‧‧‧閘極介電層
336‧‧‧閘極間隔件
340‧‧‧磊晶S/D特徵
342‧‧‧層間介電質層
346‧‧‧層間介電質層
350‧‧‧閘極結構
352‧‧‧介電蓋
360‧‧‧矽化物層
362‧‧‧S/D觸點
364‧‧‧閘極觸點
366‧‧‧閘極通孔
368‧‧‧S/D通孔
R1‧‧‧通道間區域
R2‧‧‧裝置間區域
S101‧‧‧方塊
S102‧‧‧方塊
S103‧‧‧方塊
S104‧‧‧方塊
S105‧‧‧方塊
S106‧‧‧方塊
S201‧‧‧方塊
S202‧‧‧方塊
S203‧‧‧方塊
S204‧‧‧方塊
S205‧‧‧方塊
S206‧‧‧方塊
S207‧‧‧方塊
S208‧‧‧方塊
T‧‧‧溝槽
當結合隨附圖式閱讀時，自以下詳細描述將最佳地理解本揭示的各態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增大或減小各個特徵之尺寸。
第1圖係根據本揭示之一些實施例的用於製造半導體裝置的方法的流程圖；第2圖至第7圖圖示根據本揭示之一些實施例的形成半導體裝置的方法；第8圖係根據本揭示之一些實施例描繪熱阻對照熱通孔密度的圖表；第9圖係根據本揭示之一些實施例描繪接面溫度對照熱通孔密度的圖表；第10圖係根據本揭示之一些實施例的用於製造半導體裝置的方法的流程圖；第11圖至第19圖圖示根據本揭示之一些實施例的形成半導體裝置的方法；第20圖係根據本揭示之一些實施例描繪接面溫度對照線沿鰭間距的圖表；以及第21圖至第26圖圖示根據本揭示之一些實施例的形成半導體裝置的方法。
以下揭示內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述部件及佈置之特定 實例來簡化本揭示，當然，該等特定實例僅係實例並且不意欲限制。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外，本揭示可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述之各個實施例及/或配置之間的關係。
另外，為了便於描述，本文可使用空間相對性術語如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」及類似者來描述諸圖中所圖示之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用之空間相對性描述詞。
第1圖係根據本揭示之各個實施例的用於製造半導體裝置的方法的流程圖。第2圖至第7圖圖示根據本揭示之一些實施例的用於形成半導體裝置100的方法。方法開始於方塊S101，其中在覆蓋元件的第一層間介電質(inter-level dielectric；ILD)層106上方形成第二層間介電質層132及金屬接線136，此等元件為諸如電晶體、二極體或電容器(如第2圖所示)。方法繼續到方塊S102，其中在第二層間介電質層132及金屬接線136上方形成第三層間 介電質層138(如第3圖所示)。方法繼續到方塊S103，其中在第三層間介電質層138中形成通孔140A-140C，並且形成導熱層142以過度填充通孔140A-140C(如第4圖所示)。方法繼續到方塊S104，其中平坦化導熱層142以在第三層間介電質層138中形成熱通孔144、146、148(如第5圖所示)。方法繼續到方塊S105，其中在第三層間介電質層138上方形成第四層間介電質層150(如第5圖所示)。方法繼續到方塊S106，其中分別在第三層間介電質層138及第四層間介電質層150中形成電通孔152及金屬接線154(如第6圖及第7圖所示)。
參考第2圖。源極/汲極區域114及閘極結構104在基板102上形成以用作電晶體。第一層間介電質(ILD)層106在源極/汲極區域114及閘極結構104上方形成。第二層間介電質層132在第一層間介電質層106上方形成，並且金屬接線136在第二層間介電質層132中形成。
在一些實施例中，基板102包括矽基板。在一些替代實施例中，基板102係由下列製成：一些其他適宜元素半導體，諸如金剛石或鍺；適宜化合物半導體，諸如砷化鎵、碳化矽、砷化銦、或磷化銦；或適宜合金半導體，諸如碳化鍺矽、磷化砷鎵或磷化銦鎵。在一些實施例中，基板102進一步包括其他特徵，諸如各種摻雜區域、埋入層及/或磊晶層。另外，在一些實施例中，基板102可係絕緣體上半導體，諸如絕緣體上矽(silicon on insulator；SOI)或藍寶石上矽。在一些實施例中，基板102包括摻雜之磊晶層、梯 度半導體層，及/或可進一步包括覆蓋不同類型的另一半導體層的半導體層，諸如鍺矽層上的矽層。在一些實施例中，基板102包括多層矽結構或多層化合物半導體結構。
在一些實施例中，基板102進一步包括具有各種摻雜配置的有源區。在一些實施例中，有源區摻雜有p型或n型摻雜劑。例如，有源區摻雜有：P型摻雜劑，諸如硼或BF2；n型摻雜劑，諸如磷或砷；及/或其組合。在一些實施例中，有源區經配置用於N型金屬氧化物半導體場效電晶體(被稱為NMOSFET)，或替代地經配置用於P型金屬氧化物半導體場效電晶體(被稱為PMOSFET)。
閘極結構104包括閘極介電層108及閘電極110。閘極介電層108在基板102上方形成並且閘電極110在閘極介電層108上方形成。
在一些實施例中，閘極介電層108包括氧化矽、氮氧化矽或高介電常數介電材料。高介電常數介電材料被定義為介電常數大於SiO2之介電常數的介電材料，並且高介電常數介電材料包括金屬氧化物。在一些實施例中，金屬氧化物選自由下列之氧化物組成的群組：Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu或其混合物。在一些實施例中，閘極介電層108藉由使用適宜沉積製程來形成，諸如化學氣相沉積(chemical vapor deposition；CVD)製程或原子層沉積(atomic layer deposition；ALD)製程。在一些實施例中，閘極介電層108進一步包括用於最 小化閘極介電層108與基板102之間的應力的界面層(未圖示)。在一些實施例中，界面層係由由熱氧化製程生長的氧化矽或氮氧化矽形成。例如，界面層可以藉由快速熱氧化(rapid thermal oxidation；RTO)製程或在包含氧的退火製程中生長。
在一些實施例中，閘電極層110包括單層或多層結構。在一些實施例中，閘電極層110包括多晶矽。另外，閘電極層110可係具有均勻或梯度摻雜的摻雜多晶矽。在一些實施例中，閘電極層110係藉由使用低壓CVD(low pressure CVD)製程來形成。在一些其他實施例中，閘電極層110係金屬閘極。
在一些實施例中，至少一對間隔件112在至少一個閘極結構104的側壁上形成，其中間隔件112係由氧化矽、氮化矽、氮氧化矽、碳化矽、氟摻雜之矽酸鹽玻璃、低介電常數介電材料及/或其組合形成。在一些實施例中，至少一個間隔件112可具有多層結構，例如，包括一個或多個襯墊層。
在一些實施例中，磊晶源極/汲極(source/draing；S/D)特徵114在基板102中形成。磊晶S/D特徵114可使用一個或多個磊晶或外延(epi)製程來形成，使得Si特徵、SiGe特徵、磷酸矽(SiP)特徵、碳化矽(SiC)特徵及/或其他適宜特徵可以結晶態形成。在一些實施例中，磊晶S/D特徵114的晶格常數不同於基板102的晶格常數，使得在磊晶S/D特徵114之間的通道區域可以由磊晶S/D特 徵114應變或應力化，以改進半導體裝置100的載子移動率並增強裝置效能。磊晶製程包括CVD沉積技術(例如，氣相磊晶(VPE)及/或超高真空CVD)、分子束磊晶及/或其他適宜製程。磊晶製程可使用氣體及/或液體前驅物，其與基板102的組成(例如，矽、鍺矽、磷酸矽或類似者)相互作用。磊晶S/D特徵114可經原位摻雜。摻雜物質包括：p型摻雜劑，諸如硼或BF2；n型摻雜劑，諸如磷或砷；及/或包括其組合的其他適宜摻雜劑。若磊晶S/D特徵114未經原位摻雜，則執行佈植製程以摻雜磊晶S/D特徵114。可執行一個或多個退火製程來活化S/D特徵114。退火製程包括快速熱退火(RTA)及/或雷射退火製程。
在一些實施例中，隔離區域(未圖示)在基板102中形成以隔離基板102的各個有源區。隔離區域可利用隔離技術，諸如矽局部氧化(local oxidation of silicon；LOCOS)或淺溝槽隔離(shallow trench isolation；STI)區域，以界定並電氣隔離基板102的各個有源區。在一些實施例中，至少一個隔離區域用作STI區域。隔離區域包括氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃(FSG)、低介電常數介電材料、其他適宜材料、或其組合。
在一些實施例中，第一層間介電質層106係多層介電結構。若採用閘極後製(gate-last)方法，則形成第一層間介電質層106包括例如，在虛擬閘極(例如，由多晶矽製成)上方沉積層間介電質第零層、對層間介電質第零層執行化學機械研磨(chemical-mechanical planarization；CMP)製程直到到達虛擬閘極、利用金屬閘極104替代虛擬閘極、以及在層間介電質第零層及金屬閘極104上方沉積層間介電質第一層。組合的層間介電質第零層及層間介電質第一層稱為第一層間介電質層106。在一些實施例中，第一層間介電質層106的介電常數可小於約3.9。第一層間介電質層106可包括低介電常數(低k)介電材料。低介電常數介電材料的介電常數可係約2.7至約3.0。用於低介電常數介電材料的適宜材料可包括，但不限於，摻雜二氧化矽、氟化矽玻璃、摻雜碳的二氧化矽、多孔二氧化矽、摻雜多孔碳的二氧化矽、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、雙苯并環丁烯、聚醯亞胺、聚苯并噁唑(polynoroboneses)、苯并環丁烯、PTFE、三氧化矽烷、甲基矽倍半氧烷及/或其組合。低介電常數介電材料可藉由化學氣相沉積(CVD)、電漿增強(plasma enhanced)CVD或旋塗製程來沉積。在一些實施例中，拉伸SiN接觸蝕刻終止層在形成第一層間介電質層之前沉積。
在形成第一層間介電質層106之後，將光阻(photoresist)層施加到第一層間介電質層106的頂表面，並且使用例如適宜微影製程圖案化光阻層。使用圖案化光阻層作為蝕刻遮罩對第一層間介電質層106執行蝕刻製程，從而在閘電極110上方導致第一閘極接觸孔116並且在磊晶S/D特徵114上方導致第一S/D接觸孔118。蝕刻製程可利用定向或各向異性的蝕刻技術，此蝕刻技術經配置以最小橫向蝕刻來垂直地蝕穿第一層間介電質層106。在一些實施例中， 蝕刻製程包括乾式蝕刻、濕式蝕刻、反應性離子蝕刻RIE或其組合。另外，蝕刻製程可使用任何適宜蝕刻化學試劑或其組合。在一些實施例中，蝕刻製程係選擇性蝕刻製程，與閘電極110及/或磊晶S/D特徵114相比，此製程以更快速率蝕刻層間介電質層106。例如，含氟氣體(諸如，CF4、CH2F2或C4F6)用作選擇性蝕刻第一層間介電質層106的蝕刻劑。為了獲得適當蝕刻輪廓及選擇性，各向異性電漿蝕刻可包括多個蝕刻部分，諸如主蝕刻、過蝕刻及後蝕刻處理。在所圖示的實施例中，乾式蝕刻產生具有實質上垂直輪廓的孔，此等垂直輪廓在閘極結構104及磊晶S/D特徵114的頂表面處終止。
其後，在形成第二閘極接觸孔120及第二S/D接觸孔122之前，第一閘極通孔124及第一S/D通孔126分別在第一閘極接觸孔116及第一S/D接觸孔118中使用適宜沉積技術形成。在一些實施例中，第一閘極通孔124及第一S/D通孔126可以藉由在第一閘極接觸孔116及第一S/D接觸孔118中沉積金屬層來形成，接著執行CMP製程以移除孔116及118外部的過量金屬。在一些實施例中，金屬層可包括鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)、或其組合，並且可藉由CVD、PVD、濺鍍及/或其他適宜製程來沉積。第一閘極通孔124電氣耦合到下層閘極結構104，並且第一S/D通孔126電氣耦合到下層磊晶S/D特徵114。第一閘極通孔124及第一S/D通孔126可以在此上下文中被稱為電通孔。
在形成第一閘極通孔124及第一S/D通孔126之後，可以藉由使用另一光阻層對第一層間介電質層106執行蝕刻製程，以便在閘電極110上方形成第二閘極接觸孔120並且在S/D特徵114上方形成第二S/D接觸孔122。在一些實施例中，第一閘極接觸孔116及第二閘極接觸孔120係在相同閘極結構104之上，並且第一S/D接觸孔118及第二S/D接觸孔122係在相同磊晶S/D特徵114之上。
隨後，第二閘極通孔128及第二S/D通孔130分別在第二閘極接觸孔120及第二S/D接觸孔122中形成，使得第二閘極通孔128及第二S/D通孔130穿過第一介電層106。在一些實施例中，由於第一閘極通孔124及第二閘極通孔128穿過相同層間介電質層，第一閘極通孔124及第二閘極通孔128可具有實質上相同高度。在一些實施例中，由於第一S/D通孔126及第二S/D通孔130穿過相同層間介電質層，第一S/D通孔126及第二S/D通孔130可具有實質上相同高度。在一些實施例中，第二閘極通孔128及第二S/D通孔130可以藉由例如在第二閘極接觸孔120及第二S/D接觸孔122中沉積導熱材料來形成，接著執行CMP製程以移除孔120及122外部的過量導熱材料。第二閘極通孔128可以從下層閘電極110散熱，並且第二S/D通孔130可以從下層S/D特徵114散熱。第二閘極通孔128及第二S/D通孔130可以被稱為熱通孔，在此上下文中此等熱通孔分別熱耦合到閘電極110及源極/汲極區域114。
在一些實施例中，熱通孔128及130具有在從約20nm至約200nm之範圍中的直徑。在一些實施例中，熱通孔128及130藉由在從約20nm至約1μm之範圍中的間隔來分離。若以上尺寸(例如，直徑或間隔)超出已選範圍，則製程的複雜性可能增加。在一些實施例中，熱通孔128及130的示例材料可包括金剛石、氮化鋁(AlN)、類金剛石碳(DLC)、氧化鈹(BeO)、氧化鋁(Al2O3)、氧化鎂(MgO)、及氮化硼(BN)或其組合。熱通孔128及130的此等材料可具有大於矽或氧化矽的導熱性。例如，矽及氧化矽的導熱性係分別約148W/m．K及約1.4W/m．K，並且金剛石、AlN及BeO的導熱性係分別約2000W/m．K、約285W/m．K及約330W/m．K。因此，在一些實施例中，其中第一層間介電質層106係由氧化矽製成，熱通孔128及130具有比第一層間介電質層106更高的導熱性，以便從下層閘電極110及源極/汲極區域104散熱。
另外，熱通孔128及130的材料可具有比金屬(諸如銅(Cu))小的熱膨脹係數(coefficient of thermal expansion；CTE)。例如，Cu的熱膨脹係數係約18(ppm/K)，並且金剛石、AlN及BeO的熱膨脹係數係分別約1.0ppm/K、約5.3ppm/K及從約7.4ppm/K至約8.9ppm/K。因此，關於層間介電質與通孔之間的熱膨脹係數不匹配的問題可以被解決，使得通孔密度可以增加。在一些實施例中，與銅相比具有減小熱膨脹係數的熱通孔128及130可具有比銅小的導熱性。例如，當熱通孔128及130係 由AlN(具有約285W/m．K的導熱性)或BeO(具有約330W/m．K的導熱性)製成時，熱通孔128及130的導熱性小於銅的導熱性(約401W/m．K)。在一些實施例中，當熱通孔128及130係由金剛石(具有約2000W/m．K的導熱性)製成時，熱通孔128及130的導熱性大於銅的導熱性(約401W/m．K)。
在一些實施例中，其中第一閘極通孔124及第一S/D通孔126係由金屬(例如，Cu、Al或W)製成時，熱通孔128及130具有比第一閘極通孔124及第一S/D通孔126小的熱膨脹係數，此繼而將有利於改進第一層間介電質層106中的通孔密度。
在一些實施例中，第一閘極通孔124或第一S/D通孔126具有的導電性高於熱通孔128或130的導電性(亦即，熱通孔128及130具有的電阻高於第一閘極通孔124及第一S/D通孔126的電阻)。例如，第一閘極通孔124具有的導電性高於熱通孔128的導電性，並且第一S/D通孔126具有的導電性高於熱通孔130的導電性(亦即，熱通孔128具有的電阻高於第一閘極通孔124的電阻，並且熱通孔130具有的電阻高於第一S/D通孔126的電阻)。在一些實施例中，熱通孔128及130係介電質。在一些實施例中，其中第一層間介電質層106係由氧化矽製成，熱通孔128及130具有的導熱性高於第一層間介電質層106的導熱性，此繼而將有利於從電晶體散熱。
在形成熱通孔128及130之後，第二層間介電質層132及金屬接線136在第一層間介電質層106、電通孔124、126以及熱通孔128及130之上形成。在一些實施例中，第二層間介電質層132可包括低介電常數介電材料，此介電材料可具有在從約2.7至約3.0之範圍中的介電常數。第二層間介電質層132可藉由化學氣相沉積(CVD)、電漿增強CVD(PECVD)或旋塗製程來沉積。金屬接線136可包括鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)或其組合。
在一些實施例中，形成第二層間介電質層132及金屬接線136包括例如，在第一層間介電質層106上方毯覆式形成金屬層、使用適宜微影及蝕刻技術圖案化金屬層以形成金屬接線136、在金屬接線136上方及之中沉積第二層間介電質層132、以及對第二層間介電質層132執行CMP製程直到暴露出金屬接線136。在替代實施例中，形成第二層間介電質層132及金屬接線136包括例如，在第一層間介電質層106上方毯覆式形成第二層間介電質層132、使用適宜微影及蝕刻技術在第二層間介電質層132中形成溝槽134、利用金屬層填充溝槽134、以及執行CMP製程以移除金屬層在溝槽134外部的一部分，同時保持金屬層在溝槽134中的剩餘部分用作金屬接線136。
參考第3圖。第三層間介電質層138在第二層間介電質層132及金屬接線136上方形成。在一些實施例中，第三層間介電質層138可包括低介電常數介電材料，此介電材料可具有在從約2.7至約3.0之範圍中的介電常數。第三層 間介電質層138可藉由化學氣相沉積(CVD)、電漿增強CVD(PECVD)、或旋塗製程來沉積。在形成第三層間介電質層138之後，第二層間介電質層132及金屬接線136由第三層間介電質層138覆蓋。
參考第4圖。通孔140A、140B及140C在第三層間介電質層138中藉由任何適宜製程來形成。例如，形成通孔140A、140B及140C可包括藉由光微影及蝕刻製程來圖案化第三層間介電質層138。蝕刻製程可藉由使用乾式蝕刻、濕式蝕刻及/或電漿蝕刻製程來執行，以便移除第三層間介電質層138的一些部分。在一些實施例中，通孔140A、140B及140C中的至少一個通孔係在對應金屬接線136上方。例如，通孔140A及140C係在金屬接線136上方。隨後，沉積導熱層142直到過度填充通孔140A、140B及140C。在一些實施例中，導熱層142的示例材料可包括金剛石、氮化鋁(AlN)、類金剛石碳(DLC)、氧化鈹(BeO)、氧化鋁(Al2O3)、氧化鎂(MgO)、及氮化硼(BN)、或其組合。導熱層142的此種材料可具有大於矽或氧化矽的導熱性。例如，矽及二氧化矽的導熱性係分別約148W/m．K及約1.4W/m．K，並且金剛石、AlN及BeO的導熱性係分別約2000W/m．K、約285W/m．K及約330W/m．K。
另外，導熱層142的材料可具有小於銅(Cu)的熱膨脹係數(CTE)。例如，Cu的熱膨脹係數係約18ppm/K，並且金剛石、AlN及BeO的熱膨脹係數係分別約1.0ppm/K、約5.3ppm/K及從約7.4ppm/K至約8.9ppm/K。 因此，關於層間介電質與通孔之間的熱膨脹係數不匹配的問題可以被解決，使得通孔密度可以增加。在一些實施例中，與銅相比具有減小熱膨脹係數的導熱層142可具有小於Cu的導熱性。例如，當導熱層142係由AlN(具有約285W/m．K的導熱性)或BeO(具有約330W/m．K的導熱性)製成時，導熱層142的導熱性小於銅的導熱性(約401W/m．K)。
參考第5圖。在形成導熱介電層142(參見第4圖)之後，可以執行諸如CMP的平坦化製程以移除過量的導熱介電層142，並且導熱層142的剩餘部分可用作通孔140A內的第一熱通孔144、通孔140B內的第二熱通孔146、以及通孔140C內的第三熱通孔148。藉由平坦化製程，第一熱通孔144、第二熱通孔146及第三熱通孔148的頂表面實質上與第三層間介電質層138的頂表面齊平。在一些實施例中，第一熱通孔144、第二熱通孔146及第三熱通孔148中的每一個熱通孔具有在從約20nm至約200nm之範圍中的直徑。在一些實施例中，第一熱通孔144、第二熱通孔146及第三熱通孔148由在從約20nm至約1μm之範圍中的間隔來分離。若直徑及間隔超出如上文所述的已選範圍，形成熱通孔144、146及148的複雜性可能增加。接下來，第四層間介電質層150在第三層間介電質層138，第一熱通孔144、第二熱通孔146及第三熱通孔148上方形成。在一些實施例中，第四層間介電質層150可包含低介電常數介電材料，此介電材料可具有在從約2.7至約3.0之範圍中的介電常數。第四層間介電質層150可藉由化學氣相沉積 (CVD)、電漿增強CVD(PECVD)或旋塗製程來沉積。在形成第四層間介電質層150之後，第一熱通孔144、第二熱通孔146及第三熱通孔148由第四層間介電質層150覆蓋。
參考第6圖及第7圖。執行雙金屬鑲嵌製程以在第三層間介電質層138中形成通孔151v並在第四層間介電質層150及對應通孔151v上方形成溝槽151t。雙金屬鑲嵌製程在形成第三熱通孔144、146、148之後執行。更詳細而言，形成通孔151v及溝槽151t在形成第三熱通孔144、146、148之後執行。在相應通孔151v的底部處暴露出金屬接線136。隨後，在溝槽151t及通孔151v中形成金屬層以著陸在金屬接線136上。在一些實施例中，金屬層可藉由CVD、PVD、濺鍍及/或其他適宜製程來形成。其後，可以執行諸如CMP的平坦化製程來移除過量的金屬層，而在第三層間介電質層138中餘留複數個電通孔152並且在第四層間介電質層150中餘留複數個金屬接線154。在一些實施例中，電通孔152由第三層間介電質層138圍繞。在一些實施例中，金屬接線154由第四層間介電質層150圍繞。在一些實施例中，電通孔152及金屬接線154的示例材料可包括鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)或其組合。在一些實施例中，第一層間介電質層106之上的結構可以被稱為後端製程(back-end-of line,BEOL)結構。例如，BEOL結構包括第二層間介電質層132、第二層間介電質層132中的金屬接線136、第二層間介電質層132上方的第三層間介電質層138、第三層間介電質層138中的熱通孔144、146、148及 電通孔152、第四層間介電質層150及第四層間介電質層150中的金屬接線154。在一些實施例中，電通孔152中的至少一個具有的導電性高於熱通孔144、146、148中的至少一個的導電性(亦即，熱通孔144、146、148中的至少一個具有的電阻高於電通孔152中的至少一個的電阻)。例如，熱通孔144、146及148係介電質。
第8圖係根據本揭示之一些實施例描繪熱阻對照熱通孔密度的圖表，其中水平軸表示具有BeO熱通孔的BEOL結構中的熱通孔密度(以百分比計)，並且垂直軸表示熱阻(以k/μw計)。第8圖圖示熱通孔密度與熱阻負相關。亦即，熱阻隨著熱通孔密度增加而減小。第9圖係根據本揭示之一些實施例描繪接面溫度對照熱通孔密度的圖表，其中水平軸表示在半導體裝置(例如，具有四個鰭的FinFET)中的熱通孔密度(以百分比計)，並且垂直軸表示接面溫度(以℃計)。第9圖圖示熱通孔密度與接面溫度負相關。亦即，接面溫度隨著熱通孔密度增加而減小。如第8圖及第9圖所示，增加的熱通孔密度將導致降低的熱阻及/或降低的接面溫度。此外，因為與由金屬製成的電通孔相比，由非導電材料(例如，金剛石、AlN及/或BeO)製成的熱通孔具有降低的熱膨脹係數，關於層間介電質與通孔之間的熱膨脹係數不匹配的問題可以被解決，此繼而導致增加的通孔密度。因此，使用材料(諸如金剛石、AlN及/或BeO)形成熱通孔有利於降低熱阻及/或接面溫度。
第10圖係根據本揭示之一些實施例的用於製造半導體裝置200的方法的流程圖。第11圖至第18圖圖示了根據本揭示之一些實施例的形成半導體裝置200的方法。方法開始於方塊S201，其中鰭212在基板210上形成(如第11圖所示)。方法繼續到方塊S202，其中隔離介電質220在鰭212之間的溝槽T中形成(如第12圖及第13圖所示)。方法繼續到方塊S203，其中形成虛擬閘極結構230以環繞鰭212(如第14圖所示)。方法繼續到方塊S204，其中在鰭212上形成磊晶源極/汲極(S/D)特徵240，並且在磊晶S/D特徵240上方形成層間介電質層242(如第15圖所示)。方法繼續到方塊S205，其中用替代閘極結構250來替代虛擬閘極結構236(如第16圖所示)。方法繼續到方塊S206，其中在層間介電質層242中形成源極/汲極接觸孔259以暴露磊晶源極/汲極特徵240(如第17圖所示)。方法繼續到方塊S207，其中在磊晶S/D特徵240上方形成矽化物層260，並且在矽化物層260上形成S/D觸點262(如第17圖及第18圖所示)。方法繼續到方塊S208，其中在替代閘極結構250上形成閘極觸點252，在閘極觸點252上形成閘極通孔266，並且在S/D觸點262上形成S/D通孔268(如第19圖所示)。
參考第11圖。執行一系列沉積及光微影製程以在基板210上形成複數個鰭212。鰭212由溝槽T分離。在一些實施例中，基板210係半導體基板，諸如塊狀半導體、絕緣體上半導體(SOI)基板或類似者。通常，SOI基板包含在 絕緣體層上形成的半導體材料層。絕緣體層可係例如埋入式氧化物(BOX)層、氧化矽層或類似者。絕緣體層在基板(矽或玻璃基板)上提供。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板210的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。
在一些實施例中，鰭可藉由任何適宜方法來圖案化。例如，鰭可使用一個或多個光微影製程(包括雙圖案化或多圖案化製程)來圖案化。通常，雙圖案化或多圖案化製程結合光微影及自對準之製程，從而允許產生具有例如與可另外使用單個、直接光微影製程獲得的間距相比較小的間距的圖案。例如，在一個實施例中，犧牲層在基板上方形成並使用光微影製程圖案化。間隔件使用自對準製程在圖案化之犧牲層旁邊形成。隨後移除犧牲層，並且可隨後使用剩餘間隔件來圖案化鰭。
參考第12圖。形成隔離介電質220以過度填充溝槽T並覆蓋鰭212(參見第11圖)。在一些實施例中，隔離介電質220係由導熱且不導電的材料製成。隔離介電質220的示例材料包括金剛石、氮化鋁(AlN)、類金剛石碳(DLC)、氧化鈹(BeO)、氧化鋁(Al2O3)、氧化鎂(MgO)及氧化硼(BN)、或其組合，並且可藉由CVD、PVD及/或其 他適宜製程來形成。在一些實施例中，隔離介電質220的示例材料包括其他絕緣材料。
其後，執行諸如CMP的平坦化製程以移除鰭212上方的過量隔離介電質220。接下來，使隔離介電質220凹陷，例如，經由回蝕製程，其中稀HF、SiCoNi(包含HF及NH3)或類似者可用作蝕刻劑。第13圖中圖示了所得結構。在使隔離介電質220凹陷之後，鰭212的一些部分高於隔離介電質220的頂表面。溝槽T中的所得隔離介電質220可以被稱為淺溝槽隔離(STI)結構。
參考第14圖。閘極介電層232、虛擬閘電極層234及至少一對間隔件236在鰭212上方形成。在一些實施例中，閘極介電層在基板210上方毯覆式形成以覆蓋鰭212及隔離介電質220，並且虛擬閘電極層在閘極介電層上方形成。在形成閘極介電層及虛擬閘電極層之後，執行一個或多個蝕刻製程以使用蝕刻遮罩形成環繞鰭212的虛擬閘極結構230，並且在蝕刻之後可以移除蝕刻遮罩。虛擬閘極結構230包括閘極介電層232及閘極介電層232上方的虛擬閘電極層234。虛擬閘極結構230具有實質上平行的縱軸，此縱軸實質上垂直於至少一個鰭212的縱軸。虛擬閘極結構230將使用「閘極後製」或替代閘極製程利用替代閘極結構來替代。
在一些實施例中，閘極介電層232係由高介電常數介電材料製成，諸如金屬氧化物、過渡金屬氧化物或類似者。高介電常數介電材料的實例包括但不限於氧化鉿 (HfO2)、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金或其他適用介電材料。在一些實施例中，閘極介電層232係氧化層。閘極介電層232可藉由沉積製程來形成，此沉積製程為諸如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電漿增強CVD(PECVD)或其他適宜技術。
在一些實施例中，虛擬閘電極層234可包括多晶矽(聚Si)、多晶鍺矽(聚SiGe)、金屬氮化物、金屬矽化物、金屬氧化物或金屬。在一些實施例中，虛擬閘電極層234包括含金屬材料，諸如TiN、TaN、TaC、Co、Ru、Al、其組合或其多層。虛擬閘電極層234可藉由CVD、物理氣相沉積(PVD)、濺鍍沉積或適用於沉積導電材料的其他技術來沉積。
在形成虛擬閘極結構230之後，閘極間隔件236沿著虛擬閘極結構230的側壁形成。在一些實施例中，閘極間隔件236可包括氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、多孔介電材料、氫摻雜之碳氧化矽(SiOC：H)、低介電常數介電材料或其他適宜介電材料。閘極間隔件236可包括由不同介電材料製成的單層或多層結構。形成閘極間隔件236的方法包括藉由使用例如CVD、PVD或ALD毯覆式形成介電層，並且隨後執行蝕刻製程(諸如各向異性蝕刻)以移除介電層的水平部分。介電層在虛擬閘極結構230之側壁上的剩餘部分可以用作閘極 間隔件236。在一些實施例中，閘極間隔件236可用於偏移隨後形成的摻雜區域，諸如源極/汲極區域。閘極間隔件236可進一步用於設計或修改源極/汲極區域輪廓。
其後，蝕刻鰭212未由虛擬閘極結構230及閘極間隔件210覆蓋的部分。磊晶源極/汲極(S/D)特徵240隨後在蝕刻之鰭212上形成。其後，層間介電質層242在S/D特徵240及虛擬閘極結構230上方形成。第15圖中圖示了所得結構。在一些實施例中，移除鰭212未由虛擬閘極結構230及閘極間隔件210覆蓋的部分係藉由適宜蝕刻技術來執行。剩餘鰭212具有由虛擬閘極結構230及嵌入在隔離介電質220中的S/D部分環繞的通道部分。在一些實施例中，蝕刻鰭212可包括乾式蝕刻製程、濕式蝕刻製程或組合之乾式及濕式蝕刻製程。此蝕刻製程可包括使用虛擬閘極結構230及閘極間隔件236作為遮罩的反應性離子蝕刻(RIE)，或藉由任何其他適宜移除製程。在蝕刻製程之後，在一些實施例中可執行預清潔製程來利用氫氟酸(HF)或其他適宜溶液清潔剩餘鰭212。
在形成蝕刻鰭212之後，磊晶S/D特徵240由相應鰭212磊晶生長。磊晶S/D特徵240可使用一個或多個磊晶或晶膜(epi)製程來形成，使得Si特徵、SiGe特徵、磷酸矽(SiP)特徵、碳化矽(SiC)特徵及/或其他適宜特徵可以結晶狀態在剩餘鰭212的嵌入部分上形成。在一些實施例中，磊晶S/D特徵240的晶格常數不同於剩餘鰭212的晶格常數，使得磊晶S/D特徵240之間的通道區域可以由磊晶S/D 特徵240應變或應力化，以改進半導體裝置的載子移動率並增強裝置效能。
在一些實施例中，磊晶製程包括CVD沉積技術(例如，氣相磊晶(VPE)及/或超高真空CVD(UHV-CVD))、分子束磊晶及/或其他適宜製程。磊晶製程可使用氣體及/或液體前驅物，其與鰭212的組成(例如，矽、鍺矽、磷酸矽或類似者)相互作用。磊晶S/D特徵240可經原位摻雜。摻雜物質包括：p型摻雜劑，諸如硼或BF2；n型摻雜劑，諸如磷或砷；及/或包括其組合的其他適宜摻雜劑。若磊晶S/D特徵240未經原位摻雜，則執行佈植製程以摻雜磊晶S/D特徵240。可執行一個或多個退火製程以活化磊晶S/D特徵240。退火製程包括快速熱退火(rapid thermal annealing；RTA)及/或雷射退火製程。
在形成磊晶S/D特徵240之後，層間介電質層242在磊晶S/D特徵240上方形成。在一些實施例中，層間介電質層242係由與介電質覆蓋層不同的材料製成，並且係由例如一或多層氧化矽、SiCN、SiOCN或低介電常數材料來製成。形成層間介電質層242包括在虛擬閘極結構230上方沉積層間介電質層242，接著藉由平坦化層間介電質層242直到暴露出虛擬閘極結構230。
其後，移除虛擬閘電極層234以形成具有閘極間隔件236作為其側壁的閘極溝槽，並且閘極結構250在閘極溝槽中形成，並且隨後執行選擇性蝕刻製程以回蝕閘極結構250。其後，介電蓋252在回蝕之閘極結構250上方形成。 在第16圖中圖示所得結構。在一些實施例中，虛擬閘電極層234藉由適當的蝕刻製程來移除，並且閘極介電層232餘留在閘極間隔件236之間。在一些其他實施例中，閘極介電層232經移除並利用高介電常數介電層來替代。
形成閘極結構250的示例性方法可包括在閘極介電層232上方毯覆式形成一個或多個功函數金屬層、在一個或多個功函數金屬層上方形成填充金屬層、以及執行CMP製程以移除填充金屬層及一個或多個功函數金屬層在閘極溝槽外部的過量材料。由於此方法，閘極結構250可包括一個或多個功函數金屬層以及由一個或多個功函數金屬層環繞周圍的填充金屬。
在一些實施例中，一個或多個功函數金屬層的示例材料可包括用於在基板210上形成n型電晶體的一種或多種n型功函數金屬(N金屬)。n型功函數金屬可示例性包括但不限於鋁化鈦(TiAl)、鋁氮化鈦(TiAlN)、碳氮化鉭(TaCN)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、金屬碳化物(例如，碳化鉿(HfC)、碳化鋯(ZrC)、碳化鈦(TiC)、碳化鋁(AlC))、鋁化物及/或其他適宜材料。在替代實施例中，一個或多個功函數金屬層的示例材料可包括用於在基板210上形成p型電晶體的一種或多種p型功函數金屬(P-金屬)。p型功函數金屬可示例性包括但不限於氮化鈦(TiN)、氮化鎢(WN)、鎢(W)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、導電金屬氧化物及/或其他適宜材料。在一些實施例中，填充金屬之示例材料可包括但不限於鎢、 鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、TaC、TaSiN、TaCN、TiAl、TiAlN或其他適宜材料。
參考第17圖。源極/汲極接觸孔259在層間介電質層242中蝕刻以暴露磊晶S/D特徵240，並且隨後在接觸孔259中並在磊晶S/D特徵240上方形成金屬合金層260。金屬合金層260係由一種或多種第IV族元素及一種或多種過渡金屬元素製成的合金。當磊晶S/D特徵240係由矽形成時，金屬合金層260係矽化物層。當磊晶S/D特徵240係由鍺形成時，金屬合金層260係鍺化物層。當磊晶S/D特徵240係由SiGe形成時，金屬合金層260係矽化物-鍺化物層。過渡金屬包括Ti、Ta、Ni及Co中的一種或多種。金屬合金層260係TiSi、TaSi、NiSi、CoSi、TiSiGe、TaSiGe、NiSiGe及CoSiGe中的一種或多種。
在層間介電質層242中蝕刻出接觸孔259之後，藉由例如CVD、ALD或PVD在磊晶S/D特徵240上沉積過渡金屬。在沉積期間，所沉積之過渡金屬在磊晶S/D特徵240中與Si及/或Ge反應，由此在一些實施例中形成合金層260。在一些實施例中，矽化物(合金)層可以藉由PECVD、CVD、PEALD或ALD金屬來形成，並且隨後應用使用基於Cl或F之氣體的原位乾式蝕刻或異位濕式選擇性蝕刻以移除間隔件及隔離絕緣層上的剩餘金屬。在其他實施例中，矽化物(合金)層可以藉由PECVD、CVD、PEALD或ALD來形成。在某些實施例中，稍後執行氮化處理以鈍化矽化物表面以進行後續的矽化物形成退火。在其他實施例 中，執行從適當金屬及矽前驅物藉由自組裝分子(SAM)或固有選擇性形成、經由表面阻擋的選擇性矽化物沉積製程。可利用其他適宜矽化物形成製程。在一些實施例中，在磊晶S/D特徵240上形成過渡金屬層之後，執行退火操作以形成金屬合金層260。
參考第18圖。S/D觸點262在金屬合金層260上方形成。在一些實施例中，在形成金屬合金層260之後，形成接觸蝕刻終止層(contact etch stop layer；CESL)以覆蓋金屬合金層260。CESL係由基於氮化矽之材料(諸如SiN、SiON或類似者)製成。在一些實施例中，S/D觸點262之示例材料包括但不限於Ti、TiN、TaN、Co、Ru、Pt、W、Al、Cu或其組合。
其後，閘極觸點264使用適宜微影、蝕刻及沉積技術在介電蓋252中並且在閘極結構250上方形成。其後，另一層間介電質層246在S/D觸點262及閘極觸點264上方形成，並且閘極通孔266及S/D通孔268在層間介電質層246中並且分別在閘極觸點264及S/D觸點262上方形成。在第19圖中圖示所得結構。閘極觸點264、閘極通孔266及S/D通孔268之示例材料包括但不限於Ti、TiN、TaN、Co、Ru、Pt、W、Al、Cu。層間介電質層246之示例材料包括但不限於氧化矽、SiCN、SiOCN或低介電常數材料。
包括鰭212的如第19圖所示之半導體裝置可以被稱為多通道半導體裝置。在多通道半導體裝置之鰭212之間的區域可以被稱為多通道半導體裝置之通道間區域。如第 19圖所示，通道間區域利用隔離介電質220填充。由於在多通道半導體裝置之通道間區域內的隔離介電質220具有大於氧化矽的導熱性，多通道半導體裝置之每個鰭212的接面溫度(junction temperature；Tj)可以減小。在一些實施例中，其中層間介電質層242及/或層間介電質層246係由氧化矽製成，隔離介電質220之導熱性大於層間介電質層242的導熱性及/或層間介電質層246的導熱性。另外，半導體裝置200外部的區域可以被稱為裝置間區域。亦即，裝置間區域係在四個鰭212與其他多通道半導體裝置之其他鰭之間。在一些實施例中，在第19圖中描繪的所得結構中，鰭212可經設計以具有在從35nm至55nm之範圍中的鰭高度、在從5nm至15nm之範圍中的鰭寬度、以及在從25nm至60nm之範圍中的鰭間距，並且由鰭212及閘極結構250形成的閘極長度係在從14nm至30nm之範圍中。另外，在一個實施例中，一個以上的閘極通孔在介電蓋252中形成，並且此等閘極通孔藉由在從40nm至90nm之範圍中的接觸多間距(contacted poly pitch,CPP)佈置。若以上尺寸(例如，鰭高度、鰭寬度、鰭間距、閘極長度或CPP)係超出已選範圍，則製程的複雜性可能增加並且半導體裝置之效能可能亦受到影響。
第20圖係根據本揭示之一些實施例描繪接面溫度對照線沿鰭間距的圖表，其中水平軸表示沿著鰭之間距(以μm計)，並且垂直軸表示接面溫度(以℃計)。在第20圖所示之圖表中，包括由氧化矽製成之隔離介電質的半 導體裝置之溫度分佈標記為曲線C1，包括由BeO製成之隔離介電質的半導體裝置之溫度分佈標記為曲線C2，並且包括由金剛石製成之隔離介電質的半導體裝置之溫度分佈標記為曲線C3。如第20圖所示，具有BeO STI之半導體裝置的溫度變化(如由曲線C2所示)低於具有氧化矽STI之半導體裝置的溫度變化(如由曲線C1所示)，並且具有金剛石STI之半導體裝置的溫度變化(如由曲線C3所示)亦低於具有氧化矽STI之半導體裝置的溫度變化(如由曲線C1所示)。由此，使用金剛石及/或BeO形成STI將改進多通道半導體裝置中的溫度均勻性。
第21圖至第26圖圖示根據本揭示之一些實施例的形成半導體裝置300的方法。形成半導體裝置300的方法的眾多態樣與如第11圖至第19圖所描繪的形成半導體裝置200的方法的眾多態樣相同或類似，並且因此可省略詳細解釋。
參考第21圖及第22圖。複數個鰭312使用如先前關於第11圖中描繪的鰭212及基板210所論述的適宜方法在基板310上形成。隨後，形成第一隔離介電質320以過度填充鰭312之間的溝槽T。在一些實施例中，隔離介電質320係由導熱材料製成。第一隔離介電質320之示例材料包括金剛石、氮化鋁(AlN)、類金剛石碳(DLC)、氧化鈹(BeO)、氧化鋁(Al2O3)、氧化鎂(MgO)及氮化硼(BN)或其組合，並且可藉由CVD、PVD及/或其他適宜製程來形成。
參考第23圖。第一隔離介電質320之一部分使用適宜微影及蝕刻技術來移除，並且第一隔離介電質320之另一部分保持覆蓋鰭312。第一隔離介電質320餘留在鰭312之間的通道間區域(或裝置內區域)R1中，並且在通道間區域R2外部的裝置間區域R2不由第一隔離介電質320覆蓋。
參考第24圖。第二隔離介電質322在基板310上並且在第一隔離介電質320周圍形成。換言之，第二隔離介電質322在通道間區域R1外部的裝置間區域R2上形成。在一些實施例中，第二隔離介電質322係由與第一隔離介電質320不同的材料製成。在一些實施例中，第二隔離介電質322之示例材料包括氧化矽、低介電常數介電材料、類似者或其組合。在一些實施例中，形成第二隔離介電質322包括在基板310上沉積第二隔離介電質322，並且執行平坦化製程，直到暴露出第一隔離介電質322。
參考第25圖，使用例如非選擇性蝕刻製程回蝕第一隔離介電質320及第二隔離介電質322以暴露鰭312，使得鰭312從第一隔離介電質320及第二隔離介電質322突出。所得第一隔離介電質320可以被稱為通道間STI或裝置內STI，並且所得第二隔離介電質322可以被稱為裝置間STI。
其後，使用如先前關於第14圖至第19圖論述的適宜製程來在基板310上形成閘極介電層332、閘極間隔件336、閘極結構350、介電蓋352、磊晶S/D特徵340、層間 介電質層342及346、矽化物層360、S/D觸點362、至少一個閘極觸點364、至少一個閘極通孔366、及S/D通孔368。第26圖中描繪了所得結構。在一些實施例中，閘極結構350跨第一隔離介電質320與第二隔離介電質322之間的邊界形成。如第26圖所示，由於第一隔離介電質320係在鰭312位於其中的通道間區域內，獲得降低的鰭312之間的溫度差。
基於以上論述，可以看到本揭示提供了優點。然而，應當理解，其他實施例可提供額外優點，並且在本文中並非必須揭示所有優點，並且所有實施例並非需要特定優點。一個優點係熱通孔在半導體裝置之非絕緣體結構(例如，閘電極、磊晶S/D特徵、或金屬接線)上使用導熱材料(諸如金剛石、AlN及/或BeO)形成，並且因此可以減小熱阻及/或接面溫度。另一優點係關於層間介電質與通孔之間的熱膨脹係數不匹配的問題可以被解決，因為熱通孔具有與電通孔(例如，Cu通孔)相比較低的熱膨脹係數，並且因此可以增加通孔密度。又一優點係STI使用具有與氧化矽之導熱性相比高一百倍的導熱性之導熱材料形成，此繼而改進具有多個半導體鰭的前端製程(front-end-of-line,FEOL)結構的溫度均勻性。
根據本揭示之各個實施例，一種裝置包括非絕緣體結構、第一層間介電質層、第一熱通孔及第一電通孔。第一層間介電質在非絕緣體結構上方。第一熱通孔穿過第一層間介電質層並且與非絕緣體結構接觸。第一電通孔穿過第 一層間介電質層並且與非絕緣體結構接觸，其中第一熱通孔及第一電通孔具有不同材料及相同高度。
在一些實施例中，第一熱通孔具有與第一電通孔之熱膨脹係數相比較小的熱膨脹係數。
在一些實施例中，第一熱通孔具有與第一層間介電質層之導熱性相比較大的導熱性。
在一些實施例中，第一熱通孔具有與第一電通孔之導熱性相比較小的導熱性。
在一些實施例中，第一熱通孔具有與第一電通孔之電阻相比較高的電阻。
在一些實施例中，第一熱通孔係介電質。
在一些實施例中，此裝置進一步包括在第一層間介電質層上方並與第一熱通孔接觸的第一金屬接線。
在一些實施例中，此裝置進一步包括第二層間介電質層、第二熱通孔及第二電通孔。第二層間介電質層在第一金屬接線上方。第二熱通孔穿過第二層間介電質層並且與第一金屬接線接觸。第二電通孔係穿過第二層間介電質層並且與第一金屬接線接觸，其中第二熱通孔及第二電通孔具有不同材料及相同高度。
在一些實施例中，第二熱通孔具有與第二電通孔之熱膨脹係數相比較小的熱膨脹係數。
在一些實施例中，第二熱通孔具有與第二層間介電質層之導熱性相比較大的導熱性。
在一些實施例中，第二熱通孔具有與第二電通孔之導熱性相比較小的導熱性。
在一些實施例中，第二熱通孔具有於第二電通孔之電阻相比較高的電阻。
在一些實施例中，第二熱通孔係介電質。
根據本揭示之各個實施例，一種裝置包括複數個半導體鰭、閘極結構、層間介電質層及第一隔離介電質。閘極結構係跨過半導體鰭。層間介電質層圍繞閘極結構。第一隔離介電質係在半導體鰭之間並且具有與層間介電質層之導熱性相比較大的導熱性。
在一些實施例中，第一隔離介電質具有與層間介電質層之熱膨脹係數相比較大的熱膨脹係數。
在一些實施例中，此裝置進一步包括圍繞第一隔離介電質的第二隔離介電質，其中第一及第二隔離介電質係由不同材料製成。
在一些實施例中，第二隔離介電質具有與第一隔離介電質之導熱性相比較小的導熱性。
根據本揭示之各個實施例，提供一種方法。此方法包括如下步驟。在第一層間介電質層中形成第一孔以暴露第一層間介電質層下方的非絕緣體結構。在第一孔中形成熱通孔。在第一層間介電質層中形成第二孔以暴露非絕緣體結構。在第二孔中使用與熱通孔不同的材料形成電通孔。
在一些實施例中，在形成熱通孔之後執行形成第二孔。
在一些實施例中，形成熱通孔包括如下步驟。利用導熱材料過度填充第一孔。平坦化導熱材料，直到第一介電層不由導熱材料覆蓋。
上述內容描繪了若干實施例之特徵，使得熟習此項技術者可更好地理解本揭示之態樣，熟習此項技術者應瞭解可輕易使用本揭示作為設計或修改其他製程及結構的基礎，以便實行本文所介紹之實施例的相同目的及/或實現相同優點。熟習該項技術者亦應認識到，此類等效結構並未脫離本揭示之精神及範疇，且可在不脫離本揭示之精神及範疇的情況下產生本文的各種變化、替代及更改。

Claims (1)

  1. 一種半導體裝置，包含：一非絕緣體結構；一第一層間介電質(inter-level dielectric；ILD)層，在該非絕緣體結構上方；一第一熱通孔，穿過該第一層間介電質層並且與該非絕緣體結構接觸；以及一第一電通孔，穿過該第一層間介電質層並且與該非絕緣體結構接觸，其中該第一熱通孔及該第一電通孔具有不同材料及相同高度。
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