KR101777021B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

Fin FET을 제조하는 방법은 상부 층을 포함하는 핀 구조체를 형성하는 단계를 포함한다. 상부 층의 일부는 격리 절연 층으로부터 노출된다. 핀 구조체의 일부 위에 더미 게이트 구조체가 형성된다. 더미 게이트 구조체는 더미 게이트 전극 층 및 더미 게이트 유전체 층을 포함한다. 더미 게이트 구조체 위에 층간 절연 층이 형성된다. 공간이 형성되도록 더미 게이트 구조체가 제거된다. 공간에는 게이트 유전체 층이 형성된다. 공간에서의 게이트 유전체 위에 제1 금속 층이 형성된다. 공간에서의 제1 금속 층 위에 제2 금속 층이 형성된다. 제1 및 제2 금속 층이 부분적으로 제거됨으로써, 제1 및 제2 금속 층의 높이를 감소시킨다. 부분적으로 제거된 제1 및 제2 금속 층 위에 제3 금속 층이 형성된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시물은 반도체 집적 회로(semiconductor integrated circuit), 더 구체적으로 금속 게이트 구조체(metal gate structure)를 가지는 반도체 디바이스 및 그 제조 프로세스에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 추구하면서 나노미터 기술 프로세스 노드로 진보함에 따라, 제조 및 설계 문제 양쪽으로부터의 도전 과제로 말미암아 하이-k(high-k)(유전 상수) 재료를 가지는 금속 게이트 구조체를 사용하게 되었다. 금속 게이트 구조체는 종종 게이트 교체 기술(gate replacement technologies)을 이용함으로써 제조된다.
본 개시물은 첨부 도면과 함께 숙독될 때 다음의 상세한 설명으로부터 더 잘 이해된다. 산업분야의 표준 실시에 따라, 다양한 피처는 실척으로 그려지지 않고 도시 목적만을 위해 사용됨이 강조된다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의선택적으로 증가하거나 감소할 수 있다.
도 1은 본 개시물의 일 실시예에 따라 반도체 FET 디바이스를 제조하기 위한 예시적인 흐름도이다.
도 2a-11b는 본 개시물의 일 실시예에 따라 반도체 FET 디바이스를 제조하기 위한 다양한 스테이지(stages)의 예시도를 도시한다.
도 12a-16은 본 개시물의 다른 실시예에 따라 반도체 FET 디바이스를 제조하기 위한 다양한 스테이지의 예시도를 도시한다.
다음의 개시물은 본 발명의 다른 피처를 구현하기 위한 많은 서로 다른 실시예 또는 예를 제공함이 이해된다. 본 개시물을 간략화하기 위해 컴포넌트(components) 및 배치의 특정 실시예 또는 예가 이하에 설명된다. 이들은 물론, 단지 예이고 제한하려는 것이 아니다. 예를 들어, 엘리먼트의 치수가 개시된 범위 또는 값에 제한되는 것이 아니라, 프로세스 조건 및/또는 디바이스의 원하는 특성(properties)에 따를 수 있다. 더욱이, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 다양한 피처가 간략성 및 명확성을 위해 서로 다른 스케일로 임의선택적으로 그려질 수 있다.
추가로, "밑에(beneath)", "아래(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 관련한 용어는 도면에 도시된 바와 같이 다른 엘리먼트 또는 피처에 대한 일 엘리먼트 또는 피처의 관계를 설명하기 위해 설명의 편의상 본원에서 사용될 수 있다. 공간적으로 관련된 용어는 도면에 도시되는 배향(orientation)에 더하여 사용 또는 동작시에 디바이스의 서로 다른 배향을 망라하도록 의도된다. 장치는 달리 (90도로 회전되거나 다른 배향으로) 배향될 수 있고 본원에서 사용되는 공간적으로 관련된 기술어(descriptors)는 유사하게 그에 따라 해석될 수 있다. 추가로, 용어 "~로 이루어지는(made of)"은 "포함하는(comprising)" 또는 "~로 이루어지는(consisting of)"를 의미할 수 있다.
도 1은 핀 구조체를 가지는 반도체 FET 디바이스(Fin FET)를 제조하기 위한 예시적인 흐름도이다. 흐름도는 Fin FET 디바이스를 위한 전체 제조 프로세스의 관련 부분만을 도시한다. 도 1에 의해 도시되는 프로세스 전에, 프로세스 동안 그리고 프로세스 후에 추가적인 동작이 제공될 수 있고, 이하에 설명되는 동작 중 일부는 추가적인 방법 실시예에 대해 교체될 수 있거나 제거될 수 있음이 이해된다. 동작/프로세스의 순서는 상호교환가능할 수 있다.
도 2a-2c는 일 실시예에 따른 제조 프로세스의 다양한 스테이지 중 하나에서의 Fin FET 디바이스의 예시적인 단면도이다. 도 2d는 평면도이고, 도 2a는 도 2d의 라인 A-A'을 따른 단면도이고, 도 2b는 도 2d의 라인 B-B'을 따른 단면도이고, 도 2c는 도 2d의 라인 C-C'을 따른 단면도이다.
도 1의 S101에서, 기판(10) 위에 핀 구조체(20)가 제조된다. 기판(10) 위에 핀 구조체(20)가 형성되고 격리 절연 층(50)으로부터 돌출한다. 격리 절연 층(50)으로부터 돌출하는 핀 구조체(20)의 일부분은 채널 층(channel layer)으로서 기능한다.
일 실시예에 따라 핀 구조체를 제조하기 위해, 기판(10) 위에 마스크 층이 형성된다. 마스크 층은 예를 들어, 열적 산화 프로세스 및/또는 화학 기상 증착(chemical vapor deposition: CVD) 프로세스에 의해 형성된다. 기판(10)은 예를 들어, 약 1×1015 cm-3 내지 약 2×1015 cm-3 범위의 불순물 농도를 가지는 p-타입 실리콘 기판이다. 다른 실시예에서, 기판(10)은 약 1×1015 cm-3 내지 약 2×1015 cm-3 범위의 불순물 농도를 가지는 n-타입 실리콘 기판이다. 일부 실시예에서 마스크 층은 예를 들어, 패드 산화물(예를 들어, 실리콘 산화물) 층 및 실리콘 질화물 마스크 층을 포함한다.
대안적으로, 기판(10)은 게르마늄; SiC 및 SiGe와 같은 IV-IV 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 III-V 화합물 반도체; 또는 그 조합과 같은 다른 원소 반도체를 포함할 수 있다. 일 실시예에서, 기판(10)은 SOI(silicon-on insulator) 기판의 실리콘 층이다. SOI 기판이 사용될 때, 핀 구조체는 SOI 기판의 실리콘 층으로부터 돌출할 수 있거나 SOI 기판의 절연체 층으로부터 돌출할 수 있다. 후자의 경우에, SOI 기판의 실리콘 층은 핀 구조체를 형성하기 위해 사용된다. 아모르퍼스(amorphous) Si 또는 아모르퍼스 SiC와 같은 아모르퍼스 기판, 또는 실리콘 산화물과 같은 절연 재료는 또한 기판(10)으로서 사용될 수 있다. 기판(10)은 불순물(예를 들어, p-타입 또는 n-타입 전도성)로 적합하게 도핑된 다양한 구역을 포함할 수 있다.
패드 산화물 층은 열적 산화 또는 CVD 프로세스를 이용함으로써 형성될 수 있다. 실리콘 질화물 마스크 층은 스퍼터링 방법과 같은 물리적 기상 증착(physical vapor deposition: PVD), CVD, 플라즈마-강화 화학 기상 증착(plasma-enhanced chemical vapor deposition: PECVD), 기압 화학 기상 증착(atmospheric pressure chemical vapor deposition: APCVD), 저압 CVD(low-pressure CVD: LPCVD), 고밀도 플라즈마 CVD(high density plasma CVD: HDPCVD), 원자 층 증착(atomic layer deposition: ALD) 및/또는 다른 프로세스에 의해 형성될 수 있다.
패드 산화물 층의 두께는 약 2 nm 내지 약 15 nm의 범위에 있고 일부 실시예에서 실리콘 질화물 마스크 층의 두께는 약 2 nm 내지 약 50 nm의 범위에 있다. 마스크 층 위에 또한 마스크 패턴이 형성된다. 마스크 패턴은 예를 들어, 리소그래피 동작에 의해 형성되는 레지스트 패턴이다.
에칭 마스크로서 마스크 패턴을 사용함으로써, 패드 산화물 층 및 실리콘 질화물 마스크 층의 하드 마스크 패턴이 형성된다. 일부 실시예에서 하드 마스크 패턴의 폭은 약 5 nm 내지 약 40 nm의 범위에 있다. 특정 실시예에서, 하드 마스크 패턴의 폭은 약 7 nm 내지 약 12 nm의 범위에 있다.
하드 마스크 패턴을 에칭 마스크로서 사용함으로써, 드라이 에칭 방법 및/또는 습식 에칭 방법을 이용하는 트렌치 에칭에 의해 핀 구조체(20) 내로 기판(10)이 패턴화된다. 핀 구조체(20)의 높이는 약 20 nm 내지 약 300 nm의 범위에 있다. 특정 실시예에서, 높이는 약 30 nm 내지 약 60 nm의 범위에 있다. 핀 구조체의 높이가 균일하지 않을 때, 기판으로부터의 높이는 핀 구조체의 평균 높이에 대응하는 평면으로부터 측정될 수 있다. 핀 구조체(20)의 폭은 약 7 nm 내지 약 15 nm의 범위에 있다.
본 실시예에서, 벌크 실리콘 웨이퍼가 기판(10)으로서 사용된다. 그러나, 일부 실시예에서, 다른 타입의 기판이 기판(10)으로서 사용될 수 있다. 예를 들어, 실리콘-온-절연체(silicon-on-insulator: SOI) 웨이퍼가 시작 재료로서 사용될 수 있고, SOI 웨이퍼의 절연체 층은 기판(10)을 구성하고 SOI 웨이퍼의 실리콘 층은 핀 구조체(20)를 위해 사용된다.
도 2a-2d에 도시된 바와 같이, X 방향으로 연장하는 하나의 핀 구조체(20)가 기판(10) 위에 배치된다. 그러나, 핀 구조체의 수는 1에 제한되지 않는다. 그 숫자는 둘, 셋, 넷 또는 다섯 이상일 수 있다. 추가로, 패턴화 프로세스에서 패턴 충실도(pattern fidelity)를 개선하기 위해 핀 구조체(20)의 양쪽 측면 근처에 하나 이상의 더미 핀 구조체가 배치될 수 있다. 일부 실시예에서 핀 구조체(20)의 폭은 약 5 nm 내지 약 40 nm의 범위에 있고, 특정 실시예에서 약 7 nm 내지 약 15 nm의 범위에 있을 수 있다. 다수의 핀 구조체가 배치될 때, 핀 구조체 사이의 공간은 일부 실시예에서 약 5 nm 내지 약 80 nm의 범위에 있고, 다른 실시예에서 약 7 nm 내지 약 15 nm의 범위에 있을 수 있다. 당업자는 그러나, 설명 전반에 인용되는 치수 및 값이 단지 예이고, 집적 회로의 서로 다른 스케일을 맞추기 위해 변경될 수 있음을 깨달을 것이다.
본 실시예에서, Fin FET 디바이스는 p-타입 Fin FET이다. 그러나, 본원에 개시되는 기술은 또한 n-타입 Fin FET에 적용가능하다.
핀 구조체(20)를 형성한 후에, 핀 구조체(20) 위에 격리 절연 층(50)이 형성된다.
격리 절연 층(50)은 예를 들어, LPCVD(low pressure chemical vapor deposition), 플라즈마-CVD(plasma-CVD) 또는 유동성 CVD(flowable CVD)에 의해 형성되는 실리콘 이산화물로 이루어진다. 유동성 CVD에서, 실리콘 산화물 대신에 유동성 유전체 재료가 증착된다. 그 명칭이 제시하는 바와 같이, 유동성 유전체 재료는 고 애스펙트 비(high aspect ratio)로 갭(gaps) 또는 공간을 충전하기 위해 증착 동안 "흐를" 수 있다. 대개, 증착된 막이 흐를 수 있게 하기 위해 실리콘-함유 전구체(silicon-containing precursors)에 다양한 화학이 추가된다. 일부 실시예에서, 질소 수소화물 결합(nitrogen hydride bonds)이 추가된다. 유동성 유전체 전구체, 특히 유동성 실리콘 산화물 전구체의 예는 규산염(silicate), 실록산(siloxane), 메틸 실세스퀴옥산(methyl silsesquioxane: MSQ), 수소 실세스퀴옥산(hydrogen silsesquioxane: HSQ), MSQ/HSQ, 페르히드로실라잔(perhydrosilazane: TCPS), 페르히드로-폴리실라잔(perhydro-polysilazane: PSZ), 테트라에틸로소실리케이트(tetraethylorthosilicate: TEOS), 또는 트리실릴아민(trisilylamine: TSA)과 같은 실릴-아민(silyl-amine)을 포함한다. 이들 유동성 실리콘 산화물 재료는 다중-동작 프로세스에서 형성된다. 유동성 막이 증착된 후에, 실리콘 산화물을 형성하기 위해 바람직하지 않은 엘리먼트를 제거하도록 유동성 막이 경화되고 그 후에 어닐링된다. 바람직하지 않은 엘리먼트가 제거될 때, 유동성 막은 치밀하게 되고 수축한다. 일부 실시예에서, 다수의 어닐링 프로세스가 수행된다. 유동성 막은 약 1000℃ 내지 약 1200℃의 범위에서와 같은 온도에서, 그리고 총 30 시간 이상과 같은 연장 기간 동안 한번 이상 경화되고 어닐링된다. 격리 절연 층(50)은 SOG를 사용함으로써 형성될 수 있다. SiO, SiON, SiOCN 또는 플루오르화물-도핑 실리케이트 유리(fluoride-doped silicate glass: FSG)가 일부 실시예에서 격리 절연 층(50)으로서 사용될 수 있다.
핀 구조체(20) 위에 격리 절연 층(50)을 형성한 후에, 격리 절연 층(50) 및 마스크 층(패드 산화물 층 및 실리콘 질화물 마스크 층)의 일부를 제거하도록 평탄화 동작이 수행된다. 평탄화 동작은 화학 기계적 연마(chemical mechanical polishing: CMP) 및/또는 에칭-백 프로세스(etch-back process)를 포함할 수 있다. 그 후에, 핀 구조체(20)의 채널 층(상부 층)이 노출되도록 격리 절연 층(50)이 또한 제거된다.
특정 실시예에서, 격리 절연 층(50)의 부분적인 제거는 예를 들어, 플루오르화 수소산(hydrofluoric acid)(HF)에 기판을 담금(dipping)으로써 습식 에칭 프로세스를 이용하여 수행될 수 있다. 다른 실시예에서, 격리 절연 층(50)의 부분적인 제거는 드라이 에칭 프로세스를 이용하여 수행될 수 있다. 예를 들어, 에칭 가스로서 CHF3 또는 BF3를 사용하는 드라이 에칭 프로세스가 이용될 수 있다.
격리 절연 층(50)을 형성한 후에, 격리 절연 층(50)의 품질을 개선하기 위해 열적 프로세스, 예를 들어, 어닐링 프로세스가 수행될 수 있다. 특정 실시예에서, 불활성 가스 분위기, 예를 들어, N2, Ar 또는 He 분위기에서 약 1.5초 내지 약 10초 동안 약 900℃ 내지 약 1050℃의 범위 온도에서 급속 열적 어닐링(rapid thermal annealing: RTA)을 이용함으로써 열적 프로세스가 수행된다.
도 1의 S102에서, 도 2a-2d에 도시된 바와 같이 핀 구조체(20)의 일부 위에 더미 게이트 구조체(40)가 형성된다.
격리 절연 층(50) 및 노출된 핀 구조체 위에 유전체 층 및 폴리 실리콘 층이 형성되고, 그 후에 폴리 실리콘 및 더미 게이트 유전체 층(dummy gate dielectric layer)(30)으로 이루어지는 더미 게이트 전극 층(45)을 포함하는 더미 게이트 구조체(dummy gate structure)(40)를 획득하도록 패턴화 동작(patterning operations)이 수행된다. 일부 실시예에서 실리콘 산화물 층 위에 형성되는 실리콘 질화물 층을 포함하는 하드 마스크(35)를 사용함으로써 폴리 실리콘 층의 패턴화가 수행된다. 다른 실시예에서, 하드 마스크는 실리콘 질화물 층 위에 형성되는 실리콘 산화물 층을 포함할 수 있다. 더미 게이트 유전체 층(30)은 CVD, PVD, ALD, e-빔 증착 또는 다른 적합한 프로세스에 의해 형성되는 실리콘 산화물일 수 있다. 일부 실시예에서, 게이트 유전체 층(30)은 실리콘 질화물, 실리콘 산화질화물 또는 하이-k 유전체를 포함할 수 있다. 일부 실시예에서, 게이트 유전체 층의 두께는 약 5 nm 내지 약 20 nm의 범위에 있고, 다른 실시예에서 약 5 nm 내지 약 10 nm의 범위에 있다.
일부 실시예에서, 더미 게이트 전극 층(45)은 단일 층 또는 다중층(multilayer) 구조체를 포함할 수 있다. 더미 게이트 전극 층(45)은 균일한 또는 불균일한 도핑의 폴리 실리콘으로 도핑될 수 있다. 더미 게이트 전극 층(45)은 ALD, CVD, PVD, 도금 또는 그 조합과 같은 적합한 프로세스를 이용하여 형성될 수 있다. 본 실시예에서, 더미 게이트 전극 층(45)의 폭은 약 30 nm 내지 약 60 nm의 범위에 있다. 일부 실시예에서, 게이트 전극 층의 두께는 약 20 nm 내지 약 400 nm의 범위에 있고, 약 50 nm 내지 150 nm의 범위에 있을 수 있다.
도 3에 도시된 바와 같이, 더미 게이트 전극(45)의 양쪽 주된 측면 위에 측벽 절연 층(side-wall insulating layers)(47)이 형성된다. 도 3a는 일 실시예에 따른 제조 프로세스의 다양한 스테이지 중 하나에서 도 2d의 라인 C-C'에 대응하는 예시적인 단면도이다.
측벽 절연 층(47)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 다른 적합한 재료를 포함할 수 있다. 측벽 절연 층(47)은 단일 층 또는 다중층 구조체를 포함할 수 있다. 측벽 절연 재료의 블랭킷 층(blanket layer)은 CVD, PVD, ALD 또는 다른 적합한 기술에 의해 형성될 수 있다. 그 후에, 게이트 구조체의 2개의 주된 측면 상에 측벽 절연 층(스페이서)(47) 쌍을 형성하기 위해 측벽 절연 재료 상에 이방성 에칭이 수행된다. 측벽 절연 층(47)의 두께는 일부 실시예에서 약 5 nm 내지 약 30 nm의 범위에 있고, 다른 실시예에서 약 10 nm 내지 약 20 nm의 범위에 있다.
도 1의 S103에서, 도 3b에 도시된 바와 같이 소스 및 드레인(60)이 형성된다. 도 3b는 일 실시예에 따른 제조 프로세스의 다양한 스테이지 중 하나에서 도 2d의 라인 B-B'에 대응하는 예시적인 단면도이다. 소스 및 드레인(60)은 채널 층에 응력(stress)을 가하기 위한 변형 층(strain layer)을 포함할 수 있다. 일부 실시예에서, 리세스 부분(recessed portions)을 형성하기 위해 더미 게이트 구조체(40)에 의해 커버되지 않는 핀 구조체(20)의 상부 층의 일부분이 에칭 다운(etched down)된다. 그 후에, 리세스 부분에 적절한 변형 층이 형성된다. 일부 실시예에서, 변형 층은 단일 층 또는 p-타입 FET를 위한 SiGe 및 n-타입 FET를 위한 SiP, SiC 또는 SiCP를 포함하는 다수 층을 포함한다. 변형 층은 리세스 부분에 에피택셜로 형성된다.
도 4에 도시된 바와 같이, 측벽 절연 층(47)을 가지는 더미 게이트 구조체(40) 위에 층간 절연체(interlayer dielectric: ILD) 층(70)이 형성된다.
더미 게이트 구조체 및 격리 절연 층(50) 위에 유전체 재료가 형성되고, 도 4에 도시되는 구조체를 획득하도록, 에칭 백 프로세스(etch back process) 및/또는 화학 기계적 연마(CMP) 프로세스와 같은 평탄화 동작이 수행된다. 층간 절연체 층(70)을 위한 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), SiOCN, 플루오르화물-도핑 실리케이트 유리(fluoride-doped silicate glass: FSG), 또는 로우-K(low-K) 유전체 재료를 포함할 수 있다. 층간 유전체 층(70)을 위한 절연 재료는 격리 절연 층(50)에 대해 동일하거나 서로 다를 수 있다.
도 1의 S104에서, 도 5에 도시된 바와 같이, 층간 유전체 층(70)이 형성된 후에, 공간(80)이 형성되도록 드라인 에칭 및/또는 습식 에칭에 의해 더미 게이트 구조체(40)가 제거된다. 공간(80)의 깊이는 약 50 nm 내지 약 400 nm의 범위에 있고, 약 100 nm 내지 200 nm의 범위에 있을 수 있다. 공간(80)의 애스펙트 비는 일부 실시예에서 0.5 내지 20의 범위에 있을 수 있다.
도 1의 S105에서, 도 6에 도시된 바와 같이 공간(80)에 게이트 유전체 층(90) 및 금속 게이트 층(100)이 형성된다. 핀 구조체(20)의 채널 층 위에 배치되는 계면 층(도시되지 않음) 위에 게이트 유전체 층(90)이 형성된다. 일부 실시예에서 계면 층은 0.2 nm 내지 1.5 nm 두께를 가지는 실리콘 산화물을 포함할 수 있다. 실리콘 산화물 계면 층은 Si 채널 층을 산화함으로써 형성될 수 있다. 다른 실시예에서, 계면 층의 두께는 약 0.5 nm 내지 약 1.0 nm의 범위에 있다.
게이트 유전체 층(90)은 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 재료, 다른 적합한 유전체 재료, 및/또는 그 조합과 같은 유전체 재료를 포함한다. 하이-k 유전체 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미늄(HfO2-Al2O3) 합금, 다른 적합한 하이-k 유전체 재료 및/또는 그 조합을 포함한다. 게이트 유전체 층(90)은 예를 들어, 화학 기상 증착(CVD), 물리적 기상 증착(physical vapor deposition: PVD), 원자 층 증착(atomic layer deposition: ALD), 고밀도 플라즈마 CVD(high density plasma CVD: HDPCVD) 또는 다른 적합한 방법 및/또는 그 조합에 의해 형성된다. 게이트 유전체 층(90)의 두께는 일부 실시예에서 약 1 nm 내지 약 10 nm의 범위에 있고, 다른 실시예에서 약 2 nm 내지 약 7 nm의 범위에 있을 수 있다.
도 6에 도시된 바와 같이, 게이트 유전체 층(90) 위에 게이트 전극(100)이 형성된다. 게이트 전극(100)은 알루미늄, 구리, 티타늄(titanium), 탄탈륨(tantalum), 코발트(cobalt), 몰리브덴(molybdenum), 탄탈륨 질화물, 니켈 규화물(silicide), 코발트 규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료 및/또는 그 조합과 같은 임의의 적합한 금속 재료를 포함한다.
본 개시물의 특정 실시예에서, 게이트 유전체 층(90)과 게이트 전극(100) 사이에 하나 이상의 일 함수 조정 층(도시되지 않음)이 삽입될 수 있다. 일 함수 조정 층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층 또는 이들 재료 중 2개 또는 그 이상의 다중층과 같은 전도성 재료로 이루어진다. p-타입 Fin FET에 대해, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일 함수 조정 층으로서 사용될 수 있다.
도 6에 도시된 바와 같이, 게이트 전극(100)의 금속 재료는 공간(80)을 완전히 충전하지는 않는다.
도 7에 도시된 바와 같이, 게이트 전극(100) 위에 박형 금속 층(110)이 형성된다. 일 실시예에서, 박형 금속 층(110)은 예를 들어, 소스 가스(source gases)로서 WCl5 및 H2를 사용하는 ALD에 의해 형성되는 텅스텐(W)을 포함한다. 일반적으로, ALD에 의한 텅스텐은 전도성 표면 위에 선택적으로 형성되고 절연 표면 위에 형성되지 않는다. 텅스텐 박형 금속 층(110)의 두께는 일부 실시예에서 약 0.5 nm 내지 약 7 nm의 범위에 있고, 다른 실시예에서 약 1 nm 내지 약 5 nm의 범위에 있다.
도 8에 도시된 바와 같이, 필-인(fill-in) 금속 층(120)이 형성된다. 필-인 금속 층(120)은 박형 금속 층(110) 위에 형성된다. 일 실시예에서, 필-인 금속 층(120)은 예를 들어, CVD에 의해 형성되는 텅스텐(W)을 포함한다. 텅스텐의 CVD 후에, 공간(80)의 고 애스펙트 비 때문에 심(seam) 또는 공극(void)(125)이 형성될 수 있다. 일부 실시예에서, 층간 절연체 층(70) 위에 형성되는 텅스텐을 제거하기 위해 CMP와 같은 평탄화 동작이 수행될 수 있다.
도 1의 S106에서, 도 9에 도시된 바와 같이, 공간(80)에 형성되는 금속 게이트 구조체는 부분적으로 제거된다(리세스된다). 금속 게이트 전극(100) 및 텅스텐 층(110 및 120)을 포함하는 금속 게이트 구조체는 플루오르 함유 가스(예를 들어, NF3) 및/또는 염소 함유 가스(예를 들어, BCl3)를 사용함으로써 그 높이를 감소시키기 위해 에칭 백된다.
도 1의 S107에서, 리세스된 금속 게이트 구조체 위에 전도성 캡 층이 형성된다. 도 10에 도시된 바와 같이, 리세스된 금속 게이트 구조체 위에 전도성 캡 층(130)이 형성된다. 일 실시예에서, 전도성 캡 층은 소스 가스로서 WCl5 및 H2를 사용하는 ALD에 의해 형성된 텅스텐을 포함한다. 일반적으로, ALD에 의한 텅스텐은 전도성 표면 위에 선택적으로 형성되고 절연 표면 위에 형성되지 않는다. 따라서, 텅스텐은 에칭된 금속 게이트 구조체 위에만 형성되고 공간(80)의 측벽 상에 배치되는 게이트 유전체 층(90) 상에 실질적으로 형성되지 않는다. 텅스텐 캡 층(130)의 두께는 일부 실시예에서 약 0.5 nm 내지 약 15 nm의 범위에 있고, 일부 실시예에서 약 1 nm 내지 약 10 nm의 범위에 있을 수 있다. 전도성 캡 층(130)은 공극(125)을 부분적으로 또는 완전히 충전할 수 있다.
다른 실시예에서, 층(110, 120 및/또는 130)은 텅스텐 질화물과 같은 텅스텐의 화합물 또는 하나 이상의 다른 내화 금속 및 그 화합물로 이루어질 수 있다. 예를 들어, Ta, Ti 및/또는 그 질화물이 층(110, 120 및/또는 130)으로서 사용될 수 있다.
S106의 금속 게이트 구조체의 에칭-백 동작에서, 텅스텐 층의 에칭 표면상에 피트(pits)가 형성될 수 있고, 이는 더 높은 게이트 저항을 야기할 것이다. 에칭된 금속 게이트 구조체 위에 텅스텐이 또한 형성되기 때문에, 피트가 텅스텐에 의해 충전됨으로써, 게이트 저항을 감소시킨다.
도 1의 S108에서, 도 11a 및 11b에 도시된 바와 같이 금속 게이트 구조체 위에 절연 캡 층(140)이 형성된다. 도 11a는 도 2d의 라인 C-C'에 대응하는 예시적인 단면도이고, 도 11b는 일 실시예에 따른 제조 프로세스의 다양한 스테이지 중 하나에서의 도 2d의 라인 B-B'에 대응하는 예시적인 단면도이다. 절연 캡 층(140), 예를 들어, 실리콘 질화물 층은 공간(80)에서의 금속 게이트 구조체 위에 형성된다. 실리콘 질화물 캡 층(140)은 CVD 또는 ALD에 의해 형성될 수 있다. CMP와 같은 평탄화 동작은 실리콘 질화물의 증착 후에 수행될 수 있다.
접촉부/비아(vias), 상호연결 금속 층, 유전체 층, 수동 층(passivation layers) 등과 같은 다양한 피처를 형성하기 위해 도 11a 및 11b에 도시된 디바이스가 추가적인 CMOS 프로세스를 경험할 수 있음이 이해된다.
도 12a-16은 본 개시물의 다른 실시예에 따른 반도체 FET 디바이스를 제조하기 위한 다양한 스테이지의 예시도를 도시한다. 본 실시예에서, 반도체 FET 디바이스는 평탄한 타입 FET이다. 상기 실시예(도 1-11b)에 관하여 설명된 재료, 동작 및/또는 치수는 일반적으로 적절하다면 후속하는 실시예에 적용가능하고, 그 설명은 생략될 수 있다.
도 12a는 반도체 FET 디바이스의 예시적인 평면도이고 도 12b는 일 실시예에 따른 제조 프로세스의 다양한 스테이지 중 하나에서 도 12a의 D-D' 라인을 따른 반도체 FET 디바이스의 예시적인 단면도이다.
도 12a 및 12b는 더미 게이트 구조체(240)가 기판(210) 위에 형성된 후의 구조체를 도시한다. 기판(210)은 소스 및 드레인인 구역(215)을 포함하고, 얕은 트렌치 격리(shallow trench isolation: STI) 구역(250)은 평면도에서의 구역(215)을 둘러싼다.
더미 게이트 구조체는 더미 게이트 전극(245) 및 더미 게이트 유전체 층(230)을 포함한다. 상술한 실시예와 유사하게, 유전체 층 및 폴리 실리콘 층이 기판(10) 위에 형성되고, 그 후에 더미 게이트 구조체(240)를 획득하도록 패턴화 동작이 수행된다. 더미 게이트 전극 층(245)은 일부 실시예에서 폴리 실리콘으로 이루어진다. 폴리 실리콘 층의 패턴화는 일부 실시예에서 실리콘 산화물 층 위에 형성되는 실리콘 질화물 층을 포함하는 하드 마스크(235)를 사용함으로써 수행된다. 다른 실시예에서, 하드 마스크는 실리콘 질화물 층 위에 형성되는 실리콘 산화물 층을 포함할 수 있다. 더미 게이트 유전체 층(230)은 실리콘 산화물일 수 있다.
상술한 실시예와 유사하게, 더미 게이트 전극(245)의 양쪽 주된 측면 위에 측벽 절연 층(247)이 형성된다. 측벽 절연 층(247)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 다른 적합한 재료를 포함할 수 있다.
도 13은 일 실시예에 따른 제조 프로세스의 다양한 스테이지 중 하나에서 도 12a의 D-D' 라인에 대응하는 반도체 FET 디바이스의 예시적인 단면도이다. 도 13에 도시된 바와 같이, 소스 및 드레인(260)이 형성된다. 본 개시물의 일 실시예에서, 상승된 소스/드레인 구조체가 사용된다. 기판(210)의 구역(215)은 드라이 에칭 및/또는 습식 에칭을 포함하는 에칭 동작에 의해 리세스된다. 습식 에칭의 경우에, TMAH(tetramethylammonium hydroxide), KOH 또는 다른 적합한 에천트(etchants)가 사용된다.
그 후에, 변형 재료(strain material)가 리세스에 형성된다. 일부 실시예에서, 변형 재료는 단일 층 또는 p-타입 FET를 위한 SiGe 및 n-타입 FET를 위한 SiP, SiC 또는 SiCP를 포함하는 다수 층을 포함한다. 특정 실시예에서, 변형 재료는 리세스에 에피택셜로 형성된다.
도 14에 도시된 바와 같이, 더미 게이트 구조체(240), 소스 및 드레인(260) 및 기판(210) 위에 층간 유전체 층(270)이 형성된다. 더미 게이트 구조체(240), 소스 및 드레인(260) 및 기판(210) 위에 유전체 재료가 형성되고, 도 14에 도시된 구조체를 획득하도록 에칭 백 프로세스 및/또는 화학 기계적 연마(CMP) 프로세스와 같은 평탄화 동작이 수행된다.
층간 유전체 층(270)이 형성된 후에, 도 15에 도시된 바와 같이, 공간(280)이 형성되도록 드라이 에칭 및/또는 습식 에칭에 의해 더미 게이트 구조체(240)가 제거된다. 공간(280)의 깊이는 약 50 nm 내지 약 400 nm의 범위에 있고, 약 100 nm 내지 200 nm의 범위에 있을 수 있다. 공간(280)의 애스펙트 비는 일부 실시예에서 0.5 내지 20의 범위에 있을 수 있다.
공간(280)이 형성된 후에, 도 6-11b에 설명된 것과 유사한 동작이 수행되고, 도 16에 도시되는 구조체가 획득된다. 도 11a 및 11b와 유사하게, 금속 게이트 구조체는 하이-k 게이트 유전체 층(290), 금속 게이트 전극(300), 텅스텐으로 이루어지는 필-인 금속 층(320), 텅스텐으로 이루어지는 전도성 캡 층(330) 및 실리콘 질화물로 이루어지는 절연 캡 층(340)을 포함한다.
접촉부/비아(vias), 상호연결 금속 층, 유전체 층, 수동 층(passivation layers) 등과 같은 다양한 피처를 형성하기 위해 도 16에 도시된 구조체가 추가적인 CMOS 프로세스를 경험할 수 있음이 이해된다.
본 개시물에서, 예를 들어, 금속 게이트 구조체가 리세스된 후에 텅스텐으로 이루어진 전도성 캡 층이 형성된다. 전도성 캡 층의 증착에 의해, 리세스 에칭 동작에서 형성되는 피트가 충전될 수 있음으로써, 게이트 저항을 감소시킨다.
모든 장점이 반드시 본원에 논의될 필요는 없고, 모든 실시예 또는 예를 위해 특정 장점이 요구되는 것이 아니고, 다른 실시예 또는 예가 서로 다른 장점을 제공할 수 있음이 이해될 것이다.
본 개시물의 일 양상에 따르면, Fin FET을 포함하는 반도체 디바이스를 제조하는 방법에서, 기판 위에 핀 구조체가 형성된다. 핀 구조체는 제1 방향으로 연장되고 상부 층을 포함한다. 상부 층의 일부는 격리 절연 층으로부터 노출된다. 핀 구조체의 일부 위에 더미 게이트 구조체가 형성된다. 더미 게이트 구조체는 더미 게이트 전극 층 및 더미 게이트 유전체 층을 포함한다. 더미 게이트 구조체는 제1 방향에 수직인 제2 방향으로 연장한다. 더미 게이트 구조체, 핀 구조체 및 격리 절연 층 위에 층간 절연 층이 형성된다. 더미 게이트 구조체에 대응하는 공간이 형성되도록 더미 게이트 구조체가 제거된다. 게이트 유전체 층은 그 공간에 형성된다. 공간에서의 게이트 유전체 위에 제1 금속 층이 형성된다. 공간에서의 제1 금속 층 위에 제2 금속 층이 형성된다. 제1 및 제2 금속 층이 부분적으로 제거됨으로써, 공간에서의 제1 및 제2 금속 층의 높이를 감소시킨다. 부분적으로 제거된 제1 및 제2 금속 층 위에 제3 금속 층이 형성된다.
본 개시물의 다른 양상에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 기판 위에 더미 게이트 구조체가 형성된다. 더미 게이트 구조체 및 기판 위에 층간 절연 층이 형성된다. 더미 게이트 구조체에 대응하는 공간이 형성되도록 더미 게이트 구조체가 제거된다. 게이트 유전체 층이 공간에 형성된다. 공간에서의 게이트 유전체 위에 제1 금속 층이 형성된다. 공간에서의 제1 금속 층 위에 제2 금속 층이 형성된다. 제1 및 제2 금속 층이 부분적으로 제거됨으로써, 공간에서의 제1 및 제2 금속 층의 높이를 감소시킨다. 부분적으로 제거된 제1 및 제2 금속 층 위에 제3 금속 층이 형성된다.
본 개시물의 다른 양상에 따르면, 반도체 디바이스는 Fin FET을 포함한다. FET은 게이트 유전체 층; 게이트 유전체 층 위에 배치되는 제1 금속 층; 제1 금속 층 위에 배치되는 제2 금속 층; 및 제1 및 제2 금속 층 위에 배치되는 제3 금속 층을 포함하는 금속 게이트 구조체를 포함한다. 제2 금속 층은 심(seam) 또는 공극(void)을 형성하고 제3 금속 층은 심 또는 공극을 부분적으로 충전한다.
전술한 바는 당업자가 본 개시물의 양상을 더 잘 이해할 수 있도록 여러 실시예 또는 예의 피처를 개략한다. 당업자는 본원에 도입되는 실시예 또는 예의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기반으로서 본 개시물을 용이하게 사용할 수 있음을 인식해야 한다. 당업자는 또한 그와 같은 동등한 구성이 본 개시물의 정신 및 범위로부터 이탈하지 않는 것이고, 본 개시물의 정신 및 범위를 이탈하지 않고서 본원에 다양한 변경, 치환 및 개조를 수행할 수 있음을 깨달아야 한다.

Claims (10)

  1. Fin FET을 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 핀(fin) 구조체―상기 핀 구조체는 제1 방향으로 연장되고 상부 층을 포함하며, 상기 상부 층의 일부는 격리 절연 층으로부터 노출됨―를 형성하는 단계;
    상기 핀 구조체의 일부 위에 더미 게이트 구조체―상기 더미 게이트 구조체는 더미 게이트 전극 층 및 더미 게이트 유전체 층을 포함하고, 상기 더미 게이트 구조체는 상기 제1 방향에 수직인 제2 방향으로 연장됨―를 형성하는 단계;
    상기 더미 게이트 구조체, 상기 핀 구조체 및 상기 격리 절연 층 위에 층간 절연 층을 형성하는 단계;
    상기 더미 게이트 구조체에 대응하는 공간이 형성되도록 상기 더미 게이트 구조체를 제거하는 단계;
    상기 공간에 게이트 유전체 층을 형성하는 단계;
    상기 공간에서 상기 게이트 유전체 위에 제1 금속 층을 형성하는 단계;
    상기 공간에서 상기 제1 금속 층 위에 제2 금속 층을 형성하는 단계;
    상기 제1 금속 층 및 상기 제2 금속 층을 부분적으로 제거함으로써 상기 공간에서 상기 제1 금속 층 및 상기 제2 금속 층의 높이를 감소시키는 단계; 및
    상기 부분적으로 제거된 제1 금속 층 및 제2 금속 층 위에 제3 금속 층을 형성하는 단계를 포함하고,
    상기 제1 금속 층 및 상기 제2 금속 층의 높이를 감소시킨 후, 상기 게이트 유전체 층의 일부는 상기 공간 내에서 노출되고,
    상기 제3 금속 층은, 상기 노출된 게이트 유전체 층 상에 형성되지 않도록, 상기 부분적으로 제거된 제1 금속 층 및 제2 금속 층 위에 원자 층 증착에 의하여 선택적으로 형성되는 것인,
    Fin FET을 포함하는 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 제2 금속 층은 하나 이상의 다른 내화 금속(refractory metal) 및 그 화합물을 포함하는 것인,
    Fin FET을 포함하는 반도체 디바이스를 제조하는 방법.
  3. 제2항에 있어서,
    상기 제2 금속 층을 형성하는 단계는,
    원자 층 증착(atomic layer deposition)에 의해 상기 제1 금속 층 위에 제1 층을 형성하는 단계; 및
    화학 기상 증착(chemical vapor deposition)에 의해 상기 제1 층 위에 제2 층을 형성하는 단계
    를 포함하는 것인,
    Fin FET을 포함하는 반도체 디바이스를 제조하는 방법.
  4. 제2항에 있어서,
    상기 제3 금속 층은 하나 이상의 다른 내화 금속 및 그 화합물을 포함하는 것인,
    Fin FET을 포함하는 반도체 디바이스를 제조하는 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 제2 금속 층을 형성한 후에, 상기 공간에 심(seam) 또는 공극(void)이 형성되는 것인,
    Fin FET을 포함하는 반도체 디바이스를 제조하는 방법.
  7. 제6항에 있어서,
    상기 심 또는 공극의 일부는 상기 제3 금속 층에 의해 충전되는 것인,
    Fin FET을 포함하는 반도체 디바이스를 제조하는 방법.
  8. 제1항에 있어서,
    상기 제3 금속 층 위에 절연 캡 층을 형성하는 단계를 더 포함하는,
    Fin FET을 포함하는 반도체 디바이스를 제조하는 방법.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체 및 상기 기판 위에 층간 절연 층을 형성하는 단계;
    상기 더미 게이트 구조체에 대응하는 공간이 형성되도록 상기 더미 게이트 구조체를 제거하는 단계;
    상기 공간에 게이트 유전체 층을 형성하는 단계;
    상기 공간에서 상기 게이트 유전체 위에 제1 금속 층을 형성하는 단계;
    상기 공간에서 상기 제1 금속 층 위에 제2 금속 층을 형성하는 단계;
    상기 제1 금속 층 및 상기 제2 금속 층을 부분적으로 제거함으로써 상기 공간에서 상기 제1 금속 층 및 상기 제2 금속 층의 높이를 감소시키는 단계; 및
    상기 부분적으로 제거된 제1 금속 층 및 제2 금속 층 위에 제3 금속 층을 형성하는 단계를 포함하고,
    상기 제2 금속 층은 하나 이상의 다른 내화 금속 및 그 화합물을 포함하고,
    상기 제2 금속 층을 형성하는 단계는,
    원자 층 증착에 의해 상기 제1 금속 층 위에 제1 층을 형성하는 단계; 및
    화학 기상 증착에 의해 상기 제1 층 위에 제2 층을 형성하는 단계를 포함하는 것인,
    반도체 디바이스를 제조하는 방법.
  10. FET를 포함하는 반도체 디바이스에 있어서,
    상기 FET는 금속 게이트 구조체를 포함하고,
    상기 금속 게이트 구조체는,
    게이트 유전체 층;
    상기 게이트 유전체 층 위에 배치되는 제1 금속 층;
    상기 제1 금속 층 위에 배치되는 제2 금속 층; 및
    상기 제1 금속 층 및 상기 제2 금속 층 위에 배치되는 제3 금속 층
    을 포함하고,
    상기 제2 금속 층은 심(seam) 또는 공극(void)을 형성하고,
    상기 제3 금속 층은 상기 심 또는 상기 공극을 부분적으로 충전하는 것이고,
    상기 제3 금속 층은, 상기 제1 금속 층의 상부 표면 및 상기 제2 금속 층의 상부 표면에 직접 접촉하고, 상기 게이트 유전체 층에 직접 접촉하지 않는 것인,
    FET를 포함하는 반도체 디바이스.
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