TW201904204A - 具有並聯阻抗網路之數位類比轉換器電路以及用於降低數位類比轉換器電路之交流電阻抗之方法 - Google Patents

具有並聯阻抗網路之數位類比轉換器電路以及用於降低數位類比轉換器電路之交流電阻抗之方法 Download PDF

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Abstract

本發明之實施例提供數位類比轉換器（DAC）終端電路。單一或多個並聯阻抗網路可耦合至一DAC，以降低該DAC之交流電阻抗，增加該DAC之速度，並減少該DAC之穩定時間。於特定終端案例中，該等並聯阻抗網路可耦合至該等DAC端子中之至少一者，或耦合至該DAC中之節點。於一範例中，單側T型終端可使用與該等DAC端子並聯耦合之一單終端阻抗路徑，用於降低位於DAC參考端子處之交流電阻抗，增加速度並減少穩定時間。於一範例中，於一H橋終端方案中可使用多阻抗網路，該H橋終端方案有益於具有或位於高電壓範圍內之高解析度DAC。

Description

數位類比轉換器（DAC）終端器
本發明所揭露之內容整體係有關於數位類比轉換器（DACs）領域。更具體而言，本發明所揭露之內容係有關於數位類比轉換器終端電路。
數位類比轉換器（DACs）於本發明技術領域中為習知，並可用以將一數位輸入訊號解碼為一相對應輸出類比訊號。數位類比轉換器係經設置以於電壓模式下進行作業，於其中可產生對應一輸入數位訊號之一輸出類比電壓，其等之輸出通常係由一放大器（例如，一運算驅動放大器）所緩衝。
數位類比轉換器之輸出範圍為數位類比轉換器之設計與實施上的重要考量因素。圖1描繪具多種數位類比轉換器範圍修改方式之例示性數位類比轉換器電路。參閱圖1，於此描繪數位類比轉換器電路100、102與104。該數位類比轉換器電路100包括一數位類比轉換器阻抗串110與一緩衝放大器114。該數位類比轉換器阻抗串110可為一階梯式數位類比轉換器（ladder DAC），例如利用複數個R/2R分壓器鏈之一R/2R數位類比轉換器。於此方面，該數位類比轉換器電路100包括R/2R範圍縮放。可於該數位類比轉換器之輸出處使用一選擇性增益電阻器112，以進一步縮放於放大器114前之該數位類比轉換器110之輸出。
該數位類比轉換器電路102包括一數位類比轉換器阻抗串（RDAC ）118、一緩衝放大器120與一增益電阻器116。該數位類比轉換器阻抗串118可為利用複數個R/2R分壓器鏈之一R/2R數位類比轉換器。該增益電阻116係可與該電阻RDAC 相等，並可與該數位類比轉換器阻抗串118串聯耦合。於此方面，該數位類比轉換器電路102包括雙串範圍縮放，其中該數位類比轉換器輸出範圍可於該數位類比轉換器阻抗串118內進行縮放，並/或利用該增益電阻器116進行縮放。
該數位類比轉換器電路104使用雙串範圍選擇。更具體而言，該數位類比轉換器阻抗串124係串聯耦合至一第一增益電阻器122與一第二增益電阻器126。該第一增益電阻器122可用以按比例縮小該數位類比轉換器阻抗串124之輸出範圍，而該第二增益電阻器126可用以上移該數位類比轉換器阻抗串124之輸出範圍。
於圖1中所描繪之數位類比轉換器電路終端選項具有因電阻器之串聯連接所導致之某些缺點。更具體而言，圖1中所描繪之數位類比轉換器電路係可具有增加輸出阻抗之特徵，其將限制該數位類比轉換器之速度（例如，穩定速度（settling speed））並增加輸出噪訊與雜波（glitching）。
本發明之實施例提供數位類比轉換器（DAC）終端電路，例如並聯阻抗網路。具有一並聯阻抗網路之一數位類比轉換器電路係可包括一對參考電壓節點，其用於施加不同之複數電壓位準，以及數個阻抗元件，其等經排列成一阻抗串，用以耦合於該等參考電壓節點間，以產生複數個電壓訊號。該數位類比轉換器電路亦可包括一終端阻抗路徑，其包括至少一第一終端阻抗元件與一第二終端阻抗元件。該終端阻抗路徑係耦合於該等參考電壓節點之間，且至少該第二終端阻抗元件係與該阻抗串分流耦合。該數位類比轉換器電路亦可包括一切換網路（switching network），其係設置以接收一數位訊號，並作為響應，選擇性耦合經產生之該等電壓訊號中之至少一者，以產生一組合式類比電壓數位類比轉換器輸出訊號，其提供該數位訊號之一類比表示。
於某些實施例中，具多個並聯阻抗網路之一數位類比轉換器電路包括用於施加不同之複數電壓位準之一對參考電壓節點，一第一終端阻抗路徑，以及一第二終端阻抗路徑。該第一終端阻抗路徑包括至少一第一終端阻抗元件與一第二終端阻抗元件，其中該第一終端阻抗路徑係耦合於該參考電壓節點之間。該第二終端阻抗路徑包括至少一第三終端阻抗元件與一第四終端阻抗元件。該第二終端阻抗路徑係耦合於該參考電壓節點之間，並與該第一終端阻抗路徑分流。該數位類比轉換器電路可進一步包括一第一組之複數個阻抗元件，其等經排列成一阻抗串，以耦合於該第一終端阻抗路徑與該第二終端阻抗路徑之間，以產生複數個電壓訊號。該數位類比轉換器電路可進一步包括一切換網路，其經設置以接收一數位訊號，並作為響應，選擇性耦合所產生之該等電壓訊號中之至少一者，以產生一組合式類比電壓數位類比轉換器輸出訊號，該數位類比轉換器訊號係提供該數位訊號之一類比表示。
於某些實施例中，提供一種降低數位類比轉換器（DAC）之交流電阻抗之方法。該方法可包括，設置一阻抗串，以經由一終端阻抗路徑之一第一終端阻抗元件接收一對參考電壓訊號之一第一參考電壓訊號，以降低該阻抗串之一第一交流電終端阻抗。該方法可進一步包括，設置該阻抗串，以當與該終端阻抗路徑之一第二終端阻抗元件分流耦合時，接收該對參考電壓訊號之一第二參考電壓訊號，以於一分流交流電作業模式期間降低該阻抗串之一第二交流電終端阻抗。該方法可進一步包括，響應於施加該第一參考電壓訊號與該第二參考電壓訊號之作業，產生複數個參考電壓訊號。該方法可進一步包括，接收包含數位資料之一數位訊號。該方法可進一步包括，響應於該數位訊號，選擇性耦合所產生之該等電壓訊號中之至少一者，以產生一組合式類比電壓數位類比轉換器輸出訊號，其提供該數位訊號之一類比表示。
於另一範例中，提供至少一電腦可讀取儲存媒體（computer-readable storage medium）以容納指令，該等指令執行於一嵌入式感測系統（embedded sensor system）之一處理單元上時，能使該處理單元執行於此所述方法中之至少一步驟。該處理單元可與一雲端基礎（cloud-based）或邊緣基礎（edge-based）電腦環境連結。該處理單元可包括一控制器、一微控制器、一微電腦或迷你電腦、一處理器、一數位訊號處理器（digital signal processor，DSP）與一中央處理單元（central processing unit，CPU）。該處理單元亦可經由一分散式處理網路（例如一雲端網路）而非一單獨單元所實現。
此概述係用以提供本發明申請標的之概覽。非用以提供本發明唯一或詳盡之解釋。所包括之實施方式係用以提供本發明之進一步資訊。
根據所述之技術內容，至少一並聯阻抗網路可耦合至一數位類比轉換器以降低該數位類比轉換器之交流電（AC）阻抗，增加該數位類比轉換器之速度，並減少該數位類比轉換器與系統之穩定時間，此外並對該數位類比轉換器之轉移函數（例如，係與代碼相依之網路配置與校正能力有關）進行修改。於特定終端案例中，至少一並聯阻抗網路（或終端阻抗路徑）可耦合至該等數位類比轉換器端子中之至少一者。於一範例中，該並聯阻抗網路中之至少一節點可耦合至該數位類比轉換器模組中之節點。於一範例中，單側T型終端可與該數位類比轉換器參考端子並聯耦合之單終端阻抗路徑一起使用，以降低位於該數位類比轉換器參考端子處之交流電阻抗，增加速度並減少穩定時間。於一範例中，可於一H橋（H-bridge）終端方案中使用多個阻抗網路，該H橋（H-bridge）終端方案有益於具高電壓範圍之高解析度數位類比轉換器。可於各終端阻抗路徑中使用至少一電阻器（或其他阻抗）。於一範例中，各終端阻抗路徑中之阻抗係為可變的，以實現用於較寬數位類比轉換器動態範圍之可變數位類比轉換器範圍。
圖2A係根據本發明一例示性實施例描繪具有一單側終端網路之一數位類比轉換器，該單側終端網路係位於複數參考端子之間。參閱圖2A，該數位類比轉換器電路200A包括一阻抗串208（簡稱為RDAC ）、一緩衝放大器210，以及形成一終端阻抗路徑之增益電阻器202A與204。如圖2A中所示，由該增益電阻器202A與204所形成之終端阻抗路徑係耦合於產生參考電壓之複數參考節點之間，其中該等節點中之一者可耦合至接地。於一範例中，RGAIN1A 與RGAIN1B 可以一T型配置與該數位類比轉換器阻抗串208耦合。更具體而言，RGAIN1A 可與該數位類比轉換器阻抗串208串聯耦合，而RGAIN1B 可與該數位類比轉換器阻抗串208並聯耦合。於範例中，當RGAIN1B 極高時，該數位類比轉換器電路200A變成與圖1中該數位類比轉換器電路104相似。於範例中，當RGAIN1A 與RGAIN1B 小於該數位類比轉換器阻抗串208之電阻（RDAC ）時，該輸出電壓訊號Vdac主要由RGAIN1A ：RGAIN1B 之比率所設定。
於一範例中，一第三增益電阻器206（RGAIN2 ）可與該數位類比轉換器208串聯耦合，並與該增益電阻器204分流耦合以改變該數位類比轉換器阻抗串208之輸出範圍。於範例中，當RGAIN1A 、RGAIN1B 與RGAIN2 趨近於零時，該數位類比轉換器電路200A之最大輸出電阻為RDAC /2，其將對該數位類比轉換器電路200A造成一阻抗硬性限制（hard limit）。
於此方面，當RGAIN1A 與RGAIN1B （以及RGAIN2 ，若有使用時）數值較低時，會導致該數位類比轉換器電路200A之交流電阻抗降低，以及減少數位類比轉換器噪訊、穩定時間（即，增加數位類比轉換器之速度）與雜波（glitching）。
於一範例中，該數位類比轉換器阻抗串208可包括一切換網路（switching network）209，其經設置以接收一數位訊號，並選擇性耦合複數個所產生之電壓訊號中之至少一者（例如，由該數位類比轉換器阻抗串208內之複數個阻抗元件所產生之電壓訊號），以產生組合式類比電壓數位類比轉換器輸出訊號之一第一表示，其提供該數位訊號之一類比表示。該類比電壓數位類比轉換器輸出訊號之第一表示可由緩衝放大器210所緩衝，該緩衝放大器210可輸出該類比電壓輸出訊號之一第二表示（例如，Vdac）。
於一範例中，該切換網路可包括至少一開關，例如金屬氧化物半導體（MOS）開關、互補金屬氧化半導體（CMOS）、鰭狀場效電晶體（FinFETs）、環繞式閘極（Gate all around，GAA）金屬氧化半導體開關、微機電開關（Micro-Electro-Mechanical Switches ，MEMS）、奈米機電開關（Nano-Electro-Mechanical Switches，NEMS）以及其他類型之開關。
圖2B係根據本發明一例示性實施例描繪具有一單側終端網路之一數位類比轉換器，該單側終端網路使用一電流源且係位於該等參考端子之間。參閱圖2B，除該數位類比轉換器終端阻抗路徑中之增益電阻器202A係由一電流源202B所取代之外，該數位類比轉換器電路200B包括與圖2A中數位類比轉換器200之相同元件。於一範例中，該電流源202B可位於該數位類比轉換器電路200B外，並可耦合至該等參考端子中之至少一者。於此方面，該等參考節點可由電壓位準、一電流源或另一類型之主動式電路系統所驅動以達到目標參考位準。
圖3係根據本發明例示性實施例描繪利用單側終端網路之範例性數位類比轉換器，該單側終端網路係位於該等參考端子之間並具有單一或多個分流節點。參閱圖3，於此描繪使用單側終端網路之多種數位類比轉換器電路302-308。例如，該數位類比轉換器電路302包括一阻抗串314（總電阻/阻抗表示為RDAC ）與形成一終端阻抗路徑之增益電阻器310與312。如圖3中所示，由增益電阻器202A（RGAIN1A ）與204（RGAIN1B ）所形成之終端阻抗路徑可以一T型配置與該數位類比轉換器阻抗串314耦合。更具體而言，RGAIN1A 310可於該分流節點316與該數位類比轉換器阻抗串314串聯耦合，而RGAIN1B 312可於該分流節點316處與該數位類比轉換器阻抗串314並聯耦合。
以下為該數位類比轉換器電路302之例示性電路分析：
假設RGAIN2 =0（如圖3中所示，RGAIN2 未用於該數位類比轉換器電路302）該數位類比轉換器之除算（或縮放）因數m可定義為： （Rdac//Rgain1b） / （（Rdac//Rgain1b） + Rgain1a）= 1/m。 進一步假設Rgain1a = Rgain，Rgain1b = k * Rgain及Rgain = k2 * Rdac（例如，Rgain1a係相對該數位類比轉換器阻抗進行縮放）。根據設計選擇解開m因數方程式提供以下解式（solution）：所得之Rgain1b方程式指出數位類比轉換器阻抗串（Rdac 314）為一限制性選擇，其於設計該終端網路阻抗（Rgain1a與Rgain1b）時可視為首要。
於一範例中，該數位類比轉換器阻抗串（Rdac 314）可與該總電路阻抗相等（即，Rtotal = Rdac，且該數位類比轉換器電路302之複數參考輸入未發生重新配置或分配）。所得之阻抗方程式表示為：Rtotal = RDAC = RDAC * k2 + RDAC // Rgain1b；Rgain1a = Rgain = k * RDAC ；與。解開該方程式可得：；；與。
參閱圖3，該數位類比轉換器電路304包括一阻抗串322（總電阻/阻抗表示為RDAC ）與增益電阻器318、320與324，其等形成耦合於T型配置之一終端阻抗路徑。更具體而言，該增益阻抗RGAIN1A 318可與該數位類比轉換器阻抗串322及該增益阻抗RGAIN2 324串聯耦合，且該RGAIN1B 320可於該分流節點326處與該數位類比轉換器阻抗串322分流耦合。
以下為用於該數位類比轉換器電路304之例示性電路分析：
該數位類比轉換器電路304之除算（或縮放）因子m可定義為：（（Rdac+Rgain2）//Rgain1b） / （（（Rdac+Rgain2）//Rgain1b） + Rgain1a）= 1/m，其中：　Rgain1a = Rgain = k2 * Rdac； Rgain1b = k * Rgain； Rgain2 = k3 * Rgain； Rdac + Rgain2 = k4 * Rdac。
可再次使用上述對於該數位類比轉換器電路302之分析，並以k4 * Rdac取代Rdac。於此方面，一最小數位類比轉換器輸出位準於此係為m 除數率與該Rdac：Rgain2比率之組合。因此，增益電阻RGAIN2 可用於對該最小數位類比轉換器輸出位準產生偏移，但會使噪訊增加並使數位類比轉換器頻寬減少。
增益電阻RGAIN2 可表示為與該數位類比轉換器阻抗串電阻RDAC 相關，如下：RGAIN2 = RDAC * VZS / （VFS - VZS ）與RDAC + RGAIN2 = RDAC * VFS / （VFS - VZS ）= RDAC * k4，其中k4為零刻度（zeroscale）之新純量（scalar）且k4 = VFS / （VFS - VZS ），其中Vzs與Vfs分別為零刻度電壓與全刻度（fullscale）電壓。例示性終端阻抗路徑設計考量可包括定義目標輸出位準，並透過選擇Rdac與k4設定數位類比轉換器功率與噪訊之特定位準。於配置中，當數位類比轉換器之速度為足夠時，串聯衰減（例如，與該數位類比轉換器阻抗串串聯之電阻）可滿足所需。於配置中，當數位類比轉換器速度不足時，可將額外終端阻抗加入至該數位類比轉換器電路304以使速度提升（例如，透過再次使用不具額外阻抗元件之相同阻抗串，透過選擇性使用新的、額外電路系統，或透過繞過特定電路系統以使用減縮之電路系統組）。
於一範例中，該數位類比轉換器電路304可使用一額外分流（例如，位於線段327所標示之處）以於不改變該數位類比轉換器之線性下，提升位於該數位類比轉換器阻抗串322底部之交流電阻抗。例如，該數位類比轉換器阻抗串322中之一中點，可與位於與該數位類比轉換器阻抗串322並聯之終端阻抗串中之一點（例如，該增益電阻320中之一中點）分流耦合。於另一範例中，該數位類比轉換器阻抗串322與該增益電阻324之一中點，可與位於與該數位類比轉換器阻抗串322並聯之終端阻抗串中之一點分流耦合。該等已互相並聯（或分流）連接之數位類比轉換器阻抗串之間的額外耦合結構，可用以降低位於中間碼（mid-code）處之交流電阻抗（Z），並影響該數位類比轉換器電路之數位類比轉換器直流電（DC）效能與積分非線性（integral non-linearity，INL）。
以下為該數位類比轉換器電路304之例示性交流電阻抗（Z）。此為一單電源範例，其具有一正參考電壓與用於負參考位準之零電壓，並可將自該正參考電壓至該數位類比轉換器阻抗Rdac頂端端子之衰減因數指定為m（例如，除以2得m=2）。Rtotal表示參考端子之間總計或等效阻抗。Rgain2表示Rdac之偏移電阻。於一給定Rdac下，Rtotal與Rgain2衰減因數（m）、Rgain2可由以下所決定：
Rgain1a = Rtotal*（m-1）/m（例如，Rgain1a進行參考範圍衰減）；
Rgain1b//（Rdac+Rgain2） = Rtotal/m（該數位類比轉換器衰減網路之第二部分）。
Rgain1a可由m與Rtotal所定義，而Rgain1b可由m、Rtotal與Rdac所定義，如下所示：Rgain1b = Rtotal * （Rdac+Rgain2） / （m*（Rdac+Rgain2） – Rtotal）。
位於Rdac頂端之交流電阻抗（Z_dactop）為Rgain1a//Rgain1b//（Rdac+Rgain2）。Rgain1b//（Rdac+Rgain2） =＞ Rtotal/m （根據m因數衰減之定義 ）。Rgain1a//Rgain1b//（Rdac+Rgain2） =＞ Rtotal*（m-1）/m // Rtotal/m =＞ Z_dactop = Rtotal *（m-1）/m2 。
上述Z解式可用以降低一給定Rdac數值之交流電阻抗（需消耗額外網路功率）。
參閱圖3，該數位類比轉換器電路306包括阻抗串334、336與338（總電阻/阻抗表示為Rdac1a、Rdac1b與Rdac1c），以及增益電阻器328、330與332，其等形成一終端阻抗路徑，其具有兩分流節點340與342與降低交流電阻抗（Z）之數位類比轉換器阻抗串。
如圖3中所示，該電路304之增益電阻器可經分解（於應用位於節點340與342處之分流連接之前）以獲得該電路306。更具體而言，可將Rgain1b分成Rgain1b1 330與Rgain1b2 332。可將Rdac（322）與Rgain2（324）分成Rdac1與Rdac2（338），Rgain2係為選擇性實施。可將Rdac1分成Rdac1a（334）與Rdac1b（336）。由上述該電路302之分析（Rgain2=0）可得：；。
於一範例中，該數位類比轉換器電路306可經平衡，具相同頂端與底端終端電阻，即，Rgain1a = Rgain1b2//Rdac2。於此案例中，可由Rdac1a與Rdac1b阻抗串（例如，Rdac1a = Rdac1b）之中心產生輸出電壓（Vout）。
於一範例中，當Rgain2=0時，該數位類比轉換器電路306之電阻可由該數位類比轉換器之核心（Rdac）所設定。Rgain1a電阻器可由衰減（m）與Rdac所設定，此致。於一限制性範例中，當m = 1（無衰減）且Rgain1a = 0（即，其不存在）時，則：。
於一範例中，該電路304中之Rgain2（與該電路306中之Rdac2）可為零，其將產生等效數位類比轉換器電路308，其利用由Rgain1a、Rgain1b1與Rgain1b2所形成之終端阻抗串，並於該數位類比轉換器阻抗350（由Rdac1a與Rdac1b所形成）之間具有兩分流節點352與354。該Rdac串第二端子（336）係於分流節點354處耦合至第一衰減網路（由Rgain1b1 346所形成之終端阻抗串）。於此方面，該Rgain1b2 332可與Rgain2合併為一阻抗網路（Rgain1b2//Rgain2 348），以降低位於該數位類比轉換器阻抗串350頂端與底端處之交流電阻抗，如該數位類比轉換器電路308中所示。將Rdac串350之底端經由該分流節點354耦合至Rgain1b1 346之一等效點，並未對積分非線性（INL）造成影響，但將影響該數位類比轉換器電路308端點之準確度與精確度，並降低交流電阻抗（Z）。於此案例中，Rgain1b2與Rgain2係共同合併成該阻抗串348，其會使效能提升並節省面積與元件成本。
參酌該數位類比轉換器電路304，可根據最小化該交流電阻抗Z進行電阻器分離（位於分流節點340與342處）。例如，該等比率Rgain1b1：Rgain1b2與Rdac1：Rdac2可依比率最佳化所決定。於一範例中，兩者比率可為相同。該數位類比轉換器阻抗串電阻Rdac與m可定義Rgain1a與Rgain1b。
以下為與該數位類比轉換器電路304（圖3）相比，關於該數位類比轉換器電路104（圖1）之電路分析。對於該串聯耦合之數位類比轉換器電路104，參考電壓為1.8V，而數位類比轉換器輸出範圍為0.2V至1V。以下表示RDAC 衰減因數m1a（位於Rdac之頂部）與m2a（位於Rdac之底部）： m1a =（RGAIN1 + RDAC + RGAIN2 ）/（RDAC +RGAIN2 ）= 9/5 =1.8； （RDAC + RGAIN2 ）= 1/m1a *（RGAIN1 +RDAC + RGAIN2 ）； RGAIN1 =（RDAC + RGAIN2 ）*（m1a-1）； m2a = RGAIN2 /（RGAIN1 + RDAC + RGAIN2 ）= 1/9； 與mla相關之Rtotal 之RGAIN1 部分（位於Vref端子之間之負載）為： RGAIN1 = Rtotal *（m1a -1）/ m1a； Vout比率4:4:1 → RGAIN1 ：RDAC ：RGAIN ，R之數量係由詳細設計所定義； RDAC = RGAIN1 and RGAIN = RGAIN1 / 4（因比率為4:4:1），例如，RGAIN1 =64R，RDAC =64R，RGAIN2 =16R。
參閱該數位類比轉換器電路304之單分流節點（326）之設計： 位於Rdac頂端之衰減為m1b = （RGAIN1A +RGAIN1B //（RDAC +RGAIN2 ））/（RGAIN1B //（RDAC +RGAIN2 ））； 位於Rdac底端之衰減為m2b = RGAIN2 /（RDAC +RGAIN2 ）/m1b； RGAIN2 =（m1*m2/（1-m1*m2））*RDAC =k2*RDAC （可預先定義k2以簡化該方程式）；當再次使用相同電路系統時：RGAIN1 = RGAIN1A + RGAIN1B 。
假設RGAIN1 =k*RDAC ，RGAIN1A =k1*RDAC ，RGAIN1B =RGAIN1 -RGAIN1A =（k-k1）*RDAC ，可根據電路解出（或移除k1）該方程式以使輸出電壓與目標相等： m1b=[k1*RDAC +（k-k1）*RDAC //（RDAC +k2*RDAC ）]/[（k-k1）*RDAC //（RDAC +k2*RDAC ）]。於簡化後： m1b={k1*RDAC +（k-k1）*（1+k2）/[（k-k1）+（1+k2）] *RDAC }/{（k-k1）*（1+k2）/[（k-k1）+（1+k2）] *RDAC }； m1b=k1*[1/（1+k2）+1/（k-k1）]+1； 針對k1進行重排，RGAIN1A 之設計純量（scalar）解式如下： k12 +（1+k2）*k1-（m1-1）*（k-k1）*（1+k2）=0；且 k12 -[m1*（1+k2）+k]*k1-（m1-1）*（1+k2）*k=0。於解開該方程式後獲得k1： b=-m1*(1+k2)-k; a=1; c = （m1-1）*（1+k2）*k；且 二次方程式（Quadratic equation）之解為：k1= [-b+sqrt（b2 -4*a*c）]/2/a 或 [-b-sqrt（b2 -4*a*c）]/2/a。於此案例中，m1=1.8；m2=1/9；k2=1/4且k1 ≈ 0.34。因RGAIN1B 變為負值（例如，虛數值），因此可移除一解。因此，該解為RGAIN1A ≈ 22R，RGAIN1B = 42R，RGAIN2 = 16（可保留RGAIN1 = RGAIN1A + RGAIN1B （= 64R）之限制）。
對於該數位類比轉換器電路104：位於RDAC 頂端之交流電阻抗為RGAIN1 //（RDAC +RGAIN2 ） ≈35.5R；組合之電阻（參考端子之間之等效Rload）為RGAIN1 +RDAC +RGAIN2 =144R；而位於RDAC 頂端之交流電阻抗/參考負載阻抗為Z / Rload = 35.5/144 ≈ 0.25。
對於該數位類比轉換器電路304：位於RDAC 頂端之交流電阻抗為RGAN1A //[RGAIN1B //（RDAC +RGAIN2 ）] ≈12R；組合之電阻（參考端子之間之等效Rload）為RGAIN1A +RGAIN1B //（RDAC +RGAIN2 ） ≈49.5R；而位於RDAC 頂端之交流電阻抗/參考負載阻抗為Z / Rload = 12/49.5 ≈ 0.25。
圖4係根據本發明例示性實施例描繪範例性數位類比轉換器，其利用具可變衰減之單側終端網路。參閱圖4，該數位類比轉換器電路402包括一數位類比轉換器阻抗串412，以及形成一終端阻抗路徑之增益電阻器406、408與410。該終端阻抗路徑係於兩分流節點414與416處與該數位類比轉換器阻抗串412分流，以降低交流電阻抗。於一範例中，該等增益電阻器406、408與410中之至少一者可對該數位類比轉換器電路402之額外調諧（tuning）提供可變阻抗。如圖4中所示，該增益電阻器406與410可包括可變電阻器或數位電位計（potentiometers）。
以下為用於1側、2端子（例如，兩分流節點414/416）數位類比轉換器電路402之交流電阻抗。針對以下分析之目的，將Rgain1a 406、Rgain1b1 408與 Rgain1b2 410指定為Rgain1a*、Rgain1c與Rgain1b*。Rdac衰減因數之頂端指定為m1；Rdac衰減因數之底端指定為m2；Rtotal為參考端子之間之總計或等效阻抗。針對給定Rdac、Rtotal、衰減因數（m1與m2）以及Rgain2： Rgain1a* = Rtotal*（m1-1）/m1（即 Rgain1a* 作為上參考範圍衰減）； Rgain1b* = Rtotal/m2（即Rgain1b* 作為下參考範圍衰減）。
Rgain1a可由 m與Rtotal所定義，Rgain1b可由M、Rtotal與Rdac所定義，如下：Rgain1b = Rtotal/m2。
位於Rdac頂端之交流電阻抗（Z_dactop）為Rgain1a*//（（Rgain1c//Rdac）+Rgain1b*）； （（Rgain1c//Rdac）+Rgain1b*） =＞ Rtotal/m1（即根據m1因數衰減之定義）； Rgain1a*//（Rtotal/m1） =＞ Rtotal*（m1-1）/m1 // （Rtotal/m1） =＞ Z_dactop = Rtotal *（m1-1）/m12 。
位於於Rdac底端之交流電阻抗（Z_dacbot）=＞ Rgain1b*//（（Rgain1c//Rdac）+Rgain1a*）； （（Rgain1c//Rdac）+Rgain1a*） =＞ Rtotal*（m2-1）/m2（根據m2因數衰減之定義）；
Rgain1b*//（Rtotal*（m2-1）/m1）=＞ （Rtotal/m2）//（Rtotal *（m2-1）/m2） =＞ Z_dacbot = Rtotal *（m2-1）/m22 。
對於一給定Rdac數值，上述針對該數位類比轉換器電路402之解可用以降低交流電阻抗（需消耗額外網路功率），其中傳統衰減網路會更受Rdac所限制。
於一範例中，該數位類比轉換器阻抗串內之額外分流耦合（即，內部數位類比轉換器分流）可用以進一步提高該數位類比轉換器之線性效能並降低該交流電阻抗。數位類比轉換器電路404利用位於該終端阻抗串與該數位類比轉換器阻抗串之間之多個分流耦合（例如，位於節點430、432與434處）。增益電阻Rgain1b與Rgain2係顯示為經最佳化並合併成一單增益電阻Rgain1b2 424，其能提升效能並節省面積。增益電阻Rgain1b1已分為兩增益電阻420與422。相似地，已將數位類比轉換器阻抗串電阻分成兩相等之電阻426與428。於該節點432處之內部數位類比轉換器分流將該數位類比轉換器阻抗串之中點與Rgain1b1電阻之中點耦合。除（或代替）位於該節點432處之中點分流外，內部數位類比轉換器分流亦可用於沿該數位類比轉換器阻抗串上之其他點（例如，¼或¾）。
利用一內部數位類比轉換器分流（或數個分流）可對該數位類比轉換器之非線性產生影響。積分非線性（INL）之誤差係可經定義為每一編碼之終止點調整直流電轉移函數（TF）之誤差。差動非線性（Differential Non-Linearity，DNL）回報位於連續編碼之間終止點調整直流電轉移函數誤差中之差異（或於後續編碼之間積分非線性中之差異）。
該內部數位類比轉換器分流電路系統（例如，位於該電路404中之節點432處）可與位於該數位類比轉換器編碼範圍內之數位類比轉換器元件並聯作業，並對數位類比轉換器之轉移函數產生影響。該等分流元件可具有異於Rdac元件之匹配，並當設計該數位類比轉換器電路404時，可使用最佳實施電阻器匹配電路設計與佈局設計最佳化技術。例如，當該Rgain1b1 / 2元件相對該等Rdac阻抗元件無法彼此相互匹配時，則積分非線性之效能會降低。相反地，若分流裝置相對該等Rdac阻抗元件彼此相互匹配優於該數位類比轉換器電路系統時（或該數位類比轉換器阻抗串經修整、調諧或數位校正（例如經由校正數位類比轉換器405）以提供更高準確性），該數位類比轉換器線性效能可由該內部數位類比轉換器分流網路（例如，位於分流節點432處）所提升。因此，當利用分流網路以降低交流電阻抗並提高穩定效能時，可執行直流電準確度之驗證與最佳化，並透過模擬驗證作為一正常最佳實施所檢驗。
於一範例中，一額外電流源/槽數位類比轉換器405可經耦合至該數位類比轉換器阻抗串426至428以提供校正能力。
圖5根據範例性實施例描繪利用雙側終端網路之例示性數位類比轉換器，其具有位於該數位類比轉換器兩側上之參考節點之間之獨立終端阻抗路徑。於一範例中，雙側終端網路可用以降低交流電阻抗，增加數位類比轉換器穩定速度，並對產生差分電壓輸出之數位類比轉換器提供數位類比轉換器終端選擇。參閱圖5，該數位類比轉換器電路502可包括由增益電阻器508與510所形成之一第一終端阻抗路徑，以及由增益電阻器512與514所形成之一第二終端阻抗路徑。該兩終端阻抗路徑係經由該數位類比轉換器阻抗串516分流耦合於分流節點518與520處，形成一H橋設計。於一範例中，該數位類比轉換器電路502之輸出範圍可進一步透過利用取代該等電阻器508、510、512與514之可變電阻器或數位電位計所提升。於此方面，數位類比轉換器之解析度可經提升，特別是當於該數位類比轉換器電路502中使用多串阻抗時。於一範例中，因兩終端阻抗路徑中之阻抗可用於縮減位於數位類比轉換器輸入端處或跨數位類比轉換器網絡之電壓，因此該H橋數位類比轉換器電路502可經設置用於高電壓應用上。
於一範例中，該數位類比轉換器阻抗串516可包括多串數位類比轉換器阻抗，其可利用子串之被動「負載效應（loading effect）」作為其等功能之關鍵屬性（key attribute），以達成數位類比轉換器之轉移函數。因此，阻抗網路耦合（例如，經由節點518與520）可將其納入考量以免降低效能或導致非功能性。
例如，當使用多串數位類比轉換器時，可加入轉換電路系統以增加該多串數位類比轉換器之「負載效應」，其中，因額外阻抗網路之加入（例如，由數位類比轉換器之數位代碼所定義之開關電阻器網路與/或開關電流），其係已經過改變。負載效應之變化亦可與校正合併（就直流電準確度校正電路系統需求而言，負載效應可能較小）。
於一範例中，以下考量可用以決定數位類比轉換器之設計與終端選擇。基於阻抗串的數位類比轉換器之設計傾向為低功率，特別是處於較高解析度時，這是因為其串聯元件連接（例如，串聯耦合電阻器）之緣故。例如當該數位類比轉換器核心係受功率、面積、速度（或其他）限制所設計時，係可決定該數位類比轉換器核心是否足以快速用於特定實施方式上，且決定基於電阻器/阻抗的數位類比轉換器核心是否有增加速度之需要。額外考量可包括，於更多解析度或用於高電壓應用上，是否需要一多階數位類比轉換器。當需要於較低功率下朝向一參考位準支高解析度時（單或雙分節點耦合選項可用於較高速度），單終端阻抗網路方案（例如，圖4中之電路）係可為有效。該H橋（雙終端阻抗串）方案（例如，圖5）對於較高速度係可為有效，能進一步降低第二終端交流電阻抗。該H橋方案係可進一步有益於較小LSB尺寸、寬電壓範圍內之高解析度，以及於一高電壓（HV）範圍內之低電壓數位類比轉換器之雙擴散金屬氧化半導體（DMOS）方案。
於一範例中，位於一H橋數位類比轉換器電路中之終端阻抗串間之額外耦合結構，係可用以進一步降低交流電阻抗並操控該數位類比轉換器之輸出範圍。例如，數位類比轉換器電路504可包括一第一終端阻抗串，其係由增益電阻522、524與526所形成，以及包括一第二終端阻抗串，其係由增益電阻528、530與532所形成。可於增益電阻522與528之底部以及增益電阻524與530之底端進行額外分流耦合。
隨著將雙終端阻抗串轉換為具等效阻抗之一單終端阻抗串，可將該數位類比轉換器電路506與該電路504視為等效。更具體而言，終端阻抗540係與該等分流耦合之終端阻抗522與528等效。相似地，該等終端阻抗542與544係分別與該等終端阻抗524、530，以及526、532等效。位於該電路504中兩終端阻抗路徑之間之耦合可透過該數位類比轉換器電路506中之雙分流節點548與550所反射，其等係與該數位類比轉換器阻抗串546以及由該等阻抗540、542與544所形成之終端阻抗串分流耦合。
圖6係根據本發明範例性實施例描繪利用雙側終端網路之例示性數位類比轉換器，該雙側終端網路具有可變衰減，以及位於網路之間之一選擇性並聯終端路徑。參閱圖6，於此描繪一數位類比轉換器電路602，其可根據該雙終端阻抗串數位類比轉換器電路502所設置。更具體而言，由增益電阻618與620所形成之第一終端阻抗串係對應於由該等增益電阻508與510所形成之終端阻抗串。相似地，由增益電阻622與624所形成之第二終端阻抗串係對應於由該等增益電阻512與514所形成之終端阻抗串。該數位類比轉換器阻抗串516可分成等效之阻抗串626與628，其等係經由分流節點632與634耦合至兩終端阻抗路徑。
於一範例中，可引入一額外數位類比轉換器阻抗路徑630，其與由該等阻抗串626與628所形成之數位類比轉換器阻抗路徑分流耦合。該額外阻抗路徑630可用以進一步增加該數位類比轉換器之速度；然而，其會對數位類比轉換器之線性造成負面影響。為進一步提升數位類比轉換器線性，可於該等阻抗串626、628與630之間於該節點636處進行一額外分流耦合。於一範例中，位於該節點636處之中點分流可包括一電流源。
於一範例中，數位類比轉換器電路係經設置以於作業模式間進行切換，並利用於此所述之數位類比轉換器設計中至少一者。例示性數位類比轉換器之切換方案係如圖7與圖8所示。
圖7係根據本發明一範例性實施例描繪一數位類比轉換器電路之多模式作業，其利用一單側終端阻抗網路於一串聯直流電模式與一分流交流電模式之間進行切換。參閱圖7，一數位類比轉換器電路可經設置以於一低功率、與數位類比轉換器電路700相關之串聯直流電模式、以及與一低功率與數位類比轉換器電路702相關之分流交流電模式之間進行切換。該等數位類比轉換器電路700與702係分別與該等數位類比轉換器電路140與304相似。更具體而言，該數位類比轉換器電路700包括增益電阻器704與708，其等係與該數位類比轉換器阻抗串706串聯耦合，該數位類比轉換器阻抗串706係耦合至一緩衝放大器710。該數位類比轉換器電路702包括一終端阻抗串，其係由增益電阻器714與716所形成，該增益電阻器716係於分流節點722處與該數位類比轉換器阻抗串718分流耦合。一選擇性增益電阻器720可與該數位類比轉換器阻抗串718串聯耦合。
參閱圖7，當有需要時，能以低電路系統成本於與數位類比轉換器電路700與702相關之數位類比轉換器作業模式之間進行切換，達到最小功率與更快速作業。於圖7所描繪之範例中，當該數位類比轉換器之功能提供實質上相同之輸出範圍時，可達成作業模式間之切換。
圖8係根據本發明一範例性實施例描繪一數位類比轉換器電路之多模式作業，其利用一單側終端阻抗網路與多分流節點於一串聯直流電模式與一分流交流電模式之間進行切換。參閱圖8，數位類比轉換器電路802與圖4中之數位類比轉換器電路404相似。於一範例中，數位類比轉換器之作業模式可於與該數位類比轉換器電路700相關之串聯直流電模式以及與該數位類比轉換器電路802相關之分流交流電模式之間進行切換。該數位類比轉換器電路802可包括由該等增益電阻806、808、810與812所形成之終端阻抗路徑，該等增益電阻806、808、810與812係於多個分流節點（例如，818、820與822）處與該等數位類比轉換器阻抗串814與816分流耦合。如圖8中所示，Rgain2 708係已合併至由該等增益電阻806、808、810與812所形成之終端阻抗串之分流網路中。
於一範例中，可於不同數位類比轉換器作業模式中使用不同衰減，以進一步使功率減少。如有需要，於關鍵訊號輸出點處可改變（例如，經由緩衝放大器回饋網絡）訊號鏈，以達成實質上相同之輸出位準，並利用較低功率模式或電路系統（例如，較高電阻回饋網絡與/或一替代放大器）進一步節省更多功率。亦可使用放大器中的動態調整偏壓與其他較低功率之技術。該系統微型架構（micro-architecture）層級可使此彈性（flexibility）發揮重要作用（例如，除以2、增益為2系統（於分流模式或配置中）切換為串聯之除以8與增益為8的較低功率模式）。
於一範例中，於較低功率/慢速/直流電模式期間，Rgain1b 812可利用串聯開關（未於圖8中顯示）呈三種分流路徑。
於一範例中，數位類比轉換器作業模式間之差異可利用至少一種校正技術來修正，其利用針對AMS修正方案之數位類比轉換器校正，例如對兩模式（例如，切換式電容器SAR或於再次使用系統中現有之類比數位轉換器函數）間之差異進行取樣、測量與實質上歸零。於一範例中，可將選擇性校正數位類比轉換器（例如，712、724與824）耦合至該數位類比轉換器，以對範圍失配誤差進行校正，例如全刻度失配。於一範例中，此可為一前景校正（foreground calibration）（例如，於電源開啟下，可根據所需或使用基礎上完成工廠校正或校正，以校正變異數（variance））。於一範例中，電流模式校正可為雙極或單極，並使適當模式與第二案例相匹配（例如，以較高標稱全刻度位準「充滿」一第二模式之電壓的電流源）。於一範例中，AMS校正可用於多個節點處（例如，兩數位類比轉換器端子皆可執行端點校正）。亦可對額外之點進行校正。於一範例中，該校正數位類比轉換器亦可選擇性具有與其並聯之一分流（即，具有分流校正數位類比轉換器內之分流之一方案之迭代版本）。於一範例中，該校正數位類比轉換器可包括至少一用於簡化元件數量之多串數位類比轉換器（例如，具15或13個電阻器之2串校正數位類比轉換器，其有益於一微小校正範圍內以較低成本進行中度至高度準確度校正）。
於一範例中，數位類比轉換器電路700其特徵在於，數位類比轉換器之衰減= m1；放大器封閉迴路增益≈ G1*m1；放大器回饋網路阻抗= Z1；以及G1為標量（例如，1）。該數位類比轉換器電路802其特徵在於，數位類比轉換器之衰減= m2；放大器閉迴路增益≈ G2*m2；放大器回饋網路阻抗= Z2；以及G2為標量（未必與G1相等）。
於一範例中，可對該電路700中較低數位類比轉換器功率使用額外串聯阻抗，其可導致數位類比轉換器核心訊號範圍之衰減增加。該輸出訊號範圍可透過放大緩衝器中（或該訊號鏈中其他處）增加之閉迴路增益（CLG）於輸出端處進行恢復。於一範例中，亦可使用較低功率之放大器或較低功率之模式以進一步降低功率。亦可於另一範例中使用較高阻抗、較低功率之回饋網路。
數位類比轉換器電路802可用於更高速度，因其（較佳者）於分流配置中使用較低衰減（m2）以提供更低之交流電阻抗。該放大器（或訊號鏈）可使用較低封閉迴路增益（CLG），並且亦可於圖8所描繪之配置中使用較低之阻抗與較寬之頻寬回饋網路。於一範例中，當需要較低之阻抗時，並非所有阻抗元件可經使用。
圖9係根據本發明範例性實施例描繪利用單側終端網路之例示性數位類比轉換器，該單側終端網路具有內部數位類比轉換器分流。參閱圖9，具有多分流節點方案之一單終端阻抗串係描繪為數位類比轉換器電路902，其係與圖8中之數位類比轉換器電路802相同。數位類比轉換器電路902可包括由增益電阻906、908、910與912所形成之至終端阻抗路徑，該等增益電阻906、908、910與912係於多個分流節點處（例如，918、920與922）與數位類比轉換器阻抗串914與916分流耦合。
於一範例中，於分流節點920處之內部數位類比轉換器分流係可為根據傳送至該數位類比轉換器電路之輸入資料訊號之一代碼依賴分流。更具體而言，對應於該數位類比轉換器電路902之數位類比轉換器電路924與926使用代碼依賴之引入，其中終端阻抗係為串聯耦合（數位類比轉換器電路924）或並聯耦合（數位類比轉換器電路926）。
該數位類比轉換器電路924可包括由該等增益電阻928、930、932與934所形成之終端阻抗路徑，該等增益電阻928、930、932與934係於多個分流節點處（例如，950、952與954）與該等數位類比轉換器阻抗串946與948分流耦合。位於該節點952與該等增益電阻器930、932間之一中點之間的內部數位類比轉換器分流可為一代碼依賴分流，其係利用由串聯之該等電阻器936與938所形成之阻抗串，該等電阻器936與938可由代碼相依之開關940與942所啟動。
該數位類比轉換器電路926可包括由該等增益電阻956、958、960、962與964所形成之終端阻抗路徑，該等增益電阻956、958、960、962與964係於多個分流節點處（例如，978、980與982）與該等數位類比轉換器阻抗串974與976分流耦合。位於該節點980與該等增益電阻器958至960及960至962間之一中點之間的內部數位類比轉換器分流連接係可為代碼依賴之分流連接，其係利用該等並聯之電阻器966與968，電阻器966與968係分別由代碼依賴之開關970與972所啟動。
圖10係根據本發明範例性實施例描繪例示功能性之流程圖，其係用於降低數位類比轉換器電路之交流電（AC）阻抗。參閱圖10，當一阻抗串（例如，圖2中之208）係經設置以經由一終端阻抗路徑之第一終端阻抗元件（例如，202A）接收一對參考電壓訊號之一第一參考電壓訊號時，用於降低數位類比轉換器（DAC）電路之交流電（AC）阻抗之例示性方法1000可起始於步驟1002，以降低該阻抗串之一第一交流終端阻抗。於步驟1004，該阻抗串可經設置以接收該對參考電壓訊號之一第二參考電壓訊號，並同時與該終端阻抗路徑之一第二終端阻抗元件（例如，204）分流耦合， 以於一分流交流電作業模式期間降低該阻抗串之一第二交流電終端阻抗。於步驟1006，響應於所應用之該第一參考電壓訊號與該第二參考電壓訊號，可產生（例如，透過該數位類比轉換器阻抗串208與該切換網路209）複數個參考電壓訊號。於步驟1008，可接收包括數位資料之一數位訊號（例如，由該數位類比轉換器阻抗串208與該切換網路209所接收之一數位訊號）。於步驟1010，響應於該數位訊號，可選擇性耦合該複數個所產生之電壓訊號中之至少一者，以產生提供該數位訊號之一類比表示之一組合式類比電壓數位類比轉換器輸出訊號。選擇性地，於步驟1012，將一分流交流電作業模式（例如，由該數位類比轉換器電路700所執行）切換成一串聯直流電（DC）作業模式（例如，由該數位類比轉換器電路702所執行）可根據該數位資料所執行。於該直流電（低功率）作業模式期間，該阻抗串（例如，718）可經設置以接收該對參考電壓訊號之該第二參考電壓訊號，並同時與該終端阻抗路徑之一終端阻抗元件（例如，720）串聯耦合。於一範例中，該直流電與該交流電作業模式間之切換可不根據該資料路徑（例如，來自步驟1010之輸入）所執行，但可根據使用者指令或來自一處理器之指令（例如，根據至少一其他設計或資料處理考量）所執行。各種範例與註釋
層面1為具有一並聯阻抗網路之一數位類比轉換器（DAC）電路，該數位類比轉換器電路包含：一對參考電壓節點，其係用於應用不同電壓位準；排列成一阻抗串之阻抗元件，其等用於耦合於該等參考電壓節點之間，以產生複數個電壓訊號；一終端阻抗路徑，其包含至少一第一終端阻抗元件與一第二終端阻抗元件，該終端阻抗路徑係耦合於該等參考電壓節點之間，且至少該第二終端阻抗元件係與該阻抗串分流耦合；以及一切換網路，其係設置以接收一數位訊號，並作為響應，選擇性耦合所產生之該等電壓訊號中之至少一者以產生提供該數位訊號之一類比表示之一組合式類比電壓數位類比轉換器輸出訊號。
於層面2。層面1之主體選擇性地包括，其中該第一終端阻抗元件係與該參考電壓訊號中之一者以及該阻抗串串聯耦合。
於層面3，層面1至2中至少任一者之主體選擇性地包括，其中該終端阻抗路徑進一步包含至少一第三終端阻抗元件，其係與阻抗串串聯耦合，並與該第二終端阻抗元件分流耦合。
於層面4，層面1至3中至少任一者之主體選擇性包括一第二終端阻抗路徑，其包含耦合於該等參考電壓節點間之複數個終端阻抗元件，其中，該終端阻抗路徑之至少一部分經由該阻抗串與該第二終端阻抗路徑之至少一部分分流。
於層面5，層面4之主體選擇性包括，其中該終端阻抗路徑中之終端阻抗與該第二終端阻抗路徑係設置以提供用於調諧該數位類比轉換器電路之線性之可變阻抗。
於層面6，層面1至5中至少任一者之主體選擇性包括，其中該等電壓位準係由一電壓源所供應。
於層面7，層面1至6中至少任一者之主體選擇性包括，其中該等電壓位準係由耦合至該終端阻抗路徑之一電流源所產生。
於層面8，層面3至7中至少任一者之主體選擇性包括，其中該終端阻抗路徑進一步包含一第四終端阻抗元件，該第四終端阻抗元件係與該第一與第二終端阻抗元件串聯，並與該阻抗串分流。
於層面9，層面8之主體選擇性包括，其中該第二終端阻抗元件與該第三終端阻抗元件係組合成一第五終端阻抗元件，該第五終端阻抗元件係與該等第四與第一終端阻抗元件串聯耦合。
於層面10，層面9之主體選擇性包括，其中該第一終端阻抗元件與該第五終端阻抗元件其中一者或兩者可經設置以提供可變阻抗。
於層面11，層面10之主體選擇性包括，其中於該第一終端阻抗元件、該第二終端阻抗元件與該第四終端阻抗元件中其中一者內之一節點係與該阻抗串內之一節點分流耦合。
層面12為具有多個並聯阻抗網路之數位類比轉換器（DAC）電路，該數位類比轉換器電路包含：一對參考電壓節點，其用於應用不同電壓位準；一第一終端阻抗路徑，包含至少一第一終端阻抗元件與一第二終端阻抗元件，該第一終端阻抗路徑係耦合於該等參考電壓節點之間；一第二終端阻抗路徑，包含至少一第三終端阻抗元件與一第四終端阻抗元件，該第二終端阻抗路徑係耦合於該等參考電壓節點之間，並與該第一終端阻抗路徑分流耦合；一第一組之複數個阻抗元件係經排列成一阻抗串，用於耦合於該第一終端阻抗路徑與該第二終端阻抗路徑之間，以產生複數個電壓訊號；以及一切換網路，其係設置以接收一數位訊號，並作為響應，選擇性耦合所產生之該等電壓訊號中之至少一者，以產生一組合式類比電壓數位類比轉換器輸出訊號，該數位類比轉換器輸出訊號係提供該數位訊號之一類比表示。
於層面13，層面12之主體選擇性包括，其中該第一終端阻抗路徑之至少一第一部分係與該第二終端阻抗路徑之至少一第一部分分流耦合。
於層面14，層面13之主體選擇性包括，其中該第一終端阻抗路徑之一第二部分係與該第二終端阻抗路徑之一第二部分分流耦合。
於層面15，層面13至14中至少任一者之主體選擇性包括一第二組之複數個阻抗元件，其等係排列成一第二阻抗串，該第二阻抗串係與該阻抗串分流耦合。
於層面16，層面15之主體選擇性包括，其中該阻抗串之一部分係與該第二阻抗串之一部分分流耦合。
於層面17，層面16之主體選擇性包括，其中該阻抗串之部分係經由一電流源與該第二阻抗串之部分分流耦合。
層面18為一種用於降低數位類比轉換器（DAC）電路之交流電阻抗（AC）之方法，該方法包含：設置一阻抗串以經由一終端阻抗路徑之一第一終端阻抗元件接收一對參考電壓訊號之一第一參考電壓訊號，以降低該阻抗串之一第一交流電終端阻抗；設置該阻抗串以接收該對參考電壓訊號之一第二參考電壓訊號，並同時與該終端阻抗路徑之一第二終端阻抗元件分流耦合，以於一分流交流電作業模式期間降低該阻抗串之一第二交流電終端阻抗；響應於所應用之該第一參考電壓訊號與該第二參考電壓訊號，產生複數個參考電壓訊號；接收包含數位資料之一數位訊號；以及響應於該數位訊號，選擇性耦合所產生之該等電壓訊號中之至少一者，以產生一組合式類比電壓數位類比轉換器輸出訊號，該組合式類比電壓數位類比轉換器輸出訊號提供該數位訊號之一類比表示。
於層面19，層面18之主體選擇性包括，設置一第二終端阻抗路徑以接收該第一參考電壓訊號與該第二參考電壓訊號，其中，該第二終端阻抗路徑包含複數個終端阻抗元件，其等耦合於該等參考電壓節點之間。
於層面20，層面19之主體選擇性包括，其中該終端阻抗路徑之至少一部分係經由該阻抗串與該第二終端阻抗路徑之至少一部分分流。
於層面21，層面18至20中至少任一者之主體選擇性包括，根據該數位訊號將該分流交流電作業模式切換成一串聯之低功率作業模式，其中於該低功率作業模式期間，該阻抗串係經設置以接收該對參考電壓訊號之該第二參考電壓訊號，並同時與該終端阻抗路徑之該第二終端阻抗元件串聯耦合。於此所述之各非限制性層面可為單獨存在，或與其他層面中之至少一者以各種排列或組合進行組合。
以上實施方式包括參酌形成該實施方式之一部分之圖式。作為說明，圖式顯示出可實施本發明之具體實施例。 該些實施例於此亦稱為「範例」或「層面」。該等層面可包括除於此所顯示或所描述外之元件。然而，本發明人亦考量於其中僅有所示或所述該等元件之範例。此外，本發明人亦考量利用該等所示或所述元件之任何組合或排列之層面（或其等層面中至少一者），有關一特定層面（或其等層面中至少一者），或有關於此所示或所述之其他層面（或其等層面中至少一者）。
假設本文與任何併入本文中之文獻間之用法不一致時，以本文中之用法為主。
於本文中，該等用語「一」或「一個」如一般見於專利文獻中所使用，包括一者或至少一者，不同於「至少一」或「一或多個」之任何其他範例或用法。於本文中，該用語「或」除非特別表示，係用以指一非排他性用語，或例如「A或B」包括，「A但非B」、「B但非A」以及「A與B」。於本文中，該等用語「包括（including）」與「於其中（in which）」係如相對應之用語「包含（comprising）」與「其中（wherein）」之通俗等效用語使用。同樣地，於以下申請專利範圍中，該等用語「包括」與「包含」係為開放式，即一系統、裝置、物品、組合物、配方或程序，其包括除申請專利範圍中該用語之後所列舉之元件外之元件，係仍落入申請專利範圍之範疇中。此外，於以下申請專利範圍中，該等用語「第一」、「第二」與「第三」等係僅作為標示使用，並非用以對其標的施以數值限制。
於此所述之方法層面至少一部分為機器或電腦所實施。某些層面可包括一電腦可讀取媒體（computer-readable medium）或機器可讀取媒體（machine-readable medium），其等係編碼可操作以設置一電子裝置執行上述層面之方法之指令。該等方式之實施可包括代碼，例如微代碼、組合語言代碼（assembly language code）、高階語言代碼等。該代碼可包括用於執行各種方法之電腦可讀取指令。該代碼可形成電腦程式產品之部分。進一步，於一層面，該代碼可具體儲存於至少一揮發性、非暫態或非揮發性有形電腦可讀取媒體，例如於執行期間或於其他時點。該等有形電腦可讀取媒體之範例可包括，但不限於硬碟、可攜式磁碟、可攜式光碟（例如，光碟與數位影音光碟）、磁帶（magnetic cassette）、記憶卡或記憶條、隨機存取記憶體（RAMs）、唯讀記憶體（ROMs）等。
上述描述係用以作為說明性而非限制性。例如，上述範例（或其等至少一層面）可互相組合使用。例如本發明所屬技術領域之人於審閱上述描述時可使用其他實施例。於此所提供之摘要符合37 C.F.R. §1.72（b）之規定，以使讀者快速確認本發明技術內容之本質。所提出之用意為，其並非用以解釋或限制申請專利範圍之範圍或意義。 此外，於上述實施方式中，可將各種特徵進行分類以簡化本發明所揭露之內容。 此不應解釋為一所揭露但未請求之特徵對於任何申請專利範圍係為必要。 相反地，本發明主體可能存在少於一特定所揭露實施例之所有特徵。 因此， 以下申請專利範圍於此併入至實施方式中作為範例或實施例，其中每一申請專利範圍各自可作為一單獨實施例，並考量該等實施例可以各種組合或排列互相組合。 本發明之範圍應參酌所附之申請專利範圍以及該等申請專利範圍權利所載之均等物之全部範圍所決定。
100‧‧‧數位類比轉換器電路
102‧‧‧數位類比轉換器電路
104‧‧‧數位類比轉換器電路
110‧‧‧數位類比轉換器阻抗串/數位類比轉換器
112‧‧‧選擇性增益電阻器
114‧‧‧緩衝放大器/放大器
116‧‧‧增益電阻器/增益電阻
118‧‧‧數位類比轉換器阻抗串
120‧‧‧緩衝放大器
122‧‧‧第一增益電阻器
124‧‧‧數位類比轉換器阻抗串
126‧‧‧第二增益電阻器
200A‧‧‧數位類比轉換器電路
200B‧‧‧數位類比轉換器電路
202A‧‧‧增益電阻器
202B‧‧‧電流源
204‧‧‧增益電阻器
206‧‧‧第三增益電阻器
208‧‧‧阻抗串/數位類比轉換器阻抗串
209‧‧‧切換網路
210‧‧‧緩衝放大器
302‧‧‧數位類比轉換器電路
304‧‧‧數位類比轉換器電路
306‧‧‧數位類比轉換器電路
308‧‧‧數位類比轉換器電路
310‧‧‧增益電阻器
312‧‧‧增益電阻器
314‧‧‧阻抗串/數位類比轉換器阻抗串
316‧‧‧分流節點
318‧‧‧增益電阻器
320‧‧‧增益電阻器
322‧‧‧阻抗串/數位類比轉換器阻抗串
324‧‧‧增益電阻器
326‧‧‧分流節點
327‧‧‧線段
328‧‧‧增益電阻器
330‧‧‧增益電阻器
332‧‧‧增益電阻器
334‧‧‧阻抗串
336‧‧‧阻抗串
338‧‧‧阻抗串
340‧‧‧分流節點
342‧‧‧分流節點
346‧‧‧gain1b1
348‧‧‧阻抗串
350‧‧‧數位類比轉換器阻抗串
352‧‧‧分流節點
354‧‧‧分流節點
402‧‧‧數位類比轉換器電路
404‧‧‧數位類比轉換器電路
405‧‧‧校正數位類比轉換器電路/額外電流源/槽數位類比轉換器
406‧‧‧增益電阻器
408‧‧‧增益電阻器
410‧‧‧增益電阻器
412‧‧‧數位類比轉換器阻抗串
414‧‧‧分流節點
416‧‧‧分流節點
420‧‧‧增益電阻器
422‧‧‧增益電阻器
424‧‧‧單增益電阻
426‧‧‧電阻/數位類比轉換器阻抗串
428‧‧‧電阻/數位類比轉換器阻抗串
430‧‧‧節點
432‧‧‧節點
434‧‧‧節點
502‧‧‧數位類比轉換器電路
504‧‧‧數位類比轉換器電路
506‧‧‧數位類比轉換器電路
508‧‧‧增益電阻器/電阻器/增益電阻
510‧‧‧增益電阻器/電阻器/增益電阻
512‧‧‧增益電阻器/電阻器/增益電阻
514‧‧‧增益電阻器/電阻器/增益電阻
516‧‧‧數位類比轉換器阻抗串
518‧‧‧分流節點/節點
520‧‧‧分流節點/節點
522‧‧‧增益電阻/終端阻抗
524‧‧‧增益電阻/終端阻抗
526‧‧‧增益電阻/終端阻抗
528‧‧‧增益電阻/終端阻抗
530‧‧‧增益電阻/終端阻抗
532‧‧‧增益電阻/終端阻抗
540‧‧‧終端阻抗/阻抗
542‧‧‧終端阻抗/阻抗
544‧‧‧終端阻抗/阻抗
546‧‧‧數位類比轉換器阻抗串
548‧‧‧分流節點
550‧‧‧分流節點
602‧‧‧數位類比轉換器電路
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620‧‧‧益電阻
622‧‧‧增益電阻
624‧‧‧增益電阻
626‧‧‧阻抗串
628‧‧‧阻抗串
630‧‧‧額外數位類比轉換器阻抗路徑/額外阻抗路徑/阻抗串
632‧‧‧分流節點
634‧‧‧分流節點
636‧‧‧節點
700‧‧‧數位類比轉換器電路
702‧‧‧數位類比轉換器電路
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706‧‧‧數位類比轉換器阻抗串
708‧‧‧增益電阻器
710‧‧‧緩衝放大器
712‧‧‧選擇性校正數位類比轉換器
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716‧‧‧增益電阻器
718‧‧‧數位類比轉換器阻抗串
720‧‧‧選擇性增益電阻器
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810‧‧‧增益電阻
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818‧‧‧分流節點
820‧‧‧分流節點
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824‧‧‧選擇性校正數位類比轉換器
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910‧‧‧增益電阻
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914‧‧‧數位類比轉換器阻抗串
916‧‧‧數位類比轉換器阻抗串
918‧‧‧分流節點
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1010‧‧‧步驟
1012‧‧‧步驟
圖1描繪具多種數位類比轉換器範圍修改方案之例示性數位類比轉換器電路。 圖2A係根據本發明一例示性實施例描繪具有一單側（one-sided）終端網路之一數位類比轉換器，該單側終端網路係位於複數參考端子之間。 圖2B係根據本發明一例示性實施例描繪具有一單側終端網路之一數位類比轉換器，其利用該等參考端子間之一電流源。 圖3係根據本發明例示性實施例描繪利用單側終端網路之範例性數位類比轉換器，該單側終端網路位於該等參考端子之間並具有單一或多個分流節點。 圖4係根據本發明例示性實施例描繪範例性數位類比轉換器，其利用具可變衰減之單側終端網路。 圖5係根據本發明例示性實施例描繪範例性數位類比轉換器，其利用具獨立終端阻抗路徑之雙側終端網路，該獨立終端阻抗路徑係位於該數位類比轉換器兩側上之參考節點之間。 圖6係根據本發明例示性實施例描繪利用雙側終端網路之範例性數位類比轉換器，該雙側終端網路具有可變衰減以及位於該等網路之間之一選擇性並聯終端路徑。 圖7係根據本發明例示性實施例描繪一數位類比轉換器電路之多模式作業，其利用一單側終端阻抗網路於一串聯直流電模式與一分流交流電模式之間進行切換。 圖8係根據本發明例示性實施例描繪一數位類比轉換器電路之多模式作業，其利用一單側終端阻抗網路與多個分流節點於一串聯直流電模式與一分流交流電模式之間進行切換。 圖9係根據本發明例示性實施例描繪利用單側終端網路之範例性數位類比轉換器，該單側終端網路具有內部數位類比轉換器分流。 圖10係根據本發明一例示性實施例描繪範例性功能之流程圖，其用於降低一數位類比轉換器電路之交流電（AC）阻抗。 圖式未必按實際比例繪製，相同標號可描述不同視圖中之相似元件。具有不同字尾之相似標號可表示相似元件之不同範例。圖式通常係以例示方式而非限制方式描繪本發明所揭露之各種實施例。

Claims (21)

  1. 一種具有一並聯阻抗網路之數位類比轉換器（DAC）電路，該數位類比轉換器電路包含： 一對參考電壓節點，其用於應用不同之複數電壓位準； 複數個阻抗元件，其等係經排列成一阻抗串，其用於耦合於該等參考電壓節點之間以產生複數個電壓訊號； 一終端阻抗路徑，其包含至少一第一終端阻抗元件與一第二終端阻抗元件，該終端阻抗路徑耦合於該等參考電壓節點之間，且至少該第二終端阻抗元件係與該阻抗串分流耦合；以及 一切換網路，其係設置以接收一數位訊號，並作為響應，選擇性耦合所產生之該等電壓訊號中至少一者，以產生一組合式類比電壓數位類比轉換器輸出訊號，該組合式類比電壓數位類比轉換器輸出訊號提供該數位訊號之一類比表示。
  2. 如申請專利範圍第1項所述之具有一並聯阻抗網路之數位類比轉換器電路，其中，該第一阻抗元件係與該等參考電壓節點中之一者及該阻抗串串聯耦合。
  3. 如申請專利範圍第1項所述之具有一並聯阻抗網路之數位類比轉換器電路，其中，該終端阻抗路徑進一步包含至少一第三終端阻抗元件，其係與該阻抗串串聯耦合，並與該第二終端阻抗元件分流耦合。
  4. 如申請專利範圍第1項所述之具有一並聯阻抗網路之數位類比轉換器電路，進一步包含： 一第二終端阻抗路徑，其包含複數個終端阻抗元件，其等係耦合於該等參考電壓節點之間，其中，該終端阻抗路徑之至少一部分係經由該阻抗串與該第二終端阻抗路徑之至少一部分分流。
  5. 如申請專利範圍第4項所述之具有一並聯阻抗網路之數位類比轉換器電路，其中，該終端阻抗路徑與該第二終端阻抗路徑中之該等終端阻抗元件係經設置以提供用於調諧該數位類比轉換器電路之線性之可變阻抗。
  6. 如申請專利範圍第1項所述之具有一並聯阻抗網路之數位類比轉換器電路，其中，該等電壓位準係由一電壓源所供應。
  7. 如申請專利範圍第1項所述之具有一並聯阻抗網路之數位類比轉換器電路，其中，該等電壓位準係由耦合至該終端阻抗路徑之一電流源所產生。
  8. 如申請專利範圍第3項所述之具有一並聯阻抗網路之數位類比轉換器電路，其中，該終端阻抗路徑進一步包含一第四終端阻抗元件，該第四終端阻抗元件係與該等第一與第二終端阻抗元件串聯，並與該阻抗串分流。
  9. 如申請專利範圍第8項所述之具有一並聯阻抗網路之數位類比轉換器電路，其中，該第二終端阻抗元件與該第三終端阻抗元件係經組合成一第五終端阻抗元件，該第五終端阻抗元件係與該等第四與第一終端阻抗元件串聯耦合。
  10. 如申請專利範圍第9項所述之具有一並聯阻抗網路之數位類比轉換器電路，其中，該第一終端阻抗元件與該第五終端阻抗元件其中一者或兩者係經設置以提供可變阻抗。
  11. 如申請專利範圍第10項所述之具有一並聯阻抗網路之數位類比轉換器電路，其中，位於該第一終端阻抗元件、該第二終端阻抗元件與該第四終端阻抗元件其中一者中之一節點係與該阻抗串中之一節點分流耦合。
  12. 一種具有多個並聯阻抗網路之數位類比轉換器（DAC）電路，該數位類比轉換器電路包含： 一對參考電壓節點，其用於施加不同之複數電壓位準； 一第一阻抗路徑，包含至少一第一終端阻抗元件與一第二終端阻抗元件，該第一終端阻抗路徑耦合於該等參考電壓節點之間； 一第二終端阻抗路徑，包含至少一第三終端阻抗元件與一第四終端阻抗元件，該第二終端阻抗路徑耦合於該等參考電壓節點之間，並與該第一終端阻抗路徑分流耦合； 一第一組之複數個阻抗元件，其等經排列成一阻抗串，用於耦合於該第一終端阻抗路徑與該第二終端阻抗路徑之間，以產生複數個電壓訊號；以及 一切換網路，其係設置以接收一數位訊號，並作為響應，選擇性耦合所產生之該等電壓訊號中之至少一者，以產生一組合式類比電壓數位類比轉換器輸出訊號，該數位類比轉換器輸出訊號提供該數位訊號之一類比表示。
  13. 如申請專利範圍第12項所述之具有多個並聯阻抗網路之數位類比轉換器電路，其中，該第一終端阻抗路徑之至少一第一部分係與該第二終端阻抗路徑之至少一第一部分分流耦合。
  14. 如申請專利範圍第13項所述之具有多個並聯阻抗網路之數位類比轉換器電路，其中，該第一終端阻抗路徑之一第二部分係與該第二終端阻抗路徑之一第二部分分流耦合。
  15. 如申請專利範圍第13項所述之具有多個並聯阻抗網路之數位類比轉換器電路，進一步包含： 一第二組之複數個阻抗元件，其等係經排列成一第二阻抗串，該第二阻抗串係與該阻抗串分流耦合。
  16. 如申請專利範圍第15項所述之具有多個並聯阻抗網路之數位類比轉換器電路，其中，該阻抗串之一部分係與該第二阻抗串之一部分分流耦合。
  17. 如申請專利範圍第16項所述之具有多個並聯阻抗網路之數位類比轉換器電路，其中，該阻抗串之該部分係經由一電流源與該第二阻抗串之該部分分流耦合。
  18. 一種用於降低數位類比轉換器（DAC）電路之交流電（AC）阻抗之方法，該方法包含： 經由一轉換電路系統設置一阻抗串，以經由一終端阻抗路徑之一第一終端阻抗元件接收一對參考電壓訊號之一第一參考電壓訊號，以降低該阻抗串之一第一交流電終端阻抗； 經由該轉換電路系統設置該阻抗串，以接收該對參考電壓訊號之一第二參考電壓訊號，並同時與該終端阻抗路徑之一第二終端阻抗元件分流耦合，以於一分流交流電作業模式期間降低該阻抗串之一第二交流電終端阻抗； 響應於所應用之該第一參考電壓訊號與該第二參考電壓訊號產生複數個參考電壓訊號； 接收包含數位資料之一數位訊號；以及 響應於該數位訊號，選擇性耦合所產生之該等電壓訊號中之至少一者以產生一組合式類比電壓數位類比轉換器輸出訊號，該組合式類比電壓數位類比轉換器輸出訊號提供該數位訊號之一類比表示。
  19. 如申請專利範圍第18項所述之用於降低數位類比轉換器電路之交流電阻抗之方法，進一步包含： 設置一第二終端阻抗路徑，以接收該第一參考電壓訊號與該第二參考電壓訊號，其中，該第二終端阻抗路徑包含耦合於該等參考電壓節點之間的複數個終端阻抗元件。
  20. 如申請專利範圍第19項所述之用於降低數位類比轉換器電路之交流電阻抗之方法，其中，該終端阻抗路徑之至少一部分係經由該阻抗串與該第二終端阻抗路徑之至少一部分分流。
  21. 如申請專利範圍第18項所述之用於降低數位類比轉換器電路之交流電阻抗之方法，進一步包含： 根據該數位資料將該分流交流電作業模式切換成一串聯低功率作業模式， 其中，於該低功率作業模式期間，該阻抗串係經設置以接收該對參考電壓訊號之該第二參考電壓訊號，並同時與該終端阻抗路徑之該第二終端阻抗元件串聯耦合。
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