TW201830699A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201830699A
TW201830699A TW106131942A TW106131942A TW201830699A TW 201830699 A TW201830699 A TW 201830699A TW 106131942 A TW106131942 A TW 106131942A TW 106131942 A TW106131942 A TW 106131942A TW 201830699 A TW201830699 A TW 201830699A
Authority
TW
Taiwan
Prior art keywords
layer
metal layer
electrode
semiconductor
semiconductor device
Prior art date
Application number
TW106131942A
Other languages
English (en)
Other versions
TWI666769B (zh
Inventor
福田祐介
Original Assignee
日商新電元工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商新電元工業股份有限公司 filed Critical 日商新電元工業股份有限公司
Publication of TW201830699A publication Critical patent/TW201830699A/zh
Application granted granted Critical
Publication of TWI666769B publication Critical patent/TWI666769B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0495—Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05017—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05018—Shape in side view being a conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/05078—Plural internal layers being disposed next to each other, e.g. side-to-side arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05551—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05559—Shape in side view non conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05563—Only on parts of the surface of the internal layer
    • H01L2224/05564—Only on the bonding interface of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/05576—Plural external layers being mutually engaged together, e.g. through inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/05578—Plural external layers being disposed next to each other, e.g. side-to-side arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05583—Three-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/36—Material effects
    • H01L2924/365—Metallurgical effects
    • H01L2924/3651—Formation of intermetallics

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Ceramic Engineering (AREA)

Abstract

本發明之半導體裝置係具備：碳化矽的半導體層，係在前述半導體層的主面側配置有複數層；電極層，係前述複數層之中的1層，以銀作為主成分所構成，具有導電性的連接構件所連接之電極連接面；以及第1金屬層，係以碳化鈦作為主成分所構成，與前述複數層之中的前述電極層不同之一層，前述第1金屬層具有第1接合面以及第2接合面，前述第1接合面係以使前述電極連接面暴露在外部的方式被接合至前述電極層，前述第2接合面係被電性連接至前述半導體層。

Description

半導體裝置
本發明係關於一種半導體裝置。
近年來，使用碳化矽(SiC)作為半導體層之半導體裝置能隙寬而可高溫操作，因此廣泛普及。以往使用碳化矽之半導體裝置，在碳化矽的半導體層之上接合有金屬層，該金屬層之上接合有電極層。金屬層係例如以鈦(Ti)作為主成分所構成，電極層係例如以鋁(Al)作為主成分所構成。
一般而言，半導體裝置係對應流動電流而產熱。此外，在上述之以往的半導體裝置的情況下，由於各層之中電極層的鋁的熔點最低，可從電極層流至半導體層的容許電流係被限制在成為小於鋁所構成之電極層熔解之溫度的電流值。為此，在以往的半導體裝置中，為了使如此之容許電流增加，藉由以熔點高於鋁之銀(Ag)取代鋁進行構成電極層(例如參照專利文獻1)。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開2013-125922號公報。
然而，上述之以往的半導體裝置中，若藉由以銀取代鋁而構成電極層，由於接合於該電極層之金屬層使用鈦，因此生成銀與鈦之合金。銀與鈦的合金一般而言已知強度低、物理上為脆弱的合金。以往的半導體裝置中，由於生成物理上脆弱的銀與鈦的合金而有電極層與金屬層之接合強度下降的情況。為此，以往的半導體裝置中係難以不降低電極層與金屬層之接合強度而增加容許電流。
為解決上述問題，本發明的目的在於提供一種半導體裝置，係可不降低電極層與金屬層之接合強度而增加容許電流。
為解決上述問題，本發明之一態樣為一種半導體裝置，係具備：碳化矽的半導體層，係在前述半導體層的主面側配置有複數層；電極層，係前述複數層之中的1層，以銀作為主成分所構成，具有導電性的連接構件所連接之電極連接面；以及第1金屬層，係以碳化鈦作為主成分所構成，與前述複數層之中的前述電極層不同之1層，前述 第1金屬層具有第1接合面以及第2接合面，前述第1接合面係以使前述電極連接面暴露在外部的方式被接合至前述電極層，前述第2接合面係被電性連接至前述半導體層。
此外，本發明之一態樣，在上述半導體裝置之中，亦可具備：第2金屬層，係以鈦作為主成分所構成之第2金屬層，為前述第1金屬層與前述半導體層之間的層，藉由前述第2接合面與前述第1金屬層接合且接觸前述半導體層而配置。
此外，本發明之一態樣，在上述半導體裝置之中，前述第1金屬層亦可在第1主面側具有前述第1接合面且在第2主面側具有前述第2接合面，前述第2主面為與前述第1主面相反側的主面。
此外，本發明之一態樣，在上述半導體裝置之中，前述第1金屬層係亦可使前述第1接合面覆蓋前述電極層所具有之面之中的前述電極連接面以外的面的方式接合於前述電極層。
此外，本發明之一態樣，在上述半導體裝置之中，前述第1金屬層係亦可使前述第1接合面的接合面積大於前述電極連接面的面積。
此外，本發明之一態樣，在上述半導體裝置之中，在前述半導體層的厚度方向之中，前述電極層係亦可使面對前述電極連接面之對向面被配置於較前述電極層所配置之側的前述半導體層的主面更內側。
此外，本發明之一態樣，在上述半導體裝置之中，亦可於前述電極層的前述電極連接面連接有以銅作為主成分之前述連接構件。
藉由本發明，具有導電性的連接構件所連接之電極連接面之電極層係將銀作為主成分所構成。此外，第1金屬層係以碳化鈦作為主成分所構成；前述第1金屬層具有：第1接合面，係以使前述電極連接面暴露在外部的方式被接合至電極層；以及第2接合面，係被電性連接至半導體層。藉由較以往的電極層之鋁為電傳導率高之銀構成電極層，藉此不易產生從電極層流至半導體層之電流所致之熱。再者，由於如上所述地不易產生熱，且電極層的銀及第1金屬層的碳化鈦的熔點係高於以往的電極層之鋁的熔點，故可增加容許電流。此外，碳化鈦的第1金屬層由於在與電極層的銀之間不生成如銀與鈦的合金之物理上脆弱的合金，故不會有因物理上脆弱的合金所致之電極層與金屬層之接合強度下降。因此，本發明之半導體裝置係 可不降低電極層與金屬層之接合強度而增加容許電流。
1、1a、1b、1c、1d、1e、1f、1g、1h、1i、1j、1k‧‧‧半導體裝置
10‧‧‧半導體層
21、21a、21b、21c、21d、21e、21f、21g、21h‧‧‧第1金屬層
22、22a、22b、22c、22d、22e‧‧‧第2金屬層
30、30a、30b、30c、30d、30e、30f、30g、30h‧‧‧電極層
30h-1‧‧‧圓柱狀的電極層
30h-2‧‧‧圓筒狀的電極層
40‧‧‧連接構件
MF‧‧‧電極連接面
SF‧‧‧主面
JF1‧‧‧第1接合面
JF2‧‧‧第2接合面
圖1係表示第1實施方式之半導體裝置的一例之剖面構成圖。
圖2係表示第2實施方式之半導體裝置的一例之剖面構成圖。
圖3係表示第3實施方式之半導體裝置的一例之剖面構成圖。
圖4係表示第4實施方式之半導體裝置的一例之剖面構成圖。
圖5係表示第5實施方式之半導體裝置的一例之剖面構成圖。
圖6係表示第6實施方式之半導體裝置的一例之剖面構成圖。
圖7係表示第7實施方式之半導體裝置的一例之剖面構成圖。
圖8係表示第8實施方式之半導體裝置的一例之剖面構成圖。
圖9係表示第9實施方式之半導體裝置的一例之剖面構成圖。
圖10係表示第10實施方式之半導體裝置的一例之剖面構成圖。
圖11係表示第11實施方式之半導體裝置的一例之主 面側平面構成圖。
圖12係表示第11實施方式之半導體裝置的一例之剖面構成圖。
圖13係表示第12實施方式之半導體裝置的一例之主面側平面構成圖。
圖14係表示第12實施方式之半導體裝置的一例之剖面構成圖。
以下參照圖式對於本發明的實施方式之半導體裝置進行說明。
(第1實施方式)
如圖1所示，第1實施方式之半導體裝置1係具備：半導體層10、第1金屬層21、第2金屬層22、電極層30以及連接構件40。半導體裝置1係使用碳化矽(以下亦表示為SiC)的半導體基板之半導體元件，例如閘流體(thyristor)、電晶體、二極體等。
另外，在圖1之中，將紙面上的左右方向設為X軸方向、於紙面呈直角之方向設為Y軸方向、紙面上之上下方向(半導體層10的厚度方向)設為Z軸方向。
半導體層10係半導體基板的一部分，藉由SiC構成。在半導體層10的主面SF側配置有複數層(例如複數金屬 層)。
另外，上述之複數層含有：第1金屬層21、第2金屬層22以及電極層30。
電極層30係上述之複數層之中之一層，具有連接有導電性的連接構件40之電極連接面MF。電極層30係例如以銀(以下亦表示為Ag)作為主成分所構成。電極層30係形成在後述之第1金屬層21的外側。在此，所謂第1金屬層21的外側係指從半導體層10朝向厚度方向(Z軸方向)的+(正)方向遠離側且為圖1的紙面上之上下方向之上方向側。電極層30係配置在上述之複數層之中最外側。此外，電極層30的電極連接面MF連接有連接構件40。
第1金屬層21係與上述之複數層之中的電極層30不同之一層且為配置在電極層30與後述之第2金屬層22之間之金屬層。第1金屬層21係例如以碳化鈦(以下亦表示為TiC)作為主成分所構成。此外，第1金屬層21係具有第1接合面JF1以及第2接合面JF2，前述第1接合面JF1係以使電極連接面MF暴露在外部的方式被接合至電極層30，前述第2接合面JF2係電性連接至半導體層10。
在此，第1接合面JF1為電極層30與第1金屬層21之接合面，且為以與例如半導體層10的主面SF及電極 連接面MF呈平行的方式而形成之接合面。此外，第2接合面JF2為第1金屬層21與第2金屬層22之接合面，且為以與例如半導體層10的主面SF及電極連接面MF呈平行的方式而形成之接合面。
第1金屬層21係在外側(第1主面側)具有第1接合面JF1，在第1主面呈相反側的主面之內側(第2主面側)具有第2接合面JF2。另外，本實施方式之中，第1金屬層21係經由第2接合面JF2及第2金屬層22而電性連接於半導體層10。在此，所謂內側係Z軸+方向的接近側。
第2金屬層22係上述之複數層之中之一層，形成在半導體層10的主面SF上之金屬層。第2金屬層22係例如以鈦(以下亦表示為Ti)作為主成分所構成。第2金屬層22係第1金屬層21與半導體層10之間的層，藉由第2接合面JF2與第1金屬層21接合，且接觸半導體層10而配置。此外，第2金屬層22係歐姆性接觸(ohmic contact)或是肖特基接合(schottky junction)於半導體層10。
連接構件40係將電極層30與半導體裝置1的外部(例如安裝基板或封裝的導線架等)進行電性連接之導電性的構件，例如以銅(以下亦表示為Cu)作為主成分所構成。連接構件40係例如銅配線(銅導線)等。
如此，本實施方式之半導體裝置1係從SiC的半導體層10的主面SF朝向外側(Z軸+方向的遠離側)，以Ti的第2金屬層22、TiC的第1金屬層21以及Ag的電極層30的順序而配置。此外，電極層30的電極連接面MF連接有Cu的連接構件40，與半導體裝置1的外部連接。
此外，從半導體裝置1外部流動的電流係經由Cu的連接構件40、Ag的電極層30、TiC的第1金屬層21以及Ti的第2金屬層22而流至SiC的半導體層10。
如以上所說明，本實施方式之半導體裝置1係具備半導體層10、電極層30以及第1金屬層21。半導體層10係在半導體層10的主面SF側配置有複數層，且由SiC(碳化矽)所構成。電極層30係複數層之中之一層，具有連接有導電性的連接構件40之電極連接面MF，且電極層30係將Ag(銀)作為主成分所構成。第1金屬層21係與複數層之中的電極層30不同的一層，以TiC(碳化鈦)作為主成分所構成；前述第1金屬層21具有第1接合面JF1以及第2接合面JF2；前述第1接合面JF1係以使電極連接面MF暴露在外部的方式被接合至電極層30；前述第2接合面JF2係被電性連接至半導體層10。
藉此，本實施方式之半導體裝置1係可以電傳導率較以往的電極層之鋁高的Ag構成電極層30，藉此不易產生 從電極層30流至半導體層10之電流所致之熱。再者，本實施方式之半導體裝置1係如上所述地不易產生熱，且由於電極層30的Ag的熔點(約961.8℃)及第1金屬層21的TiC的熔點(約3170℃)高於以往的電極層30之鋁的熔點(約660.3℃)，因此可增加從電極層30流至半導體層10之電流。
此外，由於TiC的第1金屬層21由於在與電極層30的Ag之間不生成如Ag與Ti的合金之物理上脆弱的合金，故本實施方式之半導體裝置1不會有因物理上脆弱的合金所致之電極層30與金屬層(例如第1金屬層21)之接合強度下降的情形。本實施方式之半導體裝置1係可降低例如因將連接構件40連接至電極層30時之承重(壓力、應力)而使電極層30與金屬層(例如第1金屬層21)剝離等的製造問題的發生。
因此，本發明之半導體裝置1係可不降低電極層30與金屬層(第1金屬層21)之接合強度而增加容許電流。
此外，第1金屬層21係作為防止例如連接構件40的Cu及電極層30的Ag擴散至半導體層10之阻障金屬而作用，因此本發明之半導體裝置1係可抑制Cu及Ag的擴散所致之性能下降。
此外，本實施方式之半導體裝置1係具備以Ti(鈦) 作為主成分所構成的第2金屬層22，前述第2金屬層22係第1金屬層21與半導體層10之間的層，藉由第2接合面JF2與第1金屬層21接合且接觸半導體層10而配置。
藉此，本實施方式之半導體裝置1係由於第2金屬層22亦與第1金屬層21同樣地作為阻障金屬而作用，因此本發明之半導體裝置1係可更進一步地抑制Cu及Ag的擴散所致之性能下降。
此外，本實施方式中，第1金屬層21係在外側(第1主面側)具有第1接合面JF1，在第1主面呈相反側的主面之內側(第2主面側)具有第2接合面JF2。
藉此，本發明之半導體裝置1由於TiC的第1金屬層21配置在電極層30與半導體層10之間，可不降低電極層30與金屬層(第1金屬層21)之接合強度而增加容許電流。
此外，本實施方式中，電極層30係在電極連接面MF連接有以Cu(銅)作為主成分之連接構件40。
藉此，由於Cu的熔點(約1085℃)高於鋁的熔點(約660.3℃)，因此可增加從電極層30流至半導體層10之電流。此外，Cu與電極層30的Ag連接(接合)的相容性佳，不會生成如Ag與Ti的合金之物理上脆弱的合金。為此，本實施方式之半導體裝置1不會有因物理上脆弱的合金所致之電極層30與連接構件40之接合強度下降的情形。
(第2實施方式)
然後，參照圖2，對於本發明的第2實施方式之半導體裝置1a進行說明。
如圖2所示，第2實施方式之半導體裝置1a具備半導體層10、第1金屬層21a、第2金屬層22、電極層30a以及連接構件40。另外，圖2之中，與圖1同一構成則給予同一符號而省略其說明。
本實施方式中，係在第1金屬層21a以覆蓋電極層30a的電極連接面MF以外的面的方式配置之方面而言與第1實施方式不同。
電極層30a係複數層之中之一層，具有連接有導電性的連接構件40之電極連接面MF，電極層30a係例如以Ag作為主成分所構成。電極層30a係形成為除了電極連接面MF以外之面由第1金屬層21a所覆蓋。亦即，電極層30a係以僅暴露電極連接面MF的方式嵌入第1金屬層21a，對於該暴露之電極連接面MF連接有連接構件40。
第1金屬層21a係與複數層之中的電極層30a不同之一層，例如以TiC作為主成分所構成。第1金屬層21a係以覆蓋電極層30a的方式形成。例如第1金屬層21a係可使第1接合面JF1覆蓋電極層30a所具有之面之中的電 極連接面MF以外的面的方式接合於電極層30a。
另外，第1接合面JF1係包含與第1金屬層21a的外側(遠離半導體層10之側)的主面SF平行的面及平行於厚度方向(Z軸方向)的側面。
此外，第1金屬層21a係經由第2接合面JF2及第2金屬層22而電性連接於半導體層10。
如以上所說明，本實施方式之半導體裝置1a係具備：半導體層10、電極層30a、第1金屬層21a以及第2金屬層22。
藉此，本發明之半導體裝置1a係發揮與第1實施方式同樣的功效，可不降低電極層30a與金屬層(第1金屬層21a)之接合強度而增加容許電流。
此外，本實施方式中，第1金屬層21a係以使第1接合面JF1覆蓋電極層30a所具有之面之中的電極連接面MF以外的面的方式接合於電極層30a。
藉此，由於電極層30a被第1金屬層21a所覆蓋，因此本實施方式之半導體裝置1a可抑制電極層30a的Ag的腐蝕，而提高耐腐蝕性。
此外，由於第1接合面JF1的面積比第1實施方式大，因此本實施方式之半導體裝置1a係可更提高電極層30a與第1金屬層21a之接合強度。
(第3實施方式)
然後，參照圖3，對於本發明的第3實施方式之半導體裝置1b進行說明。
如圖3所示，第3實施方式之半導體裝置1b係具備：半導體層10、第1金屬層21a、電極層30a以及連接構件40。另外，圖3之中與圖2同一構成則給予同一符號而省略其說明。
本實施方式中，半導體裝置1b係在不具備第2金屬層22的方面而言與第2實施方式不同。
第1金屬層21a係第2接合面JF2接觸半導體層10而配置。亦即，第1金屬層21a係經由第2接合面JF2而電性連接於半導體層10。此外，第1金屬層21a係替代第2實施方式的第2金屬層22而歐姆性接觸或是肖特基接合於半導體層10。
另外，本實施方式的其他構成，由於與第2實施方式相同，在此省略其說明。
如以上所說明，本實施方式之半導體裝置1b係具備：半導體層10、電極層30a以及第1金屬層21a。
藉此，本發明之半導體裝置1b係發揮與第1實施方式同樣的功效，可不降低電極層30a與金屬層(第1金屬 層21a)之接合強度而增加容許電流。此外，本發明之半導體裝置1b由於電極層30a被第1金屬層21a所覆蓋，因此與第2實施方式同樣地可抑制電極層30a的Ag的腐蝕，而提高耐腐蝕性。
此外，由於不需要形成第2金屬層22，因此本發明之半導體裝置1b可簡化製造步驟及金屬層的構成。
(第4實施方式)
然後，參照圖4，對於本發明的第4實施方式之半導體裝置1c進行說明。
如圖4所示，第4實施方式之半導體裝置1c係具備：半導體層10、第1金屬層21b、第2金屬層22a、電極層30b、連接構件40。另外，圖4之中，與圖2同一構成則給予同一符號而省略其說明。
本實施方式中，複數金屬層(第1金屬層21b、第2金屬層22a以及電極層30b)以嵌入半導體層10的方式而配置之方面而言與第2實施方式不同。
第2金屬層22a係嵌入半導體層10而形成，例如以Ti作為主成分所構成。此外，在半導體層10的厚度方向之中，第2金屬層22a係配置於較電極層30b所配置之側的半導體層10的主面SF更內側。亦即，半導體層10的厚度方向之中，第2金屬層22a係以具有與配置電極層 30b之側的半導體層10的主面SF一致之面的方式形成。此外，第2金屬層22a係以沿著形成在半導體層10的凹部的方式以覆蓋接觸半導體層10的主面SF之面以外的面的方式而配置。該第2金屬層22a係第1金屬層21b與半導體層10之間的層，藉由第2接合面JF2與第1金屬層21b接合且接觸半導體層10而配置。此外，第2金屬層22a係歐姆性接觸或是肖特基接合於半導體層10。
第1金屬層21b係與複數層之中的電極層30b不同之一層，嵌入第2金屬層22a而形成，第1金屬層21b例如以TiC作為主成分所構成。第1金屬層21b係以覆蓋電極層30b的方式而形成，且被第2金屬層22a所覆蓋而形成。例如第1金屬層21b的第1接合面JF1係以覆蓋電極層30b所具有之面之中的電極連接面MF以外的面的方式接合於電極層30b。
另外，第1接合面JF1係包含與第1金屬層21b的外側(遠離半導體層10之側)的主面SF平行的面及接觸平行於厚度方向(Z軸方向)的電極層30b之側面。此外，第2接合面JF2係包含與第1金屬層21b的內側(接近半導體層10之側)的主面SF平行的面及接觸平行於厚度方向(Z軸方向)的第2金屬層22a之側面。
此外，第1金屬層21b係經由第2接合面JF2及第2金屬層22a而電性連接於半導體層10。
電極層30b係複數層之中之一層，具有連接有導電性的連接構件40之電極連接面MF，電極層30b例如以Ag作為主成分所構成。電極層30b係將除了電極連接面MF以外之面由第1金屬層21b所覆蓋而形成。亦即，電極層30b係嵌入第1金屬層21b。此外，在半導體層10的厚度方向之中，電極層30b係使面對電極連接面MF之對向面(朝向與電極連接面MF相反側之面)配置於較電極層30b所配置之側的半導體層10的主面SF更內側。此外，電極層30b係以電極連接面MF與半導體層10的主面SF在厚度方向而言一致的方式而配置。
如以上所說明，本實施方式之半導體裝置1c係具備：半導體層10、電極層30b、第1金屬層21b、第2金屬層22a。
藉此，本實施方式之半導體裝置1c係與第2實施方式發揮相同的功效，可不降低電極層30b與金屬層(第1金屬層21b)之接合強度而增加容許電流。
此外，本實施方式中，在半導體層10的厚度方向之中，電極層30b係使面對電極連接面MF之對向面配置於較電極層30b所配置之側的半導體層10的主面SF更內側。
藉此，由於電極層30b被半導體層10所覆蓋，因此 本實施方式之半導體裝置1c可更進一步抑制電極層30b的Ag的腐蝕，而更進一步提高耐腐蝕性。
此外，本實施方式之半導體裝置1c係以覆蓋電極層30b的方式配置第1金屬層21b及第2金屬層22a，於半導體層10嵌入電極層30b、第1金屬層21b以及第2金屬層22a。
藉此，本實施方式之半導體裝置1c係可更提高電極層30b、第1金屬層21b以及第2金屬層22a的接合強度。為此，可進一步降低例如因將連接構件40連接至電極層30b時之承重(壓力、應力)而使電極層30b剝離等製造問題的發生。
(第5實施方式)
然後，參照圖5對本發明的第5實施方式之半導體裝置1d進行說明。
如圖5所示，第5實施方式之半導體裝置1d係具備：半導體層10、第1金屬層21c、第2金屬層22b、電極層30c以及連接構件40。另外，圖5之中，與圖1同一構成則給予同一符號而省略其說明。
本實施方式中，複數金屬層(第1金屬層21c、第2金屬層22b以及電極層30c)的形狀不同之方面而言與第1實施方式不同。
第2金屬層22b係以具有凹凸形狀的方式在半導體層10的主面SF上所形成之金屬層，例如以Ti作為主成分所構成。接觸第2金屬層22b之中的半導體層10的主面SF之面為平坦的面，朝向第1金屬層21c側之面為凹凸狀的面。
此外，圖5之中，第2金屬層22b係圖示形成山型狀(剖面圖為三角形)的情況。該山型狀的形狀係形成為在半導體層10上排列複數個。第2金屬層22b係第1金屬層21c與半導體層10之間的層，藉由第2接合面JF2與第1金屬層21c接合，且接觸半導體層10而配置。此外，第2金屬層22b係歐姆性接觸或是肖特基接合於半導體層10。
另外，如圖5所示，具有複數山型狀之第2金屬層22b亦可分開形成為各個山型狀，或亦可例如以相鄰複數山型狀之第2金屬層22b的一部分相互連結的方式而一體成形。
第1金屬層21c係沿著第2金屬層22b的形狀所形成之金屬層，例如以TiC作為主成分所構成。第1金屬層21c係配置在電極層30c與第2金屬層22b之間。
在此，第1接合面JF1為電極層30c與第1金屬層21c之接合面，第2接合面JF2為第1金屬層21c與第2 金屬層22b之接合面。第1接合面JF1及第2接合面JF2係仿照(沿著)第2金屬層22b的凹凸狀的面形狀所形成。此外，第1金屬層21c係使第1接合面JF1的接合面積(S2)大於電極連接面MF的面積(S1)而構成。
電極層30c係具有連接有導電性的連接構件40之電極連接面MF，例如以Ag作為主成分所構成。電極層30c係形成於第1金屬層21c的外側，在電極連接面MF連接有連接構件40。此外，面對第1接合面JF1之電極層30c的面係以沿著第1接合面JF1的響應形狀的方式而形成。
如以上所說明，本實施方式之半導體裝置1d係具備：半導體層10、電極層30c、第1金屬層21c以及第2金屬層22b。
藉此，本實施方式之半導體裝置1d係與第1實施方式發揮相同的功效，可不降低電極層30c與金屬層(第1金屬層21c)之接合強度而增加容許電流。
此外，本實施方式中，第1金屬層21c係使第1接合面JF1的接合面積(S2)大於電極連接面MF的面積(S1)。
藉此，由於第1接合面JF1的面積比第1實施方式來得大(寬)，本實施方式之半導體裝置1d係可更提高電極層30c與第1金屬層21c之接合強度。
(第6實施方式)
然後，參照圖6，對於本發明的第6實施方式之半導體裝置1e進行說明。
如圖6所示，第6實施方式之半導體裝置1e係具備：半導體層10、第1金屬層21d、第2金屬層22c、電極層30d、連接構件40。另外，圖6之中，與圖1同一構成則給予同一符號而省略其說明。
本實施方式中，複數金屬層(第1金屬層21d、第2金屬層22c以及電極層30d)的形狀不同之方面以及電極層30d直接接觸半導體層10之方面而言與第1實施方式不同。
第2金屬層22c係於半導體層10的主面SF上藉由複數突起部所形成之金屬層，例如以Ti作為主成分所構成。該突起部在剖面圖係形成矩形(剖面矩形)。該突起部係複數設置在半導體層10上，例如分開排列所形成。第2金屬層22c係被第1金屬層21d所覆蓋，接觸第1金屬層21d及半導體層10而配置。此外，第2金屬層22c係歐姆性接觸或是肖特基接合於半導體層10。
第1金屬層21d係沿著第2金屬層22c的形狀，覆蓋第2金屬層22c所形成之金屬層，例如以TiC作為主成分所構成。第1金屬層21d係與第2金屬層22c相同地例如 分開排列所形成。第1金屬層21d係配置在電極層30d與第2金屬層22c之間。另外，第1金屬層21d係亦接觸半導體層10的主面SF而配置。
在此，第1接合面JF1為電極層30d與第1金屬層21d之接合面，第2接合面JF2為第1金屬層21d與第2金屬層22c之接合面。第1接合面JF1及第2接合面JF2係仿照第2金屬層22c的剖面矩形的面形狀所形成。
電極層30d係具有連接有導電性的連接構件40之電極連接面MF，例如以Ag作為主成分所構成。電極層30d係接觸第1金屬層21d及半導體層10而形成，於電極連接面MF連接有連接構件40。此外，面對第1接合面JF1之電極層30d的面係仿照第1接合面JF1的方式形成。此外，電極層30d係接觸半導體層10的主面SF。
如以上所說明，本實施方式之半導體裝置1e係具備：半導體層10、電極層30d、第1金屬層21d以及第2金屬層22c。
藉此，本實施方式之半導體裝置1e係可與第1實施方式發揮相同的功效，可不降低電極層30d與金屬層(第1金屬層21d)之接合強度而增加容許電流。
(第7實施方式)
然後，參照圖7，對於本發明的第7實施方式之半導 體裝置1f進行說明。
如圖7所示，第7實施方式之半導體裝置1f係具備：半導體層10、第1金屬層21e、第2金屬層22d、電極層30e以及連接構件40。另外，圖7之中，與圖1同一構成則給予同一符號而省略其說明。
本實施方式中，複數金屬層(第1金屬層21e、第2金屬層22d以及電極層30e)的形狀不同之方面而言與第1實施方式不同。
半導體層10的主面SF側形成有複數溝槽形狀。在此，溝槽形狀係例如在剖面圖為矩形。此外，從主面SF之上方所見之半導體層10的溝槽形狀可為點狀亦可為線狀。此外，溝槽形狀並不限於在剖面圖為矩形，亦可為任意的形狀。
第2金屬層22d係沿著形成在半導體層10之複數溝槽形狀所形成之金屬層，例如以Ti作為主成分所構成。在此，第2金屬層22d之中，對於接合於第1金屬層21e之面而言，成為對應於半導體層10的溝槽形狀之形狀。
此外，第2金屬層22d為第1金屬層21e與半導體層10之間的層，藉由第2接合面JF2與第1金屬層21e接合，且接觸半導體層10而配置。此外，第2金屬層22d 係歐姆性接觸或是肖特基接合於半導體層10。
第1金屬層21e係沿著第2金屬層22d的形狀所形成之金屬層，例如以TiC作為主成分所構成。第1金屬層21e係配置於電極層30e與第2金屬層22d之間。
在此，第1接合面JF1為電極層30e與第1金屬層21e之接合面，第2接合面JF2為與第1金屬層21e、第2金屬層22d之接合面。此外，第1金屬層21e係使第1接合面JF1的接合面積(S2)大於電極連接面MF的面積(S1)而構成。
電極層30e係具有連接有導電性的連接構件40之電極連接面MF，例如以Ag作為主成分所構成。電極層30e係形成於第1金屬層21e的外側、半導體層10的厚度方向。電極層30e的一部分係以嵌入第1金屬層21e所形成之溝槽形狀的方式、且以不暴露第1金屬層21e的方式形成。電極層30e係於電極連接面MF連接有連接構件40。
如以上所說明，本實施方式之半導體裝置1f係具備：半導體層10、電極層30e、第1金屬層21e以及第2金屬層22d。
藉此，本實施方式之半導體裝置1f係可與第1實施方式發揮相同的功效，可不降低電極層30e與金屬層(第1金屬層21e)之接合強度而增加容許電流。
此外，本實施方式中，第1金屬層21e係使第1接合面JF1的接合面積(S2)大於電極連接面MF的面積(S1)。
藉此，由於第1接合面JF1的面積比第1實施方式來得大(寬)，故與第5實施方式相同，本實施方式之半導體裝置1f係可更提高電極層30e與第1金屬層21e之接合強度。
(第8實施方式)
然後，參照圖8，對本發明的第8實施方式之半導體裝置1g進行說明。
如圖8所示，第8實施方式之半導體裝置1g係具備：半導體層10、第1金屬層21e、電極層30e、連接構件40。另外，圖8之中，與圖7同一構成則給予同一符號而省略其說明。
本實施方式中，半導體裝置1g係在不具備Ti的第2金屬層22d的方面而言與第7實施方式不同。
第1金屬層21e係沿著形成在半導體層10之複數溝槽形狀而形成之金屬層，例如以TiC作為主成分所構成。第1金屬層21e係電極層30e與半導體層10之間的層，藉由第1接合面JF1與電極層30e接合，且藉由第2接合面JF2接觸半導體層10而配置。此外，第1金屬層21e 係歐姆性接觸或是肖特基接合於半導體層10。
如以上所說明，本實施方式之半導體裝置1g係具備：半導體層10、電極層30e、第1金屬層21e。
藉此，本實施方式之半導體裝置1g係與第7實施方式發揮相同的功效，可不降低電極層30e與金屬層(第1金屬層21e)之接合強度而增加容許電流。
此外，由於不需要形成第2金屬層22d，因此相較於第7實施方式而言，本發明之半導體裝置1g可簡化製造步驟及金屬層的構成。
(第9實施方式)
然後，參照圖9，對於本發明的第9實施方式之半導體裝置1h進行說明。
如圖9所示，第9實施方式之半導體裝置1h係具備：半導體層10、第1金屬層21e、電極層30f、連接構件40。另外，圖9之中，與圖8同一構成則給予同一符號而省略其說明。
本實施方式中，電極層30f的形狀不同之方面而言與第8實施方式不同。
電極層30f係具有連接有導電性的連接構件40之電極連接面MF，例如以Ag作為主成分所構成。電極層30f 係以嵌入藉由半導體層10及第1金屬層21e所形成之複數溝槽形狀的方式，且以使暴露於第1金屬層21e的外側之平坦面與電極層30f的電極連接面MF一致的方式形成。此外，電極層30f係於電極連接面MF連接有連接構件40。
另外，本實施方式中之連接構件40係連接於複數電極層30f的電極連接面MF及第1金屬層21e。亦即，單一的連接構件40係連接於複數電極層30f的電極連接面MF。
如以上所說明，本實施方式之半導體裝置1h係具備：半導體層10、電極層30f、第1金屬層21e。
藉此，本實施方式之半導體裝置1h係與第8實施方式發揮相同的功效，可不降低電極層30f與金屬層(第1金屬層21e)之接合強度而增加容許電流。
(第10實施方式)
然後，參照圖10，對於本發明的第10實施方式之半導體裝置1i進行說明。
如圖10所示，第10實施方式之半導體裝置1i係具備：半導體層10、第1金屬層21f、第2金屬層22e、電極層30f以及連接構件40。另外，圖10之中，與圖4及圖9同一構成則給予同一符號而省略其說明。
本實施方式中，對於與第4實施方式相同的具備複數電極層30f嵌入半導體層10之構造之變形例進行說明。
本實施方式中之第1金屬層21f、第2金屬層22e以及電極層30f係與第4實施方式中之第1金屬層21b、第2金屬層22a以及電極層30b為同一構成，在此省略其說明。
半導體裝置1i係具備複數組之第1金屬層21f、第2金屬層22e、及電極層30f的金屬層，各組係預定地隔開間隔，嵌入半導體層10而配置。
連接構件40係橫跨複數電極層30f而連接於電極連接面MF。亦即，單一的連接構件40連接於複數電極層30f的電極連接面MF。
如以上所說明，本實施方式之半導體裝置1i係具備複數組之金屬層：半導體層10、電極層30f、第1金屬層21f以及第2金屬層22e。
藉此，本實施方式之半導體裝置1i係與第4實施方式發揮相同的功效，可不降低電極層30f與金屬層(第1金屬層21f)之接合強度而增加容許電流。
(第11實施方式)
然後，參照圖11及圖12，對於本發明的第11實施 方式之半導體裝置1j進行說明。
在此，如圖12所示之半導體裝置1j係表示如圖11所示之半導體裝置1j的AB線上的剖面。此外，在圖11及圖12之中，為了簡化說明，省略連接構件40的記載。
此外，在圖11及圖12之中，與圖1同一構成則給予同一符號而省略其說明。
第11實施方式之半導體裝置1j係在具備電極層30g之半導體層10的主面SF側具有圓柱狀的電極層30g以及第1金屬層21g，前述第1金屬層21g係以覆蓋該電極層30g的側面(圓周方向的面)的方式配置。
此外，半導體裝置1j係具備：半導體層10、第1金屬層21g、第2金屬層22、電極層30g。
電極層30g係具有連接有導電性的連接構件40之電極連接面MF，例如以Ag作為主成分所構成。在平行於主面SF之平面(XY平面)之中，電極層30g係形成為圓形狀，周圍以第1金屬層21g所包圍而配置。此外，電極層30g係於電極連接面MF連接有連接構件40。
在XY平面之中，第1金屬層21g係配置於電極層30g的周圍，例如以TiC作為主成分所構成。此外，第1金屬層21g係具有第1接合面JF1以及第2接合面JF2； 前述第1接合面JF1係以使電極連接面MF暴露在外部的方式被接合至電極層30g的周面(側面)；前述第2接合面JF2係被接合至第2金屬層22。第1金屬層21g的第2接合面JF2係經由第2金屬層22而電性連接於半導體層10。
在此，第1接合面JF1為電極層30g與第1金屬層21g之接合面，例如以與半導體層10的主面SF及電極連接面MF呈垂直的方式而形成之接合面。亦即，第1接合面JF1係與半導體裝置1j的厚度方向(Z軸方向)呈平行之接合面。此外，第2接合面JF2為第1金屬層21g與第2金屬層22之接合面，例如以與半導體層10的主面SF及電極連接面MF呈平行的方式而形成之接合面。
第2金屬層22係配置於半導體層10、第1金屬層21g及電極層30g之間。此外，第2金屬層22係接觸朝向半導體層10的主面SF相反側之電極層30g及第1金屬層21g的面而配置。
如以上所說明，本實施方式之半導體裝置1j係具備：半導體層10、電極層30g、第1金屬層21g以及第2金屬層22。
藉此，本實施方式之半導體裝置1j係與第1實施方式發揮相同的功效，可不降低電極層30g與金屬層(第1金屬層21g及第2金屬層22)之接合強度而增加容許電流。
(第12實施方式)
然後，參照圖13及圖14，對於本發明的第12實施方式之半導體裝置1k進行說明。
如圖13所示，第12實施方式之半導體裝置1k係在具備電極層30h之半導體層10的主面SF側具有：電極層30h以及第1金屬層(21g、21h)；前述電極層30h係含有圓柱狀的電極層30h-1、以及與電極層30h-1以同心式配置之圓筒狀的電極層30h-2；前述第1金屬層(21g、21h)係以覆蓋前述電極層30h的方式配置。
在此，如圖14所示之半導體裝置1k係表示如圖13所示之半導體裝置1k的AB線上的剖面。此外，圖13及圖14之中，為了簡化說明，省略連接構件40的記載。
此外，圖13及圖14之中，與圖11及圖12同一構成則給予同一符號而省略其說明。
本實施方式之半導體裝置1k係在上述之第12實施方式中，將電極層30h分為電極層30h-1與電極層30h-2，並追加第1金屬層21h之變形例。
此外，半導體裝置1k係具備：半導體層10、第1金屬層(21g、21h)、第2金屬層22以及電極層30h。
第1金屬層21h係在平行於主面SF的平面(XY平面)之中配置於電極層30h-1的外周與電極層30h-2的內周之間之圓筒狀的金屬層，例如以TiC作為主成分所構成。此外，第1金屬層21g及第1金屬層21h係具有第1接合面JF1以及第2接合面JF2；前述第1接合面JF1係以使電極連接面MF暴露在外部的方式被接合至電極層30h；前述第2接合面JF2係被接合至第2金屬層22。
在此，第1接合面JF1為電極層30h(30h-1、30h-2)與第1金屬層(21g、21h)之接合面，例如以與半導體層10的主面SF及電極連接面MF呈垂直的方式所形成之接合面。亦即，第1接合面JF1係與半導體裝置1k的厚度方向(Z軸方向)呈平行的接合面。此外，第2接合面JF2為第1金屬層(21g、21h)與第2金屬層22之接合面，例如以半導體層10的主面SF及電極連接面MF呈平行的方式形成之接合面。
電極層30h係含有上述之圓柱狀的電極層30h-1、及圓筒狀的電極層30h-2。圓筒狀的電極層30h-2係在電極層30h-1的徑向方向之中在電極層30h-1的外側隔開間隔而配置。此外，電極層30h(電極層30h-1、30h-2)係將周圍以第1金屬層(21g、21h)所包圍而配置。此外，電極層30h(電極層30h-1、30h-2)係在電極連接面MF連接有連接構件40。
如以上所說明，本實施方式之半導體裝置1k係具備：半導體層10、電極層30h(電極層30h-1、30h-2)、第1金屬層(21g、21h)以及第2金屬層22。
藉此，本實施方式之半導體裝置1k係與第11實施方式發揮相同的功效，可不降低電極層30h(電極層30h-1、30h-2)與金屬層(第1金屬層(21g、21h)與第2金屬層22)之接合強度而增加容許電流。
另外，本發明並不限定於上述各實施方式，在不脫離本發明的精神之範圍內可進行變更。
例如，上述各實施方式雖以單獨實施之例進行說明，但亦可將各實施方式的一部分或是全部組合而實施。
此外，上述各實施方式之中，連接於電極層30(30a~30h)之連接構件40雖以Cu(銅)之例進行說明，但並不限定於此，亦可為金(Au)或鋁(Al)或是其它的金屬。

Claims (7)

  1. 一種半導體裝置，係具備：碳化矽的半導體層，係在前述半導體層的主面側配置有複數層之碳化矽；電極層，係前述複數層之中的1層，以銀作為主成分所構成，具有導電性的連接構件所連接之電極連接面；以及第1金屬層，係以碳化鈦作為主成分所構成，為與前述複數層之中的前述電極層不同之一層，前述第1金屬層具有第1接合面以及第2接合面，前述第1接合面係以使前述電極連接面暴露在外部的方式被接合至前述電極層，前述第2接合面係被電性連接至前述半導體層。
  2. 如請求項1所記載之半導體裝置，其中具備：第2金屬層，係以鈦作為主成分所構成，前述第2金屬層為前述第1金屬層與前述半導體層之間的層，藉由前述第2接合面與前述第1金屬層接合，且接觸前述半導體層而配置。
  3. 如請求項1或2所記載之半導體裝置，其中前述第1金屬層係於第1主面側具有前述第1接合面且於第2主面側具有前述第2接合面，前述第2主面為與前述第1主面相反側的主面。
  4. 如請求項1或2所記載之半導體裝置，其中前述第1金屬層係以使前述第1接合面覆蓋前述電極層所具 有之面之中的前述電極連接面以外的面的方式接合於前述電極層。
  5. 如請求項1或2所記載之半導體裝置，其中前述第1金屬層係前述第1接合面的接合面積大於前述電極連接面的面積。
  6. 如請求項1或2所記載之半導體裝置，其中在前述半導體層的厚度方向之中，前述電極層係使相對於前述電極連接面之相對面配置於較前述電極層所配置之側的前述半導體層的主面更內側。
  7. 如請求項1或2所記載之半導體裝置，其中於前述電極層的前述電極連接面連接有前述以銅作為主成分的連接構件。
TW106131942A 2016-09-21 2017-09-18 半導體裝置 TWI666769B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/JP2016/077826 WO2018055693A1 (ja) 2016-09-21 2016-09-21 半導体装置
??PCT/JP2016/077826 2016-09-21

Publications (2)

Publication Number Publication Date
TW201830699A true TW201830699A (zh) 2018-08-16
TWI666769B TWI666769B (zh) 2019-07-21

Family

ID=61689836

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106131942A TWI666769B (zh) 2016-09-21 2017-09-18 半導體裝置

Country Status (6)

Country Link
US (1) US10651038B2 (zh)
EP (1) EP3518277A4 (zh)
JP (1) JP6326547B1 (zh)
CN (1) CN108093655B (zh)
TW (1) TWI666769B (zh)
WO (1) WO2018055693A1 (zh)

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6054462A (ja) 1983-09-05 1985-03-28 Fujitsu Ltd 半導体装置
US6544674B2 (en) * 2000-08-28 2003-04-08 Boston Microsystems, Inc. Stable electrical contact for silicon carbide devices
TW200507131A (en) * 2003-07-02 2005-02-16 North Corp Multi-layer circuit board for electronic device
KR101332794B1 (ko) * 2008-08-05 2013-11-25 삼성전자주식회사 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
JP2010272711A (ja) * 2009-05-22 2010-12-02 Mitsubishi Electric Corp 半導体デバイスとその製造方法
EP2475053A4 (en) * 2009-09-01 2014-09-17 Univ Tohoku WIRE CONNECTION METHOD AND FUNCTION DEVICE THEREFOR
US9465267B2 (en) * 2011-09-30 2016-10-11 Kyocera Corporation Display device
JP2013125922A (ja) 2011-12-16 2013-06-24 Hitachi Automotive Systems Ltd 半導体装置または回路基板
JP2014082367A (ja) * 2012-10-17 2014-05-08 Nippon Micrometal Corp パワー半導体装置
JP6068127B2 (ja) * 2012-12-19 2017-01-25 株式会社東芝 真空バルブ用接点材料
DE112014001741T8 (de) * 2013-03-29 2016-02-18 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen der Halbleitervorrichtung
JP6151089B2 (ja) * 2013-05-31 2017-06-21 三菱電機株式会社 半導体装置およびその製造方法
JP2014241368A (ja) * 2013-06-12 2014-12-25 住友電気工業株式会社 炭化珪素半導体装置
JP6442798B2 (ja) * 2014-06-30 2018-12-26 住ベシート防水株式会社 防水用樹脂シート、接合方法および接合体
CN105280667A (zh) * 2014-07-03 2016-01-27 逢甲大学 有机发光装置及其制作方法
JP6068425B2 (ja) * 2014-12-11 2017-01-25 株式会社神戸製鋼所 電極構造
US9583615B2 (en) * 2015-02-17 2017-02-28 Sandisk Technologies Llc Vertical transistor and local interconnect structure

Also Published As

Publication number Publication date
JP6326547B1 (ja) 2018-05-16
EP3518277A1 (en) 2019-07-31
WO2018055693A1 (ja) 2018-03-29
CN108093655B (zh) 2022-03-29
JPWO2018055693A1 (ja) 2018-09-20
TWI666769B (zh) 2019-07-21
US20190006181A1 (en) 2019-01-03
EP3518277A4 (en) 2020-04-08
CN108093655A (zh) 2018-05-29
US10651038B2 (en) 2020-05-12

Similar Documents

Publication Publication Date Title
US9613929B2 (en) Power semiconductor chip with a metallic moulded body for contacting thick wires or strips and method for the production thereof
JP5168870B2 (ja) 半導体装置
JP2023054250A (ja) 半導体装置
JP7234432B2 (ja) 半導体装置
US10026695B2 (en) Semiconductor device and method for manufacturing the same
JP2004363518A (ja) 半導体装置の製造方法
TWI666769B (zh) 半導體裝置
JP6860334B2 (ja) 半導体装置
JP5849849B2 (ja) 半導体装置
JP2016076545A (ja) 半導体装置
JP2021128962A (ja) 半導体モジュール
JP6579653B2 (ja) 半導体装置および半導体装置の製造方法
WO2019012854A1 (ja) 半導体装置
JP2015109292A (ja) 半導体モジュール
US9553067B2 (en) Semiconductor device
JP6548187B2 (ja) 半導体装置
JP7157630B2 (ja) 半導体素子および半導体装置
JP6504601B2 (ja) 半導体装置
JP2010067711A (ja) 半導体装置及びその製造方法
WO2023189480A1 (ja) 半導体素子および半導体装置
JP2019135779A (ja) 半導体装置
JP4962409B2 (ja) 半導体装置及びその製法
JP2000243771A (ja) 半導体素子
US8669569B2 (en) Light emitting diode package and method for fabricating the same
JP2009038140A (ja) 半導体装置およびその製造方法