TW201826391A - 單元特定漸進式對準之半導體裝置及方法 - Google Patents
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Abstract
一種半導體裝置及方法可包含:測量在一嵌入式晶粒面板內的複數個半導體晶粒之各者之一真實位置;及判定該複數個半導體晶粒之各者之一總徑向位移。可藉由根據一優先順序清單指派該總徑向位移之一部分至該複數個半導體晶粒之各者的兩個或更多層之各者,而將該複數個半導體晶粒之各者之該總徑向位移分布至該等層,以形成用於該等層之各者的一分布徑向位移。可使用該等層之各者的該分布徑向位移來變換用於該複數個半導體晶粒之各者的該等層之各者的一變換。一單元特定圖案可形成在該複數個半導體晶粒之各者上方,該單元特定圖案含有用於該等層之各者的該變換。
Description
本申請案主張於2016年9月19日申請且標題為「Unit Specific Progressive Alignment」之美國臨時專利申請案第62/396,483號之優先權(包括申請日期),該案之全部揭露內容茲以引用方式併入本文中。
本揭露大致上係關於半導體裝置,且更具體而言,係關於包含單元特定漸進式對準之半導體裝置之形成。
半導體裝置常見於現代電子產品中。半導體裝置具有不同之電組件數量及電組件密度。離散半導體裝置一般含有一種類型電組件,例如,發光二極體(LED)、小信號電晶體、電阻器、電容器、電感器、及功率金屬氧化物半導體場效電晶體(MOSFET)。整合式半導體裝置一般而言含有數百至數百萬個電組件。整合式半導體裝置之實例包括微控制器、微處理器、電荷耦合裝置(CCD)、太陽能電池、及數位微鏡裝置(DMD)。
半導體裝置執行各式各樣功能,諸如信號處理、高速計算、傳輸及接收電磁信號、控制電子裝置、將日光轉變成電力、及建立用於電視顯示器之視覺投影。在娛樂、通訊、功率轉換、網路、電腦、及消費性產品領域中可見到半導體裝置。軍事應用、航空、汽車、工業控制器、及辦公室設備中亦可見到半導體裝置。
半導體裝置利用半導體材料之電性質。半導體材料之原子結構允許藉由施加一電場或基極電流或透過摻雜程序來操縱其導電性。摻雜引入雜質至半導體材料中以操縱及控制半導體裝置之導電性。
一半導體裝置含有主動及被動電性結構。主動結構(包括雙極性及場效電晶體)控制電流之流動。藉由改變摻雜的位準及一電場或基極電流施加的位準,電晶體促進或限制電流之流動。被動結構(包括電阻器、電容器、及電感器)建立執行各式各樣電功能所必須的電壓與電流之間之關係。被動結構及主動結構經電連接以形成電路,其致能半導體裝置執行高速計算及其他實用的功能。
一般使用兩個複雜的製造程序來製造半導體裝置,即,前段製造及後段製造,各者可能涉及數百個步驟。前段製造涉及形成複數個半導體晶粒於一半導體晶圓之表面上。各半導體晶粒一般係相同且含有藉由電連接主動及被動組件而形成之電路。後段製造涉及從晶圓成品(finished wafer)中單切個別半導體晶粒,及封裝半導體晶粒以提供結構支撐及環境隔離。如本文中所使用,用語「半導體晶粒(semiconductor die)」係指彼字詞之單數形及複數形兩者,並且據此可係指一單一半導體裝置及多個半導體裝置兩者。
半導體製造的一個目的是生產較小型之半導體裝置。較小型裝置一般消耗較少電力、具有較高性能、且可更有效率生產。此外,較小型半導體裝置具有較小之佔據面積(footprint),此對於較小型終端產品而言係所欲者。較小的半導體晶粒尺寸可藉由改善前段製程來達成,從而生成具有較小、較高密度之主動及被動組件的半導體晶粒。後段製程可藉由改善電互連及封裝材料而生成具有較小佔據面積之半導體裝置封裝。
半導體晶粒之後段處理包括多種表面安裝技術(SMT),其用來將半導體晶粒或積體電路連接至基材及印刷電路板(PCB)表面而無需使用PCB中之通孔。四面扁平封裝(Quad Flat Package, QFP)使用包括自封裝四個側邊之各者延伸出去的引線之SMT,該等引線有時稱為「鷗翼引線(gull wing leads)」。QFP引線提供了該封裝內之半導體晶粒與該QFP所安裝之PCB或基材之間之電輸入/輸出(I/O)互連。其他SMT封裝係以無引線方式製作,並且常稱為扁平無引線封裝。扁平無引線封裝之實例係四面扁平無引線(Quad-flat no leads package, QFN)封裝及雙面扁平無引線(dual-flat no lead, DFN)封裝。QFN封裝傳統包括一以線接合連接至一引線架之半導體晶粒,該引線架係用於封裝之I/O互連。
一種更有效地生產封裝半導體裝置之後段處理之做法係使用框組封裝(panelized packaging),其中數個半導體晶粒形成為一面板且在一經重構晶圓或面板之一層級予以同時處理。一種用以封裝半導體晶粒之框組封裝之形式係扇出型晶圓級封裝(fan-out wafer level packaging, FOWLP)。FOWLP涉及將多個半導體晶粒「面向下」置放或使該半導體晶粒之一作用表面經定向朝向一暫時載體或基材,諸如一暫時帶載體。亦可藉由將半導體晶粒「面向上」置放在一暫時或永久載體上來製造FOWLP。使用舉例而言一壓縮模製程序,用封裝材料(諸如環氧樹脂模製化合物)包覆模製(overmold)半導體晶粒及基材或載體。在模製之後,載帶被移除以曝露一起形成為一經重構晶圓之多個半導體晶粒之作用表面或背表面。後續,一晶圓級晶片尺度封裝(wafer level chip scale package, WLCSP)增層互連結構(build-up interconnect structure)經形成在該經重構晶圓之頂部上。接著,導電凸塊可形成於該增層互連結構上作為一球狀柵陣列(ball grid array, BGA),其附接至該經重構晶圓。在形成該BGA之後,該經重構晶圓被單切以形成個別半導體裝置或BGA封裝,其等可提供比習知封裝更多的許多封裝I/O連接。
所屬技術領域中具有通常知識者將可自實施方式與附圖及申請專利範圍清楚瞭解前述及其他態樣、特徵及優點。
據此,在一態樣中,本申請案揭示一種製作一半導體裝置之方法,其可包含:測量在一嵌入式晶粒面板內的複數個半導體晶粒之各者之一真實位置;及判定該複數個半導體晶粒之各者之一總徑向位移。可藉由根據一優先順序清單指派該總徑向位移之一部分至該複數個半導體晶粒之各者的兩個或更多層之各者,而將該複數個半導體晶粒之各者之該總徑向位移分布至該等層,以形成用於該等層之各者的一分布徑向位移。可使用該等層之各者的該分布徑向位移來判定用於該複數個半導體晶粒之各者的該等層之各者的一變換。一單元特定圖案可形成在該複數個半導體晶粒之各者上方,該單元特定圖案包含用於該等層之各者的該變換。
製作該半導體裝置之該方法可:進一步包含判定該複數個半導體晶粒之各者之一總徑向位移;及進一步包含計算在相對於該複數個半導體晶粒之各者之一中心的一極限特徵(limiting feature)處該複數個半導體晶粒之各者之該總徑向位移,且其中該極限特徵係在該複數個半導體晶粒之各者上最遠離該複數個半導體晶粒之各者之該中心的一特徵。形成該單元特定圖案可包含:形成一微影圖案;及施加該微影圖案於該嵌入式晶粒面板內的該複數個半導體之各者上方。用於在該優先順序清單中具有一高優先順序之一或多個層的該總徑向位移之一分布量可最大化至用於該一或多個層之各者的一可允許徑向位移所允許之一量,且對該複數個半導體晶粒之各者之該兩個或更多層所總計的該分布量之一總和可小於一總可允許徑向位移。該總徑向位移可跨該等層而與該等層之各者之一可允許徑向位移對一總可允許徑向位移之一分率成比例地分布。形成一單元特定圖案在該複數個半導體晶粒之各者上方可進一步包含:將在該等層之各者中之設計元件劃分成至少兩個組,其中用於在該等組之一第一組中之該等設計元件之各者的該總徑向位移之一分布量經設定為零;及使用用於在該等層之各者中之該各設計元件的該總徑向位移之該分布量來產生用於該等層之各者的該單元特定圖案。在該第一組中之該等設計元件可包含一鋸道(saw street)、一凸塊下通孔(under-bump via)、及一凸塊下金屬墊之至少一者,且,計算該變換可進一步包含計算一平移及一旋轉。該嵌入式晶粒面板可包含兩個或更多個分割區(partition),各分割區包含一或多個半導體晶粒,且,該等測量、判定、分布、及計算對於該兩個或更多個分割區之各者分開發生。
在另一態樣中,本申請案揭示一種製作一半導體裝置之方法,其包含:判定在一嵌入式晶粒面板內的一半導體晶粒之一真實位置;及判定該半導體晶粒之一總徑向位移。可根據一優先順序清單將該半導體晶粒之該總徑向位移分布至一單元特定圖案之兩個或更多層,以形成用於該等層之各者的一分布徑向位移。可根據該等層之各者的該分布徑向位移來計算用於該單元特定圖案之該等層之各者的變換分量(transformation component)。該單元特定圖案之該等層可形成於該半導體晶粒上方。
製作該半導體裝置之該方法可:進一步包含判定該半導體晶粒之一總徑向位移;及進一步包含計算在相對於該半導體晶粒之一半導體晶粒中心的一極限特徵處該半導體晶粒之該總徑向位移,且該極限特徵係在該半導體晶粒上最遠離該半導體晶粒之該半導體晶粒中心的一特徵。用於在該優先順序清單中具有一高優先順序之一或多個層的該總徑向位移之一分布量可最大化至用於該一或多個層的一可允許徑向位移所允許之一量。該總徑向位移可跨該等層而與該等層之各者之一可允許徑向位移對一總可允許徑向位移之一分率成比例地分布。形成該單元特定圖案之該等層於該半導體晶粒上方可進一步包含:將在各層中之設計元件劃分成至少兩個組,其中用於在該等組之一第一組中之該等設計元件之各者的該總徑向位移之一分布量經設定為零;及可使用用於在該等層之各者中之該各設計元件的該總徑向位移之該分布量來產生用於該等層之各者的該單元特定圖案。在該第一組中之該等設計元件可包含一鋸道、一凸塊下通孔、及一凸塊下金屬墊之至少一者。
在另一態樣中,本申請案揭示一種製作一半導體裝置之方法,其可包含:判定在一嵌入式晶粒面板內的一半導體晶粒之一真實位置;判定該半導體晶粒之一總徑向位移;分布該半導體晶粒之該總徑向位移至一圖案之兩個或更多層以形成一分布徑向位移;及形成該圖案之該等層於該半導體晶粒上方。
製作該半導體裝置之該方法可:進一步包含判定該半導體晶粒之一總徑向位移;及進一步包含計算在相對於該半導體晶粒之一中心的一極限特徵處該半導體晶粒之該總徑向位移,且該極限特徵係在該半導體晶粒上最遠離該半導體晶粒之該中心的一特徵。用於在一優先順序清單中具有一高優先順序之一或多個層的該總徑向位移之一分布量可最大化至用於該一或多個層的一可允許徑向位移所允許之一量。該總徑向位移可跨該等層而與該等層之各者之一可允許徑向位移對一總可允許徑向位移之一分率成比例地分布。形成該圖案之該等層於該半導體晶粒上方可進一步包含:將在各層中之設計元件劃分成至少兩個組,其中用於在該等組之一第一組中之該等設計元件之各者的該總徑向位移之一分布量經設定為零;及使用用於在該等層之各者中之該各設計元件的該總徑向位移之該分布量來產生用於該等層之各者的一單元特定圖案。在該第一組中之該等設計元件可包含一鋸道、一凸塊下通孔、及一凸塊下金屬墊之至少一者。
本揭露在下文描述中包括參考圖式之一或多項實施例,該等圖式中,相似數字表示相同或類似元件。雖然就最佳模式而論描寫本描述,但是所屬技術領域中具有通常知識者將瞭解,本描述係意欲涵蓋如本揭露之精神及範疇內可包括之替代內容、修改、及同等內容,如由所附專利申請範圍及其同等內容所定義,且如由以下揭示內容及圖式支持。在本說明中,為了提供本揭露之充分理解而提出許多具體細節,諸如具體組態、組成、及程序等。在其他情況中,為了不混淆本揭露,未描述熟知之程序及製造技術的具體細節。再者,圖中所示之各式實施例係說明性表示並且不必然依比例繪示。
大致上而言,使用兩個複雜的製造程序製造半導體裝置:前段製造及後段製造。前段製造涉及形成複數個半導體晶粒於一半導體晶圓之表面上。該半導體晶圓上之各晶粒含有經電連接以形成功能電路之主動電組件及被動電組件。主動電組件(諸如電晶體及二極體)具有控制電流之流動的能力。被動電組件(諸如電容器、電感器、電阻器及變壓器)建立執行電路功能所必須的電壓與電流之間之關係。
藉由一系列程序步驟形成被動組件及主動組件於半導體晶圓之表面上方,包括摻雜、沉積、光學微影、蝕刻、及平面化。摻雜藉由諸如離子佈植(ion implantation)或熱擴散之技術而引入雜質至半導體材料中。摻雜程序修改主動裝置中的半導體材料之導電性,將半導體材料轉變成絕緣體、導體,或回應於一電場或基極電流而動態變更半導體材料導電性。電晶體含有經配置成所必要的不同類型及摻雜程度之區,以在施加電場或基極電流時致能電晶體促進或限制電流之流動。
主動組件及被動組件係由具有不同電性質之材料之層所形成。可藉由各式各樣沉積技術來形成層,部分依沉積之材料之類型而決定沉積技術。例如,薄膜沉積可涉及化學氣相沉積(CVD)、物理氣相沉積(PVD)、電解電鍍、及無電電鍍程序。大致上而言,各層被圖案化以形成主動組件部分、被動組件部分、或介於組件之間之電連接部分。
可使用光學微影將層圖案化,微影涉及沉積光敏材料(例如,光阻)於待圖案化之層上方。使用光將一圖案自一光罩轉印至光阻。在一實施例中,使用溶劑移除光阻圖案之經受光之部分,而曝露待圖案化之下方層之部分。在另一實施例中,使用溶劑移除光阻圖案之未經受光之部分(負光阻),而曝露待圖案化之下方層之部分。移除光阻之其餘部分,留下一經圖案化之層。替代地,一些類型材料係藉由使用諸如無電及電解電鍍之技術直接沉積該材料於藉由一先前沉積/蝕刻程序所形成之區或空隙中而圖案化。
圖案化係移除半導體晶圓表面上之頂部層之部分的基本操作。可使用光學微影、光罩、遮罩、氧化物或金屬移除、攝影(photography)及模板印刷、以及顯微蝕刻(microlithography)來移除半導體晶圓之部分。光學微影包括:形成一圖案於倍縮光罩(reticle)或一光罩中;及轉印該圖案至半導體晶圓之表面層。光學微影以一兩步驟式程序形成主動及被動組件之水平尺寸於半導體晶圓之表面上。第一步驟係,將倍縮光罩或光罩之圖案轉印至光阻層上。光阻係在受曝光時經歷結構及性質變更之一光敏材料。變更光阻之結構及性質之程序作為負型作用光阻或正型作用光阻發生。第二步驟係,將光阻層轉印至晶圓表面中。轉印發生在蝕刻移除半導體晶圓之頂部層之未被光阻覆蓋的部分時。光阻之化學使得該光阻實質上維持完好,並且在移除半導體晶圓之頂部層之未被光阻覆蓋之部分的同時,抵抗被化學蝕刻溶液移除。可根據使用的特定光阻及所欲結果,修改形成、曝光及移除光阻之程序,以及修改移除半導體晶圓之一部分的程序。
在負型作用光阻中,光阻被曝光,並且在名為聚合之程序自可溶狀況變更至不可溶狀況。在聚合中,使未聚合材料曝光或曝露於能量源,且聚合物形成交聯材料,該交聯材料係抗蝕劑。在大多數負光阻中,聚合物係聚異戊二烯。用化學溶劑或顯影劑移除可溶部分(即,未被曝光之部分),而在光阻層中留下對應於倍縮光罩上之不透明圖案的孔洞。圖案存在於不透明區中的光罩稱為清場光罩(clear-field mask)。
在正型作用光阻中,光阻被曝光且在名為光溶解化(photosolubilization)之程序中自相對非可溶狀況變更至更可溶狀況。在光溶解化中,相對不可溶光阻被曝光於適當的光能量並且轉換成一較可溶狀態。在顯影程序中,可藉由溶劑移除光阻之經光溶解化部分。基本正光阻聚合物係酚-甲醛(phenol-formaldehyde)聚合物,亦稱為酚-甲醛酚醛樹脂。用化學溶劑或顯影劑移除可溶部分(即,被曝光之部分),而在光阻層中留下對應於倍縮光罩上之透明圖案的孔洞。圖案存在於透明區中的光罩稱為暗場光罩(dark-field mask)。
在移除半導體晶圓之未被光阻覆蓋之頂部部分之後,移除光阻之其餘部分,而留下一經圖案化之層。替代地,一些類型材料係藉由使用諸如無電及電解電鍍之技術直接沉積該材料於藉由一先前沉積/蝕刻程序所形成之區或空隙中而圖案化。
沉積材料之一薄膜於一現有圖案上方會增大下方圖案且建立一非均勻平坦表面。使用均勻平表面以生產較小且更緻密聚集(packed)之主動組件及被動組件。可使用平面化以自晶圓之表面移除材料且生產均勻平表面。平面化涉及用拋光墊拋光晶圓之表面。在拋光期間將研磨材料及腐蝕性化學品添加至晶圓之表面。替代地,使用機械研磨而不使用腐蝕性化學品來進行於平面化。在一些實施例中,單純機械研磨係藉由使用帶式磨光機、標準晶圓背磨機(backgrinder)、或其他類似機器來達成。組合之研磨機械作用及化學腐蝕作用移除任何不規則形貌,導致均勻平坦表面。
後段製造係指將晶圓成品切割或單切成個別半導體晶粒,並接著封裝半導體晶粒以達到結構支撐及環境隔離。為了單切半導體晶粒,可沿稱為鋸道(saw streets)或劃線(scribes)的晶圓之非功能區切割晶圓。使用雷射切割工具或鋸刃單切晶圓。在單切之後,將個別半導體晶粒安裝至封裝基材,該封裝基材包括用於與其他系統組件互連之接針或接觸墊。接著,形成於半導體晶粒上方的接觸墊連接至在封裝內之接觸墊。可用焊料凸塊、嵌釘凸塊、導電膏、重分布層、或線接合製作電連接。將囊封材或其他模製材料沉積於封裝上方以提供實體支撐及電隔離。接著,將封裝成品插入於電性系統中,並且使半導體裝置之功能可供其他系統組件取用。
電性系統可係一使用該半導體裝置來執行一或多種電性功能之獨立式(stand-alone)系統。替代地,電性系統可係較大型系統之子組件。舉例而言,電性系統可係行動電話、個人數位助理(PDA)、數位視訊攝影機(DVC)、或其他電子通訊裝置之一部分。替代地,電性系統可以係可插入電腦中之圖形卡、網路介面卡、或其他信號處理卡。半導體封裝可包括微處理器、記憶體、特殊應用積體電路(ASIC)、邏輯電路、類比電路、RF電路、離散裝置、或其他半導體晶粒或電組件。微型化及重量減輕對於待被市場接受的產品而言係必要的。縮短半導體裝置之間的距離以實現更高密度。
藉由在單一基材上方組合一或更多個半導體封裝,製造商可將預製造組件納入電子裝置及系統。因為該等半導體封裝包括精密之功能性,電子裝置可使用較不昂貴之組件及流線化生產程序來製造。所得裝置比較不會故障而且製造較不昂貴,從而降低消費者之成本。
本揭露、其態樣及實施方案不受限於本文中揭示之特定封裝類型、材料類型、或其他系統組件實例、或方法。設想與半導體製造及封裝一致的所屬技術領域中已熟知之許多額外組件、製造及組裝流程,用於搭配來自本揭露之具體實施方案使用。據此,例如,雖然揭示具體實施方案,但是此類實施方案及實施之組件可包含如所屬技術領域中已熟知之用於此類系統及實施之組件的任何組件、型號、類型、材料、版本、量、及/或類似者,該等系統及實施之組件與意圖的操作一致。
本文使用字詞「例示性(exemplary)」、「實例(example)」或其各種形式意指用作為一實例、案例、或圖解闡釋。本文描述「例示性」或為「實例」之任何態樣或設計非必然視為較佳或優點優於其他態樣或設計。另外,實例僅為了清楚及理解之目的而提供並且非意欲以任何方式限制或限定所揭示之標的物或本揭露之相關部分。會瞭解到可以呈現具有不同範疇之無數額外或替代實例,但已為了簡潔之目的而加以省略。
雖然本揭露包括不同形式之數項實施例,但是在圖式及以下撰寫的說明書中呈現具體實施例之細節,且瞭解本揭露視為所揭示之方法及系統的範例及原理,並且非意圖使所揭示之概念之廣泛態樣限於所闡釋之實施例。此外,所屬技術領域中具有通常知識者應瞭解,其他製造裝置及實例可與所提供之裝置及實例互混或取代所提供之裝置及實例。在上文描述參考特定實施例之處,應顯而易見,可進行數個修改而不會脫離其精神,並且顯而易見,這些實施例及實施方案亦可應用於其他技術。據此,所揭示之標的物意圖含括所有此類變更、修改及變化,彼等皆落入本揭露之精神及範疇以及所屬技術領域中具有通常知識者之知識內。
圖1展示單元特定漸進式對準或Progressive Adaptive AlignmentTM之一例示性方法或程序之一概述之一流程圖100,下文關於後續圖式予以詳細論述。圖1展示用於開發半導體裝置、半導體封裝、或FOWLP 400、410、430之對準及圖案化之系統及方法100,其運用針對各封裝400、410之一或多個層之部分或針對各層的一獨特或單元特定之平移及旋轉,以考量在嵌入式晶粒面板380內之半導體晶粒334之未對準。
更具體而言,圖1展示,製作一嵌入式晶粒面板380,及測量在面板380中之各半導體晶粒334之一真實位置(參見例如特徵102及圖3A至圖3G)。基於該半導體晶粒之一真實、實際、或測量位置判定該半導體晶粒之總徑向位移Rm
(參見例如特徵104及圖3F、圖3G、及圖4A)。接著,根據一優先順序清單205將總徑向位移Rm
分布至該半導體晶粒之兩個或更多個層(參見例如特徵106、205及圖1至圖2、圖3H至圖3L及圖5A至圖5C)。可使用一特定層L之分布徑向位移Rd
來計算用於在半導體封裝400、410內之各層L的變換(參見例如特徵108及圖3H至圖3L及圖5A至圖5C)。該變換包含平移(dx
,dy
)分量及旋轉(θ)分量。使用該所計算變換形成一單元特定圖案399於該半導體晶粒上方(參見例如特徵110及圖3H至圖3L及圖5A至圖5C)。
圖2展示一例示性系統或機器群組之一概述之一流程圖200,其可用以實施在圖1中所展示之單元特定漸進式對準之方法或程序。一量測系統202可用以相對於一標稱位置(參見例如特徵386及圖3F)測量在嵌入式晶粒面板380中之各半導體晶粒334之真實位置,其中半導體晶粒334之標稱位置可為未考量半導體晶粒之實際位移或移動(其可起因於舉例而言一囊封材之移位,如例如圖3D所展示)情況下的半導體晶粒334之預期、計畫、或理論位置。一軟體系統204可用以使用由量測系統202所測量之真實位置來判定總徑向位移Rm
、分布總徑向位移Rm
至該半導體晶粒之兩個或更多個層、及對應於各層之分布徑向位移Rd
計算用於該層的變換。一微影機器206可用以使用由軟體系統204所計算之變換來形成一單元特定圖案399。接著,一(無光罩)圖案化機器208可施加單元特定圖案399之任一者或全部於該面板中之該半導體晶粒上。雷射剝蝕、直寫曝光(direct write exposure),及電子束微影係可由無光罩圖案化機器208採用的適合無光罩圖案化技術之實例,或係該無光罩圖案化機器之部分。
圖3A至圖3L展示一例示性製造程序,其包括形成半導體封裝400、410、及430,諸如FOWLP,其中使用單元特定漸進式對準。圖3A展示一半導體晶圓330,其具有用於結構支撐之一基底基材材料332,諸如但不限於矽、鍺、砷化鎵、磷化銦、或碳化矽。藉由如上所述之一非作用晶粒間晶圓區或鋸道336分開的複數個半導體晶粒或組件334係經形成在晶圓330上。鋸道336提供切割區域以將半導體晶圓330單切成個別半導體晶粒334。
圖3B展示於圖3A中描繪之半導體晶圓330之一部分之剖視圖。圖3B進一步展示各半導體晶粒334具有一背側或背表面338及與該背側相對之一作用表面340。作用表面340含有類比電路或數位電路,該等類比電路或數位電路實施為形成在半導體晶粒內之主動裝置、被動裝置、導電層、及介電層,並且根據半導體晶粒之電設計及功能而電互連。例如,電路可包括形成在作用表面340內之一或多個電晶體、二極體、及其他電路元件,以實施類比電路或數位電路,諸如DSP、ASIC、記憶體、或其他信號處理電路。半導體晶粒334亦可含有用於RF信號處理之IPD,諸如電感器、電容器、及電阻器。
使用PVD、CVD、電解電鍍、無電電鍍程序、或其他適合的金屬沉積程序來形成一導電層或導電墊342於作用表面340上方。導電層342可係Al、Cu、Sn、Ni、Au、Ag、或其他適合的導電材料之一或多個層。導電層342作用為電連接至作用表面340上之電路的接觸墊或接合墊。導電層342可形成為並排設置成距半導體晶粒334之邊緣達一第一距離之接觸墊,如圖3B及圖3G所示。替代地,導電層342可形成為在多個列中偏位之接觸墊,使得一第一列接觸墊經設置成距半導體晶粒之邊緣達一第一距離,而與該第一列交替排列的一第二列接觸墊經設置成距半導體晶粒之邊緣達一第二距離。
半導體晶圓330亦可經受一選用之磨光操作以平坦化該背側表面及縮減該半導體晶圓之一厚度。類似地,亦可使用一選用之化學蝕刻來移除及平坦化半導體晶圓330。在晶圓330包含一所欲厚度的情況下,一選用之背側塗層344可形成於半導體晶粒334之背側338上方。背側塗層344可係一聚合物層、介電膜、環氧樹脂膜、或具有類似絕緣及結構性質的其他適合材料,其可含有SiO2
、Si3
N4
、SiON、五氧化二鉭(Ta2
O5
)、Al2
O3
、聚醯亞胺,苯環丁烯(BCB),及聚苯并 唑(polybenzoxazoles, PBO)之一或多個層。可藉由一層壓程序、模製程序、或其他適合的程序形成背側塗層344。替代地,可省略選用之背側塗層344,使得背側338維持曝露作為一最終封裝之部分或維持曝露以用於後續囊封或覆蓋。在另一實施例中,背側塗層344可係一導熱材料(諸如Al、Cu、Ni、Cu及Ni)或具有高熱導率的其他適合材料之一或多個層,其係藉由諸如印刷、PVD、CVD、濺鍍、電解電鍍、無電電鍍、金屬蒸鍍、金屬濺鍍、或其他適合程序的一程序所形成。一導熱背側塗層344可形成一導熱路徑,其協助由半導體晶粒334所產生之熱之分布及耗散,且增加後續形成之FOWLP之熱性能。雖然在圖3B中展示,在半導體晶圓330被單切成個別半導體晶粒之前,背側塗層344形成在該晶圓之背側338上,但是亦可在單切之後形成背側塗層344在個別半導體晶粒334上。
圖3C展示半導體晶圓330不含選用之背側塗層344且含有選用之絕緣或鈍化層346及一選用之導電層或重分布層(RDL) 354。可使用一圖案化及金屬沉積程序(諸如印刷、PVD、CVD、濺鍍、電解電鍍、無電解電鍍、金屬蒸鍍、金屬濺鍍、或其他適合的金屬沉積程序),形成導電層或RDL 354於絕緣層346及導電層342上方。導電層354可係Al、Cu、Sn、Ni、Au、Ag、或其他適合的導電材料之一或多個層。在一些實施例中,導電層354係一RDL,其包含一鈦鎢(TiW)晶種層、一Cu晶種層、及形成於該TiW晶種層及該Cu晶種層上之一Cu層。導電層354可沿循導電層342及絕緣層346或半導體晶粒334之輪廓。導電層354提供在導電層342之部分與電互連件、互連件、互連結構、半導體晶粒墊、Cu嵌釘、一Cu嵌釘層、或銅桿、導柱、或圓柱356之間之電路徑。取決於稍後安裝之半導體晶粒之設計及功能,導電層354之部分可係電性共同或經電隔離的。導電層354可作用為一扇入RDL,其提供判定電互連件356之一位置的額外靈活性。
圖3C亦展示形成於導電層354上方且直接連接至該導電層之電互連件或銅嵌釘、導柱、桿、或圓柱356。在其他實例中,電互連件356可直接連接至或接觸於接觸墊或導電層342,或以其他方式電耦合至導電層342而無導電層354。在形成互連件356之後,可使用一鋸刃或雷射切割工具358穿過鋸道336將半導體晶圓330單切成個別半導體晶粒334。
圖3D展示含有用於結構性支撐的暫時或犧牲性基底材料之一載體或基材360,該材料係諸如金屬、矽、聚合物、氧化鈹、或其他適合的低成本剛性材料。一選用之介面層或雙面膠帶362可形成於載體360上方以作為暫時黏著接合膜或蝕刻終止層。數個基準對準標記或基準364可定位於載體360或介面層362上方或附接至該載體或該介面層。替代地,載體360或介面層362之一部分被移除或標記以形成基準364。基準364允許載體360相對於半導體晶粒334之後續安裝的定向及處置。
圖3D進一步展示圖3C中之半導體晶粒334,半導體晶粒面朝下安裝至載體360及介面層362,其作用表面340經定向朝向該基材。替代地,圖3B中之半導體晶粒334亦可面朝上安裝至載體360及介面層362。在任一情況下,無論面朝上或面朝下定位,半導體晶粒334可後續經受關於圖3D至圖3F、圖3H至圖3I所描述之處理,如本文更詳細所述。無論面朝上或面朝下定位,可根據半導體晶粒的一標稱或預定位置及間隔而相對於基準364來定位半導體晶粒334。判定為半導體晶粒334之各者所選擇之標稱位置作為一標稱或預定面板設計之部分,其促進形成用於各半導體晶粒334之最終封裝或FOWLP,諸如裝置400、410。該標稱面板設計提供用於形成用於各半導體晶粒334之RDL、扇出增層互連結構、或兩者的適當空間,及最終裝置或封裝之中的單切。
據此,圖3D展示,如自基準364所測量,一第一半導體晶粒334在對應於該標稱面板設計內的該第一半導體晶粒之位置的一參考點R1
處安裝或設置於載體360上方。類似地,如自一或多個基準364所測量,一第二半導體晶粒334可在對應於該標稱面板設計內的該第二半導體晶粒之位置的一參考點R2
處安裝或設置於載體360上方。當半導體晶粒334安裝於載體360上時可藉由一空間或間隙365分隔,該空間或間隙提供用於一後續形成之扇出互連結構的一區域。空間或間隙365之大小可包括充足區域以用於選用地在後續形成之FOWLP內安裝半導體裝置或組件。
圖3D亦展示使用膏印刷(paste printing)、壓縮模製、轉印模製、液態囊封材料模製、真空層壓、旋塗、或其他適合的施加器(applicator)而沉積的一囊封材366。具體而言,圖3D展示含有複數個入口370及372之一模具368,其與載體360及介面層362組裝在一起,以將半導體晶粒334圍封在模具368內,以用於後續之囊封。藉由圍繞半導體晶粒334移動模具368,或者替代地藉由將半導體晶粒334移入模具368中,而將模具368組裝在一起。模具368可包括僅一第一或頂部部分,該第一或頂部部分與載體360及介面層362組裝在一起,而無一第二或底部模具部分。在一實施例中,載體360及介面層362用作為底部模具部分,以用於後續囊封程序。替代地,半導體晶粒334、載體360、及介面層362可設置在包括多個部分(諸如頂部部分及底部部分)之模具內。
圖3D進一步展示模具368圍封半導體晶粒334而具有一腔室或開放空間374。腔室374延伸在模具368至半導體晶粒334與介面層362之間。可在一升高溫度及壓力下自施配器376透過入口370注入一體積之囊封材366至腔室374中且於半導體晶粒334及載體360上方。入口372可係用於過量囊封材366之一具有選用之真空輔助件378之排出埠。囊封材366可係一聚合物複合材料,諸如含填料之環氧樹脂、含填料之環氧丙烯酸酯、或含適用填料之聚合物。根據腔室374之空間需求減去半導體晶粒334及可能存在的任何額外半導體裝置所佔據的區域而測量囊封材366體積。囊封材366可在一升高溫度下均等地分散且均勻地分布於圍繞半導體晶粒334之腔室374內。囊封材366之一黏度可經選擇以用於均勻覆蓋。舉例而言,較低黏度可增加該囊封材之流動以用於模製、膏印刷、及旋塗。半導體晶粒334一起嵌入於囊封材366中,囊封材366係非導電性並在環境上保護半導體裝置免於外部元素及污染物的侵害。在一單一步驟中,該囊封材可覆蓋、直接接觸、該半導體晶粒之5或6側或表面,包括電互連件356之側、端部、或側及端部兩者。
在圖3E中,自模具368移除半導體晶粒334。可藉由化學蝕刻、機械剝離、CMP、機械磨光、熱烘烤、UV光、雷射掃描、或濕式剝除來移除載體360及介面層362以曝露囊封材366。囊封材366之一表面可與背側338實質上共平面,該表面係藉由移除載體360及介面層362而曝露。圖3E展示,在移除載體360及介面層362之後,囊封材366設置成圍繞半導體晶粒334以形成一嵌入式晶粒面板、重構面板、或面板380。面板380包括任何形狀及大小的佔據面積或形狀因數,該佔據面積或形狀因數允許且有利於形成FOWLP的後續處理,如下文更詳細地描述。在一實施例中,面板380包括類似於一300 mm半導體晶圓之形狀因數的一形狀因數且包括具有300 mm之一直徑的一圓形佔據面積。在其他實例中,面板380可包含一方形或矩形形狀因數,及在任何情況下,可具有小於或大於300 mm之直徑、長度、或寬度,諸如200 mm、450 mm、或以上。
圖3E亦展示面板380亦可經受利用研磨機382進行的一選用之研磨操作,以平坦化表面及縮減面板380之厚度。亦可使用化學蝕刻以移除並平面化面板380中之囊封材366的一部分。因此,互連件356之一表面可相對於囊封材366在面板380之一表面處曝露,以電連接半導體晶粒334至一後續形成之扇出互連結構。
在圖3E中,一選用之背側塗層384(類似於圖3B中之背側塗層344)可形成於半導體晶粒334之背側338上方且於囊封材366之一表面(該表面與背側338實質上共平面)上方。背側塗層384可係一聚合物層、介電膜、環氧樹脂膜、或具有類似絕緣及結構性質的其他適合材料,其可含有SiO2
、Si3
N4
、SiON、Ta2
O5
、Al2
O3
、聚醯亞胺、BCB、及PBO之一或多個層。可藉由一層壓程序、模製程序、或其他適合的程序形成背側塗層384。在一實施例中,背側塗層384可係一光學透明材料,其促進光學掃描在面板380內之物件,諸如半導體晶粒334、互連件356、及基準364。在另一實施例中,背側塗層384可係一導熱材料(諸如Al、Cu、Ni、Cu及Ni)或具有高熱導率的其他適合材料之一或多個層,其係藉由諸如印刷、PVD、CVD、濺鍍、電解電鍍、無電電鍍、金屬蒸鍍、金屬濺鍍、或其他適合程序的一程序所形成。導熱背側塗層384可形成一導熱路徑,其協助由半導體晶粒334所產生之熱之分布及耗散,且增加後續形成之FOWLP之熱性能。替代地,可省略選用之背側塗層384,使得背側338維持曝露作為一最終封裝之部分,或後續被覆蓋。背側塗層384可在自該面板移除囊封材366之一部分之後或之前形成在面板380上。
圖3F示意展示一掃描器386(該掃描器可包括或係在圖2中所展示之量測系統202),其檢測面板380以判定在面板380內的半導體晶粒334之一真實或實際位置。掃描器386可使用光學成像、聲學成像、磁性成像、射頻、紅外線、或其他適合的程序以判定在面板380內的半導體晶粒334或包括選用之半導體裝置之其他物件之一真實或實際位置。相對於在面板380上的一全域參考點或基準點364來判定各半導體晶粒334或其他物件之真實位置及旋轉。隨著囊封材366之形成以及載體360及介面層362之移除,可自載體360轉印(該等)基準364。基準364亦可包括數個新基準對準標記,其等定位於面板380上方或附接至該面板,或藉由標記或移除面板380之一部分予以形成。替代地,連同面板380併入或識別的基準364不需要實體識別為面板380之部分,而是可與掃描器386之一部分相關聯或與介於面板380與掃描器386之間之一附接點相關聯。
如圖3F中所展示,掃描器386可檢測在各半導體晶粒334上之特徵,以判定在面板380上每個半導體晶粒334相對於基準364之實際位置及旋轉。藉由掃描器386所識別之在各半導體晶粒334上之特徵包括半導體晶粒334之一邊緣或隅角之一位置、互連件356之一位置(包括該互連件之一隅角、中心、或輪廓)、或在半導體晶粒334上或與該半導體晶粒相關聯之任何其他特徵。半導體晶粒334之實際或所測量位置包括一x-y位置,該x-y位置考量在面板380內在半導體晶粒334之一或多個方向相對於基準364的一側向或平移位移。類似地,半導體晶粒334之實際或所測量位置亦包括相對於基準364的一定向或角旋轉。
如圖3F所繪示,第一半導體晶粒334囊封在面板380內且定位於參考點R3
(其係相對於基準364所測量)處。類似地,第二半導體晶粒334囊封在面板380內的一參考點R4
(其係相對於基準364所測量)處。當半導體晶粒334精準且精確置放在參考點R1
及參考點R2
處且在囊封期間半導體晶粒334未經受任何移動或位移時,及R1
將等於R3
,且R2
將等於R4
。然而,半導體晶粒334自該預定面板設計之該標稱位置之移動導致參考點R3
及參考點R4
分別不同於參考點R1
及參考點R2
。半導體晶粒334移動遠離其標稱位置及基準364起因於未準確安裝半導體晶粒334在載體360上方。此外,半導體晶粒334之移動亦起因於發生在囊封期間的半導體晶粒334之位置位移。舉例而言,起因於囊封材366接觸半導體晶粒334之一力會造成半導體晶粒334及互連件356相對於基準364位移且相對於在預定面板設計內的半導體晶粒334之標稱位置(即,參考點R1
及參考點R2
)位移。
在藉由掃描器386判定在面板380內的各半導體晶粒334及互連件356之真實位置及定向(如在圖1之元件102所展示)之後,比較半導體晶粒334之真實位置(舉例而言R3
及R4
)與在該標稱面板設計內的半導體晶粒334之標稱位置(舉例而言R1
及R2
),以判定在處理期間發生的各半導體晶粒334及互連件356之位置或徑向位移Rm
之變化(如在圖1之元件104所展示)。藉由查明介於半導體晶粒334及互連件356之標稱或原始設計位置或圖案(諸如在圖4A中所展示之標稱圖案402)與半導體晶粒334及互連件356之實際位置或圖案(諸如在圖4A中所展示之實際圖案404)之間之位置差異,可識別及消弭後續形成一扇出增層互連結構於該半導體上方的潛在問題。
若一半導體晶粒334之一真實位置(舉例而言,R3
及R4
)已位移而使得一互連件356之真實位置將不再對準後續形成之RDL或增層互連結構397(諸如關於圖3H至圖3L所展示及論述之導電層390)或不再提供與該後續形成之RDL或增層互連結構的一良好電連接,則存在一潛在問題。原始經設計用於面板380的扇出增層互連結構或增層互連結構397將不對準一些半導體晶粒334或互連件356,此係因為原始經設計之增層互連結構397係基於在該面板設計內的半導體晶粒334之標稱位置(舉例而言R1
及R2
),且不係基於已形成為面板380之部分之後的半導體晶粒334及互連件356之實際或真實位置(舉例而言R3
及R4
)。據此,增層互連結構397之原始設計之至少一部分在應用至面板380之前經修改,以避免介於該互連結構與半導體晶粒334之間未對準及未適當電連接之問題,以降低、最小化、或排除數個有缺陷半導體晶粒封裝400、410。在一實施例中,半導體晶粒334及互連件356的位置資料被匯入至一軟體系統204(諸如圖案自動路由器)中,其考量半導體晶粒334之真實或所測量位置及產生一新設計,該新設計調整或選擇用於增層互連結構397之至少一部分的新位置,舉例而言,通孔、RDL、墊,及跡線、或層a至e之任何部分或元件280、288、288、304、306、390、392、394、及396,以連接至半導體晶粒334之互連件356。個別封裝設計經組合以形成用於各層的全面板之一製圖。自標稱位置至真實位置之位移差異規定如何組合個別封裝設計以形成該全面板設計。在一實施例中,用於各面板的設計檔案被匯入至一微影機器206,該微影機器使用設計資料以用圖案化機器208(如在圖2中所展示)動態地施加一自訂、單元特定圖案至各面板。如下文之更詳細描述(諸如關於圖3G至圖4B),增層互連結構397及單元特定圖案399之自訂單元特定圖案化及修改可係基於總所測量徑向位移Rm
及極限特徵420,且可使用一無光罩程序予以形成,包括例如雷射剝蝕、直寫曝光、電子束微影、或其他適合的程序。
圖3G展示包括藉由鋸道336分開之複數個半導體晶粒334之面板380之一平面圖或俯視圖。在面板380內的各個別半導體晶粒334可自其標稱位置平移、旋轉、或平移及旋轉。在圖4A及圖4B中展示且關於圖4A及圖4B描述在一最終封裝400或410內的半導體晶粒334之位移之相關視圖,於下文更詳細展示。
圖3H展示保形地施加於面板380及互連件356上方之一絕緣或鈍化層388。絕緣層388可包括使用PVD、CVD、網版印刷、旋轉塗布、噴灑塗布、燒結、或熱氧化所施加之一或多個層。絕緣層388含有SiO2
、Si3
N4
、SiON、Ta2
O5
、Al2
O3
、聚醯亞胺、BCB、PBO、或其他具有類似絕緣及結構性質之材料的一或多個層。在一實施例中,鈍化層388係一選用之聚合物層且可省略。可藉由蝕刻、雷射鑽孔、機械鑽孔、或其他適合的程序移除絕緣層388之一部分,以形成完全延伸穿過絕緣層388的開口,以曝露導電互連件356之至少一部分用於後續電連接。替代地,因為絕緣層388係選用的,所以在沒有形成絕緣層情況中,諸如當導電層390直接形成在導電互連件356及囊封材或模具366上時,導電互連件356可被曝露用於後續電互連。
圖3H展示可藉由蝕刻、雷射鑽孔、機械鑽孔、或其他適合的程序移除絕緣層388之一部分以形成完全延伸穿過絕緣層388的開口387,以曝露互連件356。可調整在絕緣層388中的開口387之位置。舉例而言,可調整在絕緣層388中的開口387達一總分布徑向位移Rd
之全部或一部分,該總分布徑向位移Rd
可係總徑向位移Rm
之全部或一部分,其可包括相對於在面板380上之基準364的一x-y平移、一角度θ之旋轉、或兩者。下文關於圖3K、圖3L、及圖4A至圖5C描述分布徑向位移Rd
之額外描述,及如何在封裝之垂直地偏位層之間分配總徑向位移Rd之部分。在任何情況下,當分布總所測量徑向位移Rm
之部分、或分布全部的總所測量徑向位移Rm
時,所屬技術領域中具有通常知識者將理解,分布「全部」的總所測量徑向位移Rm
可包含總所測量徑向位移Rm
之100百分比或實質上全部的總所測量徑向位移Rm
,其中「實質上」可係對於所有層LA之總體或按每層基礎在小於或等於1%、1%、3%、4%、5%、或更多、高至10%、15%、或20%之百分比差異內,諸如99%、98%、95%、90%等。
圖3H亦展示一導電層、一傳導層、或一RDL層390經圖案化且沉積於絕緣層388及互連件356上方作為一扇出RDL。導電層390可係Al、Cu、Sn、Ni、Au、Ag、或其他適合的導電材料之一或多個層。可使用PVD、CVD、電解電鍍、無電電鍍、或其他適合的程序來沉積導電層390。在一實施例中,導電層390係一RDL,其包含一TiW晶種層、一Cu晶種層、及形成於該TiW晶種層及該Cu晶種層上之Cu層。導電層390提供介於電互連件356與後續形成之凸塊或封裝互連結構之間之電互連,該等凸塊或封裝互連提供用於在半導體晶粒334與於該FOWLP外部之點之間的傳輸電信號。由於一半導體晶粒334及互連件356相對於基準364之位置變化,可調整導電層390達一分布徑向位移Rd
,分布徑向位移Rd
可包括相對於基準364的一x-y平移、一角度θ之旋轉、或兩者。
圖3H展示保形地施加於面板380及導電層390上方之一絕緣或鈍化層392。絕緣層392包括使用PVD、CVD、網版印刷、旋轉塗布、噴灑塗布、燒結、或熱氧化所施加之一或多個層。絕緣層392含有SiO2
、Si3
N4
、SiON、Ta2
O5
、Al2
O3
、聚醯亞胺、BCB、PBO、或其他具有類似絕緣及結構性質之材料的一或多個層。在一實施例中,鈍化層392係一聚合物層。
圖3H進一步展示可藉由蝕刻、雷射鑽孔、機械鑽孔、或其他適合的程序移除絕緣層392之一部分,以形成完全延伸穿過絕緣層392的開口,及曝露導電層390之至少一部分用於後續電互連。在絕緣層392中該等開口的位置可相對於一外輪廓或封裝邊緣337形成在標稱位置或修改位置處。可根據介於導電層390與UBM 398之間之分布徑向位移Rd
之一量,來調整或不調整形成在絕緣層392中之該等開口。基於半導體晶粒334及互連件356之所測量位置的在絕緣層392中之該等開口之該等位置及對應之通孔(諸如在圖3K中所展示之通孔306)允許在該裝置或封裝400、410內有良好的導電性,同時封裝互連件(諸如電互連件或焊料凸塊396)之位置仍然維持相對於封裝40、410之外緣或輪廓377固定且不隨半導體晶粒334之移動或位移而變化。關於圖4A至圖5C描述分布徑向位移Rd
之額外描述。
圖3I展示UBM 394形成於導電層390及絕緣層392上方。UBM 394可係包括黏著性層、阻障層、晶種層、及潤濕層的多個金屬堆疊。UBM 394之層可係Ti、TiN、TiW、Al、Cu、Cr、CrCu、Ni、NiV、Pd、Pt、Au、及Ag。在一實施例中,UBM 394包含一TiW晶種層、一Cu晶種層、及一Cu UBM層。該TiW晶種層可保形地施加於絕緣層392上方且延伸至形成在絕緣層392中之該等開口(當存在時),且保形地施加於導電層390之一部分上方。Cu晶種層可保形地施加於TiW晶種層上方。Cu UBM層可保形地施加於TiW晶種層及Cu晶種層上方。UBM 394用作為介於導電層390與後續形成之焊料凸塊或其他I/O互連結構之間的一中間導電層。UBM 394可提供對導電層390的一低電阻互連、對焊料擴散的一阻障、及焊料可濕性之增加。
可使用蒸鍍、電解電鍍、無電解電鍍、球滴(ball drop)、或網版印刷程序,沉積一導電凸塊材料於UBM 394及導電層390上方。凸塊材料可能是具有選用之助焊劑溶液的Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、及上述各者之組合。例如、凸塊材料可係共熔Sn/Pb、高鉛焊料、或無鉛焊料。可使用一適合的附接或接合程序,將凸塊材料接合至UBM 394。在一實施例中,可藉由將凸塊材料加熱至高於其熔點來使凸塊材料回焊,以形成圓形球體或凸塊396。在一些應用中,凸塊396被第二次回焊以改良至UBM 394之電接觸。凸塊亦可壓縮接合至UBM 394。凸塊396表示可形成於UBM 394上方的一種類型互連結構。互連結構亦可使用導電膏、嵌釘凸塊、微凸塊、或其他電互連。
在形成凸塊396之後,可使用一鋸刀或雷射切割工具398沿鋸道336 334將面板380單切成個別FOWLP 400。
圖3J(接續圖3I)展示一完成之FOWLP 400。FOWLP 400包括半導體晶粒334,連同設置於半導體晶粒334之作用表面340上方的選用之絕緣層346(諸如聚合物)。導電層354(當存在時)可形成為一扇入互連結構,其連接至接觸墊342及互連件或銅導柱356。因為在單切半導體晶粒334之前在晶圓級形成導電層354及互連結構或銅導柱356,所以導電層及互連結構或銅導柱可在無需調整導電層及互連結構或銅導柱之圖案的情況下形成,此係因為當該等結構形成在原生晶圓330(如圖3C中所展示)上方時,在形成一經重構晶圓或嵌入式晶粒面板380期間未發生位移。用囊封材366囊封半導體晶粒334、導電層或扇入RDL 354、及互連結構356。背側塗層384可設置於半導體晶粒334之背側338及圍繞半導體晶粒334之一周緣所形成之囊封材366上方且接觸該背側及該囊封材。背側塗層384可包括等於FOWLP 400之一佔據面積或區域的一佔據面積或區域。絕緣層388可形成於FOWLP 400上方而與背側塗層384相對。導電層390可形成為自FOWLP 400之一中心向外延伸之一扇出RDL,且進一步形成為對準各半導體晶粒334或互連結構356之真實位置的一單元特定圖案。絕緣層392形成於導電層390及絕緣層388上方。在絕緣層392中之開口形成於導電層390之一部分上方。UBM 394保形地形成於絕緣層392及導電層390之部分上方。一或多個UBM 394可部分或完全在半導體晶粒334之一佔據面積內。替代地,一或多個UBM 394可經形成為完全在半導體晶粒334之一佔據面積之外。凸塊396形成於UBM 394上方以提供用於FOWLP 400之封裝輸入/輸出(I/O)互連。在一實施例中,複數個凸塊396形成對準FOWLP 400之一周緣或外輪廓的凸塊或平台柵格陣列(LGA)之一陣列。
圖3K展示一FOWLP 410,其類似於在圖3J所描繪之FOWLP 400。FOWLP 410與FOWLP 400之間之差異係在互連件356上方的層及結構,且更具體而言,在圖3K中含有分開或離散形成之導電通孔288及306。通孔288形成在絕緣層280(其類似於封裝400之絕緣層388)中之開口中,且連接至電互連件356。通孔306形成在絕緣層304(其類似於封裝400之絕緣層392)中之開口中,且連接至導電層或RDL 390。
藉由用蝕刻、雷射鑽孔、機械鑽孔、或其他適合的程序移除該絕緣層之一部分以形成開口而形成在絕緣層304及388中之該等開口,及使用PVD、CVD、電解電鍍、無電電鍍、或其他適合的程序沉積一導電層或材料在該等開口中,以形成導電通孔或層288及306。導電通孔288及306可係Al、Cu、Sn、Ni、Au、Ag、鈦(Ti)、鎢(W)、多晶矽、或其他適合的導電材料之一或多個層。
接著,形成UBM 394於導電通孔、通孔層、凸塊下通孔層306及絕緣層304上方,如在圖3I關於用於裝置或封裝400之UBM 394所描述。類似地,導電凸塊材料沉積於UBM 394上方以形成用於半導體裝置或封裝410之凸塊396。
圖3L展示一半導體裝置、半導體封裝、或FOWLP 430,其類似於在圖3K所描繪之半導體封裝410。半導體封裝430與半導體封裝410之不同處在於包括一額外絕緣層304及一額外導電層或RDL層306作為包含單元特定圖案399之增層互連結構397之部分,其中可根據該封裝之組態及設計而包括任何數目個適合的層(包括層a至g),以適應跨各種層a至g的所欲路由及徑向位移Rm
之一所欲量分布。為了便利,在半導體封裝430中所展示之絕緣層304稱為絕緣層304a及304b,而導電層或RDL 390稱為導電層或RDL 390a及導電層或RDL 390b,各導電層或RDL空間上偏位而垂直分開。類似地,新增導電通孔306之一額外層,使得導電通孔306空間上偏位而垂直分開,且為了便利而稱為通孔或導電通孔306a及通孔或導電通孔306b。含有額外層可允許在整個封裝430上考量及分布一較大總可允許徑向位移R。
如上文所述,由於晶粒附接、模製製造、或其他步驟的製造變動,所以一半導體晶粒334之真實位置會不同於其設計標稱位置。量測系統202可測量在面板380內的半導體晶粒334之真實位置,及輸出各半導體晶粒334之XY平移(dx
,dy
)及旋轉θ。雖然為了便利,本文中相對於半導體晶粒334之一中心來描述該半導體晶粒之實際位置,但是所屬技術領域中具有通常知識者應理解,可使用半導體晶粒334之任何適合部分或特徵用於測量或計算。據此,圖4A展示(dx
,dy
)之測量反映介於該半導體晶粒中心的標稱位置406與該半導體晶粒中心的真實位置408之間之平移,而角度θ展示旋轉。
所測量半導體晶粒偏位(dx
,dy
)及旋轉θ可輸入至一軟體系統204以供處理。軟體系統204可計算各半導體裝置或封裝(例如400、410)之徑向位移Rm
,其可以自半導體晶粒接觸圖案(諸如電互連件356或半導體晶粒墊342)至BGA墊394之未對準之量值所測量。因為旋轉對於最遠離半導體晶粒334之中心408的特徵造成較高的有效XY位移,所以可計算在最遠離半導體晶粒中心408的特徵(為了便利,該特徵可稱為極限特徵420,例如圖4A所展示)處的徑向位移Rm
。極限特徵420將係在移位極限處或在一最大移位處,此係因為對於任何所測量X、Y、及θ未對準之一或多者,在該極限特徵處的徑向位移Rm
將係在該封裝40、410內的最大者。因此,當測量該半導體晶粒未對準或徑向位移Rm
時,判定自標稱(經設計)圖案402至真實位置404的Cu嵌釘圖案之偏位(在圖4A中所展示)。
軟體系統202可跨一設計之相鄰層對L中的可允許徑向位移Ri
而分布用於一封裝400、410之總所測量徑向位移Rm
。可根據下文方程式1測量在該極限特徵處的總所測量徑向位移Rm
。 方程式1:其中Rm
係用於所測量未對準(Sx
, Sy
)之徑向位移或總所測量徑向位移。該所測量未對準之一x座標Sx
=dx
+ (Cx
cos θ -Cy
sin θ) -Cx
及該所測量之一y座標未對準Sy
=dy
+ (Cx
sin θ +Cy
cos θ) -Cy
。(Cx
,Cy
)係該極限特徵相對於該半導體晶粒之該所測量XY位置的位置,(dx
,dy
)係該所測量XY半導體晶粒未對準,而θ係該所測量半導體晶粒旋轉。項(Cx
cos θ -Cy
sin θ)及(Cx
sin θ +Cy
cos θ)表示點(Cx
,Cy
)圍繞該半導體晶粒中心之2D旋轉達θ。
可自該設計中存在的層介面或墊堆疊i
來計算總可允許徑向位移Ri
(可補償其單元特定漸進式對準)。在一些實施例中,這些介面可係通孔(諸如通孔288、306)連同在上方及下方的一圍封金屬特徵,諸如導電互連件356、導電層或RDL 390之通孔捕獲墊或圍封層526與528、及UBM墊394。展示例如在圖3K中所展示之封裝410中的例示性層結構,在圖5A至圖5C展示之特寫部分圖中展示該等例示性層結構之額外細節,於下文予以詳細論述。首先,圖5A展示增層互連結構397之重疊特徵之一俯視或平面示意圖,其中導電通孔288係在導電互連件或Cu嵌釘356上方,一RDL層390之第一通孔捕獲墊或圍封層526係在通孔288上方,一凸塊下通孔306係在RDL 390之第二通孔捕獲墊或圍封層528上方,及一UBM 394係在凸塊下通孔306上方。圖5B及圖5C分別展示沿截面線圖5B及圖5C取自圖5A中所展示之層結構之部分剖面圖或側視圖。如圖5B及圖5C中所展示,一通孔層可係在一圍封層(諸如一RDL或捕獲墊)上方或下方,且該通孔之該圍封層可大於該通孔之一最小圍封Em
,以允許介於該通孔與該圍封層之間之介面i
提供良好電接觸,同時考量該半導體晶粒之移動或位移。更具體而言,圖5B展示通孔306在導電層390(諸如捕獲墊528,其作為用於通孔306之一圍封層)之一部分上方。通孔306包含一直徑Dv
306,其使一圍封或圍封面積E大於或等於用於捕獲墊528、通孔306、或兩者的一最小圍封面積Em
。圖5C展示通孔288在導電層390(諸如捕獲墊526,其作為用於通孔288之一圍封層)之一部分下方。通孔288包含一直徑Dv
288,其使一最小圍封面積Em等於或小於捕獲墊526、通孔288、或兩者之圍封或圍封面積E。
雖然圖3K展示其中封裝410包含一個RDL 390之一非限制實例,且圖5A至圖5C之額外細節與其一致,但是在其他實例中,可有多個垂直分開RDL層,諸如兩個或三個垂直分開之RDL且在各個RDL層之間含有垂直電互連件或通孔,各RDL層可添加且係介面層L(包含介面i
),其補償分布徑向位移Rd
之一部分。
如前文所提及,製造變動可造成捕獲墊之位置(諸如捕獲墊526、528)自相鄰通孔(諸如通孔288、306)之實際位置偏位。在一些實例中,為了減緩電性、機械性、或可靠性問題,捕獲墊526、528可過大使得在製造變動之預期窗內通孔288、306仍然被至少最小圍封Em
所圍封。可在互連結構397之各種層(諸如在圖3K之裝置或封裝410中所展示層、特徵、或元件356、288、390、306、及394)之間再細分總徑向位移Rm
,為了便利性,該等層分別標示為層a、層b、層c、層d、及層e。亦展示及標示用於圖3J之封裝或裝置400的互連結構397之各種層。可在各種層a、b等之間再細分總徑向位移Rm
而細分為多於一個或複數個總可允許徑向位移Ri
用於各對應之層,使得層a、b等之各者的可允許徑向位移Ri
之總和等於總徑向位移Rm
。如此,Ri a,b
係在介於層a與層b(或特徵356與288)之間之介面ia,b
處之可允許徑向位移,如例如圖3k所展示。使用下文提出之方程式2,以在圖5B至圖5C中繪示之尺寸計算Ri a,b
。多種類型的介面或墊堆疊i
可存在於兩個層之間。在所有以下描述中,最底層(或最接近半導體晶粒334之層)含有通孔所接觸的所測量特徵。 方程式2:其中係層a
與b
之間之介面i
處之可允許徑向位移,Dc
係捕獲墊之直徑,Dv
係通孔之直徑;且Em
係藉由捕獲墊所圍封之通孔之最小圍封。
藉由含有最小可允許位移的介面來判定兩個層之間之可允許徑向位移,如下文方程式3中所展示。舉例而言,兩個層之間之可允許位移亦可明確地設定為零(若係所欲的),以確切地對準凸塊下通孔306至UBM層394。 方程式3:其中Ra,b
係層a
與b
之間之可允許徑向位移,係在層a
與b
之間之介面i
中之可允許徑向位移,且I
係介於層a
與b
之間之介面或墊堆疊i
之類型的集合。介面或墊堆疊之類型之實例包括通孔(諸如通孔288、306),其具有設置在上方、下方、或兩者的一圍封金屬特徵,諸如導電互連件356、導電層或RDL 390之通孔捕獲墊或圍封層526與528、及UBM墊394。
接著,可根據下文方程式4判定用於一設計R之可允許徑向位移R(其考量所有層或一完整組的層a、b、…、n)。 方程式4:其中R係用於該設計之可允許徑向位移,Ra,b
係介於層a
與b
之間之可允許徑向位移,且LA
係在該設計中之該組之相鄰層對L(例如,諸如(a, b)、(b, c)、(c, d)、等),且其中該等層對係藉由L標示。
在一些實施例中,所有分布策略符合在下文方程式5中所描述之限制。 方程式5:其中係分布至介於層a
與b
之間之介面之徑向位移,Ra,b
係介於層a
與b
之間之可允許徑向位移,且LA
係在該設計中之該組之相鄰層對L。
在一些實施例中,該等層對L依在一優先順序清單205中之優先順序予以排序,且可能最多位移可分布至具有較高優先順序的該等層對L。此意指,在任何徑向位移Rm
分布至在優先順序清單205中之第二層對L2
之前,分布至在優先順序清單205中之第一層對L1
的位移係最大可允許量,以此類推。此策略有益於當徑向位移Rm
在一些層對L中比在其他層對中係更為所欲時。
首先,一變換序數j
可指派至各層對,使得1 ≤j
≤ |LA
|,其中|LA
|係相鄰層對之數目。該等變換序數可係在優先順序清單205中之順序。所測量位移可首先分布至較低變換序數。接著,可使用在下文所展示之方程式6中之遞迴關係來計算用於各層對之分布徑向位移。 方程式6:其中=Rj
係分布至介於層a
與b
之間之介面之徑向位移,且其依由j
所指示之順序予以執行,Ra,b
係介於層a
與b
之間之可允許徑向位移,且Rm
≤R
係在用於該設計之可允許徑向位移內用於所測量未對準之徑向位移。
在一些實施例中,該所測量徑向位移係與各層對之可允許徑向位移對該設計之可允許位移的比率成比例地分布至該層對。可在下文提出之方程式7中定義分布至各層對的位移。 方程式7:其中係分布至介於層a
與b
之間之介面之徑向位移,Ra,b
係介於層a
與b
之間之可允許徑向位移,R係用於該設計之可允許徑向位移,及Rm
≤R
意指用於所測量未對準之徑向位移係在用於該設計之可允許徑向位移內。
在分布所測量徑向位移(如在圖1之元件106所指示且根據上文提出之方程式)之後,計算各層之變換(如在圖1之元件108所指示)。首先,指派一製造序數l至各層使得0 <l
≤ |L
|,其中|L
|係所製造層之數目。該等製造序數係依製造順序予以指派,滿足下列條件:層(l
- 1)係在層l
下方,且層(l
+ 1)係在層l
上方。層l
= 0係在其上製造後續層之所測量特徵之層,且因此不指派一變換。接著,下文提出之方程式8可用以計算各層之平移及旋轉。第一層變換之原點可係真實(所測量)半導體晶粒中心408。 方程式8:其中()係層l
之變換之平移分量,係層l
之變換之旋轉分量,係分布至介於層a
與b
之間之介面之徑向位移,(dx
,dy
)係所測量XY半導體晶粒未對準,且θ係所測量半導體晶粒旋轉。
接下來,將各層之所計算變換應用至在該層內之設計元件(跡線、形狀、墊、等),以使單元特定圖案399能夠形成於半導體晶粒334及面板380上方,諸如於增層互連結構397內,如在圖1之元件110所指示。對於一些元件(諸如對於鋸道),導致與通孔288、306交叉或重疊之變換可能係非所欲的。為了允許選擇性地應用變換至在各層中之設計元件,在設計期間,該等元件可劃分成多個組,諸如在設計期間劃分成兩個組。可變換在一第一組中之元件,且在第二組中之元件不被變換並且保持在其標稱設計位置。因此,經變換組及未經變換組可允許舉例而言在絕緣層280或304(諸如一通孔聚合物層)中之鋸道336維持對準於封裝邊緣337(或標稱位置),同時該等通孔開口則經變換以與下方之層接觸(根據分布徑向位移)。此方法亦可允許諸如凸塊下通孔306及凸塊下金屬墊394等元件維持對準於該封裝邊緣(標稱位置),同時變換在相同層中之其他特徵。接著,用於各層之經變換設計元件及未經變換設計元件可輸出成為用於各半導體封裝或裝置400、410的獨特單元特定圖案399。最後,用於各半導體封裝或裝置400、410的獨特單元特定圖案399可供應至一微影系統206以供圖案化。
接著,用於各裝置或封裝400、410的各單元特定圖案399可基於用於各各別個別裝置400、410的所測量位置予以建立,且提供至微影系統206,該微影系統可包括一雷射、一直寫成像系統、電子束微影,或其他無光罩圖案化系統。接著,單元特定圖案399可形成於半導體晶粒334之各者上方或作為半導體封裝或裝置400、410之部分,使得基於該半導體晶粒之實際位置404來對準各單元特定圖案399。
在一些實施例中,可補償或配置在一單一半導體裝置或封裝600內的多個半導體晶粒334之未對準,如在圖6之俯視圖或平面圖中所展示。圖6展示用於封裝600之設計特徵,其可大致上類似於半導體封裝410之設計特徵但是在封裝600內包含兩個或更多個半導體晶粒334,而其他特徵則類似地配置及命名。如此,在圖6中所展示之層可類似於封裝400、410之層c,但是額外地分割成為多個分割區610、620、及630,其中可針對各分割區610、620、及630分開計算在介面i中之可允許徑向位移Rm
。此外,對於封裝600包含多個半導體晶粒334之情況,亦可針對多個分割區610、620、及630之各者分開應用分布徑向位移Rd
、及上文關於各種方程式所述之圖1之步驟104至110之各者。
在一些實施例中,第一數目個層(諸如設計之第一n層)可拆分成為多個分割區,然而不分割後續層。該等後續層可具有Ra,b
= 0,或該等後續層可對準於下方多個分割區之平均。
下文提出之一例示性序列闡釋自關於在圖5A中繪示之層結構應用單元特定漸進式對準的結果,其中該結構包含導電互連件,諸如一Cu嵌釘356(層a)、一通孔288(層b)、一RDL 390(層c)、一通孔306(層d)、及一UBM 394(層e)。通孔288係在電互連件356上方,一RDL層390之第一或通孔捕獲墊526係在通孔288上方,一凸塊下通孔306係在RDL層390之第二通孔捕獲墊528上方,及一UBM 394係在凸塊下通孔306上方。一徑向位移分布策略依製造順序將半導體晶粒334之自其標稱位置406至實際位置408之位移分布至裝置400、410之各種所欲層a、b、等(例如,根據方程式8)。出於說明,用於此實例之所測量徑向位移Rm
等於用於該設計之最大可允許徑向位移R。此外,在UBM 394中相對於凸塊下通孔306之可允許徑向位移R可設定為零:Rd,e
=0。在製造嵌入式晶粒面板380之後,可測量各半導體晶粒334之真實位置。軟體系統204可轉換該所測量(dx
,dy
)及旋轉θ成為一徑向位移值Rm
。
包含通孔288之層b可平移達()及旋轉達(對於第一通孔層288,在方程式8中,l
=b
),且製造於Cu嵌釘圖案356上方。由於所測量徑向位移Rm
大於介於Cu嵌釘層356與通孔層288之間之可允許位移,所以分布至介於Cu嵌釘356與通孔層288之間之介面之位移經最大化至=Ra,b
(參見方程式5及6)。後續層考量剩餘徑向位移Rm
-。該等限制確保在變換通孔層288之後,所有設計元件仍符合最小圍封規則以考量製造變動。經平移且旋轉之通孔層288經製造於Cu嵌釘圖案356上方。
平移達()且旋轉達(在方程式8中,l
=c
)之下一層,即RDL層390,經製造於通孔圖案288上方。由於剩餘所測量徑向位移Rm
-大於介於通孔層288與RDL 390之間之可允許位移,所以分布至介於通孔層288與RDL 390之間之介面之位移經最大化至=Rb,c
(參見方程式5及6)。後續層考量剩餘徑向位移Rm
--。經平移且旋轉之RDL層390經製造於通孔層288圖案上方。
平移達()且旋轉達(在方程式8中,l
=d
)之下一層,即凸塊下通孔層306,經製造於RDL 390圖案上方。由於剩餘所測量徑向位移等於或小於介於RDL 390與凸塊下通孔層306之間之介面之可允許位移,所以經分布之位移係=Rm
--(使用上文所述之策略,諸如在方程式5及6中描繪者)。UBM層394(在方程式8中,l
=d
)不相對於凸塊下通孔層306而平移或旋轉,此係因為對於此設計,Rc,d
= 0。經平移且旋轉之凸塊下通孔層306經製造於RDL層390上方,UBM 394經製造於凸塊下通孔層306上方而無變換。
根據本文描述之各種實施例,可自一經重構晶圓或嵌入式晶粒面板380單切一樣本或一批封裝(諸如封裝400、410、430、或600),舉例而言如在圖3I所展示。該樣本之特徵可在於半導體晶粒334之各者相對於最終圖案化層(諸如UBM 394)或封裝邊緣337的對準之一統計分布。該樣本之特徵亦可在於各圖案化層(諸如層a、b、…、n之任何者,或相鄰層LA
之任何者)對前一層之相對未對準之統計分布。在一習知程序中,相對層對層未對準之變動之總和(諸如對於一組之所有相鄰層LA
)不實質上等於晶粒334對最終層394或封裝邊緣337之未對準。
根據本文描述之各種實施例,介於半導體晶粒334與第一圖案化層(諸如層a或層b)之間之對準之統計變動加上各接續圖案化層對前一圖案化層之對準之變動之總和,實質上同等於半導體晶粒334對最終圖案化層394或封裝邊緣337之對準之變動,如下文在方程式9以數學方式描述。方程式 9 : 其中Li係第i
圖案化層,n係層之總數,且未對準(a, b
)係介於層a
與b
之間之未對準之量值。
半導體封裝(諸如400、410、430、或600)可含有一或多個絕緣、介電層或聚合物層,諸如層280、304、388、或392,其可具有沿在封裝邊緣337處之鋸道336延伸的介電或聚合物層中之一開口、空間、間隙、或通道。絕緣、介電層或聚合物層(諸如例如在圖3K及圖6所展示中之層280、304、388、或392)之邊緣337a展示:邊緣337可對準、沿循、或進一步界定鋸道336,諸如在其中單切裝置、鋸刃、或雷射切割工具398可使用絕緣、介電層或聚合物層(諸如層280、304、388、或392)之邊緣337a以單切嵌入式晶粒面板380的例項中。如此,為了維持一致對準,及降低或排除邊緣337a對用於鋸道336或半導體晶粒334之封裝邊緣337之變動,邊緣337a之間之變動可實質上不同於在層280、304、388、或392內之其他特徵(諸如通孔288、306、導電互連件356、導電層或RDL 390之通孔捕獲墊或圍封層526與528、及UBM墊394)之變動。換言之,在一些實例中,至少一個介電層之一邊緣337a,及在一些實例中,所有絕緣、介電、或聚合物層(諸如層280、304、388、或392)之所有邊緣337a將對準於封裝邊緣337或鋸道336,而經形成或包含在層(諸如通孔288、306、導電互連件356、導電層或RDL 390之通孔捕獲墊或圍封層526與528,及UBM墊394)內之其他特徵將具有相對於至封裝邊緣337之對準的更多變動。
如此,出於至少本文所提出之原因,如本文描述形成半導體晶粒封裝400、410、430、600、或其他FOWLP可係有利的。舉例而言,可在製造面板380之後測量在嵌入式晶粒面板380中的一或多個裝置或半導體晶粒334之真實位置;可測量徑向位移Rm
且可計算或查明總可允許徑向位移R;接著可跨多個層分布徑向位移或未對準Rm
;可產生用於各封裝之各層之獨特圖案以補償半導體晶粒未對準;及接著獨特圖案可施加至封裝。可跨多個層分布徑向位移,使得各層之位移小於自層對層介面之尺寸所計算之可允許位移。可使用一策略跨半導體裝置400、410、430、600之多個層分布徑向位移Rd
,其中基於如包括在優先順序清單205中的層之一優先順序來分布位移,及在下一最高優先順序層被指派其位移或最大可能位移之前,最高優先順序層被指派最大可能位移。
可與各層之可允許徑向位移對設計中之總可允許徑向位移的比率成比例地分布所測量徑向位移至該層。可針對各層產生自所測量徑向位移之指派部分導出的一變換(平移及旋轉),其中該變換係相對於下方之層。該變換可選擇性地應用至在各層中之一些特徵(例如,跡線、形狀、墊、通孔)且不應用至一些其他特徵,因此使在各層中之一些設計特徵對準於該封裝邊緣(若所欲)。層之間之介面i
可經設計以具有大於對於製造之最小所需圍封Em
之圍封E,同時仍最小化對任何單一層的影響,此係因為該方法使用多個介面以補償半導體晶粒未對準。在一層中之設計特徵組(包括層對層介面)可分成多個分割區,可分開計算在各分割區內(舉例而言,對應於在封裝600中之數個半導體晶粒334之各分割區)之可允許徑向位移,且接著可對在各分割區中之設計特徵分開地應用一所分開計算之變換。此外,Adaptive RoutingTM
可用以跨分割區邊界而連接設計特徵。可搭配在第一層及選用地一或多個後續層(諸如一RDL、凸塊下通孔層、或UBM)上的多個分割區使用單元特定漸進式對準,以補償半導體晶粒未對準。
此外,使用本文描述之方法及程序時,用於扇出封裝的單元特定漸進式圖案化可用以補償大的半導體晶粒未對準,而無需顯著變更任何單一層的標稱設計。此方法給予設計者有關在層堆疊中或在增層互連結構397內補償半導體晶粒位移的靈活性,此係因為在一些層上可允許藉由放大特徵或縮小通孔來增大圍封,但是在其他層上係非所欲的。總可允許徑向位移R可增加,此係因為使用多於一個層介面以補償半導體晶粒位移。鋸道336可對準於封裝邊緣337,其可防止鋸侵入封裝中或鋸398未跨面板380對準於鋸道336。BGA及凸塊下通孔306可對準於封裝邊緣337,而其他特徵經變換以補償未對準。此外,使用多個分割區610、620、630以允許一較小的半導體晶粒334具有一較大的可允許位移R,而一較大的半導體晶粒334具有一較低的可允許位移R,且較密集的圖案化可使某些設計受益。
一般而言,本文概述之益處及優點適用於扇出封裝,以及其中微影層增層於一嵌入式組件上方的任何程序或結構,諸如在PCB中之嵌入式半導體晶粒或嵌入式多晶粒互連橋接部(EMIB)。
在以下實例、實施例、及實施方式參照實例中,所屬技術領域中具有通常知識者應瞭解,其他製造裝置及實例可與所提供之裝置及實例互混或取代所提供之裝置及實例。在上文描述參考特定實施例之處,應顯而易見,可進行數個修改而不會脫離其精神,並且顯而易見,這些實施例及實施方案亦可應用於其他技術。據此,所揭示之標的物意圖含括所有此類變更、修改及變化,彼等皆落入本揭露之精神及範疇以及所屬技術領域中具有通常知識者之知識內。
100‧‧‧流程圖;系統;方法
102‧‧‧特徵;元件;步驟
104‧‧‧特徵;元件;步驟
106‧‧‧特徵;元件;步驟
108‧‧‧特徵;元件;步驟
110‧‧‧特徵;元件;步驟
200‧‧‧流程圖
202‧‧‧量測系統
204‧‧‧軟體系統
205‧‧‧優先順序清單;特徵
206‧‧‧微影機器;微影系統
208‧‧‧(無光罩)圖案化機器
280‧‧‧元件;絕緣層
288‧‧‧元件;導電通孔;通孔層;直徑Dv
304‧‧‧元件;絕緣層
304a‧‧‧絕緣層
304b‧‧‧絕緣層
306‧‧‧元件;通孔或導電通孔;凸塊下通孔;凸塊下通孔層;直徑Dv
306a‧‧‧通孔或導電通孔
306b‧‧‧通孔或導電通孔
330‧‧‧半導體晶圓;原生晶圓
332‧‧‧基底基材材料
334‧‧‧半導體晶粒(或組件)
336‧‧‧非作用晶粒間晶圓區或鋸道
337‧‧‧外輪廓或封裝邊緣
337a‧‧‧邊緣
338‧‧‧背側或背表面
340‧‧‧作用表面
342‧‧‧成導電層或導電墊;半導體晶粒墊
344‧‧‧背側塗層
346‧‧‧絕緣或鈍化層
354‧‧‧選用之導電層或重分布層(RDL)
356‧‧‧電互連件、互連件、互連結構、半導體晶粒墊、Cu嵌釘、Cu嵌釘層、或銅桿、導柱、或圓柱
358‧‧‧鋸刃或雷射切割工具
360‧‧‧載體或基材
362‧‧‧介面層或雙面膠帶
364‧‧‧基準對準標記或基準
365‧‧‧空間或間隙
366‧‧‧囊封材
368‧‧‧模具
370‧‧‧入口
372‧‧‧入口
374‧‧‧腔室或開放空間
376‧‧‧施配器
378‧‧‧真空輔助件
380‧‧‧嵌入式晶粒面板
382‧‧‧研磨機
384‧‧‧背側塗層
386‧‧‧掃描器
388‧‧‧絕緣或鈍化層
390‧‧‧導電層或RDL層;元件
390a‧‧‧導電層或RDL層
390b‧‧‧導電層或RDL層
392‧‧‧元件;絕緣或鈍化層
394‧‧‧元件;凸塊下金屬(UBM)墊/層;球狀柵格陣列(BGA)墊;最終層;最終圖案化層
396‧‧‧元件;電互連件或焊料凸塊
397‧‧‧RDL或增層互連結構
398‧‧‧鋸刀或雷射切割工具
399‧‧‧單元特定圖案
400‧‧‧半導體裝置;半導體封裝;扇出型晶圓級封裝(FOWLP);最終封裝
402‧‧‧標稱圖案
404‧‧‧真實位置;實際圖案
406‧‧‧標稱位置
408‧‧‧半導體晶粒中心
410‧‧‧半導體裝置;半導體封裝;扇出型晶圓級封裝(FOWLP);最終封裝
420‧‧‧極限特徵
430‧‧‧半導體裝置;半導體封裝;扇出型晶圓級封裝(FOWLP)
526‧‧‧通孔捕獲墊或圍封層
528‧‧‧通孔捕獲墊或圍封層
600‧‧‧半導體裝置或封裝
610‧‧‧分割區
620‧‧‧分割區
630‧‧‧分割區
Dc‧‧‧捕獲墊之直徑
Dv‧‧‧直徑;通孔之直徑
E‧‧‧圍封或圍封面積
Em‧‧‧最小圍封面積;最小圍封
L‧‧‧層;介面層;相鄰層對
L1‧‧‧第一層對
L2‧‧‧第二層對
Li‧‧‧第i圖案化層
R‧‧‧總可允許徑向位移
R1‧‧‧參考點
R2‧‧‧參考點
R3‧‧‧參考點
R4‧‧‧參考點
Rd‧‧‧徑向位移
Ri‧‧‧總可允許徑向位移
Ri a,b‧‧‧可允許徑向位移
Rm‧‧‧總徑向位移;總所測量徑向位移;徑向位移值;未對準
a‧‧‧層
b‧‧‧層
c‧‧‧層
d‧‧‧層
e‧‧‧層
i‧‧‧層介面或墊堆疊;介面
ia,b‧‧‧介面
圖1繪示製作一半導體裝置之一例示性方法之一流程圖。 圖2繪示用以實施圖1之方法之一例示性系統。 圖3A至圖3L繪示在一種製作一半導體裝置之方法使用中的單元特定漸進式對準之非限制實例。 圖4A及圖4B繪示在一裝置或封裝內的一半導體晶粒之例示性位置。 圖5A至圖5C繪示用於一半導體裝置的一增層互連結構之部分之非限制實施例。 圖6繪示包含多個分割區之一半導體裝置之一增層互連結構之一層。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
Claims (20)
- 一種製作一半導體裝置之方法,其包含: 測量在一嵌入式晶粒面板內的複數個半導體晶粒之各者之一真實位置; 判定該複數個半導體晶粒之各者之一總徑向位移; 藉由根據一優先順序清單指派該總徑向位移之一部分至該複數個半導體晶粒之各者的兩個或更多層之各者,而分布該複數個半導體晶粒之各者之該總徑向位移至該等層,以形成用於該等層之各者的一分布徑向位移; 使用該等層之各者的該分布徑向位移來計算用於該複數個半導體晶粒之各者的該等層之各者的一變換;及 形成一單元特定圖案在該複數個半導體晶粒之各者上方,該單元特定圖案包含用於該等層之各者的該變換。
- 如請求項1之方法,其中判定該複數個半導體晶粒之各者之一總徑向位移進一步包含:計算在相對於該複數個半導體晶粒之各者之一半導體晶粒中心的一極限特徵(limiting feature)處該複數個半導體晶粒之各者之該總徑向位移,且其中該極限特徵係在該複數個半導體晶粒之各者上最遠離該複數個半導體晶粒之各者之該半導體晶粒中心的一特徵。
- 如請求項1之方法,其中形成該單元特定圖案包含:形成一微影圖案;及施加該微影圖案於該嵌入式晶粒面板內的該複數個半導體之各者上方。
- 如請求項1之方法,其中用於在該優先順序清單中具有一高優先順序之一或多個層的該總徑向位移之一分布量經最大化至用於該一或多個層之各者的一可允許徑向位移所允許之一量,且對該複數個半導體晶粒之各者之該兩個或更多層所總計的該分布量之一總和小於一總可允許徑向位移。
- 如請求項1之方法,其中該總徑向位移係跨該等層而與該等層之各者之一可允許徑向位移對一總可允許徑向位移之一分率成比例地分布。
- 如請求項1之方法,其中形成一單元特定圖案在該複數個半導體晶粒之各者上方進一步包含: 將該等層之各者中之設計元件劃分成至少兩個組,其中用於在該等組之一第一組中之該等設計元件之各者的該總徑向位移之一分布量經設定為零;及 使用用於在該等層之各者中之該各設計元件的該總徑向位移之該分布量來產生用於該等層之各者的該單元特定圖案。
- 如請求項6之方法,其中: 在該第一組中之該等設計元件包含一鋸道(saw street)、一凸塊下通孔(under-bump via)、及一凸塊下金屬墊之至少一者;且 其中計算該變換進一步包含計算一平移及一旋轉。
- 如請求項1之方法,其中該嵌入式晶粒面板包含兩個或更多個分割區(partition),各分割區包含一或多個半導體晶粒,且該測量、判定、分布、及計算對於該兩個或更多個分割區之各者係分開發生。
- 一種製作一半導體裝置之方法,其包含: 判定在一嵌入式晶粒面板內的一半導體晶粒之一真實位置; 判定該半導體晶粒之一總徑向位移; 根據一優先順序清單將該半導體晶粒之該總徑向位移分布至一單元特定圖案之兩個或更多層,以形成用於該等層之各者的一分布徑向位移; 根據該等層之各者的該分布徑向位移來計算用於該單元特定圖案之該等層之各者的變換分量;及 形成該單元特定圖案之該等層於該半導體晶粒上方。
- 如請求項9之方法,其中判定該半導體晶粒之一總徑向位移進一步包含:計算在相對於該半導體晶粒之一半導體晶粒中心的一極限特徵處該半導體晶粒之該總徑向位移,且該極限特徵係在該半導體晶粒上最遠離該半導體晶粒之該半導體晶粒中心的一特徵。
- 如請求項9之方法,其中用於在該優先順序清單中具有一高優先順序之一或多個層的該總徑向位移之一分布量經最大化至用於該一或多個層的一可允許徑向位移所允許之一量。
- 如請求項9之方法,其中該總徑向位移係跨該等層而與該等層之各者之一可允許徑向位移對一總可允許徑向位移之一分率成比例地分布。
- 如請求項9之方法,其中形成該單元特定圖案之該等層於該半導體晶粒上方進一步包含: 將在各層中之設計元件劃分成至少兩個組,其中用於在該等組之一第一組中之該等設計元件之各者的該總徑向位移之一分布量經設定為零;及 使用用於在該等層之各者中之該各設計元件的該總徑向位移之該分布量來產生用於該等層之各者的該單元特定圖案。
- 如請求項13之方法,其中在該第一組中之該等設計元件包含一鋸道、一凸塊下通孔、及一凸塊下金屬墊之至少一者。
- 一種製作一半導體裝置之方法,其包含: 判定在一嵌入式晶粒面板內的一半導體晶粒之一真實位置; 判定該半導體晶粒之一總徑向位移; 分布該半導體晶粒之該總徑向位移至一圖案之兩個或更多層以形成一分布徑向位移;及 形成該圖案之該等層於該半導體晶粒上方。
- 如請求項15之方法,其中判定該半導體晶粒之一總徑向位移進一步包含:計算在相對於該半導體晶粒之一半導體晶粒中心的一極限特徵處該半導體晶粒之該總徑向位移,且該極限特徵係在該半導體晶粒上最遠離該半導體晶粒之該半導體晶粒中心的一特徵。
- 如請求項15之方法,其中用於在一優先順序清單中具有一高優先順序之一或多個層的該總徑向位移之一分布量經最大化至用於該一或多個層的一可允許徑向位移所允許之一量。
- 如請求項15之方法,其中該總徑向位移係跨該等層而與該等層之各者之一可允許徑向位移對一總可允許徑向位移之一分率成比例地分布。
- 如請求項15之方法,其中形成該圖案之該等層於該半導體晶粒上方進一步包含: 將在各層中之設計元件劃分成至少兩個組,其中用於在該等組之一第一組中之該等設計元件之各者的該總徑向位移之一分布量經設定為零;及 使用用於在該等層之各者中之該各設計元件的該總徑向位移之該分布量來產生用於該等層之各者的一單元特定圖案。
- 如請求項19之方法,其中在該第一組中之該等設計元件包含一鋸道、一凸塊下通孔、及一凸塊下金屬墊之至少一者。
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