TWI674635B - 包含單元特定對齊及單元特定佈線之多晶粒封裝 - Google Patents

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Craig Bishop
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美商戴卡科技有限公司
Deca Technologies Inc.
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Abstract

一種製作一半導體裝置之方法可包括藉由在一單一步驟中囊封一第一半導體晶粒及一第二半導體晶粒連同導電互連件而形成一嵌入式晶粒面板。可測量在該嵌入式晶粒面板內的該第一半導體晶粒及該第二半導體晶粒之一實際位置。可藉由一堆積互連結構互連該第一半導體晶粒及該第二半導體晶粒，該堆積互連結構互連包含與該第一半導體晶粒對齊的一第一單元特定對齊部分、與該第二半導體晶粒對齊的一第二單元特定對齊部分、連接該第一單元特定對齊部分及該第二單元特定對齊部分的單元特定佈線、及與嵌入式晶粒面板之輪廓對齊並耦接至該單元特定佈線的一固定部分。

Description

包含單元特定對齊及單元特定佈線之多晶粒封裝 【相關申請案的交叉參照】
本申請案主張於2015年10月12日申請、標題為「Multi-Die Package Comprising Adaptive Alignment and Adaptive Routing」之美國臨時專利申請案第62/240,399號之權利，該案之揭露內容以此引用之方式併入本文中。
本揭露係關於半導體封裝及其製造方法。
半導體裝置常見於現代電子產品中。半導體裝置具有不同之電組件數量及電組件密度。離散半導體裝置一般含有一種類型電組件，例如，發光二極體(LED)、小信號電晶體、電阻器、電容器、電感器、及功率金屬氧化物半導體場效電晶體(MOSFET)。整合式半導體裝置一般而言含有數百至數百萬個電組件。整合式半導體裝置之實例包括微控制器、微處理器、電荷耦合裝置(CCD)、太陽能電池、及數位微鏡裝置(DMD)。
半導體裝置執行各式各樣功能，諸如信號處理、高速計算、傳輸及接收電磁信號、控制電子裝置、將日光轉變成電力、及建 立用於電視顯示器之視覺投影。在娛樂、通訊、功率轉換、網路、電腦、及消費性產品領域中可見到半導體裝置。軍事應用、航空、汽車、工業控制器、及辦公室設備中亦可見到半導體裝置。
半導體裝置利用半導體材料之電性質。半導體材料之原子結構允許藉由施加一電場或基極電流或透過摻雜程序來操縱其導電性。摻雜引入雜質至半導體材料中以操縱及控制半導體裝置之導電性。
一半導體裝置含有主動及被動電結構。主動結構(包括雙極性及場效電晶體)控制電流之流動。藉由改變摻雜的位準及一電場或基極電流施加的位準，電晶體促進或限制電流之流動。被動結構(包括電阻器、電容器、及電感器)建立執行各式各樣電功能所必須的電壓與電流之間之關係。被動結構及主動結構經電連接以形成電路，其致能半導體裝置執行高速計算及其他實用的功能。
一般使用兩個複雜的製造程序來製造半導體裝置，即，前段製造及後段製造，各者可能涉及數百個步驟。前段製造涉及形成複數個半導體晶粒於一半導體晶圓之表面上。各半導體晶粒一般係相同且含有藉由電連接主動及被動組件而形成之電路。後段製造涉及自晶圓成品(finished wafer)單切個別半導體晶粒及封裝該晶粒以提供結構支撐及環境隔離。如本文中所使用，用語「半導體晶粒(semiconductor die)」係指彼字詞之單數形及複數形兩者，並且據此可係指一單一半導體裝置及多個半導體裝置兩者。
半導體製造的一個目的是生產較小型之半導體裝置。較小型裝置一般消耗較少電力、具有較高性能、且可更有效率生產。此外，較小型半導體裝置具有較小之覆蓋區(footprint)，此對於較小型終端產品而言係所欲者。較小的半導體晶粒尺寸可藉由改善前段製程來達成，從而生成具有較小、較高密度之主動及被動組件的半導體晶粒。後段製程可藉由改善電互連及封裝材料而生成具有較小覆蓋區之半導體裝置封裝。
封裝半導體晶粒之習知方法包括沉積、圖案化、及形成導電層及絕緣層，用於提供與半導體晶粒之所欲電氣互連。通常，經圖案化導電層(包括重分佈層(RDL)及捕獲墊，諸如設置在通孔層中之開口上方的捕獲墊)已製作成足夠大以考量處理期間發生的半導體晶粒位移，以保持經封裝半導體晶粒的高製程良率。許多製程依賴低速度、高精確半導體晶粒附接工具以減小或最小化半導體晶粒位移，同時亦藉由減小通孔捕獲墊所需之大小而增加或最大化互連密度。
存在改良半導體製造之一機會。據此，在一態樣中，一種製作一半導體裝置之方法可包含藉由在一單一步驟中用囊封材囊封一第一半導體晶粒及一第二半導體晶粒之至少四個側表面及一作用表面、以及導電互連件之側表面而形成一嵌入式晶粒面板，該等導電互連件耦接至該第一半導體晶粒及該第二半導體晶粒。可測量在該嵌入式晶粒面板內的該第一半導體晶粒之一實際位置及該第二半導體晶粒之一實際位置，以獲得該第一半導體晶粒之一旋轉測量、該第一半導 體晶粒之一XY位移、該第二半導體晶粒之一旋轉測量、及該第二半導體晶粒之一XY位移。可藉由形成一堆積互連結構於該嵌入式晶粒面板上方來測量該第一半導體晶粒及該第二半導體晶粒之該等導電互連件，該堆積互連結構係藉由以下而形成：形成與該第一半導體晶粒對齊的一第一單元特定對齊部分；形成與該第二半導體晶粒對齊的一第二單元特定對齊部分；形成連接該第一單元特定對齊部分及該第二單元特定對齊部分的單元特定佈線；及形成與嵌入式晶粒面板之輪廓對齊並耦接至該單元特定佈線的一固定部分。
製作該半導體裝置之方法可進一步包含在形成該堆積互連結構於該嵌入式晶粒面板上方之前，藉由以下調整該堆積互連結構之一設計：將該堆積互連結構拆分成多個部分，該多個部分包括該第一單元特定對齊部分及該第二單元特定對齊部分；界定用於該第一單元特定對齊及該第二單元特定對齊之各者的複數個單元特定佈線端點；該複數個單元特定佈線端點之各者可指派至該第一單元特定對齊部分之一節段、該第二單元特定對齊部分之一節段、或相對於一封裝邊緣固定之一標記。該嵌入式晶粒面板包含一第三半導體晶粒，且一第三單元特定對齊部分與該第三半導體晶粒對齊，並且該單元特定佈線連接該第三單元特定對齊部分至該第一單元特定對齊部分及該第二單元特定對齊部分。可在形成該堆積互連結構於該嵌入式晶粒面板上方之前，藉由以下製作該堆積互連結構之該設計：使該第一單元特定對齊部分旋轉達該第一半導體晶粒之該旋轉測量；使該第一單元特定對齊部分位移達該第一半導體晶粒之該XY位移；使該第二單元特定 對齊部分旋轉達該第二半導體晶粒之該旋轉測量；使該第二單元特定對齊部分位移達該第二半導體晶粒之該XY位移；及藉由在用於該第一單元特定對齊及該第二單元特定對齊之各者的該等單元特定佈線端點之間自動佈線，同時保持該等單元特定佈線連接件之間的最小間距，來形成連接該第一單元特定對齊部分及該第二單元特定對齊部分的該單元特定佈線。該堆積互連結構之一旋轉或XY位移可不大於該第一半導體晶粒之該旋轉測量、該第一半導體晶粒之該XY位移、該第二半導體晶粒之該旋轉測量、及該第二半導體晶粒之該XY位移。一暫時載體可包含設置於該暫時載體之一頂表面上方的黏著劑，一第一半導體晶粒包含可耦接至該第一半導體晶粒之一作用表面的導電互連件，一第二半導體晶粒可包含耦接至該第二半導體晶粒之一作用表面的導電互連件，且該第一半導體晶粒及該第二半導體晶粒可面向上安裝至該暫時載體。
在另一態樣中，一種製作一半導體裝置之方法可包含：形成一嵌入式晶粒面板；及測量在該嵌入式晶粒面板內的一第一半導體晶粒之一實際位置及一第二半導體晶粒之一實際位置，以獲得該第一半導體晶粒及該第二半導體晶粒之一旋轉測量及XY位移。可藉由形成一堆積互連結構於該嵌入式晶粒面板上方來互連該第一半導體晶粒及該第二半導體晶粒，該堆積互連結構係藉由以下而形成：形成與該第一半導體晶粒對齊的一第一前置層(prestratum)；形成與該第二半導體晶粒對齊的一第二前置層；及形成連接該第一前置層及該第二前置層的單元特定佈線。
製作一半導體裝置之方法可進一步包含：可形成與嵌入式晶粒面板之輪廓對齊並耦接至該單元特定佈線的一固定部分。該堆積互連結構可被拆分成多個部分，該多個部分包括該第一前置層及該第二前置層。可界定用於該第一前置層及該第二前置層之各者的複數個單元特定佈線端點，且該複數個單元特定佈線端點之各者可指派至該第一前置層、該第二前置層、或相對於一封裝邊緣固定之一前置層。可在形成該堆積互連結構於該嵌入式晶粒面板上方之前，藉由以下調整該堆積互連結構之該設計：使該第一前置層旋轉達該第一半導體晶粒之該旋轉測量；使該第一前置層位移達該第一半導體晶粒之該XY位移；及使該第二前置層旋轉達該第二半導體晶粒之該旋轉測量；及使該第二前置層位移達該第二半導體晶粒之該XY位移。該堆積互連結構之一旋轉或XY位移可不大於該第一半導體晶粒之該旋轉測量、該第一半導體晶粒之該XY位移、該第二半導體晶粒之該旋轉測量、及該第二半導體晶粒之該XY位移。可控制該單元特定佈線之間的一間距，以在該第一前置層與該第二前置層之間提供大於或等於10微米之一距離的間距。可在一單一平面導電層內形成該第一前置層、該第二前置層、及連接該第一前置層與該第二前置層的該單元特定佈線。
在另一態樣中，一種製作一半導體裝置之方法可包含：形成一嵌入式晶粒面板；及測量在該嵌入式晶粒面板內的一第一半導體晶粒之一實際位置及一第二半導體晶粒之一實際位置，以獲得該第一半導體晶粒及該第二半導體晶粒之一旋轉測量及XY位移。可藉由 形成一堆積互連結構於該嵌入式晶粒面板上來互連該第一半導體晶粒及該第二半導體晶粒，該堆積互連結構係藉由以下而形成：形成一第一前置層；形成一第二前置層；及形成連接該第一前置層及該第二前置層的單元特定佈線。
製作該半導體裝置之方法可進一步包含：可使該第一前置層與該第一半導體晶粒對齊；及可使該第二前置層與該第二半導體晶粒對齊。一固定部分可與嵌入式晶粒面板之輪廓對齊並耦接至該單元特定佈線。可控制該單元特定佈線之間的一間距允差，以在該第一前置層與該第二前置層之間提供大於或等於10微米之一距離的間距。可使該第一前置層位移達該第一半導體晶粒之該旋轉測量，可使該第一前置層位移達該第一半導體晶粒之該XY位移，可使該第二前置層旋轉達該第二半導體晶粒之該旋轉測量，及可使該第二前置層位移達該第二半導體晶粒之該XY位移。在該嵌入式晶粒面板中之該第一半導體晶粒或該第二半導體晶粒之一者的該旋轉測量及該XY位移可包含等於一最大半導體裝置旋轉測量或XY位移的一最大旋轉測量或XY位移。該第一前置層、該第二前置層、及該單元特定佈線可連接該第一前置層及該第二前置層而形成為一單一平面導電層。
所屬技術領域中具有通常知識者將可自【實施方式】與附圖及申請專利範圍清楚瞭解前述及其他態樣、特徵及優點。
52‧‧‧導電互連件
110‧‧‧晶圓/半導體晶圓/裝置晶圓/原生晶圓
112‧‧‧基底基材材料
114‧‧‧半導體晶粒或組件/半導體裝置/第四半導體晶粒
114a‧‧‧第一半導體晶粒或組件/半導體晶粒
114b‧‧‧第二半導體晶粒或組件/半導體晶粒
114c‧‧‧第三半導體晶粒/半導體晶粒
116‧‧‧非作用晶粒間晶圓區或鋸道
118‧‧‧背表面/背側
120‧‧‧作用表面
122‧‧‧導電層/接觸墊
124‧‧‧側表面
126‧‧‧絕緣層或鈍化層
127‧‧‧側表面/側面
128‧‧‧電互連結構/導電互連件/互連結構
129‧‧‧表面或端部
130‧‧‧研磨機
132‧‧‧鋸片/雷射切割工具
136‧‧‧暫時載體或基材/載體
138‧‧‧黏著劑/介面層/雙面膠帶/載體/載體膠帶/膠帶
140‧‧‧空間/間隙
141‧‧‧黏著劑
142‧‧‧囊封材/模製化合物
144‧‧‧模具/半導體晶粒
145‧‧‧頂部部分/頂板
146‧‧‧側壁
148‧‧‧入口
150‧‧‧腔室/開放空間
151‧‧‧半導體晶粒位移/XY位移/箭頭
152‧‧‧半導體晶粒位移/XY位移/箭頭
153‧‧‧XY位移
154‧‧‧真空助件
155‧‧‧XY半導體晶粒位移/XY位移/箭頭
156‧‧‧XY半導體晶粒位移/XY位移/箭頭
158‧‧‧嵌入式晶粒面板/模製晶圓/重構面板/模製面板/面板
160‧‧‧研磨機
164‧‧‧前表面/第一表面
166‧‧‧背表面/第二表面
168‧‧‧掃描器或成像器
170‧‧‧堆積互連結構/高密度多層RDL佈線圖案/精細節距互連結構/互連結構
172‧‧‧第一絕緣層或鈍化層/第二絕緣層
174‧‧‧第一導電層/導電層/RDL圖案/RDL層設計/RDL/重分佈層/層/圖案
176‧‧‧第二絕緣層或鈍化層
178‧‧‧第二導電層/RDL層設計/單一平面導電層/圖案或導電層/RDL圖案/重分佈層/圖案/層
180‧‧‧第三絕緣層或鈍化層
182‧‧‧第三導電層或UBM/墊
184‧‧‧焊料凸塊/互連結構、柱桿、導柱、或圓柱
186‧‧‧凸塊或球狀體
190‧‧‧鋸片或雷射切割工具
200‧‧‧多晶粒封裝/模製核心單元/裝置或封裝/多半導體晶粒封裝
202‧‧‧鋸道
204‧‧‧封裝輪廓或周長/邊緣/封裝邊緣/封裝周長/輪廓
210‧‧‧第一單元特定對齊部分或前置層/部分或區段/第一前置層
212‧‧‧下凸塊墊/通孔捕獲墊/接觸墊/墊/通孔墊
214‧‧‧跡線或佈線線路/部分
216‧‧‧通孔捕獲墊/下凸塊墊/接觸墊/墊/部分
220‧‧‧第二單元特定對齊部分/前置層/第二前置層/特定對齊部分
222‧‧‧下凸塊墊/通孔捕獲墊/接觸墊/墊/通孔墊
224‧‧‧跡線或佈線線路
226‧‧‧通孔捕獲墊/下凸塊墊/接觸墊/墊
230‧‧‧第三前置層/固定部分或前置層/固定前置層/前置層
240‧‧‧單元特定佈線/單元特定圖案化跡線/單元特定圖案化部分/單元特定佈線部分/圖案化跡線/佈線部分/佈線路徑
242‧‧‧端點
244‧‧‧端點
250‧‧‧形成方法
252‧‧‧動作或步驟/動作或步驟/元素
254‧‧‧動作或步驟/元素
256‧‧‧動作或步驟/元素
258‧‧‧動作或步驟/元素
300‧‧‧方法
302‧‧‧動作或步驟/元素
304‧‧‧動作或步驟/元素
306‧‧‧動作或步驟/元素
308‧‧‧動作或步驟/元素
2E-2E‧‧‧區段線
H1‧‧‧高度
T1‧‧‧總厚度
T2‧‧‧厚度或高度
θ1‧‧‧第一旋轉角度/旋轉角度/角度
θ2‧‧‧第二旋轉角度/旋轉角度/角度
θ3‧‧‧角度
圖1A至圖1D繪示從原生晶圓處理半導體晶粒之一態樣。
圖2A至圖2L繪示形成一半導體裝置或封裝之一態樣。
圖3繪示形成一半導體裝置或封裝之一程序之部分的流程圖。
圖4繪示形成一半導體裝置或封裝之一程序之另一部分的流程圖
在下列說明中參照圖式，本揭露包括了一或多個態樣或實施例，其中類似之標號代表相同或相似之元件。所屬技術領域中具有通常知識者將瞭解，本說明意欲涵蓋如在本揭露之精神及範疇內所可能包括之替代方案、修改、及等效者，而本揭露係由受到下列揭露及圖示所支持之隨附請求項及其等效者所界定。在本說明中，為了提供本揭露之充分理解而提出許多具體細節，諸如具體組態、組成、及程序等。在其他情況中，為了不混淆本揭露，未描述熟知之程序及製造技術的具體細節。再者，圖中所示之各式實施例係說明性表示並且不必然依比例繪示。
本揭露、其態樣、及實施方案不限於本文中揭示之特定設備、材料類型、或其他系統組件實例、或方法。針對與來自本揭露之具體實施方案搭配使用，已經設想到與製造及封裝一致的所屬技術領域中已熟知之許多額外組件、製造、及組裝程序。據此，例如，雖然揭示具體實施方案，但是此類實施方案及實施之組件可包含如所屬技術領域中已熟知之用於此類系統及實施之組件的任何組件、型號、類型、材料、版本、量、及/或類似者，該等系統及實施之組件與意圖的操作一致。
本文中所使用之字詞「例示性(exemplary)」、「實例(example)」、或其各種形式意指用作為實例、案例、或圖解闡釋。本文描述「例示性」或為「實例」之任何態樣或設計非必然視為較佳或優點優於其他態樣或設計。另外，實例僅為了清楚及理解之目的而提供並且非意欲以任何方式限制或限定所揭示之標的物或本揭露之相關部分。會瞭解到可以呈現具有不同範疇之無數額外或替代實例，但已為了簡潔之目的而加以省略。
在以下實例、實施例、及實施方式參照實例中，所屬技術領域中具有通常知識者應瞭解，其他製造裝置及實例可與所提供之裝置及實例互混或取代所提供之裝置及實例。在上文描述參考特定實施例之處，應顯而易見，可進行數個修改而不會脫離其精神，並且顯而易見，這些實施例及實施方案亦可應用於其他技術。據此，所揭示之標的物意圖含括所有此類變更、修改及變化，彼等皆落入本揭露之精神及範疇以及所屬技術領域中具有通常知識者之知識內。
大致上而言，使用兩個複雜的製造程序製造半導體裝置：前段製造及後段製造。前段製造涉及形成複數個晶粒於一半導體晶圓之表面上。該晶圓上之各晶粒含有經電連接以形成功能電路之主動電組件及被動電組件。主動電組件(諸如電晶體及二極體)具有控制電流之流動的能力。被動電組件(諸如電容器、電感器、電阻器及變壓器)建立執行電路功能所必須的電壓與電流之間之關係。
藉由一系列程序步驟形成被動組件及主動組件於半導體晶圓之表面上方，包括摻雜、沉積、光學微影、蝕刻、及平面化。摻 雜藉由諸如離子佈植(ion implantation)或熱擴散之技術而引入雜質至半導體材料中。摻雜程序修改主動裝置中的半導體材料之導電性，將半導體材料轉變成絕緣體、導體，或回應於一電場或基極電流而動態變更半導體材料導電性。電晶體含有經配置成所必要的不同類型及摻雜程度之區，以在施加電場或基極電流時致能電晶體促進或限制電流之流動。
主動組件及被動組件係由具有不同電性質之材料之層所形成。可藉由各式各樣沉積技術來形成層，部分依沉積之材料之類型而決定沉積技術。例如，薄膜沉積可涉及化學氣相沉積(CVD)、物理氣相沉積(PVD)、電解電鍍、及無電電鍍程序。大致上而言，各層被圖案化以形成主動組件部分、被動組件部分、或介於組件之間之電連接部分。
可使用光學微影將層圖案化，微影涉及沉積光敏材料(例如，光阻)於待圖案化之層上方。使用光將一圖案自一光罩轉印至光阻。在一實施例中，使用溶劑移除光阻圖案之經受光之部分，而曝露待圖案化之下方層之部分。在另一實施例中，使用溶劑移除光阻圖案之未經受光之部分(負光阻)，而曝露待圖案化之下方層之部分。移除光阻之其餘部分，留下一經圖案化之層。替代地，一些類型材料係藉由使用諸如無電及電解電鍍之技術直接沉積該材料於藉由一先前沉積/蝕刻程序所形成之區或空隙中而圖案化。
圖案化係移除半導體晶圓表面上之頂部層之部分的基本操作。可使用光學微影、光罩、遮罩、氧化物或金屬移除、攝影 (photography)及模板印刷、以及顯微蝕刻(microlithography)來移除半導體晶圓之部分。光學微影包括：形成一圖案於倍縮光罩(reticle)或一光罩中；及轉印該圖案至半導體晶圓之表面層。光學微影以一兩步驟式程序形成主動及被動組件之水平尺寸於半導體晶圓之表面上。第一步驟係，將倍縮光罩或光罩之圖案轉印至光阻層上。光阻係在受曝光時經歷結構及性質變更之一光敏材料。變更光阻之結構及性質之程序作為負型作用光阻或正型作用光阻發生。第二步驟係，將光阻層轉印至晶圓表面中。轉印發生在蝕刻移除半導體晶圓之頂部層之未被光阻覆蓋的部分時。光阻之化學使得該光阻實質上維持完好，並且在移除半導體晶圓之頂部層之未被光阻覆蓋之部分的同時，抵抗被化學蝕刻溶液移除。可根據使用的特定光阻及所欲結果，修改形成、曝光及移除光阻之程序，以及修改移除半導體晶圓之一部分的程序。
在負型作用光阻中，光阻被曝光，並且在名為聚合之程序自可溶狀況變更至不可溶狀況。在聚合中，使未聚合材料曝光或曝露於能量源，且聚合物形成交聯材料，該交聯材料係抗蝕劑。在大多數負光阻中，聚合物係聚異戊二烯。用化學溶劑或顯影劑移除可溶部分(即，未被曝光之部分)，而在光阻層中留下對應於倍縮光罩上之不透明圖案的孔洞。圖案存在於不透明區中的光罩稱為清場光罩(clear-field mask)。
在正型作用光阻中，光阻被曝光且在名為光溶解化(photosolubilization)之程序中自相對非可溶狀況變更至更可溶狀況。在光溶解化中，相對不可溶光阻被曝光於適當的光能量並且轉換成一 較可溶狀態。在顯影程序中，可藉由溶劑移除光阻之經光溶解化部分。基本正光阻聚合物係酚-甲醛(phenol-formaldehyde)聚合物，亦稱為酚-甲醛酚醛樹脂。用化學溶劑或顯影劑移除可溶部分(即，被曝光之部分)，而在光阻層中留下對應於倍縮光罩上之透明圖案的孔洞。圖案存在於透明區中的光罩稱為暗場光罩(dark-field mask)。
在移除半導體晶圓之未被光阻覆蓋之頂部部分之後，移除光阻之其餘部分，而留下一經圖案化之層。替代地，一些類型材料係藉由使用諸如無電及電解電鍍之技術直接沉積該材料於藉由一先前沉積/蝕刻程序所形成之區或空隙中而圖案化。
沉積材料之一薄膜於一現有圖案上方會增大下方圖案且建立一非均勻平坦表面。均勻平坦之表面對於生產較小且更緻密堆疊之主動組件及被動組件而言可能係有利的或是必須的。可使用平面化以自晶圓之表面移除材料且生產均勻平表面。平面化涉及用拋光墊拋光晶圓之表面。在拋光期間將研磨材料及腐蝕性化學品添加至晶圓之表面。或者，使用機械研磨而不使用腐蝕性化學品來進行於平面化。在一些實施例中，單純機械研磨係藉由使用帶式研磨機、標準晶圓背磨機(backgrinder)、或其他類似機器來達成。組合之研磨機械作用及化學腐蝕作用移除任何不規則形貌，導致均勻平坦表面。
後段製造係指將晶圓成品切割或單切成個別半導體晶粒，並接著封裝半導體晶粒以達到結構支撐及環境隔離。為了單切半導體晶粒，可沿稱為鋸道(saw streets)或劃線(scribes)的晶圓之非功能區切割晶圓。使用雷射切割工具或鋸刃單切晶圓。在單切之後，將個 別半導體晶粒安裝至封裝基材，該封裝基材包括用於與其他系統組件互連之接針或接觸墊。接著，形成於半導體晶粒上方的接觸墊連接至在封裝內之接觸墊。可用焊料凸塊、柱形凸塊、導電膏、重分佈層、或線接合製作電連接。將囊封材或其他模製材料沉積於封裝上方以提供實體支撐及電隔離。接著，將封裝成品插入於電系統中，並且使半導體裝置之功能可供其他系統組件取用。
電系統可係一使用該半導體裝置來執行一或多種電功能之獨立式(stand-alone)系統。或者，電系統可係較大型系統之子組件。舉例而言，電系統可係行動電話、個人數位助理(PDA)、數位視訊攝影機(DVC)、或其他電子通訊裝置之一部分。或者，電系統可以係可插入電腦中之圖形卡、網路介面卡、或其他信號處理卡。半導體封裝可包括微處理器、記憶體、特殊應用積體電路(ASIC)、邏輯電路、類比電路、RF電路、離散裝置、或其他半導體晶粒或電組件。微型化及重量減輕對於產品之市場接受度而言可能係有利或必要的。半導體裝置之間的距離必須縮短以達到更高密度。
藉由在單一基材上方組合一或更多個半導體封裝，製造商可將預製造組件納入電子裝置及系統。因為該等半導體封裝包括精密之功能性，電子裝置可使用較不昂貴之組件及流線化生產程序來製造。所得裝置比較不會故障而且製造較不昂貴，從而降低消費者之成本。
圖1A至圖1D展示已根據如上文所概述的前段製造方法及程序而形成的複數個半導體晶粒或半導體裝置114。更特定而 言，圖1A展示半導體晶圓、裝置晶圓、或原生晶圓110之頂視圖或平面圖，該晶圓具有基底基材材料112以用於結構支撐，該基底基材材料諸如(但不限於)矽、鍺、砷化鎵、磷化銦、或碳化矽。藉由如上所述之一非作用晶粒間晶圓區或鋸道116分開的複數個半導體晶粒或組件114係經形成在晶圓110上。鋸道116提供切割區域以將半導體晶圓110單切成個別半導體晶粒114。
圖1B展示半導體晶圓110之一部分的剖面斷面圖，其與圖1A展示之視圖垂直。各半導體晶粒114具有一背側或背表面118及一與該背側相對之作用表面120。作用表面120含有類比電路或數位電路，該等類比電路或數位電路經實作為形成於晶粒內的主動裝置、被動裝置、導電層、及介電層，並且根據晶粒的電氣設計及功能而電互連。例如，電路可包括形成在作用表面120內之一或多個電晶體、二極體、及其他電路元件，以實施類比電路或數位電路，諸如DSP、ASIC、記憶體、或其他信號處理電路。半導體晶粒114亦可含有用於進行射頻信號處理之整合式被動裝置(IPD)，諸如電感器、電容器、及電阻器。
使用PVD、CVD、電解電鍍、無電電鍍程序、或其他適合的金屬沉積程序來形成導電層或接觸墊122於作用表面120上方。導電層122可係鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)、銀(Ag)、或其他適合的導電材料之一或多個層。導電層122作用為接觸墊或接合墊，其電耦接或連接至作用表面120上之電路。導電層122可經形成為經並排設置而距半導體晶粒114之邊緣達一第一距離之接 觸墊，如圖1B中所示。或者，導電層122可經形成為偏移成多個列之接觸墊，使得一第一列接觸墊係距晶粒之邊緣一第一距離設置，而與該第一列交替排列的一第二列接觸墊係距晶粒之邊緣一第二距離設置。
圖1C顯示一可選的絕緣層或鈍化層126，其適形地施加在作用表面120上方及在導電層122上方。絕緣層126可包括使用PVD、CVD、網版印刷、旋轉塗佈、噴灑塗佈、燒結、熱氧化、或其他適合的程序施加之一或多個層。絕緣層126可含有(但不限於)下列之一或多個層：二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、五氧化二鉭(Ta2O5)、氧化鋁(Al2O3)、聚合物、聚醯亞胺、苯環丁烯(BCB)、聚苯并唑(polybenzoxazoles,PBO)、或其他具有類似絕緣及結構性質之材料。或者，半導體晶粒114係不使用任何PBO層來進行封裝，並且絕緣層126可由一不同材料形成或完全省略。在另一個實施例中，絕緣層126包括一形成在作用表面120上方且未設置在導電層122上方之鈍化層。當絕緣層126存在且經形成在導電層122上方時，則形成完全穿過絕緣層126之開口，以露出導電層122之至少一部分供後續機械互連及電互連。或者當省略絕緣層126時，將導電層122露出以供後續電互連而無需形成開口。
圖1C亦展示電互連結構128可形成為嵌釘、圓柱、導柱(pillar)、或柱桿(post)，上述各者設置於導電層122上方並耦接或連接至導電層122。可使用圖案化及金屬沉積程序將互連結構128直接形成於導電層122上，該等程序諸如印刷、PVD、CVD、濺鍍、電解 電鍍、無電電鍍、金屬蒸鍍、金屬濺鍍、或其他適合的金屬沉積程序。互連結構128可係Al、Cu、Sn、Ni、Au、Ag、鈀(Pd)或其他適合的導電材料之一或多個層且可包括一或多個UBM層。在一實施例中，一光阻層沉積於半導體晶粒114及導電層122上方。藉由蝕刻顯影程序曝露及移除光阻層之一部分。使用選擇性電鍍程序，在光阻劑之經移除部分中及導電層122上方將電互連結構128形成為導柱或銅導柱。移除光阻層而留下互連結構128，該等互連結構提供相對於作用表面120及絕緣層126(若存在)的後續機械及電互連以及支座(standoff)。在一些情況下，互連結構128包括在10微米至100微米之範圍內的高度H1，且可不含焊料。在其他實例中，互連結構128包括在20μm至50μm之範圍內的一高度。在其他實例中，互連結構128包括約35μm之一高度。
圖1C進一步展示晶圓110可經受利用研磨機130之可選的研磨操作，以平面化背表面118並減小晶圓厚度。亦可使用一化學蝕刻以移除及平面化晶圓110之一部分。
圖1D展示在形成互連結構128及可選地研磨晶圓110之後，藉由使用鋸片或雷射切割工具132穿過鋸道116將晶圓110單切成為個別半導體晶粒114。
圖2A展示含有用於結構支撐的暫時或犧牲性基底材料之暫時載體或基材136，諸如矽、聚合物、不銹鋼、或其他適合的低成本剛性材料。可選的黏著劑、介面層、或雙面膠帶138形成於載體136上方以作為暫時黏著接合膜或蝕刻終止層。在一實施例中，如圖 2B中展示，載體136是在膠帶138外圍支撐膠帶的環狀膜框，該環狀膜框包含一開放的中央部分。
圖2A進一步展示圖1D中之半導體晶粒114，半導體晶粒114面朝上安裝至載體136及介面層138，該晶粒之背側118經定向朝向基材，且作用表面120經定向背對載體。半導體晶粒114可包含一第一半導體晶粒或組件114a，其可專用於或係關於一特定用途，諸如邏輯或記憶體，以及包括一或多個IPD或其他離散裝置或組件。半導體晶粒114可包含一第二半導體晶粒114b，其可專用於或係關於不同於該第一半導體晶粒114a的一特定用途，各別諸如記憶體或邏輯，以及包含一或多個IPD或其他離散裝置或組件。雖然為了便於圖解闡釋而展示兩個半導體晶粒或組件114(即，114a及114b)，但是額外半導體晶粒或組件114，諸如三個或任何其他適合的數目亦可經模製、電氣連接並包括在半導體晶粒114a內。雖然展示僅兩個半導體晶粒或組件114a及114b，但是可包括兩個以上的半導體晶粒或組件114。
可使用取放操作或其他適合的操作將半導體晶粒114置於載體136上方。可選地，黏著劑141設置於半導體晶粒114之背側118與載體136之間。黏著劑141可係熱環氧化物、環氧樹脂、B階段環氧膜、具有可選的丙烯酸聚合物之紫外線(UV)B階段膜、或其他適合的材料。在一實施例中，可在半導體晶粒114安裝在載體136上方之前將黏著劑141設置於背側118上方。或者，可在半導體晶粒安裝至載體之前將黏著劑141設置於載體136上。在其他實施例中，黏 著劑141被省略，且在不使用黏著劑141之情況下直接將半導體晶粒114安裝至黏著劑138，以使得背側118直接接觸介面層138。當省略黏著劑141時，在囊封第一半導體晶粒114a及第二半導體晶粒114b之前，半導體晶粒144(包括第一半導體晶粒114a及第二半導體晶粒114b)之背表面118可壓入載體膠帶138內。
半導體晶粒114安裝至載體136，使得半導體晶粒在安裝於載體136上方時藉由空間或間隙140而分隔，該空間或間隙提供一區域以用於隨後形成的堆積互連結構，並可額外包括空間以用於設置在間隙140內的被動組件。間隙140之大小包括充足區域以用於可選地在隨後形成之嵌入式晶粒面板或模製核心單元內安裝半導體裝置或組件。
圖2C展示使用膏印刷(paste printing)、壓縮模製、轉印模製、液態囊封材模製、層壓、真空層壓、旋塗、或其他適合的施用器而沉積的囊封材142。具體而言，圖2C展示具有複數個側壁146之模具144，該等側壁與頂部部分或頂板145、載體136、及介面層138組裝在一起，以將半導體晶粒114圍封在模具144內，以用於隨後之囊封。模具144亦可包括底部部分，載體136置於該底部部分上，且側壁146可接觸該底部部分。在一實施例中，載體136及黏著劑138用作為底部模具部分，以用於後續囊封程序。或者，半導體晶粒114、載體136、及介面層138可設置在包括多個部分(諸如頂部部分及底部部分)之模具內。藉由圍繞半導體晶粒114移動模具 144，或者替代地藉由將半導體晶粒移入模具中而將模具144組裝在一起。
圖2C進一步展示模具144將半導體晶粒114圍封在腔室或開放空間150內。腔室150延伸在模具144至半導體晶粒114與介面層138之間。一體積的囊封材142設置在半導體晶粒114及載體136上方。入口148可係排氣埠，該排氣埠具有用於在腔室150中提供真空之可選的真空助件154；然而，入口148不提供用於囊封材142的逸散路徑。囊封材或模製化合物142可係聚合物複合材料，諸如含填料之環氧樹脂、含填料之環氧丙烯酸酯、或含適當的填料之聚合物。根據腔室150之空間需求減去半導體晶粒114及可能存在的任何額外半導體裝置所佔據的區域而測量囊封材142體積。囊封材142設置於半導體晶粒114上方及側壁146之間。可將模具144之頂部部分145沿側壁146移動朝向囊封材142及半導體晶粒114，直至頂部部分接觸囊封材，使囊封材142在圍繞半導體晶粒114之腔室150內均勻地分散並均勻地分佈。囊封材142之黏度及升高的溫度可經選擇以用於均勻覆蓋，例如，較低的黏度及升高的溫度可提升用於模製、膏印刷、及旋塗之囊封材的流動。亦可在腔室150內控制囊封材142之溫度，以促進囊封材之固化。半導體晶粒114一起嵌入囊封材142中以形成面板、塑膠面板、嵌入式晶粒面板、重構面板、重構晶圓、模製面板、或模製晶圓158，囊封材是非導電的並在環境上保護半導體晶粒114不受外部元件及污染物之影響。因而，可藉由在同一程序中或同時，在單一步驟中用囊封材142囊封第一半導體晶粒114a及第 二半導體晶粒114b之至少四個側表面124及作用表面120、及導電互連件128之側表面127而形成嵌入式晶粒面板158。
圖2D展示類似關於圖2C中所述程序的囊封程序。圖2D與圖2C之差異在於半導體晶粒114相對於載體136及黏著劑138之定向。圖2D展示一實施例，其中半導體晶粒114面朝下安裝且作用表面120經定向朝向載體136，而非如圖2C中展示將半導體晶粒114面朝上安裝且作用表面120經定向背對載體136。因此，可從半導體晶粒114之背表面118上方省略黏著劑141。此外，儘管圖2E至圖2L中後續展示之處理係針對圖2C中繪示的半導體晶粒114之封裝，但後續處理同樣適用於圖2D中展示的封裝。
在圖2E中，從模具144中移除半導體晶粒114作為面板158之部分，並且模製晶圓158能夠可選地經受固化程序，以固化囊封材142。可立即移除載體136及黏著劑138，或在從模具144移除之後不久且在後續處理之前進行移除。或者，可在後續處理之後移除載體136、介面層138或兩者，諸如在堆積互連結構170形成之後移除。在任何情況下，可藉由化學蝕刻、機械剝離、CMP、機械研磨、熱烘烤、UV光、雷射掃描、或濕式剝除來移除載體136及介面層138以曝露囊封材142。
囊封材142之前表面或第一表面164可實質上與導電互連件128之端部129共平面，如下文之更詳細的論述。囊封材142之與第一表面164相對立的背表面或第二表面166可實質上與半導體晶粒114之背表面118或黏著劑141共平面。或者，囊封材142之背表 面166可因半導體晶粒114經壓入或陷入黏著劑138內，而相對於半導體晶粒114之背側118實質上不共平面或偏移。偏移可係大於10μm之距離，且亦可在10μm至20μm之範圍中。可藉由移除載體136及介面層138而曝露囊封材142及半導體晶粒114之背側118兩者。嵌入式晶粒面板158可包括任何形狀及大小的覆蓋區或形狀因子，該覆蓋區或形狀因子允許且有助於用於形成最終半導體裝置或封裝所需的後續處理，如下文之更詳細描述。在一實施例中，面板158包括類似於300毫米(mm)半導體晶圓之形狀因子的一形狀因子，且包括具有300mm直徑的一圓形覆蓋區。然而，亦可使用其他直徑，包括200mm、400mm、及任何其他適合大小之直徑。面板158之形狀因子或覆蓋區亦可是正方形、矩形、或具有任何其他適合之形狀。
圖2E亦展示面板158經受利用研磨機160進行之可選的研磨操作，以平面化表面並縮減面板158之厚度。亦可使用化學蝕刻以移除並平面化面板158中之囊封材142的一部分。因此，相對於囊封材142而曝露互連結構128之表面或端部129，以在半導體晶粒114與後續形成之精細節距堆積互連結構之間提供電連接，互連結構128之相對附接件經附接至接觸墊122。導電互連件128之側面或側壁可沿導電互連件128之高度H1延伸在接觸墊122與端部129之間，側面127被囊封材覆蓋或接觸囊封材。
憑藉從囊封材142中曝露互連件128之端部129，可利用掃描器或成像器168掃描、成像、或以其他方式測量面板159，以判定每一半導體晶粒114及導電互連件128之位置、定向或兩者，如 美國專利申請案第14/930,514號及第15/219,025號中所闡述，該等申請案之揭示全文以引用之方式併入本文。
圖2F展示在堆積互連結構170形成為封裝200之部分之前及在自面板158單切封裝200之前的面板158的平面圖，面板158包含複數個多晶粒封裝200。在圖2F中展示的平面圖之一部分標記有一區段線2E-2E，其指示在模製面板158內的一例示性封裝200，該例示性封裝可對應於圖2E之剖面斷面圖。然而，亦可在圖2E之斷面圖及其他斷面圖中表示封裝200之任一者。此外，雖然圖2E展示在形成堆積互連結構170前的一未完成且未經單切封裝200，但是所屬技術領域中具有通常知識者將理解，在圖2F中之封裝200亦可對應於在圖2L中之封裝成品。雖然為了便利起見，在圖2F中展示封裝200之僅一部分並且半導體晶粒114(諸如114a及114b)係展示在封裝周長204內，但多晶粒封裝200之各者可包含兩個或兩個以上的半導體晶粒114。
為了簡易起見，多晶粒封裝200的剖面圖展示兩個半導體晶粒114，諸如半導體晶粒114a及114b。然而，可在封裝200內包括任何所欲數目個多個半導體晶粒或組件114，包括三個、四個、五個或更多個半導體晶粒或組件。舉一非限制性實例，圖2F亦展示包含三個半導體晶粒114(包括一半導體晶粒114c)之一封裝200的平面圖。對於包括在各封裝200內的任何數目個多個半導體晶粒114，半導體晶粒114可包含一相對應之前置層，類似於例如在圖2K中展示且在本文描述之經對齊(經旋轉、經位移或兩者)的前置層210、 220。因此，一第三半導體晶粒114c將包含一第三前置層(如前置層210、220)，及一第四半導體晶粒114將包含一第四前置層(如前置層210、220)，且包括在多晶粒封裝200內的任何數目個半導體晶粒皆以此類推。在任何情況下，多晶粒封裝200可包含一單一固定前置層230，該固定前置層與單元特定佈線240(至所有半導體晶粒114及半導體晶粒114之各者的相對應之前置層)耦接，無論半導體晶粒之數目是兩個、三個、四個或任何其他所欲數目個半導體晶粒及相對應之前置層。因此，僅一個固定前置層230可足以用於任何數目個半導體晶粒114及前置層210、220，而在其他案例中，單一固定前置層230可細分成多個固定前置層，或可使用多個固定前置層230。
圖2G至圖2I展示面板158之部分的各種平面圖，包括晶粒位移或半導體晶粒114a及114b相對於彼此之相對移動的三個例示性狀況。半導體晶粒114之相對移動(諸如半導體晶粒114a及114b之相對移動)可發生於上文關於圖2C及圖2D描述之模製程序或囊封程序期間。在圖2G至圖2I中展示的半導體晶粒114之相對移動可發生於處在不同封裝形成情形或狀況的同一半導體晶粒114，差異係在用囊封材142囊封或模製同一半導體晶粒114時，在相似情形中以無法預測方式出現。此外，在圖2G至圖2I中展示的半導體晶粒114之相對移動可發生於不同對或群組之半導體晶粒114，其等將形成作為相同面板158之部分一起經處理的不同封裝、多晶粒封裝、或模製核心單元200，如例如在圖2F中所展示。
圖2G展示一第一狀況，其中一核心單元或多晶粒封裝200包含經受或已經受一均勻晶粒位移之半導體晶粒114a及114b。半導體晶粒114b已經受在一第一方向上之一XY位移151，或如由箭頭151所展示之向右一定或固定距離及方向。半導體晶粒114a已經受在一第二方向上之一XY位移152，或如由箭頭152所展示之向右一定或固定距離及方向，其可相似、相同或實質上相同於第一XY位移151。當XY位移151及XY位移152兩者相似、相同或實質上相同時，諸如當半導體晶粒114a及114b在一相同方向上或實質上相同方向上位移相同距離或實質上相同距離時，XY位移151及XY位移152未產生相對於多晶粒封裝200之一封裝輪廓或周長204的一增加位移、移位或移動之一累計效應。而是，因為半導體晶粒114移動一相同或相似XY位移，所以封裝輪廓204可具有與半導體晶粒位移151、152一起的一XY位移153，只要其在鋸道202之允差內。因而，封裝輪廓204之XY位移153適應XY位移151、152而不需要對後續形成之堆積互連結構170進行額外的變更或適應，例如在圖2J中所展示。
類似於圖2G，圖2H展示在一多晶粒封裝200內的兩個半導體晶粒114之半導體晶粒位移的一第二狀況。然而，圖2H展示非均勻半導體晶粒位移之一實例，而非如在圖2G中之情況中，半導體晶粒114兩者的相似或相同XY半導體晶粒位移。更具體而言，圖2H展示具有最差非均勻晶粒位移之多晶粒封裝200，其中半導體晶粒114b已經受在一第一方向上之一XY位移155，或如藉由箭頭155 所展示之向左一定或固定距離及方向，且半導體晶粒114a已經受在一第一方向上之一XY位移156，或如藉由箭頭156所展示之向右一定或固定距離及方向。換言之，封裝200的XY位移被最大化，此係因為XY半導體晶粒位移155、156係在相反方向上，使得在封裝內的半導體晶粒114之總相對XY位移係XY半導體晶粒位移155及XY半導體晶粒位移156的總和。結果，在習知封裝下，過量位移(諸如在圖2H中所展示)導致封裝200及半導體晶粒114a、114b之良率損失，除非後續形成堆積互連結構170之設計規則係單一XY半導體晶粒位移之情況中的雙倍。換言之，在相反方向(分別係向左及向右)上的XY半導體晶粒位移155、156產生相對於多晶粒封裝200之累計效應，該累計效應在運用習知處理時將導致良率損失，諸如歸因於多晶粒封裝200的故障，該等多晶粒封裝在通孔層中之開口上方不具有足夠大的重分佈層(RDL)捕獲墊以考量因半導體晶粒114之相反位移而導致的累計偏移。
類似於圖2G及圖2H，圖2I繪示以旋轉方式(而非平移)發生的另一形式之相對半導體移動，其中半導體晶粒114經受或已經受一均勻晶粒旋轉。半導體晶粒114b已經受一第一旋轉角度，諸如由角度θ1(一定或固定度數)展示之一逆時針旋轉。半導體晶粒114a已經受一第二旋轉角度，諸如由角度θ2(一定或固定度數)展示之一逆時針旋轉，該第二旋轉角度相似、相同或實質上相同於第一旋轉角度θ1。當第一旋轉角度θ1及第二旋轉角度θ2兩者相似、相同或實質上相同時，諸如當半導體晶粒114a及114b在一相同方向或實質上 相同方向上旋轉且旋轉達一相同度數時，旋轉角度θ1及旋轉角度θ2未產生相對於多晶粒封裝200之封裝輪廓或周長204的一增加旋轉或移動之一累計效應，且可藉由使輪廓204旋轉一角度θ3(其相同或類似於旋轉角度θ1及角度θ2)來補償該旋轉，藉此補償半導體晶粒114之旋轉。在其中旋轉角度θ1及角度θ2不同但是在一相同方向上之案例中，可使輪廓204在一相同方向上旋轉並旋轉達該兩個旋轉的一平均值，以使該兩次旋轉的差異折中，藉此減小或最小化旋轉角度θ1及角度θ2相對於封裝輪廓204之量值，只要其在鋸道202之一允差內。另一方面，如果半導體晶粒114在不同方向上(如順時針及逆時針)旋轉，一最差狀況逐漸形成(類似於在圖2H中平移地展示者)，且會導致良率損失，此係因為封裝輪廓204之一旋轉未補償相反的旋轉角度θ1及角度θ2。
如本揭露所描述及下文之更詳細描述，本系統、方法及半導體結構包含用於封裝200(該封裝包含兩個或兩個以上半導體晶粒114)之單元特定對齊及單元特定圖案化兩者，可改善良率損失之難題、緩慢的處理時間、縮減的佈線密度、增加的節距及增加的捕獲墊大小，其係半導體晶粒114之移動的結果，諸如呈XY半導體晶粒位移之形式的平移移動、旋轉移動(諸如一角度θ之旋轉)或兩者，如關於圖2G至圖2I所展示及描述。雖然圖2G至圖2I展示平移移動或旋轉移動，但是實務上，一或多個半導體晶粒114將經歷平移移位及旋轉移位兩者，從而增加本文中識別之問題。相對於堆積互連結構170更詳細論述本系統、方法及半導體結構，本系統、方法及半導體 結構包含用於封裝200之單元特定對齊及單元特定圖案化兩者，其例示性實施例係就圖2J進行展示及論述。
圖2J展示形成一堆積互連結構或高密度多層RDL佈線圖案170於模製面板158上，以透過導電互連件128電氣連接半導體晶粒114(諸如114a及114b)並提供半導體晶粒114(諸如114a及114b)之間之佈線。可於嵌入式晶粒面板158上方完成第一半導體晶粒114a及第二半導體晶粒114b之導電互連件128的互連，以形成至少一封裝、多晶粒封裝或模製核心單元200。堆積互連結構170可經形成以直接接觸導電互連件128，諸如導電互連件128之端部129。如本文中所使用，精細節距堆積互連結構170之間隔或密度可包含小於5μm、小於3μm、及亦小於1μm之線及空間寬度、或節距。
雖然圖2J展示堆積互連結構170包含三個導電層及三個絕緣層，但是可取決於各種封裝200之組態及設計而使用較少層或較多層。可選地，堆積互連結構170可包含經形成或經設置於重構面板158上方的第一絕緣層或鈍化層172。第一絕緣層172可包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或具有類似絕緣及結構特性的其他材料。可使用PVD、CVD、印刷、旋塗、噴塗、燒結、或熱氧化來形成絕緣層172。開口或第一級導電通孔可穿過絕緣層172而形成於導電互連件128上方，以促使與半導體晶粒114之連接。
第一導電層174可形成於重構面板158上方及第一絕緣層172上方以作為一第一RDL層以：延伸貫穿第一絕緣層172中之開口、與第一級導電通孔電連接、及與導電互連件128電連接。導電層 174可係一或多層Al、Cu、Sn、Ni、Au、Ag、或使用圖案化及金屬沉積程序所形成的其他適合導電材料，該程序諸如濺鍍、電解電鍍、及無電電鍍、或其他適合的程序。
可類似於或相同於第一絕緣層172之第二絕緣層或鈍化層176可設置或形成於重構面板158、第一導電層174、及第一絕緣層172上方。開口或第二級導電通孔可經形成穿過第二絕緣層176以與第一導電層174連接。
可由類似於或相同於第一導電層174之材料及依類似於或相同於第一導電層174之方式來形成一第二導電層178，其可作為第二RDL層形成於重構之面板158上方、第一絕緣層172上方、第一導電層174上方、第二級導電通孔上方、或第二絕緣層172之一開口內，以與第一導電層174、第一級及第二級導電通孔、及半導體晶粒114電連接。
可由類似於或相同於第一絕緣層172之材料及依類似於或相同於第一絕緣層172之方式來形成一第三絕緣層或鈍化層180，其可設置或形成於第二導電層178及第二絕緣層176上方。一開口或第三級導電通孔亦可形成於第三絕緣層180中或經形成穿過第三絕緣層180以與第二導電層178連接。
可依單元特定圖案化(亦名為「Adaptive PatterningTM」或「Adaptive RoutingTM」)以及單元特定對齊(亦名為「Adaptive AlignmentTM」)兩者可一起實現具備最小設計變異及良率損失顯著減小的多晶粒封裝200之經濟製造之方式，使用單元特定對 齊及單元特定圖案化或兩者來形成堆積互連結構170之部分，諸如導電層174及導電層178。如本文中所使用，用語或片語「單元特定對齊(unit specific alignment)」包含一種單元特定圖案化方法，其中封裝(或此類層之部分，如導電層174及導電層178)之RDL設計及通孔層設計按每單元或每半導體晶粒為基礎而經平移、旋轉或兩者，以使RDL層設計及通孔層設計對齊所欲電氣連接件，諸如半導體晶粒114上之電氣連接件，或在RDL層設計及通孔層設計下方的半導體封裝或裝置之其他層上之電氣連接件。另一方面，單元特定圖案化包含一種圖案化導電層(或導電層之部分)之方法，諸如導電層174及導電層178，其中一自動佈線器(諸如一迷宮佈線器(maze router)或拓撲佈線器)按每半導體晶粒114或每封裝200為基礎完成在RDL層設計174、178上的點(諸如經平移-旋轉(translated-rotated)點)之間之佈線。多晶粒封裝200之單元特定圖案化可經自訂以與多個固定或經單元特定對齊的RDL區段連接，固定或經單元特定對齊的RDL區段耦接於多個半導體晶粒114及堆積互連結構170之部分之間。
用於圖案化多半導體晶粒封裝之習知方法未調整通孔層或RDL層以補償處理期間的半導體晶粒未對齊或半導體晶粒位移。而是，在通孔層中之開口上方的RDL捕獲墊被製作成足夠大以考量處理期間的半導體晶粒位移，同時保持高製程良率。據此，許多製程依賴低速度、高精確半導體晶粒附接工具以減小或最小化半導體晶粒位移，同時亦藉由減小通孔捕獲墊所需之大小而增加或最大化互連密度。
結果，與本方法所需的設計規則值相比，製作多晶粒封裝之習知方法需要較大的設計規則值以考量半導體晶粒位移。因此，習知方法會抑制或妨礙具有密集RDL互連之設計。此外，即使使用高精確晶粒附接工具而使包括密集RDL互連之設計在技術上可行，但是對於中型至小型本體大小封裝或含許多積體半導體晶粒之封裝，使用高精確晶粒附接工具可係價格高昂且速度緩慢，並且在經濟上係成本過高的。此外，雖然整合式被動件或整合式被動裝置(IPD)可用較低的精確度予以置放，且可經包括在半導體封裝內而不會減小佈線密度或增加RDL捕獲墊之大小，但是一般晶粒墊節距需要精準對齊於該通孔層。因此，作為通用規則，較高速度晶粒附接工具以及密集設計規則會導致半導體晶粒封裝之增加的或顯著的良率損失。
為了減少半導體晶粒封裝之良率損失，在封裝形成中可使用進階製造技術以個別對齊於各封裝，或對齊於倍縮光罩內的一群組封裝，藉此按群組為基礎至少部分地補償半導體晶粒之位移。然而，因為封裝期間多個半導體晶粒可彼此獨立地位移，所以在一單一封裝內多個半導體晶粒之位移的必要補償尚未充分解決且可包括雙倍或兩倍於一單一半導體晶粒114之最大位移(如關於圖2G至圖21所論述)的位移，從而導致經封裝半導體晶粒的良率損失。於下文且就圖2K論述用於在一單一封裝200內(諸如在一面板158中的一較大群組或陣列之封裝200內)之多個半導體晶粒114之位移的改良補償。
圖2K展示一導電層或重分佈層174、178(作為形成為多晶粒封裝200之部分的堆積互連結構170之部分)之一實例，其中層174、178包含已個別化或經調適以適應半導體晶粒114之特定位移及移動的一單元特定結構。導電層174、178之單元特定結構可包含一第一單元特定對齊部分或前置層210、一第二單元特定對齊部分或前置層220、一第三固定部分或前置層230及一單元特定佈線部分240。第一前置層210在圖2K中展示於圖之左側，而第二前置層220在圖2K中展示在圖之右側，且第三或固定前置層230展示在圖2K中央而介於第一前置層210與第二前置層220之間。單元特定圖案化跡線240亦展示在圖2K中央，其連接並延伸於第一前置層210與第二前置層220之間、以及於第一前置層210與固定前置層230之間及第二前置層220與固定前置層230之間。第一前置層210、第二前置層220、固定前置層230、及單元特定佈線部分240可在堆積互連結構170內一起形成一單一平面導電層174、178。
第一前置層210可係一設計、佈線設計、RDL、或導電層174、178之一預界定區段。如同任何其他前置層，第一前置層210可包含一下凸塊墊、通孔捕獲墊、接觸墊或墊212、一跡線或佈線線路214、及一通孔捕獲墊、下凸塊墊、接觸墊、或墊216。當第一前置層210經形成為第一導電層174(作為在堆積互連結構170內的一層)之部分時，墊212可係一通孔捕獲墊，用於提供與一後續形成之電氣互連結構(諸如第二導電層178之一部分或導電通孔)的直接接觸。此外，通孔捕獲墊216可在已發生位移後在導電互連件128之端 部129的實際位置或所測量位置處與其等直接接觸或耦接至其等。當第一前置層210經形成為在堆積互連結構170內的第二導電層178之部分時，墊212可係一通孔捕獲墊，用於提供與一後續形成之電氣互連結構(諸如第二導電層178之一部分或導電通孔)的直接接觸。墊212亦可係一下凸塊金屬化(UBM)墊，類似於墊182，或與墊182連接。此外，通孔捕獲墊216可直接接觸或耦接至一導電通孔、可經形成為包括一導電通孔，及可直接接觸或耦接至在堆積互連結構內的另一導電層上之一墊，諸如導電層174之一通孔墊212。
多個導電層(諸如導電層174及178兩者)可各包括第一前置層210，並經位移或經調整以考量在封裝200內之半導體晶粒114之設計位置與實際所測量位置之間之未對齊的一部分，且如相對於封裝輪廓204所測量。在此類案例中，多個導電層174、178之第一前置層210可彼此垂直偏移，作為在相同堆積互連結構170內的多個層。第一前置層210之各部分(例如212、214、216)可一起位移或變換以匹配半導體晶粒114之經位移位置或所測量位置、經平移及旋轉兩者以匹配半導體晶粒114b之位移。
依第一前置層210與半導體晶粒114b對齊之相同方式，第二前置層220可對齊於半導體晶粒(諸如半導體晶粒114a)，該第二前置層係形成於該半導體晶粒上方。第二前置層220可係一設計、原圖、佈線設計、RDL、或導電層174、178之一預界定區段。如同任何其他前置層，第二前置層220可包含一下凸塊墊、通孔捕獲墊、接觸墊或墊222、一跡線或佈線線路224、及通孔捕獲墊、下凸 塊墊、接觸墊、或墊226。當第一前置層220經形成為第一導電層174(作為在堆積互連結構170內的一層)之部分時，墊222可係一通孔捕獲墊，用於提供與一後續形成之電氣互連結構(諸如第二導電層178之一部分或導電通孔)的直接接觸。此外，通孔捕獲墊226可在已發生位移後在導電互連件128之端部129的實際位置或所測量位置處與其等直接接觸或耦接至其等。當第一前置層220經形成為第二導電層178(作為在堆積互連結構170內的一層)之部分時，墊222可係一通孔捕獲墊，用於提供與一後續形成之電氣互連結構(諸如第二導電層178之一部分或導電通孔)的直接接觸。墊222亦可係一UBM墊，類似於墊182，或與墊182連接。此外，通孔捕獲墊226可直接接觸或耦接至一導電通孔、可經形成為包括一導電通孔，及可直接接觸或耦接至在堆積互連結構170內的另一導電層上之一墊，諸如導電層174之一通孔墊222。
多個導電層(諸如導電層174及178)可各包括第一前置層210，其可經位移或經調整以考量在封裝200內之半導體晶粒114之設計位置與實際所測量位置之間之未對齊的一部分，如相對於封裝輪廓204所測量。在此類案例中，多個導電層174、178之第一前置層210可彼此垂直偏移，作為在相同堆積互連結構170內的多個層。
第一前置層210之各部分(例如212、214、216)可一起位移或變換以匹配半導體晶粒114之經位移位置或所測量位置。第一前置層210可經平移及旋轉兩者以匹配半導體晶粒114b之位移。因 而，使多個前置層210、220對齊於在多晶粒封裝200內的各自半導體晶粒114a及114b可包括對齊於半導體晶粒114之XY位移、對齊於半導體晶粒114之旋轉，或兩者。
第三前置層230不需要對齊於半導體晶粒114a、114b，或與第一前置層210或第二前置層220對齊，而是可固定在相對於多半導體晶粒封裝200之封裝輪廓204或邊緣的一位置。換言之，第三前置層230可包含在多晶粒封裝200內的一位置，該位置無關於在多晶粒封裝200內的半導體晶粒114之位移位置。
單元特定圖案化部分240(在圖2K中以粗實線展示)連接並延伸於第一單元特定對齊部分或前置層210、第二單元特定對齊部分或前置層220與固定部分或前置層230之間。可藉由一自動佈線器產生單元特定圖案化部分240，在端點242、244變換達一位移(分別相對應於第一前置層210及第二前置層220之位移)後或根據半導體晶粒114之位移，該自動佈線器於端點242、244之間佈線。因而，各端點242、244可具有諸如與第三前置層230分開之變換或無變換(相對於多晶粒半導體封裝200之一邊緣或輪廓204固定)。
形成多晶粒封裝200期間，形成方法250之一第一組動作或步驟252至258可在實際建構或實體建立前發生於設計程序期間，其係就圖3進行展示並更詳細論述。同樣地，形成方法300之一第二組動作或步驟302至308可發生於按每面板或按每單元為基礎之封裝200處理期間，其係就圖4進行展示並更詳細論述。
如圖2L中所展示，一第三導電層或UBM 182可在形成堆積互連結構170後形成、或形成為該堆積互連結構之部分。可將UBM 182形成於第三絕緣層180及第三級導電通孔上方，以與堆積互連結構170內的其他導電層及導電通孔電連接，並電連接至半導體晶粒114、導電互連件128、及導電互連件52。相似於如本文所示之由電鍍程序形成的所有層、電鍍層、或導電層，UBM 182可係一多金屬堆疊，該多金屬堆疊包含黏附層、阻障層、種晶層、或潤濕層中之一或多者。黏附層可包含鈦(Ti)、或氮化鈦(TiN)、鈦鎢(TiW)、Al、或鉻(Cr)。阻障層可形成於黏附層上方，且可由Ni、NiV、鉑(Pt)、鈀(Pd)、TiW、或鉻銅(CrCu)製成。在一些實例中，阻障層可係TiW或Ti濺鍍層，且可用作為黏附層及阻障層兩者。在任一情況下，阻障層可抑制如Cu之材料的不良擴散。種晶層可係Cu、Ni、NiV、Au、Al、或其他適合的材料。例如，種晶層可係一Cu濺鍍層，包含約2,000埃之厚度(例如2,000±0至600埃)。
UBM 182之種晶層可形成於阻障層上方，且可作用為後續形成之互連結構、柱桿、導柱、或圓柱184、及凸塊或球狀體186下方的中間導電層。在一些情況下，可在無互連結構184之情況下形成凸塊186，且潤濕層可包含一Cu層，該Cu層具有在約5μm至11μm或7μm至9μm之一範圍內的一厚度。凸塊186(如當由SnAg焊料形成時)可在回焊期間消耗Cu UBM 182之一些者，並在焊料凸塊184與潤濕層之Cu之間的介面處形成金屬間化合物。然而，潤濕層之Cu可經製作成足夠厚，以防止Cu墊在高溫老化期間被 焊料完全消耗。在一些實例中，UBM 182可包含Ni、Pd、及Au。UBM 182可提供至堆積互連結構170之低電阻互連件，並提供對焊料擴散及種晶層之阻障，以用於焊料可潤濕性。完成的互連結構170可包含範圍為5μm至12μm、12μm至25μm、或25μm至70μm的總厚度T1。精細節距互連結構170之平面性可小於或等於10μm，該平面性可等於面板158之平面性。
圖2L亦展示，在形成互連結構170、互連結構184及凸塊186之後，可使用鋸片或雷射切割工具190穿過鋸道202而單切面板158，以形成一或多個或複數個多晶粒封裝200。封裝200可包含範圍為0.15毫米(mm)至1.1毫米之厚度或高度T2，最大厚度為約1.1mm且最小厚度為約0.15mm，其中「約」可相等於之差異百分比可小於或等於20%、10%、或5%。
圖3展示流程圖250，其展示用於使用單元特定圖案化來形成多晶粒封裝200的設計時間動作或步驟(252至258)之非限制實例。在一些案例中，本方法之一第一部分(例如元素252至258)可於用於特定裝置或封裝200之設計程序期間發生一次，並接著重新使用或應用於特定裝置或封裝200之許多複製品。第一，元素252表示導電層173、178可被拆分成多個特定對齊部分或前置層210、220、230、及240，對於多晶粒封裝200，通常在多個半導體晶粒114之間(諸如介於第一半導體晶粒114a與第二半導體晶粒114b之間)之間隙140附近。可指派導電層174、178之各部分210、220、230、及240隨一特定半導體晶粒114位移或完全不位移。在一 些案例中，可基於與下伏或相關結構相關的額外需要或技術需求，建立或劃分額外前置層或單元特定對齊部分。例如，在一半導體晶粒特徵(諸如一電感器)上方的一前置層或圖案可能需要與一下伏半導體晶粒114之一特定部分緊密對齊，而該前置層或圖案之其餘部分可分別移動或固定。
第二，元素254表示原圖之各前置層、對齊部分或區段(210、220、230、及240)在已劃分後，可接著變換至適合用於對齊於相對應之半導體晶粒114的一座標空間。各位移之前置層(諸如210、220，通常在一座標空間中設計，其中前置層210、220之一原點位於封裝220之一中心)可偏移使得前置層210、220之中心(或個別前置層210、220之原圖原點)位於經指派之一半導體晶粒114之中心。因而，當前置層210、220經旋轉或經位移達半導體晶粒114之所測量旋轉或位移時，前置層210、220將對齊於其各自的半導體晶粒114。未經位移以匹配所指派之半導體晶粒114或特徵部位的前置層或原圖(諸如前置層230)可相對於封裝200之中心或封裝200之邊緣204維持在一固定位置，使得未偏移。
第三，元素256表示設置於移動之前置層之間且連接移動之前置層(諸如前置層210、前置層220、及前置層230)的單元特定佈線部分或圖案化跡線240可具有端點242、244，該等端點一起具有經界定的所欲跡線寬度。
第四，元素258表示可指派用於佈線部分240之各者的各端點242、244隨一特定半導體晶粒114或前置層210、220、及 230位移、旋轉、移動或維持固定。因此，單元特定佈線部分240可連接圖案或原圖之經位移部分至其他經位移部分，或連接圖案或原圖之一經位移部分至一固定部分，諸如前置層210、220、及230。
圖4展示流程圖300，其展示用於使用單元特定圖案化來形成多半導體晶粒封裝200的動作或步驟(302至308)之非限制實例。本方法之一第二部分(例如元素302至308)可發生在圖3中所展示之設計程序後及作為單元特定圖案化程序之部分進行的每面板處理期間，其中經位移前置層210、220、固定前置層230、及單元特定佈線240經組合以形成最終圖案或導電層174、178。第一，元素302表示各前置層210、220繞一相對應之半導體晶粒114之原點或中心旋轉達相對應之半導體晶粒114之一相對應旋轉測量，其中前置層210、220之旋轉經錨定至各自半導體晶粒114之中心。
第二，元素304表示經旋轉之前置層210、220經具體實現(instantiated)或自封裝中心偏移達半導體晶粒偏移加上半導體晶粒114之所測量的XY位移。
第三，元素306表示單元特定佈線部分240之端點242、244可經變換達所指派晶粒114之各者之所測量位移及旋轉或前置層210、220之位移及旋轉。在一些案例中，未指派至一半導體晶粒114或前置層210、220的一數目個端點242、244未經變換且可相對於封裝200之一封裝邊緣或封裝輪廓204、以及封裝200之一中心或其他所欲特徵維持固定。
第四，元素308表示自動佈線器可完成所欲點(諸如端點242、244)之間之跡線或單元特定佈線部分240，以及保持前置層210、220、及230之間的間距，並且在必要時強制實行所欲設計規則。
自動佈線器可在變換達所測量半導體晶粒位移後，針對前置層210、220、及230之幾何形狀強制實行設計規則(諸如最小間距)。為了避免大常駐記憶體使用量，可僅當自動佈線器評估前置層210、220、230內鄰近的多邊形之點時才進行點變換，其中「鄰近」可包含至少10μm或至少12μm的特徵之間之一最小間距或分隔、或是根據封裝之組態及設計的其他所欲距離。否則，在計算單元特定佈線部分240之佈線路徑時，可忽略與多邊形之點相關聯或捕獲多邊形之點的資料，藉此簡化自動佈線之圖案的計算。因而，僅沿佈線路徑240之形狀執行變換達半導體晶粒114之位移及旋轉，最小化運算及記憶體使用量兩者。
如本文描述之使用單元特定對齊及單元特定圖案化兩者形成多晶粒封裝200可基於下列特徵之一或多者提供優勢：(i)使多個預界定前置層圖案(例如210、220)對齊於多個半導體晶粒並使用單元特定佈線部分240以連接於其等之間；(ii)使用單元特定佈線部分240以自經位移的一第一前置層210連接至另一經位移的前置層220及自經位移的前置層210、220連接至固定特徵230；及(iii)允許在各半導體晶粒114上方之一設計的一些部分相對於封裝200維持固定，而其他部分經位移以與半導體晶粒114更緊密對齊。
優點可包括對多半導體晶粒封裝200使用單元特定圖案化而最小化變異性並保持密集設計規則(可允許的間距及跡線大小)，以及最小化變異性且保持密集設計規則而增加或最大化半導體晶粒114之可允許的位移。因為可分開對齊在堆積互連結構170中的RDL圖案或導電層174、178之部分(諸如在半導體晶粒114a、114b上方的前置層210、220)，所以增加或最大化半導體晶粒114之可允許位移。因而，當兩個半導體晶粒114a、114b在相反方向上位移時，各前置層210、220僅考量一相對應之半導體晶粒114a或144b的位移。相反地，運用其他做法，如果需要對齊整個圖案174、178，則半導體晶粒位移之有效量值將加倍，此係因為半導體晶粒114在相反方向上移動，如在圖2G中所繪示。因此，藉由使用本方法而非使用針對整個封裝使用自動佈線，可配置較少電腦記憶體、較少運算資源及較少時間來判定一全新圖案，包括用於導電層174、178之最終RDL及通孔圖案，其等係用於多半導體晶粒封裝200之各者。
在前述說明中，已描述本揭露之多個實施例。然而，將顯而易見的是，可在不偏離如在隨附請求項中所提出之本發明之較廣泛精神及範疇的情況下據以作出各式修改及變化。因此，需以說明性意義而非限制性意義來考量本說明書及該等圖式。

Claims (18)

  1. 一種製作一半導體裝置之方法，其包含：藉由在一單一步驟中用囊封材囊封一第一半導體晶粒及一第二半導體晶粒之至少四個側表面及一作用表面、以及導電互連件之側表面而形成一嵌入式晶粒面板，該等導電互連件耦接至該第一半導體晶粒及該第二半導體晶粒；測量在該嵌入式晶粒面板內的該第一半導體晶粒之一實際位置及該第二半導體晶粒之一實際位置，以獲得該第一半導體晶粒之一旋轉測量、該第一半導體晶粒之一XY位移、該第二半導體晶粒之一旋轉測量、及該第二半導體晶粒之一XY位移；藉由形成一堆積互連結構於該嵌入式晶粒面板上方來互連該第一半導體晶粒及該第二半導體晶粒之該等導電互連件，該堆積互連結構係藉由以下而形成：形成與該第一半導體晶粒對齊的一第一單元特定對齊部分，形成與該第二半導體晶粒對齊的一第二單元特定對齊部分，形成連接該第一單元特定對齊部分及該第二單元特定對齊部分的單元特定佈線，及形成與嵌入式晶粒面板之輪廓對齊並耦接至該單元特定佈線的一固定部分，其中該第一單元特定對齊部分、該第二單元特定對齊部分、連接該第一單元特定對齊部分與該單元特定對齊部分的該單元特定佈線、及該固定部分係在一單一平面導電層內。
  2. 如請求項1之方法，其進一步包含在形成該堆積互連結構於該嵌入式晶粒面板上方前，藉由以下調整該堆積互連結構之一設計：將該堆積互連結構拆分成多個部分，該多個部分包括該第一單元特定對齊部分及該第二單元特定對齊部分；界定用於該第一單元特定對齊及該第二單元特定對齊之各者的複數個單元特定佈線端點；及指派該複數個單元特定佈線端點之各者至該第一單元特定對齊部分之一節段、該第二單元特定對齊部分之一節段、或相對於一封裝邊緣固定之一標記。
  3. 如請求項2之方法，其進一步包含：形成包含一第三半導體晶粒的該嵌入式晶粒面板；形成與該第三半導體晶粒對齊的一第三單元特定對齊部分；及形成連接該第三單元特定對齊部分至該第一單元特定對齊部分及該第二單元特定對齊部分的該單元特定佈線。
  4. 如請求項2之方法，其進一步包含在形成該堆積互連結構於該嵌入式晶粒面板上方前，藉由以下調整該堆積互連結構之該設計：使該第一單元特定對齊部分旋轉達該第一半導體晶粒之該旋轉測量；使該第一單元特定對齊部分位移達該第一半導體晶粒之該XY位移；使該第二單元特定對齊部分旋轉達該第二半導體晶粒之該旋轉測量；使該第二單元特定對齊部分位移達該第二半導體晶粒之該XY位移；及藉由在用於該第一單元特定對齊及該第二單元特定對齊之各者的該等單元特定佈線端點之間自動佈線，同時保持該等單元特定佈線連接件之間的最小間距，來形成連接該第一單元特定對齊部分及該第二單元特定對齊部分的該單元特定佈線。
  5. 如請求項1之方法，其中該堆積互連結構之一旋轉或XY位移不大於該第一半導體晶粒之該旋轉測量、該第一半導體晶粒之該XY位移、該第二半導體晶粒之該旋轉測量、及該第二半導體晶粒之該XY位移。
  6. 如請求項1之方法，其進一步包含藉由以下形成該嵌入式晶粒面板：提供一暫時載體，該暫時載體包含設置於該暫時載體之一頂表面上方的黏著劑；提供一第一半導體晶粒，該第一半導體晶粒包含耦接至該第一半導體晶粒之一作用表面的導電互連件；提供一第二半導體晶粒，該第二半導體晶粒包含耦接至該第二半導體晶粒之一作用表面的導電互連件；及將該第一半導體晶粒及該第二半導體晶粒面向上安裝至該暫時載體。
  7. 一種製作一半導體裝置之方法，其包含：形成一嵌入式晶粒面板；測量在該嵌入式晶粒面板內的一第一半導體晶粒之一實際位置及一第二半導體晶粒之一實際位置，以獲得該第一半導體晶粒及該第二半導體晶粒之一旋轉測量及XY位移；藉由形成一堆積互連結構於該嵌入式晶粒面板上方來互連該第一半導體晶粒及該第二半導體晶粒，該堆積互連結構係藉由以下而形成：形成與該第一半導體晶粒對齊的一第一前置層，形成與該第二半導體晶粒對齊的一第二前置層，及形成連接該第一前置層及該第二前置層的單元特定佈線；及在一單一平面導電層內形成該第一前置層、該第二前置層、及連接該第一前置層與該第二前置層的該單元特定佈線。
  8. 如請求項7之方法，其進一步包含形成與嵌入式晶粒面板之輪廓對齊並耦接至該單元特定佈線的一固定部分。
  9. 如請求項7之方法，其進一步包含：將該堆積互連結構拆分成多個部分，該多個部分包括該第一前置層及該第二前置層；界定用於該第一前置層及該第二前置層之各者的複數個單元特定佈線端點；及指派該複數個單元特定佈線端點之各者至該第一前置層、該第二前置層、或相對於一封裝邊緣固定之一前置層。
  10. 如請求項7之方法，其進一步包含在形成該堆積互連結構於該嵌入式晶粒面板上方前，藉由以下調整該堆積互連結構之一設計：使該第一前置層旋轉達該第一半導體晶粒之該旋轉測量；使該第一前置層位移達該第一半導體晶粒之該XY位移；使該第二前置層旋轉達該第二半導體晶粒之該旋轉測量；及使該第二前置層位移達該第二半導體晶粒之該XY位移。
  11. 如請求項7之方法，其中該堆積互連結構之一旋轉或XY位移不大於該第一半導體晶粒之該旋轉測量、該第一半導體晶粒之該XY位移、該第二半導體晶粒之該旋轉測量、及該第二半導體晶粒之該XY位移。
  12. 如請求項7之方法，其進一步包含控制該單元特定佈線之間的一間距，以在該第一前置層與該第二前置層之間提供大於或等於10微米之一距離的間距。
  13. 一種製作一半導體裝置之方法，其包含：形成一嵌入式晶粒面板；測量在該嵌入式晶粒面板內的一第一半導體晶粒之一實際位置及一第二半導體晶粒之一實際位置，以獲得該第一半導體晶粒及該第二半導體晶粒之一旋轉測量及XY位移；藉由形成一堆積互連結構於該嵌入式晶粒面板上方來互連該第一半導體晶粒及該第二半導體晶粒，該堆積互連結構係藉由以下而形成：形成一第一前置層，形成一第二前置層，及形成連接該第一前置層及該第二前置層的單元特定佈線；形成該第一前置層、該第二前置層、及連接該第一前置層及該第二前置層的該單元特定佈線而形成為一單一平面導電層。
  14. 如請求項13之方法，其進一步包含：形成與該第一半導體晶粒對齊的該第一前置層；及形成與該第二半導體晶粒對齊的該第二前置層。
  15. 如請求項13之方法，其進一步包含形成與嵌入式晶粒面板之輪廓對齊並耦接至該單元特定佈線的一固定部分。
  16. 如請求項13之方法，其進一步包含控制該單元特定佈線之間的一間距允差，以在該第一前置層與該第二前置層之間提供大於或等於10微米之一距離的間距。
  17. 如請求項13之方法，其進一步包含：使該第一前置層旋轉達該第一半導體晶粒之該旋轉測量；使該第一前置層位移達該第一半導體晶粒之該XY位移；使該第二前置層旋轉達該第二半導體晶粒之該旋轉測量；及使該第二前置層位移達該第二半導體晶粒之該XY位移。
  18. 如請求項13之方法，其中在該嵌入式晶粒面板中之該第一半導體晶粒或該第二半導體晶粒之一者的該旋轉測量及該XY位移包含等於一最大半導體裝置旋轉測量或XY位移的一最大旋轉測量或XY位移。
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