CN116487354A - 单元特定渐进式对准的半导体装置及方法 - Google Patents

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semiconductor die
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radial displacement
layer
semiconductor
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克里斯多佛·M·斯坎伦
克拉格·必绍普
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Decca Technology Inc
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Abstract

本发明的半导体装置可包括：设置在密封剂内的半导体晶粒，半导体晶粒与由密封剂形成的封装边缘不对准。半导体晶粒的总径向位移可描述半导体晶粒和封装边缘之间未对准。增层互连结构可包括形成在半导体晶粒和密封剂之上的两个或更多的层，两个或更多的层包括至少一个重分布层RDL。总径向位移可分布在增层互连结构的两个或更多的层上。半导体晶粒和封装边缘的平均未对准可大于至少一个单元特定图案相对于封装边缘的平均未对准。

Description

单元特定渐进式对准的半导体装置及方法
本申请是申请号为201780057483.0，申请日为2017年09月18日，名称为“单元特定渐进式对准的半导体装置及方法”的发明专利申请的分案申请。
技术领域
本公开整体涉及半导体装置，且更具体而言，涉及包括单元特定渐进式对准的半导体装置的形成。
背景技术
半导体装置常见于现代电子产品中。半导体装置具有不同的电组件数量及电组件密度。离散半导体装置一般含有一种类型电组件，例如，发光二极管(LED)、小信号晶体管、电阻器、电容器、电感器、及功率金属氧化物半导体场效晶体管(MOSFET)。整合式半导体装置一般而言含有数百至数百万个电组件。整合式半导体装置的实例包括微控制器、微处理器、电荷耦合装置(CCD)、太阳能电池、及数字微镜装置(DMD)。
半导体装置执行各式各样功能，诸如信号处理、高速计算、传输及接收电磁信号、控制电子装置、将日光转变成电力、及建立用于电视显示器的视觉投影。在娱乐、通信、功率转换、网络、计算机、及消费性产品领域中可见到半导体装置。军事应用、航空、汽车、工业控制器、及办公室设备中也可见到半导体装置。
半导体装置利用半导体材料的电性质。半导体材料的原子结构允许通过施加电场或基极电流或透过掺杂工艺来操纵其导电性。掺杂引入杂质至半导体材料中以操纵及控制半导体装置的导电性。
半导体装置含有有源及无源电性结构。有源结构(包括双极性及场效晶体管)控制电流的流动。通过改变掺杂的电平及电场或基极电流施加的电平，晶体管促进或限制电流的流动。无源结构(包括电阻器、电容器、及电感器)建立执行各式各样电功能所必须的电压与电流之间的关系。无源结构及有源结构经电连接以形成电路，其使得能够半导体装置执行高速计算及其他实用的功能。
一般使用两个复杂的制造程序来制造半导体装置，即，前端制造及后端制造，各自可能涉及数百个步骤。前端制造涉及形成多个半导体晶粒于半导体晶圆的表面上。各半导体晶粒一般是相同且含有通过电连接有源及无源组件而形成的电路。后端制造涉及从晶圆成品中单切单独半导体晶粒，及封装半导体晶粒以提供结构支撑及环境隔离。如本文中所使用，用语“半导体晶粒”是指彼字词的单数形及复数形两者，并且因此可是指单一半导体装置及多个半导体装置两者。
半导体制造的一个目的是生产较小型的半导体装置。较小型装置一般消耗较少电力、具有较高性能、且可更有效率生产。此外，较小型半导体装置具有较小的占据面积，此对于较小型终端产品而言是所欲者。较小的半导体晶粒尺寸可通过改善前端制程来达成，从而生成具有较小、较高密度的有源及无源组件的半导体晶粒。后端制程可通过改善电互连及封装材料而生成具有较小占据面积的半导体装置封装。
半导体晶粒的后端处理包括多种表面安装技术(SMT)，其用来将半导体晶粒或集成电路连接至基板及印刷电路板(PCB)表面而无需使用PCB中的通孔。四面扁平封装(QFP)使用包括自封装四个侧边的各自延伸出去的引线的SMT，此类引线有时称为“鸥翼引线”。QFP引线提供了该封装内的半导体晶粒与该QFP所安装的PCB或基板之间的电输入/输出(I/O)互连。其他SMT封装是以无引线方式制作，并且常称为扁平无引线封装。扁平无引线封装的实例是四面扁平无引线(QFN)封装及双面扁平无引线(DFN)封装。QFN封装传统包括以线接合连接至引线架的半导体晶粒，该引线架是用于封装的I/O互连。
一种更有效地生产封装半导体装置的后端处理的做法是使用框组封装，其中数个半导体晶粒形成为面板且在经重构晶圆或面板的一层级被同时处理。一种用于封装半导体晶粒的框组封装的形式是扇出型晶圆级封装(FOWLP)。FOWLP涉及将多个半导体晶粒“面向下”放置或使该半导体晶粒的有源面经定向朝向暂时载体或基板，诸如暂时带载体。也可通过将半导体晶粒“面向上”放置在暂时或永久载体上来制造FOWLP。使用例如压缩模制工艺，用封装材料(诸如环氧树脂模制化合物)包覆模制(overmold)半导体晶粒及基板或载体。在模制之后，载带被移除以暴露一起形成为经重构晶圆的多个半导体晶粒的有源面或背表面。后续，晶圆级芯片尺度封装(WLCSP)增层互连结构经形成在该经重构晶圆的顶部上。接着，导电凸块可形成于该增层互连结构上作为球状栅数组(BGA)，其附接至该经重构晶圆。在形成该BGA之后，该经重构晶圆被单切以形成个别半导体装置或BGA封装，其可提供比熟知封装更多的许多封装I/O连接。
发明内容
所属领域技术人员将可自具体实施方式与附图及权利要求书清楚了解前述及其他方面、特征及优点。
因此，在一方面中，本专利申请公开一种多个半导体装置，其可包括：半导体晶粒样本，一个或多个嵌入式晶粒面板单切出所述半导体晶粒样本，所述嵌入式晶粒面板由设置在所述半导体晶粒样本周围的密封剂形成，所述半导体晶粒样本与由用于每个所述半导体晶粒样本的所述密封剂所形成的封装边缘不对准；多个半导体晶粒中的每个半导体晶粒的总径向位移被定义在分别相对于每个半导体晶粒的半导体晶粒中心的每个半导体晶粒的极限特征处，所述每个半导体晶粒的总径向位移描述所述多个半导体晶粒和由每个半导体晶粒样本的所述密封剂形成的所述边缘封装之间不对准；增层互连结构，所述增层互连结构包括形成在每个半导体晶粒和所述密封剂之上的两个或更多的层，所述两个或更多的层包括至少一个重分布层RDL；以及所述总径向位移分布在所述增层互连结构的所述两个或更多的层上，以在所述嵌入式晶粒面板内的所述每个半导体晶粒的上方形成用于所述两个或更多的层中的每一层的单元特定图案，其中，单切的所述半导体晶粒和所述两个或更多的层的第一层之间的对准的变动加上两个或更多的层的每个接续层对所述两个或更多的层的第一层的对准的变动的总和，实质上等同于所述半导体晶粒对于所述封装边缘的对准的变动。
具体实施方案可包括下列各项中的一者或多者。所述半导体装置包括扇出封装、嵌入式多晶粒互连桥接EMIB或印刷电路板PCB中的嵌入式半导体晶粒。所述极限特征是距离所述半导体晶粒的半导体晶粒中心最远的所述半导体晶粒上的特征。所述总径向位移分布在所述两个或更多的层上，所述两个或更多的层的每一层在优先级列表中被分配优先级并且具有高优先级的层接收允许径向位移的最大量。所述总径向位移跨所述两个或更多的层的每一层分布且与每一层的允许径向位移对总允许径向位移的分率成比例地分布。所述总径向位移分布在所述两个或更多的层上以形成用于所述两个或更多的层的每一层的所述单元特定图案，包括：在至少两层的每一层中被划分为组的设计元素；以及所述两个或更多的层的每一层的分布径向位移分别为每个所述设计元素进行划分，所述组的第一组的分布径向位移为零。所述第一组中的所述设计元素包括以下中的至少一者：锯道或封装边缘终端、凸块下通孔、凸块下金属焊盘和封装终端焊盘；以及其中所述不对准进一步包括平移和旋转。
在另一方面中，本专利申请公开一种半导体装置，其包括：设置在密封剂内的半导体晶粒，所述半导体晶粒与由所述密封剂形成的封装边缘不对准；所述半导体晶粒的总径向位移被定义在相对于所述半导体晶粒的半导体晶粒中心的极限特征处，所述总径向位移描述所述半导体晶粒和所述封装边缘之间未对准；增层互连结构，所述增层互连结构包括形成在所述半导体晶粒和所述密封剂之上的两个或更多的层，所述两个或更多的层包括至少一个重分布层RDL；以及所述总径向位移分布在所述增层互连结构的所述两个或更多的层上，以对所述两个或更多的层的每一层形成单元特定图案，其中所述半导体晶粒和所述封装边缘的平均未对准大于至少一个单元特定图案相对于所述封装边缘的平均未对准。
具体实施方案可包括下列各项中的一者或多者。所述极限特征是离所述半导体晶粒的所述半导体晶粒中心最远的所述半导体晶粒上的特征。所述总径向位移分布在所述两个或更多的层上，所述两个或更多的层的每一层的所述单元特定图案在优先级列表中被分配优先级并且具有高优先级的层接收允许径向位移的最大量。所述总径向位移跨所述两个或更多的层的每一层分布且与每一层的允许径向位移对总允许径向位移的分率成比例地分布。所述两个或更多的层的每一层的每个所述单元特定图案被形成，包括：在至少两层的每一层中被划分成组的设计元素；以及分布在所述两个或更多的层上的所述总径向位移分别为每个所述设计元素进行划分，所述组的第一组的分布径向位移为零。所述第一组中的所述设计元素包括以下中的至少一者：锯道或封装边缘终端、凸块下通孔、凸块下金属焊盘和封装终端焊盘。两个或更多个分割区，每个分割区包括在所述封装边缘内的一个或多个半导体晶粒。
在另一方面中，本专利申请公开一种半导体装置，其包括：与封装边缘未对准的半导体晶粒；在相对于所述半导体晶粒的半导体晶粒中心的极限特征处限定所述半导体晶粒的总径向位移，所述总径向位移导致了所述半导体晶粒和所述封装边缘之间的未对准；增层互连结构，所述增层互连结构包括形成在所述半导体晶粒之上的两个或更多的层；以及所述总径向位移分布在所述增层互连结构的所述两个或更多的层的至少一层上，以形成包括所述两个或更多的层中至少一层的分布径向偏移的单元特定图案，其中所述半导体晶粒相对于所述封装边缘的平均未对准大于所述单元特定图案相对于所述封装边缘的平均未对准。
具体实施方案可包括下列各项中的一者或多者。所述极限特征是在离所述半导体晶粒的半导体晶粒中心最远的半导体晶粒上的特征。每个所述单元特定图案的分布径向位移因层而异，每一层在优先级列表中被分配优先级并且具有高优先级的层接收允许径向位移的最大量。所述总径向位移跨所述两个或更多的层分布且与每一层的允许径向位移对总允许径向位移的分率成比例地分布。用于形成每个所述单元特定图案的分布径向位移，包括：在至少两层的每一层中被划分为组的设计元素；以及所述两个或更多的层的每一层分别为每个所述设计元素进行划分，所述组的第一组的分布径向位移为零。所述第一组中的设计元素包括以下中的至少一者：锯道或封装边缘终端、凸块下通孔、凸块下金属焊盘和封装终端焊盘。
附图说明
图1示出制作半导体装置的示例性方法的流程图。
图2示出用于实施图1的方法的示例性系统。
图3A至图3L示出在一种制作半导体装置的方法使用中的单元特定渐进式对准的非限制实例。
图4A及图4B示出在装置或封装内的半导体晶粒的示例性位置。
图5A至图5C示出用于半导体装置的增层互连结构的部分的非限制实施例。
图6示出包括多个分割区的半导体装置的增层互连结构的一层。
具体实施方式
本揭露在下文描述中包括参考说明书附图的一项或多项实施例，此类说明书附图中，相似数字表示相同或类似组件。虽然就最佳模式而论描写本描述，但是所属领域技术人员将了解，本描述是意欲涵盖如本揭露的精神及范围内可包括的替代内容、修改、及同等内容，如由所附专利申请范围及其同等内容所定义，且如由以下公开内容及说明书附图支持。在本说明中，为了提供本揭露的充分理解而提出许多具体细节，诸如具体构型、组成、及程序等。在其他情况中，为了不混淆本揭露，未描述熟知的程序及制造技术的具体细节。此外，图中所示的各式实施例是说明性表示并且不必然依比例示出。
大致上而言，使用两个复杂的制造程序制造半导体装置：前端制造及后端制造。前端制造涉及形成多个半导体晶粒于半导体晶圆的表面上。该半导体晶圆上的各晶粒含有经电连接以形成功能电路的有源电组件及无源电组件。有源电组件(诸如晶体管及二极管)具有控制电流的流动的能力。无源电组件(诸如电容器、电感器、电阻器及变压器)建立执行电路功能所必须的电压与电流之间的关系。
通过一系列程序步骤形成无源组件及有源组件于半导体晶圆的表面上方，包括掺杂、沉积、光刻法、蚀刻、及平坦化。掺杂通过诸如离子植入或热扩散的技术而将杂质引入至半导体材料中。掺杂程序修改有源装置中的半导体材料的导电性，将半导体材料转变成绝缘体、导体，或响应于电场或基极电流而动态改变半导体材料的导电性。晶体管含有经配置成所必要的不同类型及掺杂程度的区，以在施加电场或基极电流时使得能够晶体管促进或限制电流的流动。
有源组件及无源组件是由具有不同电性质的材料的层所形成。可通过各式各样沉积技术来形成层，部分依沉积的材料的类型而决定沉积技术。例如，薄膜沉积可涉及化学气相沉积(CVD)、物理气相沉积(PVD)、电解电镀、及无电电镀工艺。大致上而言，各层被图案化以形成有源组件部分、无源组件部分、或介于组件之间的电连接部分。
可使用光刻法将层图案化，光刻法涉及沉积光敏材料(例如，光致抗蚀剂)于待图案化的层上方。使用光将图案自光掩模转印至光致抗蚀剂。在一实施例中，使用溶剂移除光致抗蚀剂图案的经受光的部分，而暴露待图案化的下方层的部分。在另一实施例中，使用溶剂移除光致抗蚀剂图案的未经受光的部分(负光致抗蚀剂)，而暴露待图案化的下方层的部分。移除光致抗蚀剂的其余部分，留下经图案化的层。替代地，一些类型材料是通过使用诸如无电电镀及电解电镀的技术将该材料直接沉积于通过先前沉积/蚀刻工艺所形成的区或空隙中而图案化。
图案化是移除半导体晶圆表面上的顶部层的部分的基本操作。可使用光刻法、光掩模、掩模、氧化物或金属移除、摄影及模板印刷、以及显微蚀刻来移除半导体晶圆的部分。光刻法包括：于光罩(reticle)或光掩模中形成图案，及转印该图案至半导体晶圆的表面层。光刻法以两步骤式工艺于半导体晶圆的表面上形成有源及无源组件的水平尺寸。第一步骤是，将光罩或光掩模的图案转印至光致抗蚀剂层上。光致抗蚀剂是在受曝光时经历结构及性质变更的光敏材料。变更光致抗蚀剂的结构及性质的工艺作为负型作用光致抗蚀剂或正型作用光致抗蚀剂发生。第二步骤是，将光致抗蚀剂层转印至晶圆表面中。转印发生在蚀刻移除半导体晶圆的顶部层的未被光致抗蚀剂覆盖的部分时。光致抗蚀剂的化学使得该光致抗蚀剂实质上维持完好，并且在移除半导体晶圆的顶部层的未被光致抗蚀剂覆盖的部分的同时，抵抗被化学蚀刻溶液移除。可根据使用的特定光致抗蚀剂及所欲结果，修改形成、曝光及移除光致抗蚀剂的工艺，以及修改移除半导体晶圆的一部分的工艺。
在负型作用光致抗蚀剂中，光致抗蚀剂被曝光，并且在称为聚合的工艺中自可溶状况变更至不可溶状况。在聚合中，使未聚合材料曝光或暴露于能量源，且聚合物形成交联材料，该交联材料是抗蚀剂。在大多数负光致抗蚀剂中，聚合物是聚异戊二烯。用化学溶剂或显影剂去除可溶部分(即，未被曝光的部分)，而在光致抗蚀剂层中留下对应与光罩上的不透明图案相对应的孔洞。图案存在于不透明区中的掩模称为亮场(clear-field)掩模。
在正型作用光致抗蚀剂中，光致抗蚀剂被曝光且在名为光溶解化的工艺中自相对非可溶状况变更至更可溶状况。在光溶解化中，相对不可溶光致抗蚀剂被曝光于适当的光能量并且转换成较可溶状态。在显影程序中，可通过溶剂去除光致抗蚀剂的光溶解化部分。基本的正光致抗蚀剂聚合物是酚-甲醛聚合物，还称为酚-甲醛酚醛树脂。用化学溶剂或显影剂去除可溶部分(即，被曝光的部分)，而在光致抗蚀剂层中留下对应于光罩上的透明图案的孔洞。图案存在于透明区中的掩模称为暗场(dark-field)掩模。
在去除半导体晶圆的未被光致抗蚀剂覆盖的顶部部分之后，去除光致抗蚀剂的其余部分，而留下经图案化的层。替代地，一些类型材料是通过使用诸如无电电镀及电解电镀的技术将该材料直接沉积于通过先前沉积/蚀刻工艺所形成的区或空隙中而图案化。
于现有图案上沉积材料的薄膜会增大下方图案且建立非均匀平坦表面。使用均匀平表面以生产较小且更致密聚集的有源组件及无源组件。可使用平面化以自晶圆的表面移除材料且生产均匀平表面。平坦化可被用来从晶圆表面去除材料和产生均匀平坦的表面。平坦化涉及用抛光焊盘抛光晶圆的表面。在抛光期间将研磨材料及腐蚀性化学品添加至晶圆的表面。替代地，使用机械研磨而不使用腐蚀性化学品来进行平面化。在一些实施例中，单纯机械研磨是通过使用带式磨光机、标准晶圆背磨机、或其他类似机器来达成。组合的研磨机械作用及化学腐蚀作用移除任何不规则形貌，导致均匀平坦表面。
后端制造是指将晶圆成品切割或单切成单独半导体晶粒，并接着封装半导体晶粒以达到结构支撑及环境隔离。为了单切半导体晶粒，可沿称为锯道或划线的晶圆的非功能区切割晶圆。使用激光切割工具或锯刃单切晶圆。在单切之后，将单独半导体晶粒安装至封装基板，该封装基板包括用于与其他系统组件互连的引脚或接触焊盘。接着，形成于半导体晶粒上方的接触焊盘连接至在封装内的接触焊盘。可用焊料凸块、螺柱凸块、导电膏、重分布层、或丝焊接合实现电连接。将密封剂或其他模制材料沉积于封装上以提供物理支撑及电隔离。接着，将封装成品插入于电性系统中，并且使半导体装置的功能对于其他系统组件是可用的。
电性系统可是使用该半导体装置来执行一种或多种电性功能的独立式系统。替代地，电性系统可是较大型系统的子组件。例如，电性系统可是移动电话、个人数字助理(PDA)、数字视频摄影机(DVC)、或其他电子通信装置的一部分。替代地，电性系统可以是图形适配器、网络适配器、或可插入计算机的其他信号处理卡。半导体封装可包括微处理器、内存、专用集成电路(ASIC)、逻辑电路、模拟电路、RF电路、分立装置、或其他半导体晶粒或电子组件。微型化及重量减轻对于待被市场接受的产品而言是必要的。缩短半导体装置之间的距离以实现更高密度。
通过在单一基板上组合一个或更多个半导体封装，制造商可将预制造组件纳入电子装置及系统。因为此类半导体封装包括精密的功能性，电子装置可使用较不昂贵的组件及流线化生产程序来制造。所得装置比较不会故障而且制造较不昂贵，从而降低消费者的成本。
本揭露、其方面及实施方案不受限于本文中公开的特定封装类型、材料类型、或其他系统组件实例、或方法。设想与半导体制造及封装一致的所属技术领域中已熟知的许多附加组件、制造及组装流程，用于搭配来自本揭露的具体实施方案使用。因此，例如，虽然公开具体实施方案，但是此类实施方案及实施的组件可包括如所属技术领域中已熟知的用于此类系统及实施的组件的任何组件、型号、类型、材料、版本、量、和/或类似者，此类系统及实施的组件与意图的操作一致。
本文使用字词“示例性”、“实例”或其各种形式意指用作一实例、案例、或图解阐释。本文描述“示例性”或为“实例”的任何方面或设计非必然视为优选或优点优于其他方面或设计。另外，实例仅为了清楚及理解的目的而提供并且非意欲以任何方式限制或限定所公开的目标物或本揭露的相关部分。会了解到可以呈现具有不同范围的无数附加或替代实例，但已为了简洁的目的而加以省略。
虽然本揭露包括不同形式的数项实施例，但是在说明书附图及以下撰写的说明书中呈现具体实施例的细节，且了解本揭露视为所公开的方法及系统的范例及原理，并且非意图使所公开的概念的广泛方面限于所阐释的实施例。此外，所属领域技术人员应了解，其他制造装置及实例可与所提供的装置及实例互混或取代所提供的装置及实例。在上文描述参考特定实施例之处，应显而易见，可进行数个修改而不会脱离其精神，并且显而易见，这些实施例及实施方案也可应用于其他技术。因此，所公开的目标物意图含括所有此类变更、修改及变化，彼等皆落入本揭露的精神及范围以及所属领域技术人员的知识内。
图1示出单元特定渐进式对准或Progressive Adaptive AlignmentTM的一示例性方法或程序的概述的流程图100，关于后续的说明书附图下文详细论述。图1示出用于开发半导体装置、半导体封装、或FOWLP 400、410、430的对准及图案化的系统及方法100，其运用针对各封装400、410的一个或多个层的部分或针对各层的独特或单元特定的平移及旋转，说明在嵌入式晶粒面板380内的半导体晶粒334的未对准。
更具体而言，图1所示，制作嵌入式晶粒面板380，及测量在面板380中的各半导体晶粒334的真实位置(参见例如特征102及图3A至图3G)。半导体晶粒的总径向位移Rm是基于该半导体晶粒的真实、实际、或测量位置确定的(参见例如特征104及图3F、图3G、及图4A)。接着，根据优先级列表205将总径向位移Rm分布至该半导体晶粒的两个或更多个层(参见例如特征106、205及图1至图2、图3H至图3L及图5A至图5C)。可使用特定层L的分布径向位移Rd来计算用于在半导体封装400、410内的各层L的变换(参见例如特征108及图3H至图3L及图5A至图5C)。该变换包括平移(dx,dy)分量及旋转(θ)分量。于该半导体晶粒上方使用计算变换形成单元特定图案399(参见例如特征110及图3H至图3L及图5A至图5C)。
图2示出可用于实施在图1中所示的单元特定渐进式对准的方法或程序的示例性系统或机器群组的概述的流程图200。测量系统202可用于测量嵌入式晶粒面板380中的各半导体晶粒334相对于名义位置(参见例如特征386及图3F)的真实位置，其中在不考虑半导体晶粒的实际位移或移动(例如如图3D所示的封装材料的替换)情况下，半导体晶粒334的名义位置可为半导体晶粒334的预期、计划、或理论位置。软件系统204可用于使用由测量系统202所测量的真实位置来确定总径向位移Rm、分布总径向位移Rm至该半导体晶粒的两个或更多个层、及计算对应于各层的分布径向位移Rd用于该层的变换。光刻机206可用于使用由软件系统204所计算的变换来形成单元特定图案399。接着，(无光掩模)制版机208可施加单元特定图案399的任一者或全部于该面板中的该半导体晶粒上。激光剥蚀、直写曝光、及电子束光刻是可由无光掩模图案化机器208采用的适合无光掩模图案化技术的实例，或是该无光掩模图案化机器的部分。
图3A至图3L展示一示例性制造程序，其包括形成半导体封装400、410、及430，诸如FOWLP，其中使用单元特定渐进式对准。图3A展示半导体晶圆330，其具有用于结构支撑的基板基底材料332，诸如但不限于硅、锗、砷化镓、磷化铟、或碳化硅。通过如上所述的非作用晶粒间晶圆区或锯道336分开的多个半导体晶粒或组件334是经形成在晶圆330上。锯道336提供切割区域以将半导体晶圆330单切成单独半导体晶粒334。
图3B展示于图3A中描绘的半导体晶圆330的一部分的剖视图。图3B进一步展示具有背侧或背表面338的各半导体晶粒334具有背侧或背表面338及与该背侧相对的有源面340。有源面340含有模拟电路或数字电路，此类模拟电路或数字电路实施为形成在半导体晶粒内的有源装置、无源装置、导电层、及介电层，并且根据半导体晶粒的电设计及功能而电互连。例如，电路可包括形成在有源面340内的一个或多个晶体管、二极管、及其他电路组件，以实施模拟电路或数字电路，诸如DSP、ASIC、内存、或其他信号处理电路。半导体晶粒334也可含有用于RF信号处理的IPD，诸如电感器、电容器、及电阻器。
使用PVD、CVD、电解电镀、无电电镀工艺、或其他适合的金属沉积工艺来形成导电层或导电焊盘342于有源面340上方。导电层342可是Al、Cu、Sn、Ni、Au、Ag、或其他适合的导电材料的一个或多个层。导电层342作用为电连接至有源面340上的电路的接触焊盘或接合焊盘。导电层342可形成为并排设置成距半导体晶粒334的边缘到第一距离的接触焊盘，如图3B及图3G所示。替代地，导电层342可形成为在多个列中偏置的接触焊盘，使得第一列接触焊盘被设置成距半导体晶粒的边缘至第一距离，而与该第一列交替排列的第二列接触焊盘被设置成距半导体晶粒的边缘至第二距离。
半导体晶圆330也可经受可选的磨光操作以使背面平坦化并缩减该半导体晶圆的厚度。类似地，也可使用选用的化学蚀刻来移除并平坦化半导体晶圆330。对于包括期望厚度的晶圆330，可在半导体晶粒334的背侧338上形成可选的背侧涂层344。背侧涂层344可是聚合物层、介电膜、环氧树脂膜、或具有类似绝缘及结构性质的其他适合材料，其可含有SiO2、Si3N4、SiON、五氧化二钽(Ta2O5)、Al2O3、聚酰亚胺，苯环丁烯(BCB)，及聚苯并噁唑(PBO)的一个或多个层。可通过层压工艺、模制工艺、或其他适合的工艺形成背侧涂层344。替代地，可省略选用的背侧涂层344，使得背侧338维持暴露作为最终封装的部分或维持暴露以用于后续封装或覆盖。在另一实施例中，背侧涂层344可是导热材料(诸如Al、Cu、Ni、Cu及Ni)或具有高热导率的其他适合材料的一个或多个层，其是通过诸如印刷、PVD、CVD、溅镀、电解电镀、无电电镀、金属蒸镀、金属溅镀、或其他适合工艺的工艺所形成。导热背侧涂层344可形成导热路径，该导热路径有助于分布及消散由半导体晶粒334所产生的热，且增加后续形成的FOWLP的热性能。虽然在图3B中所示，在半导体晶圆330被单切成单独半导体晶粒之前，背侧涂层344形成在该晶圆的背侧338上，但是背侧涂层344也可在单切后的单独半导体晶粒334上形成。
图3C示出半导体晶圆330不含可选的背侧涂层344且含有可选的绝缘或钝化层346及可选的导电层或重分布层(RDL)354。可使用图案化及金属沉积工艺(诸如印刷、PVD、CVD、溅镀、电解电镀、无电解电镀、金属蒸镀、金属溅镀、或其他适合的金属沉积工艺)，于绝缘层346及导电层342上方形成导电层或RDL 354。导电层354可是Al、Cu、Sn、Ni、Au、Ag、或其他适合的导电材料的一个或多个层。在一些实施例中，导电层354是RDL，其包括钛钨(TiW)籽晶层、Cu籽晶层、及形成于该TiW籽晶层及该Cu籽晶层上的Cu层。导电层354可沿循导电层342及绝缘层346或半导体晶粒334的轮廓。导电层354提供在导电层342的部分与电互连件、互连件、互连结构、半导体晶粒焊盘、Cu螺柱、Cu螺柱层、或铜杆、导柱、或圆柱356之间的电路径。取决于稍后安装的半导体晶粒的设计及功能，导电层354的部分可是电性共同或经电隔离的。导电层354可作用为扇入RDL，其提供确定电互连件356的位置的附加灵活性。
图3C还示出形成于导电层354上方且直接连接至该导电层的电互连件或铜螺柱、导柱、杆、或圆柱356。在其他实例中，电互连件356可直接连接至或接触于接触焊盘或导电层342，或以其他方式电耦合至导电层342而无导电层354。在形成互连件356之后，可使用锯刃或激光切割工具358穿过锯道336将半导体晶圆330单切成单独半导体晶粒334。
图3D示出含有用于结构性支撑的暂时或牺牲性基底材料的载体或基板360，该材料是诸如金属、硅、聚合物、氧化铍、或其他适合的低成本刚性材料。选用的界面层或双面胶带362可形成于载体360上方以作为暂时黏着接合膜或蚀刻终止层。多个基准对准标记或基准364可定位于载体360或界面层362上方或附接至该载体或该界面层。替代地，载体360或界面层362的一部分被移除或标记以形成基准364。基准364允许载体360相对于半导体晶粒334的后续安装的定向及处置。
图3D进一步示出图3C中的半导体晶粒334，半导体晶粒面朝下安装至载体360及界面层362，其有源面340经定向朝向基板。替代地，图3B中的半导体晶粒334也可面朝上安装至载体360及界面层362。在任一情况下，无论面朝上或面朝下定位，半导体晶粒334可后续经受关于图3D至图3F、图3H至图3I所描述的处理，如本文更详细所述。无论面朝上或面朝下定位，可根据半导体晶粒的名义或预定位置及间隔而相对于基准364来定位半导体晶粒334。确定为半导体晶粒334的各自所选择的名义位置作为名义或预定面板设计的部分，其促进形成用于各半导体晶粒334的最终封装或FOWLP，诸如装置400、410。该名义面板设计提供用于形成用于各半导体晶粒334的RDL、扇出增层互连结构、或两者的适当空间，及最终装置或封装的中的单切。
因此，图3D示出，如自基准364所测量，第一半导体晶粒334在对应于该名义面板设计内的该第一半导体晶粒的位置的参考点R1处安装或设置于载体360上方。类似地，如自一个或多个基准364所测量，第二半导体晶粒334可在对应于该名义面板设计内的该第二半导体晶粒的位置的参考点R2处安装或设置于载体360上方。当半导体晶粒334安装于载体360上时可通过空间或间隙365分隔，该空间或间隙提供用于后续形成的扇出互连结构的区域。空间或间隙365的大小可包括充足区域以用于选用地在后续形成的FOWLP内安装半导体装置或组件。
图3D还示出用于膏印刷、压缩模制、转印模制、液态密封剂料模制、真空层压、旋涂、或其他适合的施料器而沉积的密封剂366。具体而言，图3D示出含有多个入口370及372的模具368，其与载体360及界面层362组装在一起，以将半导体晶粒334围封在模具368内，以用于后续的密封。通过围绕半导体晶粒334移动模具368，或者替代地通过将半导体晶粒334移入模具368中，而将模具368组装在一起。模具368可包括仅第一或顶部部分，该第一或顶部部分与载体360及界面层362组装在一起，而无第二或底部模具部分。在一实施例中，载体360及界面层362用作底部模具部分，以用于后续密封工艺。替代地，半导体晶粒334、载体360、及界面层362可设置在包括多个部分(诸如顶部部分及底部部分)的模具内。
图3D进一步示出模具368围封半导体晶粒334而具有腔室或开放空间374。腔室374延伸在模具368至半导体晶粒334与界面层362之间。可在升高温度及压力下自施配器376透过入口370注入体积的密封剂366至腔室374中且于半导体晶粒334及载体360上方。入口372可是用于过量密封剂366的具有选用的真空辅助件378的排出埠。密封剂366可为聚合物复合材料，诸如含填料的环氧树脂、含填料的环氧丙烯酸酯、或含适用填料的聚合物。根据腔室374的空间需求减去半导体晶粒334及可能存在的任何附加半导体装置所占据的区域而测量密封剂366体积。密封剂366可在升高温度下均等地分散且均匀地分布于围绕半导体晶粒334的腔室374内。密封剂366的黏度可经选择以用于均匀覆盖。例如，较低黏度可增加该密封剂的流动以用于模制、膏印刷、及旋涂。半导体晶粒334一起嵌入密封剂366中，密封剂366是非导电性并在环境上保护半导体装置免于外部元素及污染物的侵害。在单一步骤中，该密封剂可覆盖、直接接触半导体晶粒的5或6个侧面或表面，半导体晶粒的5或6个侧面或表面包括电互连件356的侧面、端部、或侧面及端部两者。
在图3E中，自模具368移出半导体晶粒334。可通过化学蚀刻、机械剥离、CMP、机械磨光、热烘烤、UV光、激光扫描、或湿法脱模来移除载体360及界面层362以暴露密封剂366。密封剂366的表面可与背侧338实质上共平面，该表面是通过移除载体360及界面层362而暴露。图3E所示，在移除载体360及界面层362之后，密封剂366设置成围绕半导体晶粒334以形成嵌入式晶粒面板、重构面板、或面板380。面板380包括任何形状及大小的占据面积或形状尺寸，该占据面积或形状尺寸允许且有利于形成FOWLP的后续处理，如下文更详细地描述。在一实施例中，面板380包括类似于300mm半导体晶圆的形状尺寸的形状尺寸且包括具有300mm的直径的圆形占据面积。在其他实例中，面板380可包括方形或矩形形状尺寸，及在任何情况下，可具有小于或大于300mm的直径、长度、或宽度，诸如200mm、450mm、或以上。
图3E还示出面板380也可经受利用研磨机382进行的可选的研磨操作，以平坦化表面及缩减面板380的厚度。也可使用化学蚀刻以移除并平面化面板380中的密封剂366的一部分。因此，互连件356的表面可相对于密封剂366在面板380的表面处暴露，以电连接半导体晶粒334至后续形成的扇出互连结构。
在图3E中，选用的背侧涂层384(类似于图3B中的背侧涂层344)可形成于半导体晶粒334的背侧338上方且于密封剂366的表面(该表面与背侧338实质上共平面)上方。背侧涂层384可是聚合物层、介电膜、环氧树脂膜、或具有类似绝缘及结构性质的其他适合材料，其可含有SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚酰亚胺、BCB、及PBO的一个或多个层。可通过层压工艺、模制工艺、或其他适合的工艺形成背侧涂层384。在一实施例中，背侧涂层384可是光学透明材料，其促进光学扫描在面板380内的制品，诸如半导体晶粒334、互连件356、及基准364。在另一实施例中，背侧涂层384可是导热材料(诸如Al、Cu、Ni、Cu及Ni)或具有高热导率的其他适合材料的一个或多个层，其是通过诸如印刷、PVD、CVD、溅镀、电解电镀、无电电镀、金属蒸镀、金属溅镀、或其他适合工艺的工艺所形成。导热背侧涂层384可形成导热路径，其协助由半导体晶粒334所产生的热的分布及耗散，且增加后续形成的FOWLP的热性能。替代地，可省略选用的背侧涂层384，使得背侧338维持暴露作为最终封装的部分，或后续被覆盖。背侧涂层384可在自该面板移除密封剂366的一部分的之后或的之前形成在面板380上。
图3F示意示出扫描仪386(该扫描仪可包括或是在图2中所展示的测量系统202)，其检测面板380以确定在面板380内的半导体晶粒334的真实或实际位置。扫描仪386可使用光学成像、声学成像、磁性成像、射频、红外线、或其他适合的工艺以确定在面板380内的半导体晶粒334或包括选用的半导体装置的其他制品的真实或实际位置。相对于在面板380上的全局参考点或基准点364来确定各半导体晶粒334或其他制品的真实位置及旋转。随着密封剂366的形成以及载体360及界面层362的移除，可自载体360转印(此类)基准364。基准364也可包括数个新基准对准标记，其定位于面板380上方或附接至该面板，或通过标记或移除面板380的一部分被形成。替代地，连同面板380并入或识别的基准364不需要物理识别为面板380的部分，而是可与扫描仪386的一部分相关联或与介于面板380与扫描仪386之间的附接点相关联。
如图3F中所示出，扫描仪386可检测在各半导体晶粒334上的特征，以确定在面板380上每个半导体晶粒334相对于基准364的实际位置及旋转。通过扫描仪386所识别的在各半导体晶粒334上的特征包括半导体晶粒334的边缘或隅角的位置、互连件356的位置(包括该互连件的隅角、中心、或轮廓)、或在半导体晶粒334上或与该半导体晶粒相关联的任何其他特征。半导体晶粒334的实际或所测量位置包括x-y位置，该x-y位置考虑在面板380内在半导体晶粒334的一个或多个方向相对于基准364的侧向或平移位移。类似地，半导体晶粒334的实际或所测量位置还包括相对于基准364的定向或角旋转。
如图3F所示出，第一半导体晶粒334封装在面板380内且定位于参考点R3(其相对于基准364确定)处。类似地，第二半导体晶粒334封装在面板380内的参考点R4(其相对于基准364确定)处。当半导体晶粒334精准且精确放置在参考点R1及参考点R2处且在封装期间半导体晶粒334未经受任何移动或位移时，及R1将等于R3，且R2将等于R4。然而，半导体晶粒334自该预定面板设计的该名义位置的移动导致参考点R3及参考点R4分别不同于参考点R1及参考点R2。半导体晶粒334移动远离其名义位置及基准364起因于未准确安装半导体晶粒334在载体360上方。此外，半导体晶粒334的移动还起因于发生在封装期间的半导体晶粒334的位置位移。例如，起因于密封剂366接触半导体晶粒334的力会造成半导体晶粒334及互连件356相对于基准364位移且相对于在预定面板设计内的半导体晶粒334的名义位置(即，参考点R1及参考点R2)位移。
在通过扫描仪386确定在面板380内的各半导体晶粒334及互连件356的真实位置及定向(如在图1的组件102所展示)之后，比较半导体晶粒334的真实位置(例如R3及R4)与在该名义面板设计内的半导体晶粒334的名义位置(例如R1及R2)，以确定在处理期间发生的各半导体晶粒334及互连件356的位置或径向位移Rm的变化(如在图1的组件104所展示)。通过查明介于半导体晶粒334及互连件356的名义或原始设计位置或图案(诸如在图4A中所展示的名义图案402)与半导体晶粒334及互连件356的实际位置或图案(诸如在图4A中所展示的实际图案404)之间的位置差异，可识别及消弭后续形成扇出增层互连结构于该半导体上方的潜在问题。
如果半导体晶粒334的真实位置(例如，R3及R4)已位移而使得互连件356的真实位置将不再对准后续形成的RDL或增层互连结构397(诸如关于图3H至图3L所展示及论述的导电层390)或不再提供与该后续形成的RDL或增层互连结构的良好电连接，则存在潜在问题。原始经设计用于面板380的扇出增层互连结构或增层互连结构397将不对准一些半导体晶粒334或互连件356，此是因为原始经设计的增层互连结构397是基于在该面板设计内的半导体晶粒334的名义位置(例如R1及R2)，且不是基于已形成为面板380的部分之后的半导体晶粒334及互连件356的实际或真实位置(例如R3及R4)。因此，增层互连结构397的原始设计的至少一部分在应用至面板380之前经修改，以避免介于该互连结构与半导体晶粒334之间未对准及未适当电连接的问题，以降低、最小化、或排除数个有缺陷半导体晶粒封装400、410。在一实施例中，半导体晶粒334及互连件356的位置数据被汇入至软件系统204(诸如图案自动路由器)中，其考虑半导体晶粒334的真实或所测量位置及产生新设计，该新设计调整或选择用于增层互连结构397的至少一部分的新位置，例如，通孔、RDL、焊盘、及迹线、或层a至e的任何部分或组件280、288、288、304、306、390、392、394、及396，以连接至半导体晶粒334的互连件356。个别封装设计经组合以形成用于各层的全面板的制图。自名义位置至真实位置的位移差异规定如何组合个别封装设计以形成该全面板设计。在一实施例中，用于各面板的设计文件被汇入至光刻机206，该光刻机使用设计数据以用图案化机器208(如在图2中所示出)动态地施加自定义、单元特定图案至各面板。如下文的更详细描述(诸如关于图3G至图4B)，增层互连结构397及单元特定图案399的自定义单元特定图案化及修改可是基于总所测量径向位移Rm及极限特征420，且可使用无光掩模工艺被形成，包括例如激光剥蚀、直写曝光、电子束光刻、或其他适合的工艺。
图3G示出包括通过锯道336分开的多个半导体晶粒334的面板380的平面图或俯视图。在面板380内的各单独半导体晶粒334可自其名义位置平移、旋转、或平移及旋转。在图4A及图4B中示出且关于图4A及图4B描述在最终封装400或410内的半导体晶粒334的位移的相关视图，于下文更详细展示。
图3H示出保形地施加于面板380及互连件356上方的绝缘或钝化层388。绝缘层388可包括使用PVD、CVD、网版印刷、旋转涂布、喷洒涂布、烧结、或热氧化所施加的一个或多个层。绝缘层388含有SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚酰亚胺、BCB、PBO、或其他具有类似绝缘及结构性质的材料的一个或多个层。在一实施例中，钝化层388是选用的聚合物层且可省略。可通过蚀刻、激光钻孔、机械钻孔、或其他适合的工艺移除绝缘层388的一部分，以形成完全延伸穿过绝缘层388的开口，以暴露导电互连件356的至少一部分用于后续电连接。替代地，因为绝缘层388是选用的，所以在没有形成绝缘层情况中，诸如当导电层390直接形成在导电互连件356及密封剂或模具366上时，导电互连件356可被暴露用于后续电互连。
图3H展示可通过蚀刻、激光钻孔、机械钻孔、或其他适合的工艺移除绝缘层388的一部分以形成完全延伸穿过绝缘层388的开口387，以暴露互连件356。可调整在绝缘层388中的开口387的位置。例如，可调整在绝缘层388中的开口387到总分布径向位移Rd的全部或一部分，该总分布径向位移Rd可为总径向位移Rm的全部或一部分，其可包括相对于在面板380上的基准364的x-y平移、角度θ的旋转、或两者。下文关于图3K、图3L、及图4A至图5C描述分布径向位移Rd的附加描述，及如何在封装的垂直地偏移层之间分配总径向位移Rd的部分。在任何情况下，当分布总所测量径向位移Rm的部分、或分布全部的总所测量径向位移Rm时，所属领域技术人员将理解，分布“全部”的总所测量径向位移Rm可包括总所测量径向位移Rm的100百分比或实质上全部的总所测量径向位移Rm，其中“实质上”可是对于所有层LA的总体或按每层基础在小于或等于1％、1％、3％、4％、5％、或更多、高至10％、15％、或20％的百分比差异内，诸如99％、98％、95％、90％等。
图3H还示出导电层、传导层、或RDL层390经图案化且沉积于绝缘层388及互连件356上方作为扇出RDL。导电层390可是Al、Cu、Sn、Ni、Au、Ag、或其他适合的导电材料的一个或多个层。可使用PVD、CVD、电解电镀、无电电镀、或其他适合的工艺来沉积导电层390。在一实施例中，导电层390是RDL，其包括TiW籽晶层、Cu籽晶层、及形成于该TiW籽晶层及该Cu籽晶层上的Cu层。导电层390提供介于电互连件356与后续形成的凸块或封装互连结构之间的电互连，此类凸块或封装互连提供用于在半导体晶粒334与于该FOWLP外部的点之间的传输电信号。由于半导体晶粒334及互连件356相对于基准364的位置变化，可调整导电层390到分布径向位移Rd，分布径向位移Rd可包括相对于基准364的x-y平移、角度θ的旋转、或两者。
图3H示出保形地施加于面板380及导电层390上方的绝缘或钝化层392。绝缘层392包括使用PVD、CVD、网版印刷、旋转涂布、喷洒涂布、烧结、或热氧化所施加的一个或多个层。绝缘层392含有SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚酰亚胺、BCB、PBO、或其他具有类似绝缘及结构性质的材料的一个或多个层。在一实施例中，钝化层392是聚合物层。
图3H进一步示出可通过蚀刻、激光钻孔、机械钻孔、或其他适合的工艺移除绝缘层392的一部分，以形成完全延伸穿过绝缘层392的开口，及暴露导电层390的至少一部分用于后续电互连。在绝缘层392中此类开口的位置可相对于外轮廓或封装边缘337形成在名义位置或修改位置处。可根据介于导电层390与UBM 398之间的分布径向位移Rd的量，来调整或不调整形成在绝缘层392中的此类开口。基于半导体晶粒334及互连件356的所测量位置的在绝缘层392中的此类开口的此类位置及对应的通孔(诸如在图3K中所示出的通孔306)允许在该装置或封装400、410内有良好的导电性，同时封装互连件(诸如电互连件或焊料凸块396)的位置仍然维持相对于封装400、410的外缘或轮廓377固定且不随半导体晶粒334的移动或位移而变化。关于图4A至图5C描述分布径向位移Rd的附加描述。
图3I示出UBM 394形成于导电层390及绝缘层392上方。UBM 394可是包括黏着性层、阻障层、籽晶层、及润湿层的多个金属堆栈。UBM 394的层可是Ti、TiN、TiW、Al、Cu、Cr、CrCu、Ni、NiV、Pd、Pt、Au、及Ag。在一实施例中，UBM 394包括TiW籽晶层、Cu籽晶层、及Cu UBM层。该TiW籽晶层可保形地施加于绝缘层392上方且延伸至形成在绝缘层392中的此类开口(当存在时)，且保形地施加于导电层390的一部分上方。Cu籽晶层可保形地施加于TiW籽晶层上方。Cu UBM层可保形地施加于TiW籽晶层及Cu籽晶层上方。UBM 394用作介于导电层390与后续形成的焊料凸块或其他I/O互连结构之间的中间导电层。UBM 394可提供对导电层390的低电阻互连、对焊料扩散的阻障、及焊料可湿性的增加。
可使用蒸镀、电解电镀、无电解电镀、球滴(ball drop)、或网版印刷工艺，沉积导电凸块材料于UBM 394及导电层390上方。凸块材料可能是具有选用的助焊剂溶液的Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、及上述各自的组合。例如、凸块材料可是共熔Sn/Pb、高铅焊料、或无铅焊料。可使用适合的附接或接合工艺，将凸块材料接合至UBM 394。在一实施例中，可通过将凸块材料加热至高于其熔点来使凸块材料回焊，以形成圆形球体或凸块396。在一些应用中，凸块396被第二次回焊以改良至UBM 394的电接触。凸块也可压缩接合至UBM 394。凸块396表示可形成于UBM 394上方的一种类型互连结构。互连结构也可使用导电膏、螺柱凸块、微凸块、或其他电互连。
在形成凸块396之后，可使用锯刀或激光切割工具398沿锯道336、334将面板380单切成个别FOWLP 400。
图3J(接续图3I)示出完成的FOWLP 400。FOWLP 400包括半导体晶粒334，连同设置于半导体晶粒334的有源面340上方的选用的绝缘层346(诸如聚合物)。导电层354(当存在时)可形成为扇入互连结构，其连接至接触焊盘342及互连件或铜导柱356。因为在单切半导体晶粒334之前在晶圆级形成导电层354及互连结构或铜导柱356，所以导电层及互连结构或铜导柱可在无需调整导电层及互连结构或铜导柱的图案的情况下形成，此是因为当此类结构形成在原生晶圆330(如图3C中所示出)上方时，在形成经重构晶圆或嵌入式晶粒面板380期间未发生位移。用密封剂366封装半导体晶粒334、导电层或扇入RDL 354、及互连结构356。背侧涂层384可设置于半导体晶粒334的背侧338及围绕半导体晶粒334的周缘所形成的密封剂366上方且接触该背侧及该密封剂。背侧涂层384可包括等于FOWLP 400的占据面积或区域的占据面积或区域。绝缘层388可形成于FOWLP 400上方而与背侧涂层384相对。导电层390可形成为自FOWLP 400的中心向外延伸的扇出RDL，且进一步形成为对准各半导体晶粒334或互连结构356的真实位置的单元特定图案。绝缘层392形成于导电层390及绝缘层388上方。在绝缘层392中的开口形成于导电层390的一部分上方。UBM 394保形地形成于绝缘层392及导电层390的部分上方。一个或多个UBM 394可部分或完全在半导体晶粒334的占据面积内。替代地，一个或多个UBM 394可经形成为完全在半导体晶粒334的占据面积之外。凸块396形成于UBM 394上方以提供用于FOWLP 400的封装输入/输出(I/O)互连。在一实施例中，多个凸块396形成对准FOWLP 400的周缘或外轮廓的凸块或平台栅格数组(LGA)的数组。
图3K示出FOWLP 410，其类似于图3J所描绘的FOWLP 400。FOWLP410与FOWLP 400之间的差异是在互连件356上方的层及结构，且更具体而言，在图3K中含有分开或离散形成的导电通孔288及306。通孔288形成在绝缘层280(其类似于封装400的绝缘层388)中的开口中，且连接至电互连件356。通孔306形成在绝缘层304(其类似于封装400的绝缘层392)中的开口中，且连接至导电层或RDL 390。
通过用蚀刻、激光钻孔、机械钻孔、或其他适合的工艺移除该绝缘层的一部分以形成开口而形成在绝缘层304及388中的此类开口，及使用PVD、CVD、电解电镀、无电电镀、或其他适合的工艺沉积导电层或材料在此类开口中，以形成导电通孔或层288及306。导电通孔288及306可是Al、Cu、Sn、Ni、Au、Ag、钛(Ti)、钨(W)、多晶硅、或其他适合的导电材料的一个或多个层。
接着，形成UBM 394于导电通孔、通孔层、凸块下通孔层306及绝缘层304上方，如在图3I关于用于装置或封装400的UBM 394所描述。类似地，导电凸块材料沉积于UBM 394上方以形成用于半导体装置或封装410的凸块396。
图3L示出半导体装置、半导体封装、或FOWLP 430，其类似于在图3K所描绘的半导体封装410。半导体封装430与半导体封装410的不同处在于包括附加绝缘层304及附加导电层或RDL层306作为包括单元特定图案399的增层互连结构397的部分，其中可根据该封装的构型及设计而包括任何数目个适合的层(包括层a至g)，以适应跨各种层a至g的所欲路由及径向位移Rm的所欲量分布。为了便利，在半导体封装430中所展示的绝缘层304称为绝缘层304a及304b，而导电层或RDL 390称为导电层或RDL 390a及导电层或RDL 390b，各导电层或RDL空间上偏移而垂直分开。类似地，新增导电通孔306的附加层，使得导电通孔306空间上偏移而垂直分开，且为了便利而称为通孔或导电通孔306a及通孔或导电通孔306b。含有附加层可允许在整个封装430上考虑及分布较大总可允许径向位移R。
如上文所述，由于晶粒附接、模制制造、或其他步骤的制造变动，所以半导体晶粒334的真实位置会不同于其设计名义位置。测量系统202可测量在面板380内的半导体晶粒334的真实位置，及输出各半导体晶粒334的XY平移(dx,dy)及旋转θ。虽然为了便利，本文中相对于半导体晶粒334的中心来描述该半导体晶粒的实际位置，但是所属领域技术人员应理解，可使用半导体晶粒334的任何适合部分或特征用于测量或计算。因此，图4A展示(dx,dy)的测量反映介于该半导体晶粒中心的名义位置406与该半导体晶粒中心的真实位置408之间的平移，而角度θ展示旋转。
所测量的半导体晶粒偏移(dx,dy)及旋转θ可输入至软件系统204用于处理。软件系统204可计算各半导体装置或封装(例如400、410)的径向位移Rm，封装(例如400、410)可以自半导体晶粒接触图案(诸如电互连件356或半导体晶粒焊盘342)至BGA焊盘394的未对准的量值所测量。因为旋转对于最远离半导体晶粒334的中心408的特征造成较高的有效XY位移，所以可计算在最远离半导体晶粒中心408的特征(为了便利，该特征可称为极限特征420，例如图4A所示出)处的径向位移Rm。极限特征420将是在移位极限处或在最大移位处，此是因为对于任何所测量X、Y、及θ未对准的一者或多者，在该极限特征处的径向位移Rm将是在该封装400、410内的最大者。因此，当测量该半导体晶粒未对准或径向位移Rm时，确定自名义(经设计)图案402至真实位置404的Cu螺柱图案的偏移(在图4A中所示出)。
软件系统202可跨设计的相邻层对L中的可允许径向位移Ri而分布用于封装400、410的总所测量径向位移Rm。可根据下文方程式1测量在该极限特征处的总所测量径向位移Rm。
方程式1：
其中Rm是用于所测量未对准(Sx,Sy)的径向位移或总所测量径向位移。该所测量未对准的x坐标Sx＝dx+(Cx cosθ-Cy sinθ)-Cx及该所测量的y坐标未对准Sy＝dy+(Cx sinθ+Cycosθ)-Cy.(Cx,Cy)是该极限特征相对于该半导体晶粒的该所测量XY位置的位置，(dx,dy)是该所测量XY半导体晶粒未对准，而θ是该所测量半导体晶粒旋转。项(Cx cosθ-Cy sinθ)及(Cx sinθ+Cy cosθ)表示点(Cx,Cy)围绕该半导体晶粒中心的2D旋转达θ。
可自该设计中存在的层界面或焊盘堆栈i来计算总可允许径向位移Ri(可补偿其单元特定渐进式对准)。在一些实施例中，这些界面可是通孔(诸如通孔288、306)连同在上方及下方的围封金属特征，诸如导电互连件356、导电层或RDL 390的通孔捕获焊盘或围封层526与528、及UBM焊盘394。展示例如在图3K中所展示的封装410中的示例性层结构，在图5A至图5C展示的特写部分图中展示此类示例性层结构的附加细节，于下文被详细论述。首先，图5A示出增层互连结构397的重迭特征的俯视或平面示意图，其中导电通孔288是在导电互连件或Cu螺柱356上方，RDL层390的第一通孔捕获焊盘或围封层526是在通孔288上方，凸块下通孔306是在RDL 390的第二通孔捕获焊盘或围封层528上方，及UBM 394是在凸块下通孔306上方。图5B及图5C分别示出沿截面线图5B及图5C取自图5A中所示出的层结构的部分剖面图或侧视图。如图5B及图5C中所示出，通孔层可是在围封层(诸如RDL或捕获焊盘)上方或下方，且该通孔的该围封层可大于该通孔的最小围封Em，以允许介于该通孔与该围封层之间的界面i提供良好电接触，同时考虑该半导体晶粒的移动或位移。更具体而言，图5B示出通孔306在导电层390(诸如捕获焊盘528，其作为用于通孔306的围封层)的一部分上方。通孔306包括直径Dv 306，其使围封或围封面积E大于或等于用于捕获焊盘528、通孔306、或两者的最小围封面积Em。图5C展示通孔288在导电层390(诸如捕获焊盘526，其作为用于通孔288的围封层)的一部分下方。通孔288包括直径Dv 288，其使最小围封面积Em等于或小于捕获焊盘526、通孔288、或两者的围封或围封面积E。
虽然图3K示出其中封装410包括一个RDL 390的非限制实例，且图5A至图5C的附加细节与其一致，但是在其他实例中，可有多个垂直分开RDL层，诸如两个或三个垂直分开的RDL且在各个RDL层之间含有垂直电互连件或通孔，各RDL层可添加且是界面层L(包括界面i)，其补偿分布径向位移Rd的一部分。
如前文所提及，制造变动可造成捕获焊盘的位置(诸如捕获焊盘526、528)自相邻通孔(诸如通孔288、306)的实际位置偏移。在一些实例中，为了减缓电性、机械性、或可靠性问题，捕获焊盘526、528可过大使得在制造变动的预期窗内通孔288、306仍然被至少最小围封Em所围封。可在互连结构397的各种层(诸如在图3K的装置或封装410中所表示层、特征、或组件356、288、390、306、及394)之间再细分总径向位移Rm，为了便利性，此类层分别标示为层a、层b、层c、层d、及层e。还展示及标示用于图3J的封装或装置400的互连结构397的各种层。可在各种层a、b等之间再细分总径向位移Rm而细分为多于一个或多个总可允许径向位移Ri用于各对应的层，使得层a、b等的各自的可允许径向位移Ri的总和等于总径向位移Rm。如此，Ri a,b是在介于层a与层b(或特征356与288)之间的界面ia,b处的可允许径向位移，如例如图3k所示出。使用下文提出的方程式2，以在图5B至图5C中示出的尺寸计算Ri a,b。多种类型的界面或焊盘堆栈i可存在于两个层之间。在所有以下描述中，最底层(或最接近半导体晶粒334的层)含有通孔所接触的所测量特征。
方程式2：
其中，是层a与b之间的界面i处的可允许径向位移，Dc是捕获焊盘的直径，Dv是通孔的直径；且Em是通过捕获焊盘所围封的通孔的最小围封。
通过含有最小可允许位移的界面来确定两个层之间的可允许径向位移，如下文方程式3中所示。例如，两个层之间的可允许位移也可明确地设定为零(如果是所欲的)，以确切地对准凸块下通孔306至UBM层394。
方程式3：
其中，Ra,b是层a与b之间的可允许径向位移，是在层a与b之间的界面i中的可允许径向位移，且I是介于层a与b之间的界面或焊盘堆栈i的类型的集合。界面或焊盘堆栈的类型的实例包括通孔(诸如通孔288、306)，其具有设置在上方、下方、或两者的围封金属特征，诸如导电互连件356、导电层或RDL 390的通孔捕获焊盘或围封层526与528、及UBM焊盘394。
接着，可根据下文方程式4确定用于设计R的可允许径向位移R(其考虑所有层或完整组的层a、b、…、n)。
方程式4：
其中，R是用于该设计的可允许径向位移，Ra,b是介于层a与b之间的可允许径向位移，且LA是在该设计中的该组的相邻层对L(例如，诸如(a,b)、(b,c)、(c,d)、等)，且其中此类层对是通过L标示。
在一些实施例中，所有分布策略符合在下文方程式5中所描述的限制。
方程式5：
其中，是分布至介于层a与b之间的界面的径向位移，Ra,b是介于层a与b之间的可允许径向位移，且LA是在该设计中的该组的相邻层对L。
在一些实施例中，此类层对L依在优先级列表205中的优先级被排序，且可能最多位移可分布至具有较高优先级的此类层对L。此意指，在任何径向位移Rm分布至在优先级列表205中的第二层对L2之前，分布至在优先级列表205中的第一层对L1的位移是最大可允许量，以此类推。此策略有益于当径向位移Rm在一些层对L中比在其他层对中是更为所欲时。
首先，变换序数j可指派至各层对，使得1≤j≤|LA|，其中|LA|是相邻层对的数目。此类变换序数可是在优先级列表205中的顺序。所测量位移可首先分布至较低变换序数。接着，可使用在下文所展示的方程式6中的递归关系来计算用于各层对的分布径向位移。
方程式6：
其中，是分布至介于层a与b之间的界面的径向位移，且其依由j所指示的顺序被执行，Ra,b是介于层a与b之间的可允许径向位移，且Rm≤R是在用于该设计的可允许径向位移内用于所测量未对准的径向位移。
在一些实施例中，该所测量径向位移是与各层对的可允许径向位移对该设计的可允许位移的比率成比例地分布至该层对。可在下文提出的方程式7中定义分布至各层对的位移。
方程式7：
其中，是分布至介于层a与b之间的界面的径向位移，Ra,b是介于层a与b之间的可允许径向位移，R是用于该设计的可允许径向位移，及Rm≤R意指用于所测量未对准的径向位移是在用于该设计的可允许径向位移内。
在分布所测量径向位移(如在图1的组件106所指示且根据上文提出的方程式)之后，计算各层的变换(如在图1的组件108所指示)。首先，指派制造序数l至各层使得0<l≤|L|，其中|L|是所制造层的数目。此类制造序数是依制造顺序被指派，满足下列条件：层(l-1)是在层l下方，且层(l+1)是在层l上方。层l＝0是在其上制造后续层的所测量特征的层，且因此不指派变换。接着，下文提出的方程式8可用于计算各层的平移及旋转。第一层变换的原点可是真实(所测量)半导体晶粒中心408。
方程式8：
及
其中，是层l的变换的平移分量，/>是层l的变换的旋转分量，/>是分布至介于层a与b之间的界面的径向位移，(dx,dy)是所测量XY半导体晶粒未对准，且θ是所测量半导体晶粒旋转。
接下来，将各层的所计算变换应用至在该层内的设计元素(迹线、形状、焊盘、等)，以使单元特定图案399能够形成于半导体晶粒334及面板380上方，诸如于增层互连结构397内，如在图1的组件110所指示。对于一些组件(诸如对于锯道)，导致与通孔288、306交叉或重迭的变换可能是非所欲的。为了允许选择性地应用变换至在各层中的设计元素，在设计期间，此类组件可划分成多个组，诸如在设计期间划分成两个组。可变换在第一组中的组件，且在第二组中的组件不被变换并且保持在其名义设计位置。因此，经变换组及未经变换组可允许例如在绝缘层280或304(诸如通孔聚合物层)中的锯道336维持对准于封装边缘337(或名义位置)，同时此类通孔开口则经变换以与下方的层接触(根据分布径向位移)。此方法也可允许诸如凸块下通孔306及凸块下金属焊盘394等组件维持对准于该封装边缘(名义位置)，同时变换在相同层中的其他特征。接着，用于各层的经变换设计元素及未经变换设计元素可输出成为用于各半导体封装或装置400、410的独特单元特定图案399。最后，用于各半导体封装或装置400、410的独特单元特定图案399可供应至光刻系统206用于图案化。
接着，用于各装置或封装400、410的各单元特定图案399可基于用于各相应个别装置400、410的所测量位置被建立，且提供至光刻系统206，该光刻系统可包括激光、直写成像系统、电子束光刻，或其他无光掩模图案化系统。接着，单元特定图案399可形成于半导体晶粒334的各自上方或作为半导体封装或装置400、410的部分，使得基于该半导体晶粒的实际位置404来对准各单元特定图案399。
在一些实施例中，可补偿或配置在单一半导体装置或封装600内的多个半导体晶粒334的未对准，如在图6的俯视图或平面图中所展示。图6展示用于封装600的设计特征，其可大致上类似于半导体封装410的设计特征但是在封装600内包括两个或更多个半导体晶粒334，而其他特征则类似地配置及命名。如此，在图6中所展示的层可类似于封装400、410的层c，但是附加地分割成为多个分割区610、620、及630，其中可针对各分割区610、620、及630分开计算在界面i中的可允许径向位移Rm。此外，对于封装600包括多个半导体晶粒334的情况，也可针对多个分割区610、620、及630的各自分开应用分布径向位移Rd、及上文关于各种方程式所述的图1的步骤104至110的各自。
在一些实施例中，第一数目个层(诸如设计的第一n层)可拆分成为多个分割区，然而不分割后续层。此类后续层可具有Ra,b＝0，或此类后续层可对准于下方多个分割区的平均。
下文提出的示例性序列阐释自关于在图5A中示出的层结构应用单元特定渐进式对准的结果，其中该结构包括导电互连件，诸如Cu螺柱356(层a)、通孔288(层b)、RDL 390(层c)、通孔306(层d)、及UBM 394(层e)。通孔288是在电互连件356上方，RDL层390的第一或通孔捕获焊盘526是在通孔288上方，凸块下通孔306是在RDL层390的第二通孔捕获焊盘528上方，及UBM 394是在凸块下通孔306上方。径向位移分布策略依制造顺序将半导体晶粒334的自其名义位置406至实际位置408的位移分布至装置400、410的各种所欲层a、b、等(例如，根据方程式8)。出于说明，用于此实例的所测量径向位移Rm等于用于该设计的最大可允许径向位移R。此外，在UBM 394中相对于凸块下通孔306的可允许径向位移R可设定为零：Rd,e＝0。在制造嵌入式晶粒面板380之后，可测量各半导体晶粒334的真实位置。软件系统204可转换该所测量(dx,dy)及旋转θ成为径向位移值Rm。
包括通孔288的层b，可平移达及旋转达/>(对于第一通孔层288，在方程式8中，l＝b)，且制造于Cu螺柱图案356上方。由于所测量径向位移Rm大于介于Cu螺柱层356与通孔层288之间的可允许位移，所以分布至介于Cu螺柱356与通孔层288之间的界面的位移经最大化至/>Ra,b(参见方程式5及6)。后续层考虑剩余径向位移/>此类限制确保在变换通孔层288之后，所有设计元素仍符合最小围封规则以考虑制造变动。经平移且旋转的通孔层288经制造于Cu螺柱图案356上方。
平移达且旋转达/>(在方程式8中，l＝c)的下一层，即RDL层390，经制造于通孔图案288上方。由于剩余所测量径向位移/>大于介于通孔层288与RDL 390之间的可允许位移，所以分布至介于通孔层288与RDL 390之间的界面的位移经最大化至(参见方程式5及6)。后续层考虑剩余径向位移/>经平移且旋转的RDL层390经制造于通孔层288图案上方。
平移达且旋转达/>(在方程式8中，l＝d)的下一层，即凸块下通孔层306，经制造于RDL 390图案上方。由于剩余所测量径向位移等于或小于介于RDL 390与凸块下通孔层306之间的界面的可允许位移，所以经分布的位移是/>(使用上文所述的策略，诸如在方程式5及6中描绘者)。UBM层394(在方程式8中，l＝d)不相对于凸块下通孔层306而平移或旋转，此是因为对于此设计，Rc,d＝0。经平移且旋转的凸块下通孔层306经制造于RDL层390上方，UBM 394经制造于凸块下通孔层306上方而无变换。
根据本文描述的各种实施例，可自经重构晶圆或嵌入式晶粒面板380单切样本或批封装(诸如封装400、410、430、或600)，例如如在图3I所展示。该样本的特征可在于半导体晶粒334的各自相对于最终图案化层(诸如UBM 394)或封装边缘337的对准的统计分布。该样本的特征也可在于各图案化层(诸如层a、b、…、n的任何者，或相邻层LA的任何者)对前一层的相对未对准的统计分布。在熟知工艺中，相对层对层未对准的变动的总和(诸如对于一组的所有相邻层LA)不实质上等于晶粒334对最终层394或封装边缘337的未对准。
根据本文描述的各种实施例，介于半导体晶粒334与第一图案化层(诸如层a或层b)之间的对准的统计变动加上各接续图案化层对前一图案化层的对准的变动的总和，实质上同等于半导体晶粒334对最终图案化层394或封装边缘337的对准的变动，如下文在方程式9以数学方式描述。
方程式9：
且Var(未对准(晶粒，L1))＜＜Var(未对准(晶粒，Ln))
其中，Li是第i图案化层，n是层的总数，且未对准(a,b)是介于层a与b之间的未对准的量值。
半导体封装(诸如400、410、430、或600)可含有一个或多个绝缘、介电层或聚合物层，诸如层280、304、388、或392，其可具有沿在封装边缘337处的锯道336延伸的介电或聚合物层中的开口、空间、间隙、或通道。绝缘、介电层或聚合物层(诸如例如在图3K及图6所展示中的层280、304、388、或392)的边缘337a展示：边缘337可对准、沿循、或进一步限定锯道336，诸如在其中单切装置、锯刃、或激光切割工具398可使用绝缘、介电层或聚合物层(诸如层280、304、388、或392)的边缘337a以单切嵌入式晶粒面板380的例项中。如此，为了维持一致对准，及降低或排除边缘337a对用于锯道336或半导体晶粒334的封装边缘337的变动，边缘337a之间的变动可实质上不同于在层280、304、388、或392内的其他特征(诸如通孔288、306、导电互连件356、导电层或RDL 390的通孔捕获焊盘或围封层526与528、及UBM焊盘394)的变动。换句话讲，在一些实例中，至少一个介电层的边缘337a，及在一些实例中，所有绝缘、介电、或聚合物层(诸如层280、304、388、或392)的所有边缘337a将对准于封装边缘337或锯道336，而经形成或包括在层(诸如通孔288、306、导电互连件356、导电层或RDL 390的通孔捕获焊盘或围封层526与528，及UBM焊盘394)内的其他特征将具有相对于至封装边缘337的对准的更多变动。
如此，出于至少本文所提出的原因，如本文描述形成半导体晶粒封装400、410、430、600、或其他FOWLP可是有利的。例如，可在制造面板380之后测量在嵌入式晶粒面板380中的一个或多个装置或半导体晶粒334的真实位置；可测量径向位移Rm且可计算或查明总可允许径向位移R；接着可跨多个层分布径向位移或未对准Rm；可产生用于各封装的各层的独特图案以补偿半导体晶粒未对准；及接着独特图案可施加至封装。可跨多个层分布径向位移，使得各层的位移小于自层对层界面的尺寸所计算的可允许位移。可使用策略跨半导体装置400、410、430、600的多个层分布径向位移Rd，其中基于如包括在优先级列表205中的层的优先级来分布位移，及在下一最高优先级层被指派其位移或最大可能位移之前，最高优先级层被指派最大可能位移。
可与各层的可允许径向位移对设计中的总可允许径向位移的一部分成比例地分布所测量径向位移至该层。可针对各层产生自所测量径向位移的指派部分导出的变换(平移及旋转)，其中该变换是相对于下方的层。该变换可选择性地应用至在各层中的一些特征(例如，迹线、形状、焊盘、通孔)且不应用至一些其他特征，因此使在各层中的一些设计特征对准于该封装边缘(如果所欲)。层之间的界面i可经设计以具有大于对于制造的最小所需围封Em的围封E，同时仍最小化对任何单一层的影响，此是因为该方法使用多个界面以补偿半导体晶粒未对准。在一层中的设计特征组(包括层对层界面)可分成多个分割区，可分开计算在各分割区内(例如，对应于在封装600中的数个半导体晶粒334的各分割区)的可允许径向位移，且接着可对在各分割区中的设计特征分开地应用所分开计算的变换。此外，Adaptive RoutingTM可用于跨分割区边界而连接设计特征。可搭配在第一层及选用地一个或多个后续层(诸如RDL、凸块下通孔层、或UBM)上的多个分割区使用单元特定渐进式对准，以补偿半导体晶粒未对准。
此外，使用本文描述的方法及工艺时，用于扇出封装的单元特定渐进式图案化可用于补偿大的半导体晶粒未对准，而无需显著变更任何单一层的名义设计。此方法给予设计者有关在层叠堆中或在增层互连结构397内补偿半导体晶粒位移的灵活性，此是因为在一些层上可允许通过放大特征或缩小通孔来增大围封，但是在其他层上是非所欲的。总可允许径向位移R可增加，此是因为使用多于一个层界面以补偿半导体晶粒位移。锯道336可对准于封装边缘337，其可防止锯侵入封装中或锯398未跨面板380对准于锯道336。BGA及凸块下通孔306可对准于封装边缘337，而其他特征经变换以补偿未对准。此外，使用多个分割区610、620、630以允许较小的半导体晶粒334具有较大的可允许位移R，而较大的半导体晶粒334具有较低的可允许位移R，且较密集的图案化可使某些设计受益。
一般而言，本文概述的益处及优点适用于扇出封装，以及其中光刻层增层于嵌入式组件上方的任何工艺或结构，诸如在PCB中的嵌入式半导体晶粒或嵌入式多晶粒互连桥接部(EMIB)。
在以下实例、实施例、及具体实施方式参照实例中，所属领域技术人员应了解，其他制造装置及实例可与所提供的装置及实例互混或取代所提供的装置及实例。在上文描述参考特定实施例之处，应显而易见，可进行数个修改而不会脱离其精神，并且显而易见，这些实施例及实施方案也可应用于其他技术。因此，所公开的目标物意图含括所有此类变更、修改及变化，彼等皆落入本揭露的精神及范围以及所属领域技术人员的知识内。

Claims (20)

1.一种多个半导体装置，包括：
半导体晶粒样本，一个或多个嵌入式晶粒面板单切出所述半导体晶粒样本，所述嵌入式晶粒面板由设置在所述半导体晶粒样本周围的密封剂形成，所述半导体晶粒样本与由用于每个所述半导体晶粒样本的所述密封剂所形成的封装边缘不对准；
多个半导体晶粒中的每个半导体晶粒的总径向位移被定义在分别相对于每个半导体晶粒的半导体晶粒中心的每个半导体晶粒的极限特征处，所述每个半导体晶粒的总径向位移描述所述多个半导体晶粒和由每个半导体晶粒样本的所述密封剂形成的所述边缘封装之间不对准；
增层互连结构，所述增层互连结构包括形成在每个半导体晶粒和所述密封剂之上的两个或更多的层，所述两个或更多的层包括至少一个重分布层RDL；以及
所述总径向位移分布在所述增层互连结构的所述两个或更多的层上，以在所述嵌入式晶粒面板内的所述每个半导体晶粒的上方形成用于所述两个或更多的层中的每一层的单元特定图案，其中，单切的所述半导体晶粒和所述两个或更多的层的第一层之间的对准的变动加上两个或更多的层的每个接续层对所述两个或更多的层的第一层的对准的变动的总和，实质上等同于所述半导体晶粒对于所述封装边缘的对准的变动。
2.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置包括扇出封装、嵌入式多晶粒互连桥接EMIB或印刷电路板PCB中的嵌入式半导体晶粒。
3.根据权利要求1所述的半导体装置，其特征在于，所述极限特征是距离所述半导体晶粒的半导体晶粒中心最远的所述半导体晶粒上的特征。
4.根据权利要求1所述的半导体装置，其特征在于，所述总径向位移分布在所述两个或更多的层上，所述两个或更多的层的每一层在优先级列表中被分配优先级并且具有高优先级的层接收允许径向位移的最大量。
5.根据权利要求1所述的半导体装置，其特征在于，所述总径向位移跨所述两个或更多的层的每一层分布且与每一层的允许径向位移对总允许径向位移的分率成比例地分布。
6.根据权利要求1所述的半导体装置，其特征在于，所述总径向位移分布在所述两个或更多的层上以形成用于所述两个或更多的层的每一层的所述单元特定图案，包括：
在至少两层的每一层中被划分为组的设计元素；以及
所述两个或更多的层的每一层的分布径向位移分别为每个所述设计元素进行划分，所述组的第一组的分布径向位移为零。
7.根据权利要求6所述的半导体装置，其特征在于：
所述第一组中的所述设计元素包括以下中的至少一者：锯道或封装边缘终端、凸块下通孔、凸块下金属焊盘和封装终端焊盘；以及
其中所述不对准进一步包括平移和旋转。
8.一种半导体装置，包括：
设置在密封剂内的半导体晶粒，所述半导体晶粒与由所述密封剂形成的封装边缘不对准；
所述半导体晶粒的总径向位移被定义在相对于所述半导体晶粒的半导体晶粒中心的极限特征处，所述总径向位移描述所述半导体晶粒和所述封装边缘之间未对准；
增层互连结构，所述增层互连结构包括形成在所述半导体晶粒和所述密封剂之上的两个或更多的层，所述两个或更多的层包括至少一个重分布层RDL；以及
所述总径向位移分布在所述增层互连结构的所述两个或更多的层上，以对所述两个或更多的层的每一层形成单元特定图案，其中所述半导体晶粒和所述封装边缘的平均未对准大于至少一个单元特定图案相对于所述封装边缘的平均未对准。
9.根据权利要求8所述的半导体装置，其特征在于，所述极限特征是离所述半导体晶粒的所述半导体晶粒中心最远的所述半导体晶粒上的特征。
10.根据权利要求8所述的半导体装置，其特征在于，所述总径向位移分布在所述两个或更多的层上，所述两个或更多的层的每一层的所述单元特定图案在优先级列表中被分配优先级并且具有高优先级的层接收允许径向位移的最大量。
11.根据权利要求8所述的半导体装置，其特征在于，所述总径向位移跨所述两个或更多的层的每一层分布且与每一层的允许径向位移对总允许径向位移的分率成比例地分布。
12.根据权利要求8所述的半导体装置，其特征在于，所述两个或更多的层的每一层的每个所述单元特定图案被形成，包括：
在至少两层的每一层中被划分成组的设计元素；以及
分布在所述两个或更多的层上的所述总径向位移分别为每个所述设计元素进行划分，所述组的第一组的分布径向位移为零。
13.根据权利要求12所述的半导体装置，其特征在于，所述第一组中的所述设计元素包括以下中的至少一者：锯道或封装边缘终端、凸块下通孔、凸块下金属焊盘和封装终端焊盘。
14.根据权利要求12所述的半导体装置，其特征在于，还包括：两个或更多个分割区，每个分割区包括在所述封装边缘内的一个或多个半导体晶粒。
15.一种半导体装置，包括：
与封装边缘未对准的半导体晶粒；
在相对于所述半导体晶粒的半导体晶粒中心的极限特征处限定所述半导体晶粒的总径向位移，所述总径向位移导致了所述半导体晶粒和所述封装边缘之间的未对准；
增层互连结构，所述增层互连结构包括形成在所述半导体晶粒之上的两个或更多的层；以及
所述总径向位移分布在所述增层互连结构的所述两个或更多的层的至少一层上，以形成包括所述两个或更多的层中至少一层的分布径向偏移的单元特定图案，其中所述半导体晶粒相对于所述封装边缘的平均未对准大于所述单元特定图案相对于所述封装边缘的平均未对准。
16.根据权利要求15所述的半导体装置，其特征在于，所述极限特征是在离所述半导体晶粒的半导体晶粒中心最远的半导体晶粒上的特征。
17.根据权利要求15所述的半导体装置，其特征在于，每个所述单元特定图案的分布径向位移因层而异，每一层在优先级列表中被分配优先级并且具有高优先级的层接收允许径向位移的最大量。
18.根据权利要求15所述的半导体装置，其特征在于，所述总径向位移跨所述两个或更多的层分布且与每一层的允许径向位移对总允许径向位移的分率成比例地分布。
19.根据权利要求15所述的半导体装置，其特征在于，用于形成每个所述单元特定图案的分布径向位移，包括：
在至少两层的每一层中被划分为组的设计元素；以及
所述两个或更多的层的每一层分别为每个所述设计元素进行划分，所述组的第一组的分布径向位移为零。
20.根据权利要求19所述的半导体装置，其特征在于，所述第一组中的设计元素包括以下中的至少一者：锯道或封装边缘终端、凸块下通孔、凸块下金属焊盘和封装终端焊盘。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887324B (zh) * 2016-09-30 2019-09-13 上海微电子装备（集团）股份有限公司 一种半导体重布线方法
US11183482B2 (en) * 2019-09-17 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Shift control method in manufacture of semiconductor device
CN115372135B (zh) * 2022-08-10 2023-06-16 国标（北京）检验认证有限公司 一种测定高温合金晶粒转动角度的方法

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03211757A (ja) 1989-12-21 1991-09-17 General Electric Co <Ge> 気密封じの物体
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5465217A (en) 1993-08-16 1995-11-07 Motorola, Inc. Method for automatic tab artwork building
JP2002515641A (ja) 1998-01-28 2002-05-28 シン フイルム エレクトロニクス エイエスエイ 三次元の導電性または半導電性構造体を生成する方法およびこの構造体を消去する方法
US6404643B1 (en) 1998-10-15 2002-06-11 Amerasia International Technology, Inc. Article having an embedded electronic device, and method of making same
US6188301B1 (en) 1998-11-13 2001-02-13 General Electric Company Switching structure and method of fabrication
US6249047B1 (en) 1999-09-02 2001-06-19 Micron Technology, Inc. Ball array layout
US6392301B1 (en) 1999-10-22 2002-05-21 Intel Corporation Chip package and method
JP2001257307A (ja) 2000-03-09 2001-09-21 Sharp Corp 半導体装置
US6537482B1 (en) 2000-08-08 2003-03-25 Micron Technology, Inc. Underfill and encapsulation of carrier substrate-mounted flip-chip components using stereolithography
DE10125029B4 (de) 2001-05-22 2008-08-21 Qimonda Ag Verwendung einer Halbleitervorrichtung mit Nebenschaltung im Kerf-Bereich und Verfahren
US6555400B2 (en) 2001-08-22 2003-04-29 Micron Technology, Inc. Method for substrate mapping
JP2003186173A (ja) 2001-12-18 2003-07-03 Fujitsu Ltd パターン形成方法
KR100442697B1 (ko) 2002-03-11 2004-08-02 삼성전자주식회사 자동 와이어 본딩 공정을 위한 통합 관리 시스템
US6836023B2 (en) 2002-04-17 2004-12-28 Fairchild Semiconductor Corporation Structure of integrated trace of chip package
JP4190269B2 (ja) 2002-07-09 2008-12-03 新光電気工業株式会社 素子内蔵基板製造方法およびその装置
US6965160B2 (en) 2002-08-15 2005-11-15 Micron Technology, Inc. Semiconductor dice packages employing at least one redistribution layer
DE10334577B3 (de) 2003-07-28 2005-02-10 Infineon Technologies Ag Verfahren zum Aufbringen einer Umverdrahtung auf einen Nutzen unter Kompensation von Positionsfehlern und Halbleiterchips in Bauteilpositionen des Nutzens
US20050248022A1 (en) 2004-05-10 2005-11-10 Northern Microdesign, Inc. High data rate chip mounting
US7078272B2 (en) 2004-09-20 2006-07-18 Aptos Corporation Wafer scale integration packaging and method of making and using the same
US7253528B2 (en) 2005-02-01 2007-08-07 Avago Technologies General Ip Pte. Ltd. Trace design to minimize electromigration damage to solder bumps
US7391107B2 (en) 2005-08-18 2008-06-24 Infineon Technologies Ag Signal routing on redistribution layer
US20080136004A1 (en) 2006-12-08 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chip package structure and method of forming the same
US20080178127A1 (en) 2007-01-19 2008-07-24 Thomas J Dewkett Silicon Multiple Core or Redundant Unit Optimization Tool
US8786072B2 (en) 2007-02-27 2014-07-22 International Rectifier Corporation Semiconductor package
US20080237828A1 (en) 2007-03-30 2008-10-02 Advanced Chip Engineering Technology Inc. Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for wlp and method of the same
US20080288908A1 (en) 2007-05-15 2008-11-20 Mirror Semiconductor, Inc. Simultaneous design of integrated circuit and printed circuit board
US8053279B2 (en) 2007-06-19 2011-11-08 Micron Technology, Inc. Methods and systems for imaging and cutting semiconductor wafers and other semiconductor workpieces
WO2009006284A2 (en) 2007-06-28 2009-01-08 Sandisk Corporation Semiconductor die having a redistribution layer
SG148901A1 (en) 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
US7772696B2 (en) 2007-08-30 2010-08-10 Nvidia Corporation IC package having IC-to-PCB interconnects on the top and bottom of the package substrate
US7767496B2 (en) 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
US7928563B2 (en) 2008-05-28 2011-04-19 Georgia Tech Research Corporation 3-D ICs with microfluidic interconnects and methods of constructing same
CN102056771B (zh) * 2008-06-06 2014-07-30 伊利诺斯工具制品有限公司 修正车顶沟饰条位置的定位器
US8350377B2 (en) 2008-09-25 2013-01-08 Wen-Kun Yang Semiconductor device package structure and method for the same
US9142434B2 (en) 2008-10-23 2015-09-22 Freescale Semiconductor, Inc. Method for singulating electronic components from a substrate
US7843052B1 (en) 2008-11-13 2010-11-30 Amkor Technology, Inc. Semiconductor devices and fabrication methods thereof
US7979813B2 (en) 2009-01-15 2011-07-12 Micrel, Inc. Chip-scale package conversion technique for dies
US8580612B2 (en) 2009-02-12 2013-11-12 Infineon Technologies Ag Chip assembly
EP2406821A2 (en) 2009-03-13 2012-01-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
US8445329B2 (en) 2009-09-30 2013-05-21 Ati Technologies Ulc Circuit board with oval micro via
US8084871B2 (en) 2009-11-10 2011-12-27 Maxim Integrated Products, Inc. Redistribution layer enhancement to improve reliability of wafer level packaging
US20110154277A1 (en) 2009-12-18 2011-06-23 Ankenbauer Christopher J Method and apparatus for generating substrate layout
US9196509B2 (en) * 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
US9754835B2 (en) 2010-02-16 2017-09-05 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers
US8604600B2 (en) 2011-12-30 2013-12-10 Deca Technologies Inc. Fully molded fan-out
US8799845B2 (en) 2010-02-16 2014-08-05 Deca Technologies Inc. Adaptive patterning for panelized packaging
US8877523B2 (en) 2011-06-22 2014-11-04 Freescale Semiconductor, Inc. Recovery method for poor yield at integrated circuit die panelization
US8980696B2 (en) 2011-11-09 2015-03-17 Freescale Semiconductor, Inc. Method of packaging semiconductor die
US9385006B2 (en) 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
US8822268B1 (en) 2013-07-17 2014-09-02 Freescale Semiconductor, Inc. Redistributed chip packages containing multiple components and methods for the fabrication thereof
US9379081B2 (en) 2014-03-24 2016-06-28 King Dragon Nternational Inc. Semiconductor device package and method of the same
US9040316B1 (en) 2014-06-12 2015-05-26 Deca Technologies Inc. Semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping
US9502397B1 (en) 2015-04-29 2016-11-22 Deca Technologies, Inc. 3D interconnect component for fully molded packages

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