TW201814695A

TW201814695A - 非揮發性記憶裝置的感測電路及方法

Info

Publication number: TW201814695A
Application number: TW105133271A
Authority: TW
Inventors: 楊尚輯
Original assignee: 旺宏電子股份有限公司
Priority date: 2016-10-14
Filing date: 2016-10-14
Publication date: 2018-04-16
Also published as: TWI615851B

Abstract

一種非揮發性記憶裝置的感測電路，包括偏壓產生電路以及第一感測放大器。偏壓產生電路包括以參考電流偏壓的驅動電路以及運算放大器。運算放大器的非反向輸入端接收參考電壓，反向輸入端藉由負回授路徑產生輸出電壓，負回授路徑包括驅動電路。第一感測放大器包括第一複製電路以及第一電流感測電路。第一複製電路用以複製輸出電壓至第一位元線，第一位元線耦接第一記憶胞。第一電流感測電路用以感測第一電流差以決定第一記憶胞的第一記憶狀態，其中第一電流差係參考電流經縮放後與第一記憶胞的第一記憶胞電流之間的差值。

Description

非揮發性記憶裝置的感測電路及方法

本揭露是關於非揮發性記憶裝置，尤其是一種用於非揮發性記憶裝置的感測電路及方法。

非揮發性記憶裝置(Non-Volatile Memory Device)在即使失去電源時仍然能夠保持其儲存的資料，非揮發性記憶體的範例包括有NAND快閃記憶體、NOR快閃記憶體、相變化記憶體(Phase Change Memory, PCM)、可變電阻式記憶體(Resistive Random Access Memory, RRAM)。非揮發性記憶體中所儲存的不同資料可對應到不同的臨界電壓(Vt)或是記憶胞不同的電阻值，因此可藉由感測流過記憶胞的電流以偵測記憶體狀態。隨著記憶體晶片內的記憶胞數量增加，如何設計可靠且符合成本效益的感測電路及方法，乃目前業界所致力的課題之一。

本揭露係關於非揮發性記憶裝置的感測電路及感測方法。

依據本揭露之一實施例，提供一種非揮發性記憶裝置的感測電路。感測電路包括偏壓產生電路以及第一感測放大器。偏壓產生電路包括驅動電路以及運算放大器。驅動電路以參考電流偏壓。運算放大器的非反向輸入端接收參考電壓。運算放大器的反向輸入端藉由負回授路徑產生輸出電壓，負回授路徑包括驅動電路。第一感測放大器包括第一複製電路以及第一電流感測電路。第一複製電路耦接偏壓產生電路，用以複製輸出電壓至第一位元線，第一位元線耦接第一記憶胞。第一電流感測電路耦接第一複製電路，用以感測第一電流差以決定第一記憶胞的第一記憶狀態，其中第一電流差係參考電流經縮放後與第一記憶胞的第一記憶胞電流之間的差值。

依據本揭露之一實施例，提供一種非揮發性記憶裝置的感測方法，感測方法包括下列步驟。以參考電流偏壓驅動電路；以運算放大器的非反向輸入端接收參考電壓；於運算放大器的反向輸入端藉由負回授路徑產生輸出電壓，負回授路徑包括驅動電路；複製輸出電壓至第一位元線，第一位元線耦接第一記憶胞；以及感測第一電流差以決定第一記憶胞的第一記憶狀態，其中第一電流差係參考電流經縮放後與第一記憶胞的第一記憶胞電流之間的差值。

第1圖繪示一種用於非揮發性記憶體的範例箝制感測電路。此圖中電流I_Cell代表流過記憶胞的電流，位元線電壓VBL被提供至位元線，接著藉由感測此位元線的電壓或電流，以偵測目標記憶胞的狀態。然而如第1圖所示的電路可能會碰到一些問題，舉例而言，當此感測電路用於RRAM，位元線電壓VBL變得會受到記憶胞電流I_Cell影響，對於低電阻記憶胞，會有較大的記憶胞電流I_Cell，而降低了位元線電壓VBL (與高電阻記憶胞比較)，如此不穩定的位元線電壓VBL可能造成讀取窗損耗，造成資料讀取錯誤。此外，電路中若是位元線電壓VBL因某些原因而過充電(overcharge)，例如是受到擾動或是信號干擾，則唯一的放電路徑是藉由記憶胞電流I_Cell，由於記憶胞電流I_Cell是奈安培(nA)等級，如此的放電速度很慢，且在記憶體陣列結構中，感測的記憶胞可能距離感測電路很遠，更使得放電速度變慢。而在另一範例中，當此感測電路用於NOR快閃記憶體，軟程式化效應(soft program effect)會變得更加嚴重。具體而言，當讀取NOR快閃記憶體時，同時也會輕微對其產生程式化操作，而當讀取低Vt記憶胞時，由於記憶胞被輕微程式化而使得臨界電壓上升，上升的臨界電壓會導致記憶胞電流I_Cell下降，如此又造成位元線電壓VBL上升，而更加強了程式化操作的效果，使得臨界電壓被上升更多。如此造成正回授的軟程式化效應，可能使得一個低Vt記憶胞在讀取操作時變成高Vt記憶胞。由於上述所提及的問題，於感測非揮發性記憶胞裝置時，有必要提供一個穩定的位元線電壓VBL。

第2圖繪示依據本發明一實施例感測電路架構的方塊圖。感測電路1包括偏壓產生電路100以及多個感測放大器(Sense Amplifier, SA)110、120、130、…、190。每一個感測放大器110-190可耦接到記憶體陣列結構中的其中一個位元線，以讀取該些位元線上的記憶胞資料。偏壓產生電路100可提供至少一偏壓電壓至所有的感測放大器110-190。在感測電路1中，由於所有的感測放大器110-190共享同一個偏壓產生電路100，因此可以節省用於產生偏壓的電路面積。

第3圖繪示依據本發明一實施例感測電路的示意圖。於第3圖中繪示單一個感測放大器以簡化圖示說明，並且用以表示本揭露的感測電路亦可以僅使用單一個感測放大器。於此實施例中，感測電路1包括偏壓產生電路100以及第一感測放大器110。偏壓產生電路100包括驅動電路102以及運算放大器104。驅動電路102以參考電流I_REF 偏壓(bias)。運算放大器104的非反向輸入端接收參考電壓V_REF 。運算放大器104的反向輸入端藉由負回授路徑產生輸出電壓V_OUT ，負回授路徑包括驅動電路102。第一感測放大器110包括第一複製電路112以及第一電流感測電路114。第一複製電路112耦接偏壓產生電路100，用以複製輸出電壓V_OUT 至第一位元線BL1，第一位元線BL1耦接第一記憶胞210。第一電流感測電路114耦接第一複製電路112，用以感測第一電流差以決定第一記憶胞210的第一記憶狀態，其中第一電流差係參考電流I_REF 經縮放後與第一記憶胞210的第一記憶胞電流之間的差值。

用於第3圖所示的感測電路的感測方法可參考第8圖，其繪示依據本發明一實施例用於非揮發性記憶體的感測方法流程圖，包括下列步驟。步驟S400：以參考電流偏壓驅動電路。步驟S402：以運算放大器的非反向輸入端接收參考電壓。步驟S404：於運算放大器的反向輸入端藉由負回授路徑產生輸出電壓，負回授路徑包括驅動電路。步驟S406：複製輸出電壓至第一位元線，第一位元線耦接第一記憶胞。步驟S408：感測第一電流差以決定第一記憶胞的第一記憶狀態，其中第一電流差係參考電流經縮放後與第一記憶胞的第一記憶胞電流之間的差值。

在偏壓產生電路100中，運算放大器104接收的參考電壓V_REF 可以由能帶隙(Bandgap)參考電壓電路所提供，能帶隙參考電壓電路能夠提供固定電壓輸出，不受到電源供應變異、溫度改變、或電路負載影響。驅動電路102以及運算放大器104可組成負回授路徑，由於運算放大器104在輸入端之間的虛擬短路特性，在運算放大器104反向輸入端的輸出電壓V_OUT 實質等同於非反向輸入端的參考電壓V_REF 。而第一複製電路112複製輸出電壓V_OUT 至第一位元線BL1，因此能夠成功提供一個穩定的位元線電壓至讀取記憶胞的位元線。

為了讀取第一記憶胞210所儲存的內容，感測第一記憶胞210的第一記憶胞電流，接著，感測到的第一記憶胞電流與縮放後的參考電流I_REF 比較，由第一電流感測電路114感測縮放後的參考電流I_REF 與第一記憶胞210的第一記憶胞電流之間的第一電流差。可以藉由適當地縮放參考電流I_REF ，而使得第一電流差為第一記憶胞210狀態的一個清楚指示。舉例而言，參考電流I_REF 可以依據電路實作而被縮放為1/2、2/3、3/4倍或其他倍率。在一實施例中，第一電流差可由縮放後的參考電流I_REF 減去第一記憶胞電流而獲得。當第一電流差大於0時，第一記憶胞210被判定為高Vt記憶胞；當第一電流差小於0時，第一記憶胞210被判定為低Vt記憶胞。此處僅為例示性的表示縮放倍率以及電流比較操作，本發明並不限定於此。

如第2圖所示，感測電路1可能包括多於一個感測放大器，第4圖繪示依據本發明一實施例包括兩個感測放大器的感測電路示意圖。如第4圖所示的感測電路包括偏壓產生電路100、第一感測放大器110、以及第二感測放大器120。第二感測放大器120結構上可以與第一感測放大器110相同。第二感測放大器120包括第二複製電路122以及第二電流感測電路124。第二複製電路122耦接偏壓產生電路100，用以複製輸出電壓V_OUT 至第二位元線BL2，第二位元線BL2耦接第二記憶胞220。第二電流感測電路124耦接第二複製電路122，用以感測第二電流差以決定第二記憶胞220的第二記憶狀態，其中第二電流差係參考電流I_REF 經縮放後與第二記憶胞220的第二記憶胞電流之間的差值。

第二記憶胞220可經由字元線(word line)耦接至第一記憶胞210，並且可鄰近於第一記憶胞210，亦即，於記憶體陣列結構中第二位元線BL2可以鄰近於第一位元線BL1。第一感測放大器110以及第二感測放大器120共用同樣的偏壓產生電路100，因此能夠降低硬體成本。舉例而言，對於具有上百條或是上千條位元線的記憶裝置，雖然需要有對應數量的感測放大器，使用本揭露的感測電路僅需要共用一個偏壓產生電路即可。在一實施例中，偏壓產生電路100提供至少一偏壓電壓至第一感測放大器110以及第二感測放大器120，使得能有穩定的位元線電壓提供至第一位元線BL1以及第二位元線BL2。關於第二感測放大器120的操作，由於類似於第一感測放大器100，於此不再贅述。

用於第4圖所示的感測電路的感測方法可參考第9圖，其繪示依據本發明一實施例用於非揮發性記憶體的感測方法流程圖。與第8圖流程圖相較，第9圖更包括步驟S416及步驟S418。步驟S416：複製輸出電壓至第二位元線，第二位元線耦接第二記憶胞。步驟S418：感測第二電流差以決定第二記憶胞的第二記憶狀態，其中第二電流差係參考電流經縮放後與第二記憶胞的第二記憶胞電流之間的差值。步驟S416可由第二複製電路122執行，而步驟S418可由第二電流感測電路124執行。

第一複製電路112可以有多種電路實現方式。於一實施例中，第一複製電路112包括第一電流鏡(Current Mirror)，用以鏡射參考電流I_REF 。第一電流鏡可產生與參考電流I_REF 相同的電流，使得第一複製電路112產生的電壓可相等於輸出電壓V_OUT 。第一電流鏡可由雙極電晶體(BJT)或金氧半場效電晶體(MOSFET)實作，而第二複製電路122亦可同樣採用電流鏡的電路實現方式。

第一電流感測電路114亦可以多種電路結構實現，第5圖繪示依據本發明一實施例第一電流感測電路的示意圖。第一電流感測電路114包括感測電晶體Ms、感測電流鏡140、縮放參考電流鏡142、以及電流比較器144。感測電晶體Ms用以偵測第一記憶胞電流，感測電晶體Ms可耦接第一位元線BL1並可由NMOS電晶體實作。在第5圖中感測電晶體Ms繪示為NMOS電晶體，然而於實作中，感測電晶體Ms亦可以是PMOS電晶體。感測電流鏡140用以鏡射流經感測電晶體Ms的電流。縮放參考電流鏡142用以鏡射縮放後的參考電流I_REF 。電流比較器144用以比較感測電流鏡140的電流以及縮放參考電流鏡142的電流，以決定第一記憶胞210的第一記憶狀態。

如前所述，參考電流I_REF 可經由適當縮放以利於感測操作，在一實施例中，其縮放倍率可由電晶體尺寸控制。根據如第5圖所示的電路結構，感測電流鏡140獲得第一記憶胞210的電流資訊，縮放參考電流鏡142獲得縮放後的參考電流，電流比較器144可藉由比較這兩個電流而決定記憶體狀態。舉例而言，電流比較器144可包括一個輸出閂鎖器及/或負載電容，當縮放後的參考電流大於記憶胞電流時，可對負載電容充電以輸出高邏輯位準，代表高Vt記憶胞；反之，當縮放後的參考電流小於記憶胞電流時，可對負載電容放電以輸出低邏輯位準，代表低Vt記憶胞。此處僅為例示性說明，而非用以限定本發明，電流比較器144亦可使用不同的電路實作 (例如在一實施例中電流比較器輸出高邏輯位準可用以代表低Vt記憶胞)。而第5圖所繪示的為功能方塊示意圖，是用以清楚表示第一電流感測電路114的操作原理，第5圖當中不同的功能方塊於電路實現中可以具有相同的電路元件。

用於第5圖所示第一電流感測電路114的方法可參考第10圖，其繪示依據本發明一實施例偵測第一電流差異步驟的流程圖，其中第一電流差異為第一記憶胞電流及縮放後參考電流的差異，此方法包括下列步驟。步驟S430：以感測電晶體偵測第一記憶胞電流。步驟S432：致能感測電流鏡以鏡射流經感測電晶體的電流。步驟S434：致能縮放參考電流鏡以鏡射縮放後的參考電流，其縮放倍率例如可以是1/2、2/3、3/4等等。步驟S436：比較感測電流鏡的電流以及縮放參考電流鏡的電流，以決定第一記憶胞的第一記憶狀態。

以下提出一個電晶體層級的實作方式實施例，於此實施例中使用MOSFET電晶體作為例子說明。第6圖繪示依據本發明一實施例偏壓產生電路的示意圖。驅動電路102包括第一PMOS電晶體MP1以及第一NMOS電晶體MN1。第一PMOS電晶體MP1具有源極、汲極、以及閘極，源極耦接供應電壓VDD，閘極耦接汲極以提供第一偏壓電壓PBIAS。第一NMOS電晶體MN1具有源極耦接運算放大器104的反向輸入端、汲極耦接第一PMOS電晶體MP1的汲極、以及閘極耦接運算放大器104的輸出端以提供第二偏壓電壓NBIAS。在此實施例中，偏壓產生電路100提供兩個偏壓電壓至第一感測放大器110 (以及第二感測放大器120)，兩個偏壓電壓包括PBIAS以及NBIAS。第一PMOS電晶體MP1以及第一NMOS電晶體MN1是以參考電流I_REF 偏壓。

第7圖繪示依據本發明一實施例第一感測放大器的示意圖。第一複製電路112包括第二PMOS電晶體MP2以及第二NMOS電晶體MN2。第二PMOS電晶體MP2具有源極、汲極、以及閘極，閘極耦接第一偏壓電壓PBIAS。第二NMOS電晶體MN2具有源極耦接第一位元線BL1、汲極耦接第二PMOS電晶體MP2的汲極、以及閘極耦接第二偏壓電壓NBIAS。

在一實施例中，第一PMOS電晶體MP1與第二PMOS電晶體MP2可形成匹配對，此外，第一NMOS電晶體MN1與第二NMOS電晶體MN2亦可形成匹配對，如此可形成電流鏡結構。在一實施例中，第一PMOS電晶體MP1以及第二PMOS電晶體MP2尺寸相同，第一NMOS電晶體MN1以及第二NMOS電晶體MN2尺寸相同，因此流經第二PMOS電晶體MP2與第二NMOS電晶體MN2的電流，實質相等於參考電流I_REF 。如此一來，驅動電路102以及第一複製電路112在相同的偏壓條件下，在第二NMOS電晶體源極的位元線電壓實質相等於輸出電壓V_OUT ，因此可將穩定的位元線電壓成功提供至第一位元線BL1。

第一電流感測電路114包括第三NMOS電晶體MN3、第三PMOS電晶體MP3、以及第四NMOS電晶體MN4。第三NMOS電晶體MN3具有源極、汲極耦接第一位元線BL1、以及閘極耦接第二NMOS電晶體MN2的汲極。第三PMOS電晶體MP3具有源極、汲極、以及閘極耦接第一偏壓電壓PBIAS。第四NMOS電晶體MN4具有源極、汲極耦接第三PMOS電晶體MP3的汲極、以及閘極耦接第三NMOS電晶體MN3的閘極。

如第7圖所示，流經第三NMOS電晶體MN3的電流是參考電流I_REF 與第一記憶胞210的記憶胞電流I_Cell之間的差值 (I_MN3 = I_REF - I_Cell)。換言之，第三NMOS電晶體MN3相當於感測了第一記憶胞210的記憶胞電流 (參考第5圖所示的感測電晶體Ms)。在一實施例中，第三NMOS電晶體MN3與第四NMOS電晶體MN4尺寸相同，形成電流鏡結構，流經第四NMOS電晶體MN4的電流實質相等於流經第三NMOS電晶體MN3的電流 (I_MN4 = I_MN3 = I_REF - I_Cell)，第三NMOS電晶體MN3與第四NMOS電晶體MN4可組成第5圖所示的感測電流鏡140。

第一PMOS電晶體MP1與第三PMOS電晶體MP3亦可形成電流鏡 (參考第5圖所示的縮放參考電流鏡142)。第三PMOS電晶體MP3的尺寸是k倍於第一PMOS電晶體MP1的尺寸，此比例k可以適當地被設定而鏡射縮放後的參考電流(k×I_REF )。第7圖所示的輸出節點SAout可以耦接至負載電容及/或閂鎖器以產生感測結果。從輸出節點SAout流出的電流為第一電流差 (I_MP3 - I_MN4 ) = k×I_REF - (I_REF - I_Cell) = I_Cell - (1-k)×I_REF 。第三PMOS電晶體MP3與第四NMOS電晶體MN4組成電流比較器，用以比較縮放後的參考電流以及記憶胞電流 (參考第5圖所示的電流比較器144)。

為了使得感測放大器電路單純，且為了使第一電流差能夠成為第一記憶胞210狀態的一個清楚指示，第一電流差可設定為依據第一記憶胞210不同狀態而具有不同極性。因此，數值(1-k)×I_REF 可設定為相等於「參考記憶胞」的電流。參考記憶胞是一個特殊類型的記憶胞，其臨界電壓界於高Vt以及低Vt之間，使得參考記憶胞的電流可作為一個判斷的臨界點，用以根據感測到的一般記憶胞電流而判斷記憶胞狀態。於以下說明中，參考記憶胞的電流以Ir表示。

將數值(1-k)×I_REF 設定為等於Ir，則第一電流差為(I_MP3 - I_MN4 ) = (I_Cell - Ir)，此數值在記憶胞狀態不同時具有不同極性，如此可使得記憶胞儲存資料容易被取得。有多種設計選擇可滿足式子(1-k)×I_REF = Ir，在一實施例中，參考電流I_REF 是兩倍於參考記憶胞的電流Ir (I_REF = 2×Ir)，且第一PMOS電晶體MP1尺寸是第三PMOS電晶體MP3尺寸的兩倍 (比例k=1/2)。當然亦有其他可能的參數設定，舉例而言，可設定I_REF = 3×Ir以及k=2/3，其他參數亦可類推得到。而第3圖中所示的參考電流I_REF ，可以藉由電流鏡實現，此電流鏡用以鏡射縮放後(例如放大為2倍)的參考記憶胞的電流Ir。

而第7圖當中的第一位元線BL1不僅可經由記憶胞電流I_Cell放電，同時亦可經由第三NMOS電晶體MN3放電。若是位元線電壓因某些原因而過充電，由於提供了額外的放電路徑，放電速度可獲得改善 (相較於僅經由記憶胞放電)。因此本揭露的電路結構亦可克服位元線過充電問題。

第7圖所示的第一感測放大器110還可以選擇性地包含時序控制電路，例如第一感測放大器110還可包括第四PMOS電晶體MP4以及第五NMOS電晶體MN5。第四PMOS電晶體MP4的源極耦接供應電壓VDD、閘極耦接致能信號EN、汲極耦接第二PMOS電晶體MP2的源極。第五NMOS電晶體MP5的閘極耦接致能信號EN、汲極耦接第四NMOS電晶體MN4的閘極。藉由控制致能信號EN，控制第一感測放大器110的操作時序。在一實施例中，第一感測放大器110可以回應於致能信號EN，而致能或禁能電流感測操作。當致能信號EN為低邏輯位準時(例如0V)，則第一感測放大器110執行如前所述的電流感測操作；而當致能信號EN為高邏輯位準時(例如VDD)，則第一感測放大器110相當於停止作用，不進行電流感測操作。

如第6圖及第7圖所繪示的電晶體層級電路實現僅為示例性說明，並非用以限定本發明，對於第6圖及第7圖所示的實施例，可以有多種可能的電路修改方式。舉例而言，圖中所示的單顆MOS電晶體可以取代為疊接(cascode)的MOS結構以增進電路效能、電流鏡的實作可以改變為使用本領域熟知的不同電流鏡架構、亦可以採用不同的電晶體尺寸選擇方針。

根據本揭露所提出的感測電路以及感測方法，能夠提供穩定的位元線電壓至每個位元線，以達成可靠的記憶體讀取操作。而由於用以提供偏壓電壓的偏壓產生電路是由多個感測放大器所共用，在各個感測放大器中無需使用運算放大器，不僅可以節省電路硬體面積，亦能降低功率消耗。此外，藉由適當設定參考電流的大小以及縮放比例，記憶胞的電流資訊能夠容易取得，可藉由簡單的感測放大器電路成功偵測記憶胞狀態。而本揭露的感測電路更能夠克服位元線過充電的問題。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1‧‧‧感測電路
100‧‧‧偏壓產生電路
102‧‧‧驅動電路
104‧‧‧運算放大器
110‧‧‧第一感測放大器
112‧‧‧第一複製電路
114‧‧‧第一電流感測電路
120‧‧‧第二感測放大器
122‧‧‧第二複製電路
124‧‧‧第二電流感測電路
130、190‧‧‧感測放大器
140‧‧‧感測電流鏡
142‧‧‧縮放參考電流鏡
144‧‧‧電流比較器
210‧‧‧第一記憶胞
220‧‧‧第二記憶胞
BL1‧‧‧第一位元線
BL2‧‧‧第二位元線
EN‧‧‧致能信號
I_Cell‧‧‧記憶胞電流
I_REF ‧‧‧參考電流
MN1、MN2、MN3、MN4、MN5‧‧‧NMOS電晶體
MP1、MP2、MP3、MP4‧‧‧PMOS電晶體
NBIAS‧‧‧第二偏壓電壓
PBIAS‧‧‧第一偏壓電壓
Res‧‧‧電阻
S400‧‧‧以參考電流偏壓驅動電路
S402‧‧‧以運算放大器的非反向輸入端接收參考電壓
S404‧‧‧於運算放大器的反向輸入端藉由負回授路徑產生輸出電壓，負回授路徑包括驅動電路
S406‧‧‧複製輸出電壓至第一位元線，第一位元線耦接第一記憶胞
S408‧‧‧感測第一電流差以決定第一記憶胞的第一記憶狀態，其中第一電流差係參考電流經縮放後與第一記憶胞的第一記憶胞電流之間的差值
S416‧‧‧複製輸出電壓至第二位元線，第二位元線耦接第二記憶胞
S418‧‧‧感測第二電流差以決定第二記憶胞的第二記憶狀態，其中第二電流差係參考電流經縮放後與第二記憶胞的第二記憶胞電流之間的差值
S430‧‧‧以感測電晶體偵測第一記憶胞電流
S432‧‧‧致能感測電流鏡以鏡射流經感測電晶體的電流
S434‧‧‧致能縮放參考電流鏡以鏡射縮放後的參考電流
S436‧‧‧比較感測電流鏡的電流以及縮放參考電流鏡的電流，以決定第一記憶胞的第一記憶狀態
SAout‧‧‧輸出節點
V_Clamp‧‧‧箝制電壓
VBL‧‧‧位元線電壓
VDD‧‧‧供應電壓
V_OUT ‧‧‧輸出電壓
V_REF ‧‧‧參考電壓

第1圖繪示一種用於非揮發性記憶體的範例箝制感測電路。第2圖繪示依據本發明一實施例感測電路架構的方塊圖。第3圖繪示依據本發明一實施例感測電路的示意圖。第4圖繪示依據本發明一實施例感測電路的示意圖。第5圖繪示依據本發明一實施例第一電流感測電路的示意圖。第6圖繪示依據本發明一實施例偏壓產生電路的示意圖。第7圖繪示依據本發明一實施例第一感測放大器的示意圖。第8圖繪示依據本發明一實施例用於非揮發性記憶體的感測方法流程圖。第9圖繪示依據本發明一實施例用於非揮發性記憶體的感測方法流程圖。第10圖繪示依據本發明一實施例偵測第一電流差異步驟的流程圖，其中第一電流差異為第一記憶胞電流及縮放後參考電流的差異。

Claims

一種非揮發性記憶裝置的感測電路，包括：一偏壓產生電路，包括；一驅動電路，以一參考電流偏壓；以及一運算放大器，於該運算放大器的一非反向輸入端接收一參考電壓，該運算放大器的一反向輸入端藉由一負回授路徑產生一輸出電壓，該負回授路徑包括該驅動電路；以及一第一感測放大器，包括：一第一複製電路，耦接該偏壓產生電路，用以複製該輸出電壓至一第一位元線，該第一位元線耦接一第一記憶胞；以及一第一電流感測電路，耦接該第一複製電路，用以感測一第一電流差以決定該第一記憶胞的一第一記憶狀態，其中該第一電流差係該參考電流經縮放後與該第一記憶胞的一第一記憶胞電流之間的差值。
如申請專利範圍第1項所述之感測電路，更包括：一第二感測放大器，包括：一第二複製電路，耦接該偏壓產生電路，用以複製該輸出電壓至一第二位元線，該第二位元線耦接一第二記憶胞；以及一第二電流感測電路，耦接該第二複製電路，用以感測一第二電流差以決定該第二記憶胞的一第二記憶狀態，其中該第二電流差係該參考電流經縮放後與該第二記憶胞的一第二記憶胞電流之間的差值。
如申請專利範圍第1項所述之感測電路，其中該第一電流感測電路包括：一感測電晶體，用以偵測該第一記憶胞電流；一感測電流鏡，用以鏡射流經該感測電晶體的電流；一縮放參考電流鏡，用以鏡射縮放後的該參考電流；以及一電流比較器，用以比較該感測電流鏡的電流以及該縮放參考電流鏡的電流，以決定該第一記憶胞的該第一記憶狀態。
如申請專利範圍第1項所述之感測電路，其中該驅動電路包括：一第一PMOS電晶體，具有一源極、一汲極、以及一閘極，該閘極耦接該汲極以提供一第一偏壓電壓；以及一第一NMOS電晶體，具有一源極耦接該運算放大器的該反向輸入端、一汲極耦接該第一PMOS電晶體的該汲極、以及一閘極耦接該運算放大器的一輸出端以提供一第二偏壓電壓。
如申請專利範圍第4項所述之感測電路，其中該第一複製電路包括：一第二PMOS電晶體，具有一源極、一汲極、以及一閘極，該閘極耦接該第一偏壓電壓；以及一第二NMOS電晶體，具有一源極耦接該第一位元線、一汲極耦接該第二PMOS電晶體的該汲極、以及一閘極耦接該第二偏壓電壓。
如申請專利範圍第5項所述之感測電路，其中該第一PMOS電晶體以及該第二PMOS電晶體尺寸相同，該第一NMOS電晶體以及該第二NMOS電晶體尺寸相同。
如申請專利範圍第5項所述之感測電路，其中該第一電流感測電路包括：一第三NMOS電晶體，具有一源極、一汲極耦接該第一位元線、以及一閘極耦接該第二NMOS電晶體的該汲極；一第三PMOS電晶體，具有一源極、一汲極、以及一閘極耦接該第一偏壓電壓；一第四NMOS電晶體，具有一源極、一汲極耦接該第三PMOS電晶體的該汲極、以及一閘極耦接該第三NMOS電晶體的該閘極；一第四PMOS電晶體，具有一源極、一汲極耦接該第二PMOS電晶體的該源極、以及一閘極耦接一致能信號；以及一第五NMOS電晶體，具有一源極、一汲極耦接該第四NMOS電晶體的該閘極、以及一閘極耦接該致能信號。
如申請專利範圍第7項所述之感測電路，其中該第一電流感測電路回應於該致能信號而致能或禁能電流感測操作。
一種非揮發性記憶裝置的感測方法，包括：以一參考電流偏壓一驅動電路；以一運算放大器的一非反向輸入端接收一參考電壓；於該運算放大器的一反向輸入端藉由一負回授路徑產生一輸出電壓，該負回授路徑包括該驅動電路；複製該輸出電壓至一第一位元線，該第一位元線耦接一第一記憶胞；以及感測一第一電流差以決定該第一記憶胞的一第一記憶狀態，其中該第一電流差係該參考電流經縮放後與該第一記憶胞的一第一記憶胞電流之間的差值。
如申請專利範圍第9項所述之感測方法，更包括：複製該輸出電壓至一第二位元線，該第二位元線耦接一第二記憶胞；以及感測一第二電流差以決定該第二記憶胞的一第二記憶狀態，其中該第二電流差係該參考電流經縮放後與該第二記憶胞的一第二記憶胞電流之間的差值。