TW201812909A - 半導體裝置及其製造方法 - Google Patents

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山根靖正
徳丸亮
澤井寛美
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日商半導體能源硏究所股份有限公司
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Abstract

本發明的一個實施方式提供一種具有穩定性的半導體裝置。此外，提供一種適合於微型化及高密度化且可靠性高的半導體裝置。本發明的一個實施方式包括：包括氧化物的電晶體；所述電晶體上的第一障壁層；以及以與所述第一障壁層接觸的方式設置的第二障壁層，其中所述氧化物與包括過量氧區域的絕緣體接觸，所述絕緣體與所述第一障壁層接觸，所述第一障壁層的厚度為0.5nm以上且1.5nm以下，並且所述第二障壁層的厚度比所述第一障壁層的厚度厚。

Description

半導體裝置及其製造方法
本發明的一個實施方式係關於一種半導體裝置及半導體裝置的製造方法。此外，本發明的一個實施方式係關於一種電子裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。
注意，本說明書等中的半導體裝置是指藉由利用半導體特性而能夠工作的所有裝置。顯示裝置(液晶顯示裝置、發光顯示裝置等)、投影、照明設備、電光裝置、蓄電裝置、記憶體裝置、半導體電路、撮像裝置及電子裝置等有時包括半導體裝置。
使用半導體薄膜構成電晶體的技術受到注目。該電晶體被廣泛地應用於積體電路(IC)、影像顯示裝置(簡單地記載為顯示裝置)等的電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知。但是，作為其他材料，氧化物半導體受到關注。
例如，公開了作為氧化物半導體使用以氧化鋅或In-Ga-Zn類氧化物為活性層的電晶體來製造顯示裝置的技術(參照專利文獻1及專利文獻2)。
近年來，公開了使用包含氧化物半導體的電晶體來製造記憶體裝置的積體電路的技術(參照專利文獻3)。此外，除了記憶體裝置之外，運算裝置等也可以使用包含氧化物半導體的電晶體製造。
然而，作為活性層設置有氧化物半導體的電晶體有如下問題：由於氧化物半導體中的雜質及氧缺陷而其電特性容易變動，因此其可靠性低。例如，在偏壓-熱應力測試(BT測試)的前後，電晶體的臨界電壓可能會變動。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
[專利文獻3]日本專利申請公開第2011-119674號公報
本發明的一個實施方式的目的之一是提供一種具有良好的電特性的半導體裝置。本發明的一個實施方式的目的之一是提供一種可靠性高的半導體裝置。本發明的一個實施方式的目的之一是提供一種能夠微型化或高積體化的半導體裝置。本發明的一個實施方式的目的之一是提供一種生產率高的半導體裝置。
本發明的一個實施方式的目的之一是提供一種能夠長期間保持資料的半導體裝置。本發明的一個實施方式的目的之一是提供一種資料的寫入速度快的半導體裝置。本發明的一個實施方式的目的之一是提供一種設計彈性高的半導體裝置。本發明的一個實施方式的目的之一是提供一種能夠抑制功耗的半導體裝置。本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。
此外，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個實施方式並不需要實現所有上述目的。另外，從說明書、圖式、申請專利範圍等的記載中可明顯看出這些目的以外的目的，而可以從說明書、圖式、申請專利範圍等的記載中衍生這些目的以外的目的。
在本發明的一個實施方式中，藉由從氧化物半導體的周圍的絕緣體將過量氧供應給氧化物半導體，實現氧化物半導體中的氧缺陷的減少。
再者，防止水、氫等雜質從氧化物半導體的周圍的其他組件等混入氧化物半導體。此外，為了防止氫等雜質從外部混入氧化物半導體，以覆蓋該氧化物半導體的方式形成對於水、氫等雜質具有阻擋性的絕緣體。
並且，作為上述對水、氫等雜質具有阻擋性的絕緣體，使用不容易使氧透過的絕緣體。由此，可以防止氧向外擴散而有效地對氧化物半導體及周圍的氧化物絕緣體供應氧。
如上所述，可以減少氧化物半導體及周圍的氧化物絕緣體所包含的水、氫等雜質並減少氧化物半導體中的氧缺陷。
本發明的一個實施方式包括：包括氧化物的電晶體；設置在電晶體上的第一障壁層；以及以與第一障壁層接觸的方式設置的第二障壁層，其中，氧化物與包括過量氧區域的絕緣體接觸，絕緣體與第一障壁層接觸，第一障壁層的厚度為0.5nm以上且1.5nm以下，第二障壁層的厚度比第一障壁層的厚度厚。
在上述結構中，第二障壁層的厚度為3nm以上。
在上述結構中，絕緣體被用作閘極絕緣體。
在上述結構中，絕緣體被用作層間絕緣體。
本發明的一個實施方式包括如下步驟：形成包括絕緣體及氧化物的電晶體；在上述電晶體上利用ALD法形成其厚度為0.5nm以上且1.5nm以下的第一障壁膜，然後在第一障壁膜上利用濺射法形成其厚度厚於第一障壁膜的第二障壁膜，來在絕緣體中形成過量氧區域。
在上述結構中，第二障壁層的膜的厚度為3nm以上。
在上述結構中，絕緣體被用作閘極絕緣體。
在上述結構中，絕緣體被用作層間絕緣體。
根據本發明的一個實施方式，可以提供一種包括包含氧化物半導體且具有穩定的電特性的電晶體的半導體裝置。
根據本發明的一個實施方式，可以提供一種具有良好的電特性的半導體裝置。根據本發明的一個實施方式，可以提供一種可靠性高的半導體裝置。根據本發明的一個實施方式，可以提供一種能夠微型化或高積體化的半導體裝置。根據本發明的一個實施方式，可以提供一種生產率高的半導體裝置。
根據本發明的一個實施方式，可以提供一種能夠長期間保持資料的半導體裝置。根據本發明的一個實施方式，可以提供一種資料的寫入速度快的半導體裝置。根據本發明的一個實施方式，可以提供一種設計彈性高的半導體裝置。根據本發明的一個實施方式，可以提供一種能夠抑制功耗的半導體裝置。根據本發明的一個實施方式，可以提供一種新穎的半導體裝置。
此外，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。另外，從說明書、圖式、申請專利範圍等的記載中可明顯看出這些效果以外的效果，而可以從說明書、圖式、申請專利範圍等的記載中衍生這些效果以外的效果。
100‧‧‧電容器
101‧‧‧電容器
110‧‧‧導電體
112‧‧‧導電體
120‧‧‧導電體
130‧‧‧絕緣體
150‧‧‧絕緣體
200‧‧‧電晶體
201‧‧‧電晶體
205‧‧‧導電體
205a‧‧‧導電體
205A‧‧‧導電膜
205b‧‧‧導電體
205B‧‧‧導電膜
210‧‧‧絕緣體
212‧‧‧絕緣體
214‧‧‧絕緣體
216‧‧‧絕緣體
218‧‧‧導電體
220‧‧‧絕緣體
222‧‧‧絕緣體
224‧‧‧絕緣體
230‧‧‧氧化物
230a‧‧‧氧化物
230A‧‧‧氧化膜
230b‧‧‧氧化物
230B‧‧‧氧化膜
230c‧‧‧氧化物
230C‧‧‧氧化膜
240‧‧‧導電體
240a‧‧‧導電體
240A‧‧‧導電膜
240b‧‧‧導電體
240B‧‧‧導電膜
244‧‧‧絕緣體
245a‧‧‧障壁層
245A‧‧‧障壁膜
245b‧‧‧障壁層
245B‧‧‧障壁膜
246‧‧‧導電體
248‧‧‧導電體
250‧‧‧絕緣體
250A‧‧‧絕緣膜
260‧‧‧導電體
260a‧‧‧導電體
260A‧‧‧導電膜
260b‧‧‧導電體
260B‧‧‧導電膜
260c‧‧‧導電體
260C‧‧‧導電膜
270‧‧‧障壁層
272‧‧‧絕緣體
274‧‧‧絕緣體
280‧‧‧絕緣體
282‧‧‧絕緣體
286‧‧‧絕緣體
290a‧‧‧硬遮罩
290A‧‧‧膜
290b‧‧‧硬遮罩
290B‧‧‧膜
300‧‧‧電晶體
301‧‧‧電晶體
311‧‧‧基板
313‧‧‧半導體區域
314a‧‧‧低電阻區域
314b‧‧‧低電阻區域
315‧‧‧絕緣體
316‧‧‧導電體
320‧‧‧絕緣體
322‧‧‧絕緣體
324‧‧‧絕緣體
326‧‧‧絕緣體
328‧‧‧導電體
330‧‧‧導電體
350‧‧‧絕緣體
352‧‧‧絕緣體
354‧‧‧絕緣體
356‧‧‧導電體
400‧‧‧電晶體
405a‧‧‧導電體
405b‧‧‧導電體
430c‧‧‧氧化物
431a‧‧‧氧化物
431b‧‧‧氧化物
432a‧‧‧氧化物
432b‧‧‧氧化物
440a‧‧‧導電體
440b‧‧‧導電體
441a‧‧‧導電體
441b‧‧‧導電體
450‧‧‧絕緣體
460a‧‧‧導電體
460b‧‧‧導電體
470‧‧‧障壁層
500‧‧‧結構
711‧‧‧基板
712‧‧‧電路區域
713‧‧‧分離區域
714‧‧‧分離線
715‧‧‧晶片
750‧‧‧電子構件
752‧‧‧印刷電路板
754‧‧‧電路板
755‧‧‧引線
900‧‧‧基板
902‧‧‧絕緣體
904‧‧‧絕緣體
906‧‧‧絕緣體
2900‧‧‧可攜式遊戲機
2901‧‧‧外殼
2902‧‧‧外殼
2903‧‧‧顯示部
2904‧‧‧顯示部
2905‧‧‧麥克風
2906‧‧‧揚聲器
2907‧‧‧操作開關
2908‧‧‧觸控筆
2910‧‧‧資訊終端
2911‧‧‧外殼
2912‧‧‧顯示部
2913‧‧‧照相機
2914‧‧‧揚聲器部
2915‧‧‧操作開關
2916‧‧‧外部連接部
2917‧‧‧麥克風
2920‧‧‧個人電腦
2921‧‧‧外殼
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2923‧‧‧鍵盤
2924‧‧‧指向裝置
2940‧‧‧攝影機
2941‧‧‧外殼
2942‧‧‧外殼
2943‧‧‧顯示部
2944‧‧‧操作開關
2945‧‧‧鏡頭
2946‧‧‧連接部
2950‧‧‧資訊終端
2951‧‧‧外殼
2952‧‧‧顯示部
2960‧‧‧資訊終端
2961‧‧‧外殼
2962‧‧‧顯示部
2963‧‧‧腕帶
2964‧‧‧錶扣
2965‧‧‧操作開關
2966‧‧‧輸入輸出端子
2967‧‧‧圖示
2980‧‧‧汽車
2981‧‧‧車體
2982‧‧‧車輪
2983‧‧‧儀表板
2984‧‧‧燈
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3006‧‧‧佈線
3007‧‧‧佈線
3008‧‧‧佈線
3009‧‧‧佈線
3010‧‧‧佈線
在圖式中：圖1A至圖1C是示出本發明的一個實施方式的半導體裝置的結構的俯視圖及剖面圖；圖2A至圖2J是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖3A至圖3H是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖4A至圖4H是示出本發明的一個實施方式的半導體裝置的製造方法 的剖面圖；圖5A至圖5F是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖6A至圖6C是示出本發明的一個實施方式的半導體裝置的結構的俯視圖及剖面圖；圖7是示出本發明的一個實施方式的記憶體裝置的結構的剖面圖；圖8是示出本發明的一個實施方式的記憶體裝置的結構的剖面圖；圖9是示出本發明的一個實施方式的記憶體裝置的結構的剖面圖；圖10是示出本發明的一個實施方式的記憶體裝置的結構的剖面圖；圖11是示出本發明的一個實施方式的記憶體裝置的結構的剖面圖；圖12A及12B是說明本發明的一個實施方式的半導體晶圓的俯視圖；圖13A及13B是說明電子構件的製程的例子的流程圖及透視示意圖；圖14A至圖14G是說明本發明的一個實施方式的電子裝置的圖；圖15A至圖15C是說明本實施例的結構及TDS結果的圖。
下面，參照圖式對實施方式進行說明。但是，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不一定限定於上述尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。另外，在圖式中，在不同的圖式之間共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
此外，在本說明書等中，為了方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書等所記載的序數詞與用於指定本發明的一個實施方式的序數詞有時不一致。
在本說明書等中，為方便起見，使用了“上”、“下”等表示配置的詞句，以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，可以根據情況適當地更換。
在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極(汲極端子、汲極區域或汲極電極)與源極(源極端子、源極區域或源極電極)之間具有通道形成區域，並且電流能夠透過通道形成區域流過源極與汲極之間。注意，在本說明書等中，通道形成 區域是指電流主要流過的區域。
另外，在採用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能有時相互調換。因此，在本說明書等中，源極和汲極可以相互調換。
注意，通道長度例如是指電晶體的俯視圖中的半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者其中形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
通道寬度例如是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者其中形成通道的區域中的源極與汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時形成通道的區域中的實際上的通道寬 度(以下，也稱為“實效通道寬度”)和電晶體的俯視圖所示的通道寬度(以下，也稱為“外觀上的通道寬度”)不同。例如，在閘極電極覆蓋半導體的側面的情況下，有時因為實效通道寬度大於外觀上的通道寬度，所以不能忽略其影響。例如，在微型且閘極電極覆蓋半導體的側面的電晶體中，有時形成在半導體的側面上的通道形成區域的比例增高。在此情況下，實效通道寬度大於外觀上的通道寬度。
在此情況下，有時難以藉由實測估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要預先知道半導體的形狀的假定。因此，當半導體的形狀不清楚時，難以正確地測量實效通道寬度。
於是，在本說明書中，有時將外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地表示“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進行計算。在此情況下，有時成為與使用實效通道寬度進行計算時不同的值。
在本說明書等中，“電連接”包括透過“具有某種電作用的元件”連接的情況。在此，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
注意，在本說明書等中，氮氧化物是指氮含量大於氧含量的化合物。另外，氧氮化物是指氧含量大於氮含量的化合物。另外，例如可以使用拉塞福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)等來測量各元素的含量。
另外，在本說明書等中，可以將“膜”和“層”相互調換。例如，有時可以將“導電層”變換為“導電膜”。此外，例如，有時可以將“絕緣膜”變換為“絕緣層”。
在本說明書等中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
注意，在本說明書中，障壁膜是指具有抑制氫等雜質及氧的透過的功能的膜，在該障壁膜具有導電性的情況下，有時被稱為導電障壁膜。
另外，在本說明書等中，電晶體的常開啟特性是指在電源不供應電位(0V)時處於導通狀態的特性。例如，電晶體的常開啟特性有時是指在對電晶體的閘極施加的電壓(Vg)為0V的情況下臨界電壓為負值的電特性。
在本說明書等中，氧化物半導體是一種金屬氧化物(metal oxide)。金屬氧化物是包含金屬元素的氧化物。金屬氧化物有時根據組成及形成方法呈現絕緣性、半導體性以及導電性。呈現半導體性的金屬氧化物被稱為金屬氧化物半導體或氧化物半導體(Oxide Semiconductor，也可以簡稱為OS)等。呈現絕緣性的金屬氧化物被稱為金屬氧化物絕緣體或氧化物絕緣體。呈現導電性的金屬氧化物被稱為金屬氧化物導電體或氧化物導電體。換言之，用於電晶體的通道形成區域中等的金屬氧化物可以被稱為氧化物半導體。
實施方式1
在本實施方式中，參照圖1A至圖5F說明半導體裝置的一個實施方式。
〈電晶體的結構1〉
下面，說明本發明的一個實施方式的包括電晶體200的半導體裝置的一個例子。圖1A、圖1B及圖1C是本發明的一個實施方式的電晶體200及電晶體200週邊的俯視圖及剖面圖。圖1A是俯視圖，圖1B是對應於圖1A所示的點劃線L1-L2的剖面圖，圖1C是對應於點劃線W1-W2的剖面圖。注意，在圖1A的俯視圖中，為了明確起見而省略組件的一部分。
本發明的一個實施方式的半導體裝置包括電晶體200和被用作層間膜的絕緣體214、絕緣體216、絕緣體280、絕緣體282以及絕緣體286。
電晶體200包括：被用作第一閘極電極的導電體205(導電體205a及導電體205b)；被用作第二閘極電極的導電體260(導電體260a、導電體260b及導電體260c)；被用作第一閘極絕緣層的絕緣體220、絕緣體222以及絕緣體224；被用作第二閘極絕緣膜的絕緣體250；包括形成通道的區域的氧化物230(氧化物230a、氧化物230b及氧化物230c)；被用作源極和汲極中的一個的導電體240a；被用作源極和汲極中的另一個的導電體240b；與導電體240(以下，有時將導電體240a及導電體240b總記為導電體240)接觸的障壁層245a及障壁層245b；與絕緣體250和絕緣體224接觸的絕緣體272；以及絕緣體272上的絕緣體274。
在電晶體200中，作為氧化物230較佳為使用被用作氧化物半導體的金屬氧化物(以下也稱為氧化物半導體)。由於使用氧化物半導體的電晶體 的非導通狀態下的洩漏電流極小，所以可以提供功耗低的半導體裝置。此外，氧化物半導體可以利用濺射法等形成，所以可以用於構成高集成型半導體裝置的電晶體。
另一方面，使用氧化物半導體的電晶體有時由於氧化物半導體中的雜質及氧缺陷而其電特性容易變動，因此其可靠性變低。包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧缺陷。當氫進入該氧缺陷時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物半導體中的氫。
於是，作為以與氧化物230接觸的方式設置的絕緣體224及絕緣體250使用包含氧的絕緣體。尤其是，作為絕緣體224及絕緣體250較佳為使用其氧含量超過化學計量組成的氧化物。就是說，在絕緣體224及絕緣體250中，較佳為形成有包含化學計量組成的氧的區域(以下，也稱為過量氧區域)。藉由作為與氧化物230接觸的絕緣體224及絕緣體250設置具有過量氧區域的絕緣體，減少電晶體200所包括的氧化物半導體的氧化物230中的氧缺陷，而可以提高可靠性。
明確而言，作為具有過量氧區域的絕緣體，較佳為使用藉由加熱使一部分的氧脫離的氧化物材料。藉由加熱使氧脫離的氧化物是指在TDS (Thermal Desorption Spectroscopy)分析中換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，較佳為3.0×1020atoms/cm3以上的氧化物膜。另外，進行上述TDS分析時的膜的表面溫度較佳為在100℃以上且700℃以下，或者100℃以上且500℃以下的範圍內。
另外，為了將絕緣體224及絕緣體250所包含的過量氧區域中的氧高效地供應到氧化物230，在絕緣體224及絕緣體250上設置絕緣體272及絕緣體274。換言之，絕緣體272及絕緣體274具有對氧的阻擋性，由此過量氧區域中的氧可以高效地供應到氧化物230，而不擴散到電晶體200的外側。
在此，阻擋性是指抑制以氫及水為代表的雜質或氧等的擴散的功能。
較佳的是，絕緣體272及絕緣體274例如在350℃，較佳為在400℃的氛圍中抑制氫的擴散。例如，當對釋放氫的第一膜上層疊任意第二層的結構進行TDS測量時，在400℃以下的氫的釋放量檢出為5.0×1014[個/cm2]以下的情況下，可以說第二膜具有對氫的阻擋性。絕緣體272及絕緣體274較佳為在400℃以下的氫的釋放量檢出為3.4×1014[個/cm2]以下，更佳為在500℃以下的氫的釋放量為7.1×1014[個/cm2]以下，進一步較佳為在600℃以下的氫的釋放量為1.4×1015[個/cm2]以下的膜。
下面，說明包括根據本發明的一個實施方式的電晶體200的半導體裝置的詳細結構。
作為被用作第一閘極電極的導電體205，使用包含選自鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鉭膜、氮化鈦膜、氮化鉬膜、氮化鎢膜)等。尤其是，氮化鉭等金屬氮化物膜具有對氫或氧的阻擋性，並且不容易氧化(耐氧化性高)，所以是較佳的。或者，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等導電材料。
例如，較佳的是，作為導電體205a使用對氫具有阻擋性的導電體的氮化鉭等，並且作為導電體205b層疊導電性高的鎢。藉由使用該組合，可以在保持作為佈線的導電性的同時抑制氫擴散到氧化物230。在圖1A至圖1C中，示出導電體205a和導電體205b的兩層結構，但是不侷限於此，既可以是單層又可以是三層以上的疊層結構。例如，也可以在具有阻擋性的導電體與導電性高的導電體之間形成具有阻擋性的導電體以及與導電性高的導電體之間的密接性高的導電體。
另外，絕緣體220、絕緣體222以及絕緣體224被用作第一閘極絕緣體。
作為絕緣體222及絕緣體224，例如可以使用包含氧化矽、氧氮化矽、氮氧化矽的絕緣體的單層或疊層。或者，例如也可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧 化鋯。此外，可以對這些絕緣體進行氮化處理。也可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽而使用。注意，在本說明書中，“氧氮化矽”是指在其組成中氧含量多於氮含量的材料，而“氮氧化矽”是指在其組成中氮含量多於氧含量的材料。
例如，因為氧化矽及氧氮化矽具有熱穩定性，所以藉由與相對介電常數高的絕緣體組合，可以實現具有熱穩定性且相對介電常數高的疊層結構。
尤其是，與氧化物230接觸的絕緣體224較佳為使用含有超過化學計量組成的氧的氧化物絕緣體。換言之，在絕緣體224中，較佳為形成有過量氧區域。藉由以與氧化物230接觸的方式設置上述包含過量氧的絕緣體，可以減少氧化物230中的氧缺陷且提高可靠性。
在此，當絕緣體224包括過量氧區域時，絕緣體222較佳為對氧、氫及水具有阻擋性。藉由絕緣體222對氧具有阻擋性，過量氧區域的氧可以高效地供應給氧化物230而不擴散到絕緣體220一側。另外，可以抑制導電體205與絕緣體224所包括的過量氧區域的氧起反應。
作為絕緣體222，例如較佳為使用包含氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba,Sr)TiO3(BST)等所謂的high-k材料的絕緣體的單層或疊層。尤其是，較佳為使用氧化鋁及氧化 鉿等具有對氧或氫的阻擋性的絕緣膜。當使用這種材料形成絕緣體222時，絕緣體222被用作防止從氧化物230釋放氧或從電晶體200的周圍部混入氫等雜質的層。
或者，例如也可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。此外，也可以對上述絕緣體進行氮化處理。還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽。
絕緣體220、絕緣體222及絕緣體224也可以具有兩層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料形成的疊層結構。
當在絕緣體220和絕緣體224之間包括包含high-k材料的絕緣體222時，在特定條件下，絕緣體222俘獲電子，可以增大臨界電壓。就是說，絕緣體222有時帶負電。
例如，當將氧化矽用於絕緣體220及絕緣體224，將氧化鉿、氧化鋁、氧化鉭等電子俘獲能階多的材料用於絕緣體222時，在比半導體裝置的使用溫度或保存溫度高的溫度(例如，125℃以上且450℃以下，典型的是150℃以上且300℃以下)下保持導電體205的電位高於源極電極或汲極電極的電位的狀態10毫秒以上，典型是1分鐘以上，由此電子從構成電晶體200的 氧化物向導電體205移動。此時，移動的電子的一部分被絕緣體222的電子俘獲能階俘獲。
在絕緣體222的電子俘獲能階俘獲所需要的電子的電晶體的臨界電壓向正一側漂移。藉由控制導電體205的電壓可以控制電子的俘獲量，由此可以控制臨界電壓。藉由採用該結構，電晶體200成為在閘極電壓為0V的情況下也處於非導通狀態(也稱為關閉狀態)的常關閉型電晶體。
另外，俘獲電子的處理在電晶體的製造過程中進行即可。例如，在形成與電晶體的源極導電體或汲極導電體連接的導電體之後、前製程(晶圓處理)結束之後、晶圓切割(wafer dicing)製程之後或者封裝之後等發貨之前的任一個步驟進行俘獲電子的處理即可。
此外，藉由適當地調整絕緣體220、絕緣體222及絕緣體224的厚度，能夠控制臨界電壓。例如，藉由減少絕緣體220、絕緣體222及絕緣體220的厚度總和，高效率地施加有來自導電體205的電壓，由此可以提供一種功耗低的電晶體。絕緣體220、絕緣體222及絕緣體224的厚度總和較佳為65nm以下，更佳為20nm以下。
因此，本發明的一個實施方式可以提供一種非導通狀態時的洩漏電流小的電晶體。本發明的一個實施方式可以提供一種具有穩定的電特性的電晶體。另外，本發明的一個實施方式可以提供一種通態電流大的電晶體。 另外，本發明的一個實施方式可以提供一種次臨界擺幅值小的電晶體。另外，本發明的一個實施方式可以提供一種可靠性高的電晶體。
氧化物230包括氧化物230a、氧化物230a上的氧化物230b以及氧化物230b上的氧化物230c。當使電晶體200導通時，電流主要流過氧化物230b(形成通道)。另一方面，在氧化物230a及氧化物230c中，有時在與氧化物230b的介面附近(有時成為混合區域)電流流過，但是其他區域有時被用作絕緣體。
如圖1C所示，較佳為以覆蓋氧化物230a及氧化物230b的側面的方式設置氧化物230c。藉由在絕緣體280與包括形成有通道的區域的氧化物230b之間設置氧化物230c，可以抑制氫、水及鹵素等雜質從絕緣體280擴散到氧化物230b。
氧化物230a、氧化物230b及氧化物230c使用In-M-Zn氧化物(元素M為選自鋁、鎵、釔、銅、釩、鈹、硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種)等金屬氧化物形成。此外，作為氧化物230也可以使用In-Ga氧化物、In-Zn氧化物。
〈〈金屬氧化物〉〉
下面說明本發明的氧化物230。作為氧化物230較佳為使用被用作氧化物半導體的金屬氧化物(以下，也稱為氧化物半導體)。
氧化物半導體較佳為至少包含銦或鋅。特別較佳為包含銦及鋅。另外，較佳的是，除此之外，還包含鋁、鎵、釔或錫等。另外，也可以包含硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種。
在此考慮氧化物半導體為包含銦、元素M及鋅的InMZnO的情況。注意，元素M為鋁、鎵、釔或錫等。作為其他的可用於元素M的元素，除了上述元素以外，還有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時可以組合多個上述元素。
另外，在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物(metal oxide)。另外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
[金屬氧化物的結構]
以下，對可用於本發明的一個實施方式所公開的電晶體的CAC(Cloud-Aligned Composite)-OS的構成進行說明。
在本說明書等中，有時記載CAAC(c-axis aligned crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指結晶結構的一個例子，CAC是指功能或材料構成的一個例子。
CAC-OS或CAC-metal oxide在材料的一部分中具有導電性的功能，在材料的另一部分中具有絕緣性的功能，作為材料的整體具有半導體的功能。此外，在將CAC-OS或CAC-metal oxide用於電晶體的活性層的情況下，導電性的功能是使被用作載子的電子(或電洞)流過的功能，絕緣性的功能是不使被用作載子的電子流過的功能。藉由導電性的功能和絕緣性的功能的互補作用，可以使CAC-OS或CAC-metal oxide具有開關功能(開啟/關閉的功能)。藉由在CAC-OS或CAC-metal oxide中使各功能分離，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括導電性區域及絕緣性區域。導電性區域具有上述導電性的功能，絕緣性區域具有上述絕緣性的功能。此外，在材料中，導電性區域和絕緣性區域有時以奈米粒子級分離。另外，導電性區域和絕緣性區域有時在材料中不均勻地分佈。此外，有時導電性區域被觀察為其邊緣模糊且以雲狀連接。
在CAC-OS或CAC-metal oxide中，有時導電性區域及絕緣性區域以0.5nm以上且10nm以下，較佳為0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同能帶間隙的成分構成。例如，CAC-OS或CAC-metal oxide由具有起因於絕緣性區域的寬隙的成分及 具有起因於導電性區域的窄隙的成分構成。在該結構中，當使載子流過時，載子主要在具有窄隙的成分中流過。此外，具有窄隙的成分與具有寬隙的成分互補作用，與具有窄隙的成分聯動地在具有寬隙的成分中載子流過。因此，在將上述CAC-OS或CAC-metal oxide用於電晶體的通道形成區域時，在電晶體的導通狀態中可以得到高電流驅動力，亦即大通態電流及高場效移動率。
就是說，也可以將CAC-OS或CAC-metal oxide稱為基質複合材料(matrix composite)或金屬基質複合材料(metal matrix composite)。
[金屬氧化物的結構]
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六 角形的情況。此外，在畸變中有時具有五角形或七角形等晶格排列。另外，在CAAC-OS的畸變附近觀察不到明確的晶界(grain boundary)。亦即，可知藉由使晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變：在a-b面方向上的氧原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等。
CAAC-OS有具有層狀結晶結構(也稱為層狀結構)的傾向，在該層狀結晶結構中層疊有包含銦及氧的層(下面稱為In層)和包含元素M、鋅及氧的層(下面稱為(M，Zn)層)。另外，銦和元素M彼此可以取代，在用銦取代(M，Zn)層中的元素M的情況下，也可以將該層表示為(In，M，Zn)層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為(In，M)層。
CAAC-OS是結晶性高的氧化物半導體。另一方面，在CAAC-OS中無法確認到明確的晶界，所以可以說不容易發生起因於晶界的電子移動率的降低。此外，氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。因此，具有CAAC-OS的氧化物半導體的物理性質穩定。因此，具有CAAC-OS的氧化物半導體具有耐熱性及高可靠性。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的 奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
氧化物半導體具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
〈〈包含氧化物半導體的電晶體〉〉
接著，說明將上述氧化物半導體用於電晶體的情況。
藉由將上述氧化物半導體用於電晶體，可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
較佳為將載子密度低的氧化物半導體用於電晶體。在降低氧化物半導體膜的載子密度的情況下，可以降低氧化物半導體膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。例如，將氧化物半導體的載子 密度設定為低於8×1011/cm3，較佳為低於1×1011/cm3，更佳為低於1×1010/cm3且1×10-9/cm3以上。
此外，高純度本質或實質上高純度本質的氧化物半導體膜的缺陷態密度低，所以有時其陷阱態密度也降低。
此外，被氧化物半導體的陷阱態俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道形成區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近的膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
〈〈雜質〉〉
在此，說明氧化物半導體中的各雜質的影響。
在氧化物半導體包含第14族元素之一的矽或碳時，在氧化物半導體中形成缺陷能階。因此，氧化物半導體中或氧化物半導體的介面附近的矽或碳的濃度(藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測得的濃度)被控制為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
另外，當氧化物半導體包含鹼金屬或鹼土金屬時，有時形成缺陷能階而形成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為降低氧化物半導體中的鹼金屬或鹼土金屬的濃度。明確而言，利用SIMS測得的氧化物半導體中的鹼金屬或鹼土金屬的濃度被控制為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。
當氧化物半導體包含氮時，產生作為載子的電子，載子密度會增加，氧化物半導體容易被n型化。其結果，將含有氮的氧化物半導體用於半導體的電晶體容易具有常開啟特性。因此，較佳為儘可能地減少氧化物半導體中的氮，例如，使利用SIMS測得的氧化物半導體中的氮濃度為低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧缺陷。當氫進入該氧缺陷時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物半導體中的氫。明確而言，在氧化物半導體中，使利用SIMS測得的氫濃度低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3。
藉由將雜質被充分降低的氧化物半導體用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
導電體240a和導電體240b中的一個被用作源極電極，而導電體240a和導電體240b中的另一個被用作汲極電極。
導電體240a、導電體240b可以使用鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢等金屬或者以這些元素為主要成分的合金。尤其是，氮化鉭等金屬氮化物膜對氫或氧具有阻擋性，且耐氧化性較高，所以是較佳的。
此外，雖然圖式中示出單層結構，但是也可以採用兩層以上的疊層結構。例如，較佳為層疊氮化鉭膜和鎢膜。另外，較佳為層疊鈦膜和鋁膜。另外，也可以採用在鎢膜上層疊鋁膜的兩層結構、在銅-鎂-鋁合金膜上層疊銅膜的兩層結構、在鈦膜上層疊銅膜的兩層結構、在鎢膜上層疊銅膜的兩層結構。
另外，也可以使用：在鈦膜或氮化鈦膜上層疊鋁膜或銅膜並在其上形成鈦膜或氮化鈦膜的三層結構、在鉬膜或氮化鉬膜上層疊鋁膜或銅膜而並在其上形成鉬膜或氮化鉬膜的三層結構等。另外，也可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。
此外，也可以在導電體240a及導電體240b上設置障壁層245a及障壁層245b。障壁層245a及障壁層245b較佳為使用對氧或氫具有阻擋性的物質。藉由採用該結構，可以抑制導電體240a及導電體240b在形成氧化物230c時被氧化。此外，可以防止絕緣體280所包括的過量氧區域的氧與導電體240a及導電體240b起反應而被氧化。
障壁層245a及障壁層245b例如可以使用金屬氧化物。尤其是，較佳為使用氧化鋁、氧化鉿、氧化鎵等對氧或氫具有阻擋性的絕緣膜。此外，也可以使用利用CVD法形成的氮化矽。
藉由包括障壁層245，可以擴大導電體240的材料的選擇範圍。例如，作為導電體240可以使用鎢或鋁等耐氧化性低且導電性高的材料。另外，例如可以使用容易進行成膜或加工的導電體。
此外，可以抑制導電體240的氧化，並且可以將從絕緣體224及絕緣體280脫離的氧高效率地供應到氧化物230。此外，藉由作為導電體240使用導電性高的導電體，可以提供一種功耗低的電晶體200。
被用作第二閘極絕緣體的絕緣體250例如可以使用選自氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭、氧化鋯、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba，Sr)TiO3(BST)等的絕緣體的單層或疊層。另外，例如也可以對這些絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、 氧化鈦、氧化鎢、氧化釔、氧化鋯。另外，也可以將這些絕緣體進行氮化處理。另外，也可以作為上述絕緣體使用氧化矽、氧氮化矽或氮化矽的疊層。
例如，氧化矽及氧氮化矽具有熱穩定性，所以藉由與相對介電常數高的絕緣體組合，可以得到具有熱穩定性並相對介電常數高的疊層結構。
與絕緣體224相同，作為絕緣體250較佳為使用其氧含量超過化學計量組成的氧化物絕緣體。藉由以與氧化物230接觸的方式設置上述包含過量氧的絕緣體，可以減少在氧化物230中的氧缺陷。
另外，作為絕緣體250可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、氮化矽等對氧或氫具有阻擋性的絕緣膜。在使用這種材料形成絕緣體250時，絕緣體250被用作防止從氧化物230釋放氧或從外部混入氫等雜質的層。
絕緣體250也可以具有與絕緣體220、絕緣體222以及絕緣體224同樣的疊層結構。當絕緣體250具有在電子俘獲能階俘獲有所需要的電子的絕緣體時，電晶體200的閾電壓可以向正一側漂移。藉由具有該結構，電晶體200成為在閘極電極為0V的情況下也處於非導通狀態(也稱為關閉狀態)的常關閉型電晶體。
作為被用作第二閘極電極的導電體260，例如可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的金屬、以上述金屬為成分的合金或組合上述金屬的合金等而形成。尤其是，氮化鉭等金屬氮化物膜對氫或氧具有阻擋性，並且具有高耐氧化性，所以是較佳的。另外，可以使用選自錳和鋯中的一種或多種的金屬。另外，可以使用以摻雜有磷等雜質元素的多晶矽為代表的半導體、鎳矽化物等矽化物。
作為導電體260a，例如可以使用以In-Ga-Zn氧化物為代表的氧化物。藉由以In-Ga-Zn氧化物為代表的氧化物半導體被供應氮或氫，載子密度得到提高。換言之，被用作氧化物導電體(OC：Oxide Conductor)。於是，藉由作為導電體260b使用金屬氧化物，氧化物半導體的載子密度得到提高，因此導電體260a被用作閘極電極。
作為導電體260a，也可以使用銦錫氧化物(Indium Tin Oxide：ITO)、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物以及包含矽的銦錫氧化物(In-Sn-Si氧化物(也稱為ITSO))等的具有透光性的導電材料。
較佳為作為導電體260a的形成方法利用濺射法，並在包含氧氣體的氛圍中形成該導電體260a。藉由在包含氧氣體氛圍中形成導電體260a，可以在絕緣體250中形成過量氧區域。作為導電體260a的形成方法，不侷限於濺射法，可以利用其他方法，例如ALD法。
藉由作為導電體260b使用金屬氮化物，可以獲得如下效果：金屬氮化物中的構成元素(尤其是氮)擴散到導電體260a中而電阻得到降低；由於形成導電體260b時的損傷(例如濺射損傷等)電阻得到降低。另外，藉由作為導電體260c層疊低電阻的金屬膜，可以提供驅動電壓小的電晶體。
在此，以覆蓋絕緣體224、絕緣體250及導電體260的方式設置絕緣體272及絕緣體274。
在絕緣體224及絕緣體250包括過量氧區域時，絕緣體272及絕緣體274的疊層體較佳為對氧、氫及水具有阻擋性。藉由絕緣體272及絕緣體274的疊層體對氧具有阻擋性，過量氧區域中的氧高效地供應到氧化物230而不擴散到電晶體200的外側。
另外，藉由絕緣體272及絕緣體274的疊層體對氫及水具有阻擋性，電晶體200的外側區域中的氫及水不擴散到電晶體200的內側而可以抑制氧化物230中的氧缺陷的生成。
作為絕緣體272及絕緣體274，例如較佳為使用包含氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba,Sr)TiO3(BST)等的絕緣體的單層或疊層。尤其是，較佳為使用氧化鋁及氧化鉿等對氧和氫具有阻擋性的絕緣膜。當使用上述材料形成 絕緣體272及絕緣體274時，絕緣體272及絕緣體274被用作防止從氧化物230釋放氧或從外部混入氫等雜質的層。
例如可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。另外，可以對上述絕緣體進行氮化處理。另外，可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽而使用。
例如，作為絕緣體272較佳為使用其厚度為3nm以下，較佳為0.5nm以上且1.5nm以下的覆蓋性高且緻密的膜。作為覆蓋性高且緻密的膜，例如可以使用藉由原子層沉積(ALD：Atomic Layer Deposition)法形成的氧化鋁。藉由利用ALD法進行成膜，可以形成裂縫或針孔等的缺陷少的或具有均勻厚度的緻密的絕緣體272。另外，由於ALD法與濺射法相比能夠抑制進行成膜時對被成膜物產生的損傷，所以可以將絕緣體250和絕緣體272的介面保持為良好的狀態。
另外，例如作為絕緣體274，較佳為使用其厚度為3nm以上的對氧、氫以及水具有阻擋性的氧化物絕緣體。例如，作為絕緣體274可以使用利用濺射法形成的氧化鋁。當利用濺射法形成氧化鋁時，由於其沉積速度比ALD法更快，所以可以高良率地形成具有對氧、氫以及水能夠確保充分的阻擋性的厚度(亦即，厚於3nm)的絕緣體274。
藉由在覆蓋性高且緻密的絕緣體272上層疊具有阻擋性的絕緣體274，可以得到阻擋性高的絕緣體。另外，絕緣體272和絕緣體274較佳為使用相同的膜的種類設置。藉由將相同種類的膜用於絕緣體272和絕緣體274，可以容易地進行後面的工程中的加工。例如，當形成到達導電體240或導電體260等的開口時，可以在相同的加工條件下對絕緣體272及絕緣體274形成開口。
另外，藉由在利用ALD法形成的氧化鋁上層疊利用濺射法形成的氧化鋁，可以設置可靠性及生產率高的疊層體。
作為被用作層間膜的絕緣體214、絕緣體216、絕緣體280、絕緣體282以及絕緣體286，例如可以使用包含氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba,Sr)TiO3(BST)等的絕緣體的單層或疊層。或者，例如可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。另外，可以對上述絕緣體進行氮化處理。另外，可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽而使用。
例如，氧化矽及氧氮化矽具有熱穩定性，所以藉由與相對介電常數高的絕緣體組合，可以得到具有熱穩定性並相對介電常數高的疊層結構。
例如，作為絕緣體216、絕緣體280以及絕緣體286的介電常數較佳為比 絕緣體214或絕緣體282的介電常數低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
作為絕緣體214及絕緣體282，例如較佳為使用包含氧氮化矽、氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba,Sr)TiO3(BST)等所謂的high-k材料的絕緣體的單層或疊層。尤其是，較佳為使用氧化鋁及氧化鉿等對氧或氫具有阻擋性的絕緣膜。在使用這種材料形成絕緣體214及絕緣體282時，絕緣體214及絕緣體282被用作防止從氧化物230釋放氧或從外部混入氫等雜質的層。
或者，也可以對絕緣體214、絕緣體216、絕緣體280、絕緣體282以及絕緣體286例如添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔以及氧化鋯。另外，也可以對上述絕緣體進行氮化處理。另外，也可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽而使用。
絕緣體214、絕緣體216、絕緣體280、絕緣體282以及絕緣體286也可以具有兩層以上的疊層結構。此時，不侷限於使用相同的材料構成的疊層結構，也可以是使用不同材料構成的疊層結構。另外，覆蓋電晶體200的絕緣體280可以被用作覆蓋其下方的凹凸形狀的平坦化膜。
藉由具有上述結構，可以提供一種包括包含氧化物半導體且高通態電流的電晶體的半導體裝置。另外，可以提供一種包括包含氧化物半導體且 關斷狀態電流小的電晶體的半導體裝置。另外，可以提供抑制電特性的變動且具有穩定的電特性的同時，可靠性得到提高的半導體裝置。另外，可以提供一種功耗得到降低的半導體裝置。
〈半導體裝置的製造方法〉
以下，參照圖2A至圖5F說明圖1A至圖1C所示的包括電晶體200的半導體裝置的製造方法的一個例子。此外，在圖式中沿著L1-L2的剖面圖為電晶體200的通道長度方向上的剖面圖。另外，在圖式中沿著W1-W2的剖面圖為電晶體200的通道寬度方向的剖面圖。
首先，準備基板(未圖示)。對可用作基板的基板沒有特別的限制，但是基板較佳為至少具有能夠承受在後面進行的加熱處理的程度的耐熱性。例如，可以使用玻璃基板如硼矽酸鋇玻璃基板或硼矽酸鋁玻璃基板等、陶瓷基板、石英基板、藍寶石基板等。此外，也可以利用：使用矽或碳化矽等的單晶半導體基板或多晶半導體基板；使用矽鍺、砷化鎵、砷化銦、砷化銦鎵的化合物半導體基板；SOI(Silicon On Insulator)基板；或GOI(Germanium on Insulator)基板等，並且也可以使用在這些基板上設置有半導體元件的基板。
另外，作為基板也可以使用撓性基板來製造半導體裝置。在製造具有撓性的半導體裝置時，既可以在撓性基板上直接製造電晶體，也可以在其他製造基板上製造電晶體，然後從製造基板剝離電晶體並將其轉置到撓性 基板上。另外，為了從製造基板剝離電晶體並將其轉置到撓性基板上，較佳為在製造基板與包含氧化物半導體的電晶體之間設置剝離層。
接著，形成絕緣體214及絕緣體216(圖2A及圖2B)。
絕緣體214及絕緣體216例如可以利用濺射法、CVD法(包括熱CVD法、有機金屬CVD(MOCVD：Metal Organic Chemical Vapor Deposition)法、電漿增強CVD(PECVD：Plasma Enhanced Chemical Vapor Deposition)法等)、分子束磊晶(MBE：Molecular Beam Epitaxy)法、ALD法或脈衝雷射沉積(PLD：Pulsed Laser Deposition)法等形成。尤其是，當藉由CVD法，較佳為藉由ALD法等形成該絕緣體時，可以提高覆蓋性，所以是較佳的。另外，為了降低電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。此外，也可以使用使TEOS(Tetra-Ethyl-Ortho-Silicate：四乙氧基矽烷)或矽烷等與氧或一氧化二氮等起反應而形成的步階覆蓋性良好的氧化矽膜。
例如，作為絕緣體214利用濺射法形成氧化鋁。由於濺射法的沉積速度比ALD法快，所以可以提高生產率。此外，例如，作為絕緣體216藉由CVD法形成氧氮化矽。絕緣體216的介電常數較佳為低於絕緣體214。藉由使用介電常數低的材料作為層間膜，可以減少產生在佈線間的寄生電容。
接著，藉由光微影法等在絕緣體216上形成光阻遮罩。然後，去除絕緣 體214及絕緣體216的不需要的部分。然後，藉由去除光阻遮罩，可以形成開口部(圖2C及圖2D)。
在此，對被加工膜的加工方法進行說明。當對被加工膜進行微細加工時，可以使用各種微細加工技術。例如，也可以採用對藉由光微影法等形成的光阻遮罩進行縮小處理的方法。另外，也可以藉由光微影法等形成假圖案，在形成該假圖案的側壁之後去除假圖案，將殘留的側壁用作光阻遮罩，對被加工膜進行蝕刻。此外，為了實現高縱橫比，作為被加工膜的蝕刻較佳為利用各向異性乾蝕刻。另外，也可以使用由無機膜或金屬膜構成的硬遮罩。
作為用來形成光阻遮罩的光，例如可以使用i線(波長365nm)、g線(波長436nm)、h線(波長405nm)或將這些光混合的光。此外，還可以使用紫外線、KrF雷射或ArF雷射等。此外，也可以利用液浸曝光技術進行曝光。作為用於曝光的光，也可以使用極紫外光(EUV：Extreme Ultra-violet)或X射線。另外，也可以使用電子束代替用於曝光的光。當使用極紫外光、X射線或電子束時，可以進行極其微細的加工，所以是較佳的。注意，在藉由利用電子束等光束進行掃描而進行曝光時，不需要光罩。
另外，也可以在形成將成為光阻遮罩的光阻膜之前，形成具有提高被加工膜與光阻膜的緊密性的功能的有機樹脂膜。例如可以利用旋塗法等以覆蓋其下方的步階而使其表面平坦化的方式形成該有機樹脂膜，而可以降 低形成在該有機樹脂膜上方的光阻遮罩的厚度的偏差。尤其是，在進行微細的加工時，作為該有機樹脂膜較佳為使用具有對用於曝光的光的反射防止膜的功能的材料。作為具有這種功能的有機樹脂膜，例如有BARC(Bottom Anti-Reflection Coating：底部抗反射)膜等。該有機樹脂膜可以在去除光阻遮罩的同時被去除或者在去除光阻遮罩之後被去除。
接著，在絕緣體214及絕緣體216上形成導電膜2O5A及導電膜205B(圖2E及圖2F)。導電膜205A及導電膜205B可以藉由濺射法、蒸鍍法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)等形成。另外，為了降低電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
接著，去除導電膜205A及導電膜205B的不需要的部分。例如，直到使絕緣體216露出為止藉由回蝕處理或化學機械拋光(CMP：Chemical Mechanical Polishing)處理等去除導電膜205A及導電膜205B的一部分，由此形成導電體205a及導電體205b(圖2G及圖2H，注意圖式中的箭頭表示CMP處理)。此時，絕緣體216也可以被用作停止層，有時絕緣體216的厚度變薄。
在此，CMP處理是一種對被加工物的表面藉由化學、機械的複合作用進行平坦化的方法。更明確而言，CMP處理是一種方法，其中在拋光台上貼附砂布，且一邊在被加工物與砂布之間供應漿料(拋光劑)，一邊將拋光台和被加工物分別旋轉或搖動，來由漿料與被加工物表面之間的化學反 應以及砂布和被加工物的機械拋光的作用對被加工物的表面進行拋光。
CMP處理既可只進行一次，又可進行多次。當進行CMP處理多次時，較佳為在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。如此，也可以組合拋光率不同的拋光。
接著，形成絕緣體220、絕緣體222及絕緣體224。注意，並不一定需要設置絕緣體220及絕緣體222。例如，當絕緣體224包括過量氧區域時，也可以在導電體205上形成對氧、氫及水具有阻擋性的導電體。藉由形成具有阻擋性的導電體，可以抑制導電體205與過量氧區域的氧起反應而生成氧化物。
絕緣體220、絕緣體222及絕緣體224可以藉由採用與絕緣體214及絕緣體216同樣的材料及方法形成。此外，作為絕緣體222較佳為使用氧化鉿及氧化鋁等high-k材料。
另外，較佳為連續地形成絕緣體220、絕緣體222及絕緣體224。藉由連續地形成它們，可以形成可靠性高的絕緣體，而不使雜質附著於絕緣體220與絕緣體222的介面及絕緣體222與絕緣體224的介面。
接著，依次形成成為氧化物230a的氧化膜230A和成為氧化物230b的氧化膜230B。該氧化膜較佳為以不接觸於大氣的方式連續地形成。
例如，作為絕緣體222，利用ALD法形成氧化鋁膜。藉由利用ALD法形成絕緣層，可以形成裂縫或針孔等缺陷少的或具有均勻厚度的緻密的絕緣層。
另外，例如，作為絕緣體220及絕緣體224，利用CVD法形成氧氮化矽膜。尤其是，絕緣體224較佳為包含過量氧的絕緣層。例如，可以藉由在形成絕緣體224之後進行氧摻雜處理，來在絕緣體224中形成過量氧區域。
接著，為了進一步減少絕緣體224所包含的水分或氫等雜質，較佳為進行加熱處理。
此外，也可以在加熱處理之前進行使用氧化氣體的電漿處理。例如，進行使用一氧化二氮氣體的電漿處理。藉由進行該電漿處理，可以降低露出的絕緣層中的氟濃度。另外，該電漿處理還具有去除樣本表面上的有機物的效果。
例如，加熱處理在氮或稀有氣體等惰性氛圍、氧化氣體氛圍或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：雷射腔內共振衰減法)方式的露點計進行測量時的水分量為20ppm(露點換算為-55℃)以下，較佳為1ppm以下，更佳為10ppb以下的空氣)氛圍下進行。另外，“氧化氣體氛圍”是指包含10ppm以上的氧、臭氧或氮化氧等氧化氣體的氛圍。 此外，“惰性氛圍”是指包含小於10ppm的上述氧化氣體且還填充有氮或稀有氣體的氛圍。另外，對加熱處理中的壓力沒有特別的限制，但是加熱處理較佳為在減壓下進行。
另外，在惰性氛圍下進行加熱處理，然後為了填補脫離了的氧，可以在包含10ppm以上、1%以上或10%以上的氧化氣體的氛圍下進行加熱處理。加熱處理可以以250℃以上且650℃以下，較佳為以300℃以上且500℃以下的溫度進行。處理時間為24個小時以內。由於超過24個小時的加熱處理會導致產率的降低，所以不是較佳的。
例如，在氮氣體氛圍下以400℃進行1個小時的加熱處理之後，較佳為使用氧氣體代替氮氣體，再以400℃進行1個小時的加熱處理。藉由先在氮氣體氛圍下進行加熱處理，包含在絕緣體224中的水分或氫等雜質被釋放出去，由此可以降低絕緣體224中的雜質濃度。藉由接下來在氧氣體氛圍下進行加熱處理，對絕緣體224導入氧。
接著，依次形成氧化膜230A、氧化膜230B、導電膜240A及障壁膜245A。
例如，利用濺射法形成氧化膜230A及氧化膜230B。作為濺射氣體使用氧或者氧與稀有氣體的混合氣體。藉由提高濺射氣體所包含的氧的比率，可以增加形成的氧化膜中的過量氧。
尤其是，當形成氧化膜230A時，有時濺射氣體中的氧的一部分供應給絕緣體224。
在藉由濺射法進行成膜時，在靶材與基板之間存在離子和被濺射的粒子。例如，靶材與電源連接，並被施加電位E0。另外，基板被施加接地電位等電位E1。但是，基板也可以處於電浮動狀態。另外，在靶材與基板之間存在成為電位E2的區域。各電位的大小關係滿足E2>E1>E0。
藉由使電漿中的離子由於電位差E2-E0加速而該離子碰撞到靶材，被濺射的粒子從靶材被彈出。並且，藉由該被濺射的粒子附著於成膜表面上而沉積，來形成膜。另外，有時離子的一部分由靶材反沖，並且作為反沖離子經過所形成的膜被吸收到位於所形成的膜的下方的絕緣體224。此外，有時電漿中的離子由於電位差E2-E1而加速，衝擊到成膜表面。此時，離子的一部分到達絕緣體224的內部。藉由離子被吸收到絕緣體224，在絕緣體224中形成離子被吸收的區域。換言之，在離子是包含氧的離子的情況下，在絕緣體224中形成過量氧區域。
藉由對絕緣體224引入過量氧，可以形成過量氧區域。絕緣體224中的過量氧被供應到氧化物230中，可以填補氧化物230中的氧缺陷。
因此，形成氧化膜230A的同時可以在絕緣體224中形成包含過量氧的區域。注意，濺射氣體中的氧量越多，供應給絕緣體224的氧量越多。另外， 供應給絕緣體224的氧的一部分與絕緣體224中殘留的氫起反應而生成水，並藉由後面的加熱處理從絕緣體224釋放。因此，可以降低絕緣體224中的氫濃度。
此外，濺射氣體所包含的氧的比率為70%以上，較佳為80%以上，更佳為100%。藉由將包含過量氧的氧化物用於氧化膜230A，可以藉由後面的加熱處理將氧供應給氧化物230b。
接著，利用濺射法形成氧化膜230B。此時，當在濺射氣體所包含的氧的比率設定為1%以上且30%以下，較佳為5%以上且20%以下的情況下進行成膜時，形成氧缺乏型氧化物半導體。使用氧缺乏型氧化物半導體的電晶體可以具有較高的場效移動率。
當將氧缺乏型氧化物半導體用於氧化膜230B時，較佳為將包含過量氧的氧化膜用於氧化膜230A。另外，也可以在形成氧化膜230B之後進行氧摻雜處理。
接著，為了進一步減少氧化膜230A及氧化膜230B所包含的水分或氫等雜質來使氧化膜230A及氧化膜230B高度純化，較佳為進行加熱處理。
另外，藉由進行加熱處理，可以在釋放氧化膜230A及氧化膜230B中的雜質的同時使絕緣體224所包含的氧擴散到氧化膜230A及氧化膜230B 中，由此可以減少該氧化膜中的氧缺陷。
上述加熱處理以250℃以上且650℃以下，較佳為以300℃以上且500℃以下的溫度進行即可。處理時間為24小時以內。由於超過24小時的加熱處理會導致產率的降低，所以不是較佳的。
例如，較佳為在氮氣體氛圍下以400℃進行1個小時的加熱處理之後，使用氧氣體代替氮氣體，再以400℃進行1個小時的加熱處理。藉由先在氮氣體氛圍下進行加熱處理，包含在氧化膜230A及氧化膜230B中的水分或氫等雜質被釋放出去，由此可以減少氧化膜230A及氧化膜230B的雜質濃度。藉由接下來在氧氣體氛圍下進行加熱處理，對氧化膜230A及氧化膜230B中導入氧。
另外，也可以在加熱處理之前進行使用氧化氣體的電漿處理。例如，進行使用一氧化二氮氣體的電漿處理。藉由進行該電漿處理，可以降低露出的絕緣層的氟濃度。另外，也可以獲得去除樣本表面的有機物的效果。
接著，形成導電膜240A、障壁膜245A及將成為硬遮罩的膜290A(圖3A及圖3B)。
例如，作為導電膜240A，利用濺射法形成氮化鉭。氮化鉭的耐氧化性高，因此適用於在後面製程中進行加熱處理的情況。
另外，當導電膜240A與氧化膜230B接觸時，有時氧化膜230B的表面被導入雜質元素。藉由對氧化膜230B添加雜質，可以使電晶體200的臨界電壓變化。另外，可以藉由在形成導電膜240A之前進行離子植入法、離子摻雜法、電漿浸沒離子佈植技術或使用包含雜質元素的氣體的電漿處理等導入雜質元素。另外，也可以在形成導電膜240A之後，藉由進行離子植入法等導入雜質元素。
例如，作為障壁膜245A，較佳為利用ALD法形成氧化鋁。藉由利用ALD法，可以形成裂縫或針孔等缺陷少或具有均勻厚度的緻密的膜。
例如，作為將成為硬遮罩的膜290A，利用濺射法形成氮化鉭。此外，由於該硬遮罩在後面製程中與導電膜240A同時進行加工，所以較佳為使用與導電膜240A相同的材料或蝕刻速率近於導電膜240A的材料形成。
接著，在將成為硬遮罩的膜290A上利用光微影法形成光阻遮罩。藉由使用該光阻遮罩選擇性地去除將成為硬遮罩的膜290A及障壁膜245A的一部分，形成包括開口的將成為硬遮罩的膜290B及包括開口的障壁膜245B(圖3C及圖3D)。此外，在使用光阻遮罩形成開口時，較佳為使用最小特徵尺寸。因此，障壁膜245B包括寬度為最小特徵尺寸的開口。
另外，當形成開口時，較佳為將成為硬遮罩的膜290B及障壁膜245B的 開口一側的側面相對於導電膜240A的頂面具有角度。該角度為30度以上且90度以下，較佳為45度以上且80度以下。
接著，在將成為硬遮罩的膜290B及障壁膜245B上利用光微影法形成光阻遮罩。藉由使用該光阻遮罩選擇性地去除將成為硬遮罩的膜290B、障壁膜245B及導電膜240A的一部分，形成島狀導電膜240B、硬遮罩290a、硬遮罩290b、障壁層245a及障壁層245b(圖3E及圖3F)。此時，從障壁膜245B形成障壁層245a及障壁層245b。也就是說，在使用最小特徵尺寸形成障壁膜245B的開口時，障壁層245a與障壁層245b之間的距離為最小特徵尺寸。
接著，以島狀導電膜240B、硬遮罩290a、硬遮罩290b為遮罩選擇性地去除氧化膜230A及氧化膜230B的一部分。注意，在本製程中，有時絕緣體224的一部分也同時被蝕刻。然後，藉由去除光阻遮罩，可以形成島狀氧化物230a、島狀氧化物230b(圖3G及圖3H)。
接著，在去除硬遮罩290a及硬遮罩290b的同時，選擇性地去除島狀導電膜240B的一部分。藉由本製程，將導電膜240B分成為導電體240a、導電體240b(圖4A及圖4B)。
由於導電體240a及導電體240b分別具有電晶體200的源極電極及汲極電極的功能，因此可以將彼此相對的導電體240a與導電體240b之間的距離稱為電晶體的通道長度。就是說，當障壁膜245B的開口為最小特徵尺寸 時，障壁層245a與障壁層245b之間的距離為最小尺寸，因此可以形成比最小特徵尺寸小的閘極線寬度及通道長度。
當去除氧化膜230A、氧化膜230B、導電膜240A以及障壁膜245A時，可以利用乾蝕刻法或濕蝕刻法等。此外，也可以利用乾蝕刻法和濕蝕刻法的兩者。
另外，在利用乾蝕刻法形成導電體240a及導電體240b的情況下，有時蝕刻氣體的殘留成分等的雜質元素會附著於露出的氧化物230b。例如，當作為蝕刻氣體使用氯類氣體時，氯等有時會附著。另外，當作為蝕刻氣體使用烴類氣體時，碳或氫等有時會附著。因此，較佳為減少附著於氧化物230b的露出的表面的雜質元素。例如，可以藉由使用稀氫氟酸等的洗滌處理、使用臭氧等的洗滌處理或使用紫外線等的洗滌處理來減少該雜質。此外，也可以組合多個洗滌處理。
此外，也可以進行使用氧化氣體的電漿處理。例如，進行使用一氧化二氮氣體的電漿處理。藉由進行該電漿處理，可以降低氧化物230b的氟濃度。另外，該電漿處理還具有去除樣本表面上的有機物的效果。
此外，也可以對露出的氧化物230b進行氧摻雜處理。
接著，形成氧化膜230C、絕緣膜250A、導電膜260A、導電膜260B以及 導電膜260C(參照圖4C及圖4D)。
例如，作為氧化膜230C，與氧化物230a同樣，使用包含過量氧的氧化物。藉由將包含過量氧的氧化物用於氧化膜230C，可以藉由後面的加熱處理將氧供應給氧化物230b。
另外，與氧化物230a同樣，當形成氧化膜230C時，有時濺射氣體所包含的氧的一部分被供應給絕緣體224而形成過量氧區域。另外，供應給絕緣體224的氧的一部分與在絕緣體224中殘留的氫起反應而生成水，並藉由後面的加熱處理從絕緣體224釋放。因此，可以降低絕緣體224中的氫濃度。
另外，在形成氧化膜230C之後，也可以進行氧摻雜處理和加熱處理中的一者或兩者。藉由進行加熱處理，可以將氧化物230a及氧化膜230C中的氧供應給氧化物230b。藉由對氧化物230b供應氧，可以減少氧化物230b的氧缺陷。由此，當將氧缺乏型氧化物半導體用於氧化物230b時，較佳為將包含過量氧的半導體用於氧化膜230C。
氧化膜230C的一部分與氧化物230b的通道形成區域接觸。另外，氧化物230b的形成有通道的區域的頂面及側面由氧化膜230C覆蓋。如此，可以由氧化物230a及氧化膜230C圍繞氧化物230b。藉由由氧化物230a及氧化膜230C圍繞氧化物230b，可以抑制後面製程中產生的雜質向氧化物230b的擴散。
例如，作為絕緣膜250A，利用CVD法形成氧氮化矽。另外，絕緣膜250A較佳為包含過量氧的絕緣層。另外，也可以對絕緣膜250A進行氧摻雜處理。此外，也可以在形成絕緣膜250A之後進行加熱處理。
例如，作為導電膜260A，利用濺射法形成In-Ga-Zn氧化物。此外，例如，作為導電膜260B，使用藉由濺射法形成的金屬氧化物。
以In-Ga-Zn氧化物為代表的氧化物半導體藉由被供應氮或氫，載子密度變高。換言之，金屬氧化物被用作氧化物導電體(OC：Oxide Conductor)。於是，藉由作為導電膜260B利用濺射法形成金屬氮化物，金屬氮化物中的構成元素(尤其是氮)擴散到導電膜260A而電阻得到降低。另外，由於形成導電體260B時的損傷(例如，濺射損傷等)電阻得到降低。因此，由於導電膜260A的載子密度得到提高，所以導電膜260A的導電性得到提高。
較佳為作為導電膜260A的形成方法利用濺射法，並在包含氧氣體的氛圍下形成該導電膜260A。藉由在包含氧氣體的氛圍下形成導電膜260A，可以在絕緣體250中形成過量氧區域。另外，作為導電膜260A的形成方法，不侷限於濺射法，也可以利用其他方法，例如ALD法。
此外，藉由作為導電膜260C層疊低電阻的金屬膜，可以提供驅動電壓小的電晶體。
接著，利用光微影法在導電膜260C上形成光阻遮罩。利用該光阻遮罩選擇性地去除導電膜260A、導電膜260B以及導電膜260C的一部分來形成導電體260(參照圖4E及圖4F)。
接著，在導電體260及絕緣膜250A上利用光微影法形成光阻遮罩。使用該光阻遮罩選擇性地去除絕緣膜250A及氧化膜230C的一部分而形成絕緣體250及氧化物230c(參照圖4G及圖4H)。
接著，形成絕緣體272及絕緣體274。作為絕緣體272，較佳為使用覆蓋性好且緻密的膜。另外，絕緣體272及絕緣體274較佳為對氧、氫以及水具有阻擋性。藉由絕緣體272及絕緣體274的疊層體對氧具有阻擋性，在過量氧區域的氧可以高效地供應到氧化物230，而不擴散到電晶體200的外側。
另外，藉由絕緣體272及絕緣體274的疊層體對氫及水具有阻擋性，電晶體200的外側區域中的氫及水不擴散到電晶體200的內側，而可以抑制氧化物230中的氧缺陷的生成。
例如，作為絕緣體272，藉由ALD法形成厚度為3nm以下，較佳為0.5nm以上且1.5nm以下的氧化鋁(參照圖5A及圖5B)。藉由利用ALD法進行成膜，可以形成裂縫或針孔等缺陷少的或具有均勻厚度的緻密的絕緣體272。另外，由於ALD法與濺射法相比進行成膜時能夠抑制對被成膜物產 生的損傷，所以可以將絕緣體250和絕緣體272的介面保持為良好的狀態。
例如，作為絕緣體274，利用濺射法形成厚度為3nm以上的氧化鋁(參照圖5C及圖5D)。
在此，藉由利用濺射法形成絕緣體274，容易地對絕緣體250及絕緣體224形成過量氧區域。
當利用濺射法進行成膜時，在靶材與基板之間存在離子和被濺射的粒子。藉由使電漿中的離子由於電位差加速而該離子碰撞到靶材，被濺射的粒子從靶材被彈出。藉由該被濺射的粒子附著於成膜表面上而沉積，來形成膜。
此時，有時等離子中的離子由於電位差而加速，衝擊到成膜表面，並且經過所形成的膜，被吸收到位於所形成的膜的下方的絕緣體272以下的層。另外，有時離子的一部分由靶材反沖，並且作為反沖離子經過所形成的膜被吸收到位於所形成的膜的下方的絕緣體272以下的層。
尤其是，在絕緣體272的膜厚度薄的情況下，離子及反沖離子經過絕緣體272到達絕緣體250及絕緣體224的內部。藉由離子被吸收到絕緣體250及絕緣體224，在絕緣體250及絕緣體224中形成離子被吸收的區域。換言之，在離子是包含氧的離子的情況下，絕緣體250及絕緣體224中形成過量氧區 域。
藉由對絕緣體250及絕緣體224引入過量氧，可以形成過量氧區域。絕緣體250及絕緣體224中的過量氧被供應到氧化物230，可以填補氧化物230的氧缺陷。
因此，藉由作為形成絕緣體274的方法利用濺射裝置在氧氣體氛圍下進行成膜，可以一邊形成絕緣體274，一邊對絕緣體250及絕緣體224引入氧。例如，藉由作為絕緣體274使用對氧、氫以及水具有阻擋性的氧化鋁，可以將引入到絕緣體250及絕緣體224中的過量氧高效地密封到電晶體200一側。
在利用濺射法形成氧化鋁時，由於濺射法的沉積速度比ALD法快，所以可以高產品率地形成具有對氧、氫以及水能夠確保充分的阻擋性的厚度(亦即，厚於3nm)的絕緣體274。
因此，藉由在覆蓋性高且緻密的絕緣體272上疊層對氧、氫以及水具有阻擋性的絕緣體274，可以得到阻擋性高的絕緣體。另外，絕緣體272及絕緣體274較佳為使用相同種類的膜而形成。藉由將相同種類的膜用於絕緣體272及絕緣體274，可以容易進行後面的製程中的加工。例如，當形成到達導電體240或導電體260等的開口時，可以在相同的加工條件下對絕緣體272及絕緣體274形成開口。
另外，藉由在利用ALD法形成的氧化鋁上層疊利用濺射法形成的氧化鋁，可以設置可靠性及生產率高的疊層體。
注意，在形成絕緣體272及絕緣體274時，較佳為進行基板加熱。基板加熱的溫度較佳為高於100℃且300℃以下。藉由使基板溫度高於100℃，可以去除氧化物230中或絕緣體272中的水。此外，可以防止表面吸附水附著在所形成的膜上。如此，藉由在進行基板加熱的同時形成絕緣體272及絕緣體274，可以在成膜的同時將氧擴散到氧化物230中。
藉由上述製程，可以製造本發明的一個實施方式的電晶體200。
接著，在電晶體200上形成絕緣體280。在形成成為絕緣體280的絕緣體之後，也可以進行採用CMP法等的平坦化處理以提高該絕緣體的頂面的平坦性。
接著，在絕緣體280上形成絕緣體282。絕緣體282較佳為使用濺射裝置形成。
接著，在絕緣體282上形成絕緣體286。例如，作為絕緣體286，利用CVD法形成氧化矽膜及氧氮化矽膜等包含氧的絕緣體。絕緣體286的介電常數較佳為比絕緣體282低。藉由將介電常數低的材料用於層間膜，可以減少 產生在佈線之間的寄生電容。
藉由上述製程，可以製造本發明的一個實施方式的半導體裝置。
〈電晶體結構2〉
圖6A至圖6C示出包括電晶體200的半導體裝置的一個例子。圖6A示出半導體裝置的頂面。注意，為了明確起見，在圖6A中省略一部分的膜。此外，圖6B是對應於圖6A所示的點劃線L1-L2的剖面圖，圖6C是對應於圖6A所示的點劃線W1-W2的剖面圖。
在圖6A至圖6C所示的半導體裝置中，對具有與構成圖1A至圖1C所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
在圖6A至圖6C所示的結構中，障壁膜245上的氧化物230c被去除，因此，氧化物230及絕緣體250的側面與絕緣體280接觸。另外，由於絕緣體280上設置有絕緣體272及絕緣體274，所以絕緣體280包括過量氧區域。
因此，絕緣體280是包含氧的絕緣體，諸如氧化矽膜、氧氮化矽膜等。作為形成包含過量氧的絕緣體的方法，可以適當地設定CVD法或濺射法中的成膜條件，形成使其膜中包含多量氧的氧化矽膜或氧氮化矽膜。
另外，為了使絕緣體280包含過剩的氧，例如在氧氛圍下形成絕緣體 280，即可。或者，可以將氧引入到成膜之後的絕緣體280來形成包含過剩的氧的區域，也可以組合上述兩種方法。
例如，對形成之後的絕緣體280引入氧(至少包含氧自由基、氧原子、氧離子中的任一個)而形成包含過剩的氧的區域。作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、電漿處理等。
在氧引入處理中，可以使用包含氧的氣體。作為含有氧的氣體，可以使用氧、一氧化二氮、二氧化氮、二氧化碳及一氧化碳等。另外，也可以在氧引入處理中使含有氧的氣體包含稀有氣體，例如，可以使用二氧化碳、氫和氬的混合氣體。
接著，在絕緣體280上形成絕緣體272及絕緣體274。絕緣體272較佳為利用ALD裝置形成，絕緣體274較佳為利用濺射裝置形成。藉由採用該結構，可以容易地在絕緣體274的下方的絕緣體280中形成過量氧區域。
在圖6A至圖6C所示的結構中，由於絕緣體272及絕緣體274兼具層間膜的功能，所以可以實現製程的簡化。另外，由於可以形成其體積較大的包括過量氧的絕緣體，所以可以將多量的過量氧供應給電晶體200。因此，可以實現包括多個電晶體200的半導體裝置的高積體化。
在圖6A至圖6C所示的結構中，導電體260具有兩層結構。例如，導電 體260a利用熱CVD法、MOCVD法或ALD法形成。尤其是，較佳為利用ALD法。藉由使用ALD法等進行形成可以降低絕緣體250在成膜時受到的損傷。此外，因為可以提高覆蓋性，所以較佳為利用ALD法等形成導電體260a。因此，可以提供一種可靠性高的電晶體200。
接著，利用濺射法形成導電體260b。此時，在絕緣體250上設置有導電體260a，由此可以抑制形成導電體260b時所產生的損傷影響到絕緣體250。此外，濺射法的沉積速度比ALD法快，由此可以提高良率及生產性。
圖6A至圖6C所示的結構較佳為以覆蓋導電體260的方式具有障壁層270。
例如，用於導電體260的有些材料有可能因在熱處理等的後製程中導電體260氧化而電阻值增高。此外，在對氧化物230b供應過量氧時，有時氧被導電體260吸收。藉由設置障壁層270，可以抑制導電體260的氧化，由此可以抑制供應給氧化物230的氧不足。
以上，本實施方式所示的結構、方法等可以適當地與其他實施方式及其他實施例所示的結構、方法等組合而使用。
實施方式2
在本實施方式中，參照圖7至圖11說明半導體裝置的一個實施方式。
[記憶體裝置1]
圖7至圖10示出使用本發明的一個實施方式的電容器的半導體裝置(記憶體裝置)的一個例子。
圖7及圖8所示的半導體裝置包括電晶體300、電晶體200及電容器100。
電晶體200是其通道形成在包含氧化物半導體的半導體層中的電晶體。因為電晶體200的關斷狀態電流小，所以藉由將該電晶體用於記憶體裝置，可以長期保持存儲內容。換言之，由於不需要更新工作或更新工作的頻率極低，所以可以充分降低記憶體裝置的功耗。
在圖7及圖8中，佈線3001與電晶體300的源極電連接，佈線3002與電晶體300的汲極電連接。另外，佈線3003與電晶體200的源極和汲極中的一個電連接，佈線3004與電晶體200的第一閘極電連接，佈線3006與電晶體200的第二閘極電連接。電晶體300的閘極及電晶體200的源極和汲極中的另一個與電容器100的一個電極電連接，佈線3005與電容器100的另一個電極電連接。
圖7及圖8所示的半導體裝置藉由具有能夠保持電晶體300的閘極的電位的特性，可以如下所示進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將佈線3004的電位設定為使電晶體200處於導通狀態的電位，而使電晶體200處於導通狀態。由此，佈線3003的電位施加到與電晶體300的閘極及電容器100的一個電極電連接的節點FG。換言之，對電晶體300的閘極施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一個。然後，藉由將佈線3004的電位設定為使電晶體200成為非導通狀態的電位而使電晶體200處於非導通狀態，使電荷保持在節點FG(保持)。
在電晶體200的關斷狀態電流較小時，節點FG的電荷被長時間保持。
接著，對資料的讀出進行說明。當在對佈線3001施加規定的電位(恆電位)的狀態下對佈線3005施加適當的電位(讀出電位)時，佈線3002具有對應於保持在節點FG中的電荷量的電位。這是因為：在電晶體300為n通道型電晶體的情況下，對電晶體300的閘極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體300的閘極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體300成為“導通狀態”而需要的佈線3005的電位。由此，藉由將佈線3005的電位設定為Vth_H與Vth_L之間的電位V0，可以辨別施加到節點FG的電荷。例如，在寫入時節點FG被供應高位準電荷的情況下，若佈線3005的電位為V0(>Vth_H)，電晶體300則成為“導通狀態”。另一方面，當節點FG被供應低位準電荷時， 即便佈線3005的電位為V0(<Vth_L)，電晶體300也保持“非導通狀態”。因此，藉由辨別佈線3002的電位，可以讀出節點FG所保持的資料。
藉由將圖7及圖8所示的半導體裝置配置為矩陣狀，可以構成記憶單元陣列。
注意，當將記憶單元設置為陣列狀時，在讀出時必須讀出所希望的記憶單元的資料。例如，在電晶體300為p通道型電晶體時，記憶單元具有NOR型的結構。因此，在不讀出資料的記憶單元中，可以藉由對佈線3005施加不管施加到節點FG的電位如何都使電晶體300成為“非導通狀態”的電位(亦即，低於Vth_H的電位)，來僅讀出所希望的記憶單元的資料。或者，在電晶體300為n通道型電晶體時，記憶單元具有NAND型的結構。因此，在不讀出資料的記憶單元中，可以藉由對佈線3005施加不管施加到節點FG的電荷如何都使電晶體300成為“導通狀態”的電位(亦即，高於Vth_L的電位)，來僅讀出所希望的記憶單元的資料。
〈半導體裝置1的結構〉
如圖7所示，本發明的一個實施方式的半導體裝置包括電晶體300、電晶體200及電容器100。電晶體200設置在電晶體300的上方，電容器100設置在電晶體300及電晶體200的上方。
電晶體300設置在基板311上，並包括：導電體316、絕緣體315、由基板 311的一部分構成的半導體區域313；以及被用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b。
電晶體300可以為p通道型電晶體或n通道型電晶體。
半導體區域313的形成通道的區域或其附近的區域、被用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b等較佳為包含矽類半導體等半導體，更佳為包含單晶矽。另外，也可以使用包含Ge(鍺)、SiGe(矽鍺)、GaAs(砷化鎵)、GaAlAs(鎵鋁砷)等的材料形成。可以使用對晶格施加應力，改變晶面間距而控制有效質量的矽。此外，電晶體300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高電子移動率電晶體)。
在低電阻區域314a及低電阻區域314b中，除了應用於半導體區域313的半導體材料之外，還包含砷、磷等賦予n型導電性的元素或硼等賦予p型導電性的元素。
作為被用作閘極電極的導電體316，可以使用包含砷、磷等賦予n型導電性的元素或硼等賦予p型導電性的元素的矽等半導體材料、金屬材料、合金材料或金屬氧化物材料等導電材料。
另外，藉由根據導電體的材料設定功函數，可以調整臨界電壓。明確 而言，作為導電體較佳為使用氮化鈦或氮化鉭等材料。為了兼具導電性和嵌入性，作為導電體較佳為使用鎢及鋁等金屬材料的疊層，尤其在耐熱性方面上較佳為使用鎢。
注意，圖7所示的電晶體300的結構只是一個例子，不侷限於上述結構，根據電路結構或驅動方法使用適當的電晶體即可。
以覆蓋電晶體300的方式依次層疊有絕緣體320、絕緣體322、絕緣體324及絕緣體326。
作為絕緣體320、絕緣體322、絕緣體324及絕緣體326，例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁及氮化鋁等。
絕緣體322也可以被用作使因設置在其下方的電晶體300等而產生的步階平坦化的平坦化膜。例如，為了提高絕緣體322的頂面的平坦性，其頂面也可以藉由利用化學機械拋光(CMP)法等的平坦化處理被平坦化。
作為絕緣體324，較佳為使用能夠防止氫或雜質從基板311或電晶體300等擴散到設置有電晶體200的區域中的具有阻擋性的膜。
作為對氫具有阻擋性的膜的一個例子，例如可以使用藉由CVD法形成 的氮化矽。在此，有時氫擴散到電晶體200等具有氧化物半導體的半導體元件中導致該半導體元件的特性下降。因此，較佳為在電晶體200與電晶體300之間設置抑制氫的擴散的膜。明確而言，抑制氫的擴散的膜是指氫的脫離量少的膜。
氫的脫離量例如可以利用熱脫附譜分析法(TDS)等測量。例如，在TDS分析中50℃至500℃的範圍內，當將換算為氫原子的脫離量換算為絕緣體324的每個面積的量時，絕緣體324中的氫的脫離量為10×1015atoms/cm2以下，較佳為5×1015atoms/cm2以下，即可。
注意，絕緣體326的介電常數較佳為比絕緣體324的介電常數低。例如，絕緣體326的相對介電常數較佳為低於4，更佳為低於3。例如，絕緣體326的相對介電常數較佳為絕緣體324的相對介電常數的0.7倍以下，更佳為0.6倍以下。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
另外，在絕緣體320、絕緣體322、絕緣體324及絕緣體326中嵌入與電容器100或電晶體200電連接的導電體328、導電體330等。另外，導電體328及導電體330被用作插頭或佈線。注意，有時使用同一元件符號表示被用作插頭或佈線的多個導電體。此外，在本說明書等中，佈線、與佈線電連接的插頭也可以是一個組件。就是說，導電體的一部分有時被用作佈線，並且導電體的一部分有時被用作插頭。
作為各插頭及佈線(導電體328及導電體330等)的材料，可以使用金屬材料、合金材料、金屬氮化物材料或金屬氧化物材料等導電材料的單層或疊層。明確而言，較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。或者，較佳為使用鋁或銅等低電阻導電材料。藉由使用低電阻導電材料可以降低佈線電阻。
也可以在絕緣體326及導電體330上形成佈線層。例如，在圖7中，依次層疊有絕緣體350、絕緣體352及絕緣體354。另外，在絕緣體350、絕緣體352及絕緣體354中形成有導電體356。導電體356被用作插頭或佈線。此外，導電體356可以使用與導電體328及導電體330同樣的材料形成。
另外，與絕緣體324同樣，絕緣體350例如較佳為使用對氫具有阻擋性的絕緣體。此外，導電體356較佳為包含對氫具有阻擋性的導電體。尤其是，在對氫具有阻擋性的絕緣體350所具有的開口部中形成對氫具有阻擋性的導電體。藉由採用該結構，可以使障壁層將電晶體300與電晶體200分離，從而可以抑制氫從電晶體300擴散到電晶體200中。
注意，作為對氫具有阻擋性的導電體，例如較佳為使用氮化鉭等。另外，藉由層疊氮化鉭和導電性高的鎢，可以在保持作為佈線的導電性的狀態下抑制氫從電晶體300擴散。此時，對氫具有阻擋性的氮化鉭層較佳為與對氫具有阻擋性的絕緣體350接觸。
在絕緣體354上，依次層疊有絕緣體210、絕緣體212、絕緣體214及絕緣體216。作為絕緣體210、絕緣體212、絕緣體214和絕緣體216中的任何一個，較佳為使用對氧或氫具有阻擋性的物質。
例如，作為絕緣體210及絕緣體214，例如較佳為使用能夠防止氫或雜質從設置有基板311或電晶體300的區域等擴散到設置有電晶體200的區域中的具有阻擋性的膜。因此，上述膜可以使用與絕緣體324同樣的材料。
作為對氫具有阻擋性的膜的一個例子，可以使用藉由CVD法形成的氮化矽。在此，有時氫擴散到電晶體200等具有氧化物半導體的半導體元件中導致該半導體元件的特性下降。因此，較佳為在電晶體200與電晶體300之間設置抑制氫的擴散的膜。明確而言，抑制氫的擴散的膜是指氫的脫離量少的膜。
例如，作為對氫具有阻擋性的膜，絕緣體210及絕緣體214較佳為使用氧化鋁、氧化鉿、氧化鉭等金屬氧化物。
尤其是，氧化鋁的不使膜透過氧及導致電晶體的電特性變動的氫、水分等雜質的阻擋效果高。因此，在電晶體的製程中及製程之後，氧化鋁可以防止氫、水分等雜質混入電晶體200中。另外，氧化鋁可以抑制氧從構成電晶體200的氧化物釋放。因此，氧化鋁適合用作電晶體200的保護膜。
例如，作為絕緣體212及絕緣體216，可以使用與絕緣體320同樣的材料。此外，藉由作為該絕緣膜使用由介電常數較低的材料形成的層間膜，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體212及絕緣體216，可以使用氧化矽膜和氧氮化矽膜等。
另外，作為絕緣體210、絕緣體212、絕緣體214及絕緣體216，嵌入導電體218及構成電晶體200的導電體(導電體205)等。此外，導電體218被用作與電容器100或電晶體300電連接的插頭或佈線。導電體218可以使用與導電體328及導電體330同樣的材料形成。
尤其是，與絕緣體210及絕緣體214接觸的區域的導電體218較佳為對氧、氫及水具有阻擋性的導電體。藉由採用該結構，可以利用對氧、氫及水具有阻擋性的層將電晶體300與電晶體200完全分離，從而可以抑制氫從電晶體300擴散到電晶體200中。
在絕緣體216的上方設置有電晶體200。另外，作為電晶體200，可以採用上述實施方式中說明的電晶體的結構。注意，圖7所示的電晶體200的結構只是一個例子，不侷限於上述結構，根據電路結構或驅動方法使用適當的電晶體即可。
在電晶體200的上方設置絕緣體280。在絕緣體280中，較佳為形成過量 氧區域。尤其是，在將氧化物半導體用於電晶體200時，作為電晶體200附近的層間膜等形成具有過量氧區域的絕緣體，減少電晶體200所包括的氧化物230中的氧缺陷，而可以提高電晶體200的可靠性。另外，覆蓋電晶體200的絕緣體280也可以被用作覆蓋其下方的凹凸形狀的平坦化膜。
明確而言，作為具有過量氧區域的絕緣體，較佳為使用藉由加熱使一部分的氧脫離的氧化物材料。藉由加熱使氧脫離的氧化物是指在TDS分析中換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，較佳為3.0×1020atoms/cm3以上的氧化物膜。另外，進行上述TDS分析時的膜的表面溫度較佳為在100℃以上且700℃以下，或者100℃以上且500℃以下的範圍內。
例如，作為這種材料，較佳為使用包含氧化矽或氧氮化矽的材料。另外，也可以使用金屬氧化物。注意，在本說明書中，“氧氮化矽”是指在其組成中氧含量多於氮含量的材料，而“氮氧化矽”是指在其組成中氮含量多於氧含量的材料。
在絕緣體280上設置有絕緣體282。絕緣體282較佳為使用對氧或氫具有阻擋性的物質。因此，作為絕緣體282可以使用與絕緣體214同樣的材料。例如，作為絕緣體282較佳為使用氧化鋁、氧化鉿、氧化鉭等金屬氧化物。
尤其是，氧化鋁的不使氧及導致電晶體的電特性變動的氫、水分等雜 質透過膜的阻擋效果高。因此，在電晶體的製程中及製程之後，氧化鋁可以防止氫、水分等雜質混入電晶體200中。另外，氧化鋁可以抑制氧從構成電晶體200的氧化物釋放。因此，氧化鋁適合用作電晶體200的保護膜。
此外，在絕緣體282上設置有絕緣體286。作為絕緣體286可以使用與絕緣體320同樣的材料。此外，藉由作為該絕緣膜使用由介電常數較低的材料形成的層間膜，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體286，可以使用氧化矽膜和氧氮化矽膜等。
此外，在絕緣體220、絕緣體222、絕緣體224、絕緣體280、絕緣體282及絕緣體286中嵌入導電體246及導電體248等。
導電體246及導電體248被用作與電容器100、電晶體200或電晶體300電連接的插頭或佈線。導電體246及導電體248可以使用與導電體328及導電體330同樣的材料形成。
接著，在電晶體200的上方設置有電容器100。電容器100包括導電體110、導電體120以及絕緣體130。
另外，可以在導電體246及導電體248上設置導電體112。導電體112被用作與電容器100、電晶體200或電晶體300電連接的插頭或佈線。導電體110被用作電容器100的電極。此外，可以同時形成導電體112及導電體110。
作為導電體112及導電體110，可以使用包含選自鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鉭膜、氮化鈦膜、氮化鉬膜、氮化鎢膜)等。或者，可以應用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等導電材料。
在圖7中導電體112和導電體110具有單層結構，但是不侷限於此，也可以是兩層以上的疊層結構。例如，也可以在具有阻擋性的導電體與導電性高的導電體之間形成具有阻擋性的導電體及與導電性高的導電體之間的密接性高的導電體。
另外，在導電體112及導電體110上設置被用作電容器100的電介質的絕緣體130。作為絕緣體130例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁、氧化鉿、氧氮化鉿、氮氧化鉿、氮化鉿等，並可以採用疊層或單層。
例如，作為絕緣體130，較佳為使用氧氮化矽等介電強度大的材料。藉由採用該結構，電容器100具有絕緣體130，由此可以提高介電強度且抑制電容器100的靜電破壞。
在絕緣體130上以與導電體110重疊的方式設置有導電體120。作為導電體120可以使用金屬材料、合金材料及金屬氧化物材料等的導電材料。較佳為使用同時實現耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。當與導電體等其他結構同時形成導電體120時，使用低電阻金屬材料的Cu(銅)或Al(鋁)等即可。
在導電體120及絕緣體130上設置有絕緣體150。絕緣體150可以使用與絕緣體320同樣的材料。另外，絕緣體150可以被用作覆蓋其下方的凹凸形狀的平坦化膜。
以上是結構實例的說明。藉由採用該結構，在使用包含氧化物半導體的電晶體的半導體裝置中，可以抑制電特性的變動並提高可靠性。另外，可以提供一種包含開通狀態電流大的氧化物半導體的電晶體。或者，可以提供一種包含關斷狀態電流小的氧化物半導體的電晶體。或者，可以提供一種功耗低的半導體裝置。
〈記憶體裝置1的變形例子〉
圖8示出本實施方式的一個變形例子。圖8與圖7的不同之處在於電晶體300的結構。
在圖8所示的電晶體300中，形成通道的半導體區域313(基板311的一部分)具有凸形狀。另外，以隔著絕緣體315覆蓋半導體區域313的側面及頂面 的方式設置導電體316。導電體316可以使用調整功函數的材料。因為利用半導體基板的凸部，所以這種電晶體300也被稱為FIN型電晶體。另外，也可以以與凸部的上表面接觸的方式具有被用作用來形成凸部的遮罩的絕緣體。此外，雖然在此示出對半導體基板的一部分進行加工來形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸部的半導體膜。
以上是變形例子的說明。藉由採用該結構，在使用包含氧化物半導體的電晶體的半導體裝置中，可以抑制電特性的變動並提高可靠性。另外，可以提供一種包含開通狀態電流大的氧化物半導體的電晶體。或者，可以提供一種包含關斷狀態電流小的氧化物半導體的電晶體。或者，可以提供一種功耗低的半導體裝置。
〈記憶單元陣列的結構〉
圖9示出本實施方式的記憶單元陣列的一個例子。圖9是將圖7及圖8所示的記憶體裝置配置為矩陣狀的情況下的行的一部分的剖面圖。
在圖9中，在同一行中設置有如下半導體裝置，亦即包括電晶體300、電晶體200及電容器100的半導體裝置；包括電晶體301、電晶體201及電容器101的半導體裝置。
如圖9所示記憶單元陣列包括多個電晶體(圖式中的電晶體200及電晶體201)。
當提高電晶體的積體度時，為了確保包括過量氧區域的絕緣體的體積，較佳為在被用作層間膜的絕緣體中設置有過量氧區域。因此，絕緣體272及絕緣體274較佳為設置在層間膜上。
藉由採用該結構，無論設置在半導體裝置中的插頭或佈線的形狀、個數或位置是如何，都可以對電晶體200穩定地供應過量氧。此外，藉由抑制氫的擴散，不容易形成氧缺陷，由此可以抑制產生載子。因此，可以使電晶體200的電特性穩定。
[記憶體裝置2]
圖10示出使用本發明的一個實施方式的半導體裝置的記憶體裝置的一個例子。
圖10所示的記憶體裝置除了包括圖7所示的電晶體200、電晶體300以及電容器100的半導體裝置以外，還包括電晶體400。
電晶體400可以控制電晶體200的第二閘極電壓。例如採用使電晶體400的第一閘極及第二閘極與源極進行二極體連接並使電晶體400的源極與電晶體200的第二閘極連接的結構。當在該結構中保持電晶體200的第二閘極的負電位時，電晶體400的第一閘極與源極之間的電壓以及第二閘極與源極之間的電壓成為0V。在電晶體400中，由於第二閘極電壓及第一閘極電 壓為0V時的汲極電流極小，所以即使在沒有向電晶體200及電晶體400供應電源時也可以長時間保持電晶體200的第二閘極的負電位。由此，包括電晶體200及電晶體400的記憶體裝置可以長時間保持存儲內容。
因此，在圖10中，佈線3001與電晶體300的源極電連接，佈線3002與電晶體300的汲極電連接。佈線3003與電晶體200的源極和汲極中的一個電連接，佈線3004與電晶體200的第一閘極電連接，佈線3006與電晶體200的第二閘極電連接。並且，電晶體300的閘極及電晶體200的源極和汲極中的另一個與電容器100的一個電極電連接，佈線3005與電容器100的另一個電極電連接。佈線3007與電晶體400的源極電連接，佈線3008與電晶體400的第一閘極電連接，佈線3009與電晶體400的第二閘極電連接，佈線3010與電晶體400的汲極電連接。在此，佈線3006、佈線3007、佈線3008以及佈線3009電連接。
圖10所示的記憶體裝置藉由具有能夠保持電晶體300的閘極的電位的特性，可以進行資料的寫入、保持以及讀出。
另外，圖10所示的記憶體裝置，與圖7所示的記憶體裝置相同，配置為矩陣狀，可以構成記憶單元陣列。注意，由於一個電晶體400可以抑制多個電晶體200的第二閘極電壓，所以電晶體400的數量少於電晶體200的數量，即可。
〈記憶體裝置2的結構〉
電晶體400形成在與電晶體200相同的層中，由此可以同時形成電晶體400和電晶體200。電晶體400包括：被用作第一閘極的導電體460a及導電體460b；被用作第二閘極的導電體405a及導電體405b；接觸與導電體460的障壁層470；被用作閘極絕緣層的絕緣體220、絕緣體222、絕緣體224以及絕緣體450；包括形成有通道的區域的氧化物430c；被用作源極和汲極中的一個的導電體440a、氧化物431a以及氧化物431b；以及被用作源極和汲極中的另一個的導電體440b、氧化物432a以及氧化物432b。
在電晶體400中，導電體405是與電晶體200中的導電體205相同的層。氧化物431a及氧化物432a是與電晶體200中的氧化物230a相同的層。氧化物431b及氧化物432b是與電晶體200中的氧化物230b相同的層。導電體440a及導電體440b是與電晶體200中的導電體240相同的層。氧化物430c是與電晶體200中的氧化物230c相同的層。絕緣體450是與電晶體200中的絕緣體250相同的層。導電體460是與電晶體200中的導電體260相同的層。障壁層470是與電晶體200中的障壁層270相同的層。
被用作電晶體400的活性層的氧化物430c中，與電晶體200中的氧化物230等相同，減少了氧缺陷和氫或水等雜質。由此，可以使電晶體400的臨界電壓大於0V，降低關斷狀態電流，並且將第二閘極電壓及第一閘極電流為0V時的汲極電流變極低。
接著，對當將大面積基板按每個半導體元件分割而得到晶片形狀的多個半導體裝置時設置的切割線(有時也稱為分割線、分離線或截斷線)進行說明。作為分割方法，例如，有時，首先在基板中形成用來分離半導體元件的槽(切割線)之後，在切割線處截斷，得到被分離(被分割)的多個半導體裝置。例如，圖10所示的結構500示出切割線附近的剖面圖。
例如，如結構500所示，在與設置在包括電晶體200或電晶體400的記憶單元的邊緣的切割線重疊的區域附近，在絕緣體280、絕緣體224、絕緣體222、絕緣體220及絕緣體216中設置開口。此外，以覆蓋絕緣體280、絕緣體224、絕緣體222、絕緣體220及絕緣體216的側面的方式設置絕緣體272及絕緣體274。
因此，在該開口中，絕緣體222及絕緣體214與絕緣體272及絕緣體274接觸。此時，藉由使用與絕緣體272及絕緣體274相同的材料及相同的方法形成絕緣體222和絕緣體214中的至少一個，可以提高它們之間的緊密性。例如，可以使用氧化鋁。
藉由採用該結構，以絕緣體214、絕緣體222、絕緣體272以及絕緣體274包圍絕緣體280、電晶體200及電晶體400。絕緣體214、絕緣體222、絕緣體272以及絕緣體274由於具有抑制氧、氫及水的擴散的功能，所以即使將基板分割為形成有本實施方式所示的半導體元件的每個電路區域而加工為多個晶片，也可以防止從截斷的基板的側面方向混入氫或水等雜質且該 雜質擴散到電晶體200或電晶體400。
另外，藉由採用該結構，可以防止絕緣體280中的過量氧擴散到絕緣體272、絕緣體274以及絕緣體222之外部。因此，絕緣體280中的過量氧高效地供應到電晶體200或電晶體400中的形成有通道的氧化物。該氧可以減少電晶體200中或電晶體400中的形成有通道的氧化物中的氧缺陷。由此，可以將電晶體200中或電晶體400中的形成有通道的氧化物形成為缺陷態密度低且具有穩定的特性的氧化物半導體。也就是說，可以抑制電晶體200或電晶體400的電特性變動，同時可以提高可靠性。
〈記憶體裝置2的變形例子〉
圖11示出本實施方式的一個變形例子。圖11與圖10的不同之處是電晶體400的結構。
在圖11所示的電晶體400中，導電體440a、導電體441a、導電體440b以及導電體441b設置在與導電體405相同的層中。換言之，在電晶體400中，源極或汲極可以與第二閘極電極同時形成。
以上是變形例子的說明。藉由採用該結構，在使用包含氧化物半導體的電晶體的半導體裝置中，可以抑制電特性的變動，並且可以提高可靠性。另外，可以提供包含開通狀態電流大的氧化物半導體的電晶體。或者，可以提供一種包含氧化物半導體的關斷狀態電流小的電晶體。或者，可以 提供一種功耗低的半導體裝置。
實施方式3
在本實施方式中，參照圖12A至圖13B對半導體裝置的一個實施方式進行說明。
〈半導體晶圓、晶片〉
圖12A示出進行切割處理之前的基板711的俯視圖。作為基板711，例如可以使用半導體基板(也稱為“半導體晶圓”)。在基板711上設置有多個電路區域712。在電路區域712中，可以設置根據本發明的一個實施方式的半導體裝置等。
多個電路區域712的每一個都被分離區域713圍繞。分離線(也稱為“切割線”)714位於與分離區域713重疊的位置上。藉由沿著分離線714切割基板711，可以從基板711切割出包括電路區域712的晶片715。圖12B示出晶片715的放大圖。
另外，也可以在分離區域713上設置導電層或半導體層等。藉由在分離區域713上設置導電層和半導體層等，可以緩和可能在切割製程中產生的ESD，而防止起因於切割製程的良率下降。另外，一般來說，為了冷卻基板、去除刨花、防止帶電等，一邊將溶解有碳酸氣體等以降低了其電阻率 的純水供應到切削部一邊進行切割製程。藉由在分離區域713上設置導電層和半導體層等，可以減少該純水的使用量。因此，可以降低半導體裝置的生產成本。另外，可以提高半導體裝置的生產率。
〈電子構件〉
參照圖13A及圖13B對使用晶片715的電子構件的一個例子進行說明。注意，電子構件也被稱為半導體封裝或IC用封裝。電子構件根據端子取出方向和端子的形狀等存在多個規格和名稱等。
在組裝製程(後製程)中組合上述實施方式所示的半導體裝置與該半導體裝置之外的構件，來完成電子構件。
參照圖13A所示的流程圖對後面的製程進行說明。在前製程中，將根據本發明的一個實施方式的半導體裝置等形成在基板711上之後，進行研磨基板711的背面(沒有形成半導體裝置等的面)的“背面研磨製程”(步驟S721)。藉由進行研磨來使基板711變薄，可以實現電子構件的小型化。
接著，進行將基板711分成多個晶片715的“切割(dicing)製程”(步驟S722)。並且，進行將被切割的晶片715接合於各引線框架上的晶片接合(die bonding)製程(步驟S723)。晶片接合製程中的晶片715與引線框架的接合可以適當地根據產品選擇合適的方法，如利用樹脂的接合或利用膠帶的接合等。另外，也可以在插入物(interposer)基板上安裝晶片715代 替引線框架。
接著，進行將引線框架的引線與晶片715上的電極藉由金屬細線(wire)電連接的“打線接合(wire bonding)製程”(步驟S724)。作為金屬細線可以使用銀線或金線等。此外，打線接合例如可以使用球焊(ball bonding)或楔焊(wedge bonding)。
進行由環氧樹脂等密封被打線接合的晶片715的“密封製程(模塑(molding)製程)”(步驟S725)。藉由進行密封製程，使電子構件的內部被樹脂填充，可以保護將晶片715與引線連接的金屬細線免受機械外力的影響，還可以降低因水分或灰塵等而導致的特性劣化(可靠性的降低)。
接著，進行對引線框架的引線進行電鍍處理的“引線電鍍製程”(步驟S726)。藉由該電鍍處理可以防止引線生銹，而在後面將引線安裝於印刷電路板時，可以更加確實地進行銲接。接著，進行引線的切斷及成型加工的“成型製程”(步驟S727)。
接著，進行對封裝表面實施印字處理(marking)的“印字製程”(步驟S728)。並且經過調查外觀形狀的優劣或工作故障的有無等的“檢驗步驟”(步驟S729)完成電子構件。
圖13B示出完成的電子構件的透視示意圖。在圖13B中，作為電子構件 的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)的透視示意圖。圖13B所示的電子構件750包括引線755及晶片715。電子構件750也可以包括多個晶片715。
圖13B所示的電子構件750例如安裝於印刷電路板752。藉由組合多個這樣的電子構件750並使其在印刷電路板752上彼此電連接，來完成安裝有電子構件的基板(電路板754)。完成的電路板754用於電子裝置等。
實施方式4
〈電子裝置〉
根據本發明的一個實施方式的半導體裝置可以應用於各種電子裝置。圖14A至圖14G示出使用根據本發明的一個實施方式的半導體裝置的電子裝置的具體例子。
圖14A所示的可攜式遊戲機2900包括外殼2901、外殼2902、顯示部2903、顯示部2904、麥克風2905、揚聲器2906、操作開關2907等。另外，可攜式遊戲機2900在外殼2901的內側具有天線、電池等。雖然圖14A所示的可攜式遊戲機包括顯示部2903和顯示部2904這兩個顯示部，但是顯示部的個數不侷限於此。顯示部2903設置有作為輸入裝置的觸控螢幕，能夠利用觸控筆2908等進行操作。
圖14B所示的資訊終端2910在外殼2911中包括顯示部2912、麥克風2917、揚聲器部2914、照相機2913、外部連接部2916及操作開關2915等。顯示部2912設置有使用撓性基板的顯示面板及觸控螢幕。另外，資訊終端2910在外殼2911的內側具有天線、電池等。資訊終端2910例如可以被用作智慧手機、行動電話、平板資訊終端、平板電腦或電子書閱讀器終端等。
圖14C所示的膝上型個人電腦2920包括外殼2921、顯示部2922、鍵盤2923及指向裝置2924等。另外，膝上型個人電腦2920在外殼2921的內側具有天線、電池等。
圖14D所示的攝影機2940包括外殼2941、外殼2942、顯示部2943、操作開關2944、鏡頭2945及連接部2946等。操作開關2944及鏡頭2945設置在外殼2941中，顯示部2943設置在外殼2942中。另外，攝影機2940在外殼2941的內側具有天線、電池等。並且，外殼2941和外殼2942由連接部2946連接，由連接部2946可以改變外殼2941和外殼2942之間的角度。另外，可以根據外殼2942與外殼2941所形成的角度而改變顯示在顯示部2943中的影像的方向並切換影像的顯示/非顯示。
圖14E示出手鐲型資訊終端的一個例子。資訊終端2950包括外殼2951及顯示部2952等。另外，資訊終端2950在外殼2951的內側具有天線、電池等。顯示部2952由具有曲面的外殼2951支撐。因為顯示部2952具備使用撓性基板的顯示面板，所以可以提供一種具有撓性、輕量且方便性良好的資訊終 端2950。
圖14F示出手錶型資訊終端的一個例子。資訊終端2960包括外殼2961、顯示部2962、腕帶2963、錶扣2964、操作開關2965、輸入輸出端子2966等。另外，資訊終端2960在外殼2961的內側具有天線、電池等。資訊終端2960可以執行行動電話、電子郵件、文章的閱讀及編寫、音樂播放、網路通訊、電腦遊戲等各種應用程式。
顯示部2962的顯示面彎曲，能夠沿著彎曲的顯示面進行顯示。另外，顯示部2962具備觸控感測器，可以用手指或觸控筆等觸摸螢幕來進行操作。例如，藉由觸摸顯示於顯示部2962的圖示2967，可以啟動應用程式。操作開關2965除了時刻設定之外，還可以具有電源開關、無線通訊的開關、靜音模式的設置及取消、省電模式的設置及取消等各種功能。例如，藉由利用組裝在資訊終端2960中的作業系統，也可以設定操作開關2965的功能。
另外，資訊終端2960可以執行依據通訊標準的近距離無線通訊。例如，藉由與可無線通訊的耳麥通訊，可以進行免提通話。另外，資訊終端2960具備輸入輸出端子2966，可以藉由連接器直接與其他資訊終端進行資料的交換。另外，也可以藉由輸入輸出端子2966進行充電。另外，充電動作也可以利用無線供電進行，而不藉由輸入輸出端子2966進行。
圖14G示出汽車的一個例子的外觀圖。汽車2980包括車體2981、車輪2982、儀表板2983及燈2984等。另外，汽車2980具有天線、電池等。
例如，使用本發明的一個實施方式的半導體裝置的記憶體裝置可以在長期間保持上述電子裝置的控制資料和控制程式等。藉由使用根據本發明的一個實施方式的半導體裝置，可以實現高可靠性的電子裝置。
本實施方式可以與其他實施方式或實施例等所記載的結構適當地組合而實施。
實施例1
在本實施例中，說明對形成在基板上的包括絕緣體的結構進行TDS測定的結果。此外，在本實施例中，製造樣本1A、樣本1B、樣本1C、樣本1D、樣本1E、樣本1F及樣本1G。
〈各樣本的結構及製造方法〉
以下，對本發明的一個實施方式的樣本1A至樣本1G進行說明。樣本1B至樣本1G包括圖15A所示的結構。樣本1A是不包括絕緣體904的結構。
樣本1A包括基板900、基板900上的絕緣體902、絕緣體902上的絕緣體906。
樣本1B至樣本1G包括基板900、基板900上的絕緣體902、絕緣體902上的絕緣體904以及絕緣體904上的絕緣體906。
在樣本1B至樣本1G中形成厚度不同的絕緣體904。下表示出樣本1B至樣本1G中的絕緣體904的膜厚度。在測量絕緣體904的膜厚度時，利用光譜橢圓偏光計(日本株式會社堀場製作所製造，全自動超薄膜檢測系統(UT-300))對形成的樣本進行測量。
接著，說明各樣本的製造方法。
首先，作為基板900使用矽基板。接著，在基板900上作為絕緣體902形 成厚度為100nm的熱氧化膜。
接著，在絕緣體902上，作為絕緣體904利用ALD法形成氧化鋁。成膜條件為如下：基板溫度為250℃；使用包含Al(CH3)3的固體昇華的源氣體及作為氧化劑的O3氣體及O2氣體。表1示出各樣本中的絕緣體904的膜的厚度。
接著，在絕緣體904上，作為絕緣體906利用濺射法形成厚度為40nm的氧化鋁。絕緣體906使用如下條件形成：使用Al2O3(氧化鋁)靶材；作為濺射氣體使用流量為25sccm的Ar及流量為25sccm的O2；基板溫度為250℃；成膜壓力為0.4Pa；成膜電力為2.5kW(RF)；靶材與基板間距離為60mm。
藉由上述製程，形成本實施例的樣本1A至樣本1G。
〈各樣本的TDS測定結果〉
在各樣本中，對從絕緣體902脫離的氧脫離量進行測定。此外，在該TDS分析中，測定相當於氧分子的質荷比m/z=32及相當於氬原子的質荷比m/z=40的釋放量。作為TDS分析裝置使用日本電子科學公司製造的WA1000S，升溫速率為32℃/min。圖15B及圖15C示出測定結果。
圖15B示出各樣本的氧的脫離量。圖15C示出各樣本的氬的脫離量。在 圖15B及圖15C中，縱軸表示氧或氬的脫離量[個/cm2]，橫軸表示絕緣體904的膜厚度[nm]。
由圖15B觀察到絕緣體904的膜厚度為3nm以下時藉由形成絕緣體906經過絕緣體904氧導入到絕緣體902。尤其是，絕緣體904的膜厚度為大約1nm的樣本1B被導入的氧量比沒有絕緣體904的樣本1A的被導入的氧量多。
另一方面，由圖15C觀察到藉由包括絕緣體904可以抑制氬導入到絕緣體902。另外，也觀察到絕緣體904的厚度越厚，可以抑制氬的導入。另外，可估計出藉由包括絕緣體904可以降低進行成膜時氬對絕緣體902造成的損傷。
如此，觀察到藉由包括膜厚度為3nm以下的絕緣體904，可以一邊抑制氬的導入一邊導入氧。換言之，可以形成雜質少且包含過量氧的絕緣體902。另外，也觀察到藉由使絕緣體904的厚度為大約1nm，與不包括絕緣體904的情況相比，可以更高效地導入氧。
以上，本實施例所示的結構可以適當地與其他實施方式組合而使用。

Claims (16)

  1. 一種半導體裝置，包括：包括氧化物的電晶體；包括過量氧區域且與該氧化物接觸的絕緣體；與該絕緣體接觸的第一障壁層；以及與該第一障壁層接觸的第二障壁層，其中，該第一障壁層的厚度為0.5nm以上且1.5nm以下，並且，該第二障壁層比該第一障壁層厚。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第二障壁層的厚度為3nm以上。
  3. 根據申請專利範圍第1項之半導體裝置，其中該絕緣體被用作閘極絕緣體。
  4. 根據申請專利範圍第1項之半導體裝置，其中該氧化物為In-M-Zn氧化物，並且該元素M為選自鋁、鎵、釔、銅、釩、鈹、硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂中的一種或多種。
  5. 一種半導體裝置，包括：包括氧化物的電晶體；在該氧化物上且包括過量氧區域的絕緣體；與該絕緣體接觸的第一障壁層；以及與該第一障壁層接觸的第二障壁層，其中，該第一障壁層的厚度為0.5nm以上且1.5nm以下，並且，該第二障壁層比該第一障壁層厚。
  6. 根據申請專利範圍第5項之半導體裝置，其中該第二障壁層的厚度為3nm以上。
  7. 根據申請專利範圍第5項之半導體裝置，其中該絕緣體被用作層間絕緣體。
  8. 根據申請專利範圍第5項之半導體裝置，其中該氧化物為In-M-Zn氧化物，並且該元素M為選自鋁、鎵、釔、銅、釩、鈹、硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂中的一種或多種。
  9. 一種半導體裝置的製造方法，包括如下步驟：形成包括絕緣體及氧化物的電晶體；利用ALD法，在該電晶體上形成其厚度為0.5nm以上且1.5nm以下的第一障壁層；利用濺射法在該第一障壁層上形成其厚度比該第一障壁層的厚度厚的第二障壁層，由此在該絕緣體中形成有過量氧區域。
  10. 根據申請專利範圍第9項之半導體裝置的製造方法，其中該第二障壁層的厚度為3nm以上。
  11. 根據申請專利範圍第9項之半導體裝置的製造方法，其中該絕緣體被用作閘極絕緣體。
  12. 根據申請專利範圍第9項之半導體裝置的製造方法，其中該氧化物為In-M-Zn氧化物，並且該元素M為選自鋁、鎵、釔、銅、釩、鈹、硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂中的一種或多種。
  13. 一種半導體裝置的製造方法，包括如下步驟：形成包括氧化物的電晶體；形成在該電晶體上且包括過量氧區域的絕緣體；利用ALD法，在該電晶體上形成其厚度為0.5nm以上且1.5nm以下的第一障壁層；以及利用濺射法，在該第一障壁層上形成其厚度比該第一障壁層的厚度厚的第二障壁層。
  14. 根據申請專利範圍第13項之半導體裝置的製造方法，其中該第二障壁層的厚度為3nm以上。
  15. 根據申請專利範圍第13項之半導體裝置的製造方法，其中該絕緣體被用作層間絕緣體。
  16. 根據申請專利範圍第13項之半導體裝置的製造方法，其中該氧化物為In-M-Zn氧化物，並且該元素M為選自鋁、鎵、釔、銅、釩、鈹、硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂中的一種或多種。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10868045B2 (en) * 2015-12-11 2020-12-15 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
JP7268027B2 (ja) * 2018-07-27 2023-05-02 株式会社半導体エネルギー研究所 半導体装置
US11211461B2 (en) * 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481651B1 (ko) 2000-08-21 2005-04-08 가부시끼가이샤 도시바 화학 기계 연마용 슬러리 및 반도체 장치의 제조 방법
US6876021B2 (en) 2002-11-25 2005-04-05 Texas Instruments Incorporated Use of amorphous aluminum oxide on a capacitor sidewall for use as a hydrogen barrier
JP4541773B2 (ja) 2004-06-15 2010-09-08 キヤノン株式会社 情報処理装置およびデータ処理方法およびプログラムおよび記憶媒体
JP4803995B2 (ja) 2004-06-28 2011-10-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
EP1887624A4 (en) 2005-06-02 2010-07-28 Fujitsu Semiconductor Ltd SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
JP4515333B2 (ja) 2005-06-08 2010-07-28 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US8062978B2 (en) 2007-08-24 2011-11-22 Samsung Electronics Co., Inc. Crystalline aluminum oxide layers having increased energy band gap, charge trap layer devices including crystalline aluminum oxide layers, and methods of manufacturing the same
JP5369491B2 (ja) 2008-05-15 2013-12-18 富士通セミコンダクター株式会社 半導体装置
JP5484853B2 (ja) 2008-10-10 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN103730509B (zh) 2008-11-07 2018-03-30 株式会社半导体能源研究所 半导体器件
WO2011027723A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101293262B1 (ko) 2009-10-30 2013-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101809105B1 (ko) 2010-08-06 2017-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 집적 회로
JP5993141B2 (ja) 2010-12-28 2016-09-14 株式会社半導体エネルギー研究所 記憶装置
JP6053098B2 (ja) 2011-03-28 2016-12-27 株式会社半導体エネルギー研究所 半導体装置
CN102760697B (zh) 2011-04-27 2016-08-03 株式会社半导体能源研究所 半导体装置的制造方法
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
US9112036B2 (en) 2011-06-10 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP6104522B2 (ja) 2011-06-10 2017-03-29 株式会社半導体エネルギー研究所 半導体装置
JP6005401B2 (ja) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102108572B1 (ko) 2011-09-26 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9099560B2 (en) 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2013183001A (ja) 2012-03-01 2013-09-12 Semiconductor Energy Lab Co Ltd 半導体装置
US8981370B2 (en) 2012-03-08 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9276121B2 (en) 2012-04-12 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9048265B2 (en) 2012-05-31 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising oxide semiconductor layer
US9929276B2 (en) 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8877624B2 (en) 2013-01-10 2014-11-04 Micron Technology, Inc. Semiconductor structures
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9960280B2 (en) 2013-12-26 2018-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6446258B2 (ja) 2013-12-27 2018-12-26 株式会社半導体エネルギー研究所 トランジスタ
US9564535B2 (en) 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
US9768315B2 (en) 2014-04-18 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device having the same
WO2016016761A1 (en) 2014-07-31 2016-02-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US9704704B2 (en) * 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same

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