TW201739031A - 電子封裝件及其製法 - Google Patents

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黃榮邦
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Abstract

一種電子封裝件，係包括：承載結構、設於該承載結構上之第一電子元件與第二電子元件、覆蓋該第一電子元件而未覆蓋該第二電子元件之屏蔽結構、以及包覆該屏蔽結構與該第二電子元件之封裝體，以於運作該電子封裝件時，該第一電子元件不會遭受外界之電磁干擾，且該第一與第二電子元件之間不會相互電磁干擾，使該電子封裝件的電性運作功能得以正常運作，而其電性效能不會受到影響。

Description

電子封裝件及其製法
本發明係有關一種電子封裝件及其製法，尤指一種具電磁屏蔽之電子封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿足電子封裝件多功能的需求，係於半導體封裝件中設置複數晶片。
惟，半導體封裝件於運作時，因其不具電磁干擾(Electromagnetic interference，簡稱EMI)屏蔽(shielding)的結構，故各該晶片容易遭受到外界之電磁干擾或各該晶片之間容易相互電磁干擾，導致該半導體封裝件的電性運作功能不正常，因而影響整體電性效能。
因此，如何克服上述習知技術之問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係揭露一種電子封裝件，係包括：承載結構；第一電子元件，係設於該承載結構上；第二電子元件，係設於該承載結構上；屏蔽 結構，係形成於該承載結構上且覆蓋該第一電子元件而未覆蓋該第二電子元件；以及封裝體，係形成於該承載結構上且包覆該屏蔽結構與該第二電子元件。
本發明復提供一種電子封裝件之製法，係包括：設置第一電子元件與第二電子元件於一承載結構上；於該承載結構上形成一覆蓋該第一電子元件之屏蔽結構，且該屏蔽結構未覆蓋該第二電子元件；以及於該承載結構上形成一包覆該屏蔽結構與該第二電子元件之封裝體。
前述之電子封裝件及其製法中，該第一電子元件係為射頻元件，且該第二電子元件係為被動元件。
前述之電子封裝件及其製法中，該第一電子元件電性連接該承載結構。
前述之電子封裝件及其製法中，該第二電子元件電性連接該承載結構。
前述之電子封裝件及其製法中，該屏蔽結構係包含絕緣部與屏蔽部，該絕緣部係包覆該第一電子元件，且該屏蔽部係設於該絕緣部上以遮蓋該第一電子元件。例如，形成該屏蔽部之材質係包含導電材。
前述之電子封裝件及其製法中，復包括形成結合層於該第一電子元件與該承載結構之間。
前述之電子封裝件及其製法中，該屏蔽結構係為導電膜。
由上可知，本發明之電子封裝件及其製法中，係藉由該屏蔽結構覆蓋該第一電子元件而未覆蓋該第二電子元件 之設計，以於運作該電子封裝件時，該第一電子元件不會遭受外界之電磁干擾，且該第一與第二電子元件之間不會相互電磁干擾，故相較於習知技術，本發明之電子封裝件的電性運作功能得以正常運作，而該電子封裝件的電性效能不會受到影響。
2,2’,2”,3,3’‧‧‧電子封裝件
20‧‧‧承載結構
21,21’‧‧‧第一電子元件
21a‧‧‧主動面
21b‧‧‧非主動面
210‧‧‧電極墊
211,221‧‧‧銲錫凸塊
211’,221’‧‧‧銲線
22,22’‧‧‧第二電子元件
23,23’,23”,33‧‧‧屏蔽結構
230,230’,230”‧‧‧絕緣部
231‧‧‧屏蔽部
24‧‧‧封裝體
35,35’‧‧‧結合層
第1A至1D圖係為本發明之電子封裝件之製法之第一實施例的剖面示意圖；其中，第1B’圖係為第1B圖之另一實施例，第1D’及1D”圖係為第1D圖之其它實施例；以及第2A至2B圖係為本發明之電子封裝件之製法之第二實施例的剖面示意圖；其中，第2A’及2B’圖係為第2A及2B圖之另一實施例。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如 “上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第1A至1D圖係為本發明之電子封裝件2之製法之第一實施例之剖面示意圖。於本實施例中，該電子封裝件2係為扇出(fan-out)線路之射頻(Radio frequency，簡稱RF)模組或系統級封裝(System in package，簡稱SiP)之射頻(RF)模組。
如第1A圖所示，設置至少一第一電子元件21與至少一第二電子元件22於一承載結構20上。
於本實施例中，該承載結構20係為增層線路結構、導線架、電路板、陶瓷板或金屬板，其表面可選擇性地形成有電性連接該第一與第二電子元件21,22之線路層(圖略)。然而，有關承載結構20之種類繁多，並不限於上述。
再者，該第一電子元件21係為主動元件、被動元件或其組合者，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。具體地，該第一電子元件21係為射頻晶片或其它半導體晶片，如藍芽晶片或Wi-Fi(Wireless Fidelity)晶片，其具有相對之主動面21a及非主動面21b，該主動面21a具有複數電極墊210，且該第一電子元件21以其主動面21a結合至該承載結構20上。例如，該第一電子元件21以覆晶方式(即藉由複數銲錫凸塊211)電性結合至該承載結構20之線路層。
又，該第二電子元件22係為主動元件、被動元件或其組合者，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。具體地，該第二電子元件22係為被動元件。例如，該第二電子元件22係藉由複數銲錫凸塊221電性結合至該承載結構20之線路層。
如第1B圖所示，形成一絕緣部230於該承載結構20上，以令該絕緣部230接觸地包覆該第一電子元件21而未包覆該第二電子元件22。
於本實施例中，形成該絕緣部230之材質係例如為封裝膠體(molding compound)、乾膜(dry film)、聚醯亞胺(polyimide，簡稱PI)或環氧樹脂(expoxy)，且該絕緣部230例如以模壓方式形成或貼合方式形成、亦或以點膠(Globe top)形成該絕緣部230再烘乾該絕緣部230之方式形成。
如第1C圖所示，形成一屏蔽部231於該絕緣部230上以遮蓋該第一電子元件21，且令該屏蔽部231與該絕緣部230構成一屏蔽結構23，其中，該屏蔽結構23未覆蓋該第二電子元件22。另外，以點膠方式形成的絕緣部相較於習知的製作方式須先鑽孔後再形成一金屬層的方式可減少製程時間以及成本。
於本實施例中，形成該屏蔽部231之材質係為導電材，且其材質不同於該絕緣部230之材質。
具體地，若形成該屏蔽部231之材質係包含導體材，如銅(Cu)、鎳(Ni)、鐵(Fe)或鋁(Al)或上述金屬合金等，其 係以塗抹導電膠方式形成，或以如濺鍍(sputtering)化學鍍膜的方式形成，亦可藉由塗佈(coating)方式或噴塗方式形成。或者，可為鐵氧體(ferrite)，例如赤鐵礦(Fe2O3)或磁鐵礦(Fe3O4)、或軟鐵材(如包括有鎳、鋅或錳的化合物)。
又，於另一製程之實施例中，亦可先設置一如框架體之屏蔽部231，如第1B’圖所示，之後再形成該絕緣部230於該屏蔽部231中，以形成如第1C圖所示之屏蔽結構23。
如第1D圖所示，形成一封裝體24於該承載結構20上，以令該封裝體24接觸地包覆該屏蔽結構23與該第二電子元件22，藉以提升該電子封裝件2之強度及提供產品組裝時與其它物件接觸後的絕緣。
於本實施例中，形成該封裝體24之材質係為絕緣材，例如，聚醯亞胺、乾膜、環氧樹脂或封裝膠體，且該絕緣部230之材質與該封裝體24之材質可相同或不相同。
再者，請參閱第1D、1D’及1D”圖，該絕緣部230,230’,230”之外觀輪廓可為由點膠方式所形成的半橢圓形(如第1D圖所示)、半圓形(如第1D'圖所示)或矩形(如第1D"圖所示)，但不限於上述。
又，如第1D’圖所示，該第一電子元件21’亦可以打線方式(即藉由複數銲線211')電性連接該承載結構20。應可理解地，如第1D'圖所示，該第二電子元件22’亦可以複數銲線221'電性連接該承載結構20。
本發明之製法係直接於目標晶片(如第一電子元件21)上形成屏蔽結構23,23’,23”，使該屏蔽結構23,23’,23” 覆蓋該第一電子元件21,21’而未覆蓋該第二電子元件22,22’之設計，故該電子封裝件2,2’,2”於運作時，該第一電子元件21,21’不會遭受外界之電磁干擾(EMI)，且該第一電子元件21,21’與第二電子元件22,22’之間不會相互電磁干擾，因而該電子封裝件2,2’,2”的電性運作功能得以正常，進而不會影響整體該電子封裝件2,2’,2”的電性效能。
第2A至2B圖係為本發明之電子封裝件3之製法之第二實施例之剖面示意圖。本實施例與第一實施例之差異在於屏蔽結構之製程，其它製程係相同，故以下將說明相異者，而不再贅述相同者。
如第2A圖所示，接續第1A圖之製程，形成一屏蔽結構33於該第一電子元件21上。
於本實施例中，該屏蔽結構33係為導電膜，例如，具有導電粒子之晶片黏著膠膜(Die attach film)或具有銅箔層之晶片黏著膠膜，其以壓合方式或貼合方式形成於該第一電子元件21之非主動面21b上並接觸地包覆該第一電子元件21。
再者，於形成該屏蔽結構33之前，可選擇性地形成一結合層35於該第一電子元件21與該承載結構20之間。於本實施例中，該結合層35係為底膠，而於其它實施例中，如第2A’圖所示，該結合層35’亦可為黏著層，以結合打線式之第一電子元件21’之非主動面21b於該承載結構20上。
如第2B及2B’圖所示，形成一封裝體24於該承載結構20上，以令該封裝體24包覆該屏蔽結構33與該第二電子元件22，藉以形成電子封裝件3,3’。
本發明之製法係藉由該屏蔽結構33覆蓋該第一電子元件21,21’而未覆蓋該第二電子元件22之設計，故該電子封裝件3,3’於運作時，該第一電子元件21,21’不會遭受外界之電磁干擾(EMI)，且該第一電子元件21,21’與第二電子元件22之間不會相互電磁干擾，因而該電子封裝件3,3’的電性運作功能得以正常，進而不會影響整體該電子封裝件3,3’的電性效能。另外，屏蔽結構以點膠方式或由導電膜壓合的方式所形成，相較於習知的製法以鑽孔方式形成的屏蔽結構，可以節省製程時間以及成本。
本發明亦提供一種電子封裝件2,2’,2”,3,3’，係包括：一承載結構20、設於該承載結構20上之第一電子元件21,21’與第二電子元件22,22’、覆蓋該第一電子元件21,21’之屏蔽結構23,23’,23”,33、以及包覆該屏蔽結構23,23’,23”,33與該第二電子元件22,22’之封裝體24。
所述之第一電子元件21,21’係為射頻元件且電性連接該承載結構20。
所述之第二電子元件22,22’係為被動元件且電性連接該承載結構20。
所述之屏蔽結構23,23’,23”,33未覆蓋該第二電子元件22,22’。
於一實施例中，所述之屏蔽結構23,23’,23”係包含 一絕緣部230,230’,230”與一屏蔽部231，該絕緣部230,230’,230”係包覆該第一電子元件21,21’，且該屏蔽部231係設於該絕緣部230,230’,230”上以遮蓋該第一電子元件21,21’。
於一實施例中，該屏蔽結構33係為導電膜。
於一實施例中，所述之電子封裝件3,3’復包括一結合層35,35’，該結合層35,35’係設於該第一電子元件21,21’與該承載結構20之間。
綜上所述，本發明之電子封裝件及其製法中，主要藉由該屏蔽結構覆蓋該第一電子元件而未覆蓋該第二電子元件之設計，以於運作該電子封裝件時，該第一電子元件不會遭受外界之電磁干擾，且該第一與第二電子元件之間不會相互電磁干擾，故本發明之電子封裝件的電性運作功能得以正常運作，而該電子封裝件的電性效能不會受到影響。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧電子封裝件
20‧‧‧承載結構
21‧‧‧第一電子元件
22‧‧‧第二電子元件
23‧‧‧屏蔽結構
230‧‧‧絕緣部
231‧‧‧屏蔽部
24‧‧‧封裝體

Claims (18)

  1. 一種電子封裝件，係包括：承載結構；第一電子元件，係設於該承載結構上；第二電子元件，係設於該承載結構上；屏蔽結構，係形成於該承載結構上且覆蓋該第一電子元件而未覆蓋該第二電子元件；以及封裝體，係形成於該承載結構上且包覆該屏蔽結構與該第二電子元件。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該第一電子元件係為射頻元件。
  3. 如申請專利範圍第1項所述之電子封裝件，其中，該第二電子元件係為被動元件。
  4. 如申請專利範圍第1項所述之電子封裝件，其中，該第一電子元件電性連接該承載結構。
  5. 如申請專利範圍第1項所述之電子封裝件，其中，該第二電子元件電性連接該承載結構。
  6. 如申請專利範圍第1項所述之電子封裝件，其中，該屏蔽結構係包含絕緣部與屏蔽部，該絕緣部係包覆該第一電子元件，且該屏蔽部係設於該絕緣部上以遮蓋該第一電子元件。
  7. 如申請專利範圍第6項所述之電子封裝件，其中，形成該屏蔽部之材質係包含導電材。
  8. 如申請專利範圍第1項所述之電子封裝件，復包括結合 層，係設於該第一電子元件與該承載結構之間。
  9. 如申請專利範圍第1項所述之電子封裝件，其中，該屏蔽結構係為導電膜。
  10. 一種電子封裝件之製法，係包括：設置第一電子元件與第二電子元件於一承載結構上；於該承載結構上形成一覆蓋該第一電子元件之屏蔽結構，且該屏蔽結構未覆蓋該第二電子元件；以及於該承載結構上形成一包覆該屏蔽結構與該第二電子元件之封裝體。
  11. 如申請專利範圍第10項所述之電子封裝件之製法，其中，該第一電子元件係為射頻元件。
  12. 如申請專利範圍第10項所述之電子封裝件之製法，其中，該第二電子元件係為被動元件。
  13. 如申請專利範圍第10項所述之電子封裝件之製法，其中，該第一電子元件電性連接該承載結構。
  14. 如申請專利範圍第10項所述之電子封裝件之製法，其中，該第二電子元件電性連接該承載結構。
  15. 如申請專利範圍第10項所述之電子封裝件之製法，其中，該屏蔽結構係包含絕緣部與屏蔽部，該絕緣部係包覆該第一電子元件，且該屏蔽部係設於該絕緣部上以遮蓋該第一電子元件。
  16. 如申請專利範圍第15項所述之電子封裝件之製法，其中，形成該屏蔽部之材質係包含導電材。
  17. 如申請專利範圍第10項所述之電子封裝件之製法，復包括形成結合層於該第一電子元件與該承載結構之間。
  18. 如申請專利範圍第10項所述之電子封裝件之製法，其中，該屏蔽結構係為導電膜。
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