TW201724529A - 半導體裝置 - Google Patents
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Abstract
本發明之課題在於提供達到耐壓特性提升之具有新穎構造的半導體裝置。本發明之解決手段為一種半導體裝置，其具有：半導體構件，係含有具有積層了第1、第2半導體層之pn接合的台面構造；絕緣膜，係配置於台面側面上及台面外側上面上；第1電極，係於台面上面與第2半導體層電氣連接，於絕緣膜上在台面側面上及台面外側上面上延伸存在；與第2電極，係於第1半導體層之下面與第1半導體層連接；其具有在對第1、第2電極之間施加反向偏壓電壓時，對台面側面上之絕緣膜側面與台面外側上面上之絕緣膜上面之連接角部(第1位置)及台面側面與台面外側上面之連接角部(第2位置)之間之絕緣膜所施加之第1電壓、成為對第1電極與第2半導體層接觸之區域之下方的pn接合界面(第3位置)及於第2位置之高度且第3位置正下方(第4位置)之間之第1半導體層所施加之第2電壓以下的絕緣膜的電容量。
Description
本發明係關於半導體裝置。
氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化鎵銦(GaInN)等之寬能隙氮化物系化合物半導體，係作為高耐壓、高輸出之高頻電子元件材料、或可發出紅至紫外之發光的發光元件材料而受到矚目(例如參照非專利文獻1)。
期盼適合帶出使用了寬能隙氮化物系化合物半導體之二極體之高耐壓特性的元件構造。
[非專利文獻1]Yoshitomo Hatakeyama, Kazuki Nomoto, Naoki Kaneda, Toshihiro Kawano, Tomoyoshi Mishima, Senior Member, IEEE, and Tohru Nakamura, "Over 3.0GW/cm2 Figure-of-Merit GaN p-n Junction Diodes on Free-Standing GaN Substrates", IEEE Electron Devices Letters, Vol.32, No.12, pp. 1674-1676, 2011.
本發明一目的在於提供達到耐壓特性提升的具有新
穎構造的半導體裝置。
根據本發明之一觀點，提供一種半導體裝置，其具有：半導體構件，係具備於具有p型導電型及n型導電型之其中一導電型的第1半導體層上，積層了具有p型導電型及n型導電型之另一導電型的第2半導體層的台面構造(mesa structure)，於上述台面構造之上面露出上述第2半導體層，於上述台面構造之側面露出pn接合界面，於上述台面構造之外側之上面露出上述第1半導體層；絕緣膜，係配置於上述台面構造之側面上及上述台面構造之外側之上面上；第1電極，係於上述台面構造之上面，與上述第2半導體層電氣連接，於上述絕緣膜上在上述台面構造之側面上及上述台面構造之外側之上面上延伸存在；與第2電極，係於上述第1半導體層之下面與上述第1半導體層電氣連接；其具有在對上述第1電極與上述第2電極之間施加了反向偏壓電壓的狀態下，對第1位置與第2位置之間之上述絕緣膜所施加之第1電壓、成為對第3位置與第4位置之間之上述第1半導體層所施加之第2電壓以下的上述絕緣膜的電容量；上述第1位置係於上述台面構造之側面上所配置之上述絕緣膜之側面、與上述台面構造之外側之上面上所配置之上述絕緣膜之上面連接的角部的位置；上述第2位置係上述台面構造之側面、與上述台面構造之外側之上面連接的角部的位置；上述第3位置係上述第1電極與上述第2半導
體層接觸之區域之下方的pn接合界面的位置；上述第4位置係於上述第2位置之高度且上述第3位置正下方的位置。
藉由具有第1電壓成為第2電壓以下的絕緣膜的電容量，可抑制在較第1電極與第2半導體層接觸之區域之下方的pn接合界面的位置更前方、於台面構造之側面之pn接合界面的位置發生絕緣破壞的情形。
10‧‧‧半導體構件
11‧‧‧n型半導體層
12‧‧‧p型半導體層
13‧‧‧台面構造
14‧‧‧台面上面
15‧‧‧台面側面
16‧‧‧台面外側上面
17‧‧‧下面
20‧‧‧絕緣膜
21‧‧‧第1絕緣層
22‧‧‧第2絕緣層
25‧‧‧絕緣膜側面
26‧‧‧絕緣膜上面
30‧‧‧p側電極
31‧‧‧p側電極下層
32‧‧‧p側電極上層
40‧‧‧n側電極
100‧‧‧半導體裝置
RP1、RP2‧‧‧抗蝕圖案
圖1為本發明一實施形態之半導體裝置之概略剖面圖。
圖2(a)為表示實施形態之半導體裝置之上部的概略剖面圖；圖2(b)為表示藉模擬所得之A點、C點及D點之電場強度的圖表。
圖3(a)至圖3(e)為表示模擬中之台面側面附近之等電位線分佈的概略剖面圖。
圖4(a)至圖4(e)為表示模擬中之p側電極之電極端附近之等電位線分佈的概略剖面圖。
圖5(a)及圖5(b)為表示實施形態之半導體裝置之製作步驟的概略剖面圖。
圖6(a)及圖6(b)為表示實施形態之半導體裝置之製作步驟的概略剖面圖。
針對本發明一實施形態之半導體裝置100進行說明。圖1為實施形態之半導體裝置100的概略剖面圖。
半導體裝置100係含有具pn接合之半導體構件10、
絕緣膜20、p側電極30與n側電極40所構成。
半導體構件10係具有於n型半導體層11上積層了p型半導體層12的台面構造13。於台面構造13之上面(台面上面)14係露出p型半導體層12；於台面構造13之側面(台面側面)15係露出p型半導體層12與n型半導體層11間之接合界面、亦即pn接合界面；於台面構造13之外側之上面(台面外側上面)16係露出n型半導體層11。尚且，於此所謂「外側」，係指俯視時之外側。又，所謂「露出」係指顯現於半導體構件10之表面，並非意指出現於半導體裝置100之表面。
絕緣膜20係配置於台面側面15及台面外側上面16上。絕緣膜20亦可延伸存在至台面上面14上。絕緣膜20係成為具有沿著台面構造13凸形狀之形狀的保角性(confornal)膜。絕緣膜20係於台面上面14，具有用於確保p型半導體層12與p側電極30之接觸的開口。
p側電極30係於台面上面14與p型半導體層12接觸而電氣連接，並於絕緣膜20上，在台面側面15上及台面外側上面16上延伸存在。亦即，於台面側面15上及台面外側上面16，在半導體構件10與p側電極30之間介存著絕緣膜20。
例示之構造中，p側電極30係由p側電極下層31與p側電極上層32的積層構造所構成。p側電極下層31係於絕緣膜20之厚度內，配置成與p型半導體層12接觸，p側電極上層32係配置於絕緣膜20之上側。又，p側電極30亦可為使p側電極下層31與p側電極上層32一體形成的構造。
絕緣膜20係被覆台面外側上面16之整面上，p側電
極30係被覆台面外側上面16之一部分上。亦即，在較p側電極30之電極端更靠外側，係由絕緣膜20所被覆。絕緣膜20具有介存於半導體構件10與p側電極30之間的絕緣膜機能，並亦具有半導體構件10之表面保護膜的機能。
n側電極40係於n型半導體層11之下面17與n型半導體層11接觸並電氣連接。n側電極40係延伸存在至p側電極30之外側，例如形成於n型半導體層11之下面17的整面上。
藉由對p側電極30與n側電極40之間施加電壓，而對p型半導體層12與n型半導體層11所形成的pn接合界面施加電壓，可使半導體裝置100作為半導體元件而動作。
半導體構件10、亦即n型半導體層11及p型半導體層12係例如由氮化物系化合物半導體、例如氮化鎵(GaN)所形成。以下以半導體構件10為由GaN所形成之情況為例繼續說明。GaN之介電常數為9.5。
關於形成絕緣膜20之材料將於後述。
p側電極30係例如由鈀(Pd)、鈦(Ti)、鋁(Al)等金屬所形成。n側電極40係例如由鈦(Ti)、鋁(Al)等金屬所形成。
本案發明人針對提升半導體裝置100之耐壓特性的技術，更具體而言，提升對p側電極30與n側電極40之間施加了反向偏壓電壓時之耐壓特性的技術，提案以下說明之技術。
圖2(a)為表示圖1所示半導體裝置100之左側之上部(台面構造13、絕緣膜20及p側電極30之附近)的概略剖面圖，並模示性地表示對p側電極30與n側電極40之間施加了既定之反向偏壓電壓時、台面部分之等電位線分佈的圖。
圖2(a)中，A點表示台面側面15、與台面外側上面16連接之角部的位置。B點表示在台面側面15上所配置之絕緣膜20的側面25、與在台面外側上面16上所配置之絕緣膜20之上面26連接之角部的位置。C點表示台面側面15之pn接合界面的位置。D點表示p側電極30與p型半導體層12接觸之區域之下方的pn接合界面的位置。E點表示與A點相同高度且D點正下方之位置。又，為了容易理解圖示，分別對A點~E點註記黑點。
台面構造13之內部的電場強度，係於pn接合界面、亦即D點成為最大。從而，在施加了較大之反向偏壓電壓時，首先於D點發生絕緣破壞的情況可謂為最大地發揮半導體裝置100之耐壓特性的情形。然而，台面構造13之周部的電場強度、亦即側面15上之C點或A點的電場強度，係如以下說明般，因絕緣膜20之形成態樣而改變，有超過D點之電場強度的情形。於此種情況，並非D點，而是先於C點或A點發生絕緣破壞。因此，藉由抑制C點或A點之電場強度，可提升耐壓特性。
首先，針對抑制C點之電場強度的技術進行考察。藉由增大對台面側面15之CA間所施加的電壓VCA，發生C點的電場集中。電壓VCA較台面構造13內部之DE間所施加之電壓VDE大時(VCA>VDE)，由於C點之電場集中，而在C點較D點先發生絕緣破壞。因此，藉由設為VCA≦VDE，可抑制C點較D點先發生絕緣破壞。
另一方面，對BA間之絕緣膜20施加之電壓VBA，係與電壓VCA相等(VBA=VCA)。從而，藉由減少電壓VBA，可實現VCA≦VDE。又，於此，p側電極30與p型半導體層12係歐姆接觸，p
側電極30與p型半導體層12、亦即B點與C點可視為相同電位。
絕緣膜20之每單位面積的電容量C20，可由下式(1)表示。
C20=ε0ε20/TBA...(1)
於此，ε0為真空之介電係數，ε20為形成絕緣膜20之材料的介電常數，TBA為BA間之絕緣膜20厚度。
電壓VBA係與絕緣膜20之電容量C20呈反比，可表示為下式(2)。
VBA 1/C20=TBA/ε0ε20...(2)
從而，藉由使絕緣膜20之BA間的膜厚TBA減少，或使絕緣膜20之介電常數ε20增加，則可增加絕緣膜20之電容量C20，可減少對絕緣膜20所施加之電壓VBA。而且，藉由使對絕緣膜20所施加之電壓VBA減少，可使對台面側面15之CA間所施加的電壓VCA減少。
如此，藉由依對BA間之絕緣膜20所施加之電壓VBA成為對DE間之n型半導體層11所施加之電壓VDE以下(VBA≦VDE)的方式，選擇絕緣膜20之電容量C20，可使對台面側面15之CA間所施加之電壓VCA成為電壓VDE以下(VCA≦VDE)，可抑制C點較D點先發生絕緣破壞。
圖2(b)為表示藉由模擬所得之A點、C點及D點的電場強度的圖表，表示於各點之電場強度對絕緣膜20之介電常數ε20的依存性。
本模擬中，半導體構件10之材料設為GaN。亦即，將半導體構件10之介電常數ε10設為9.5。而且，改變絕緣膜20之
材料、亦即絕緣膜20之介電常數ε20。
模擬中所使用之n型半導體層11的構造，係由下方起依序積層了Si濃度2×1018cm-3且厚2μm的n型GaN層、Si濃度1.1×1016cm-3且厚17μm的n型GaN層、及Si濃度3×1015cm-3且厚1μm的n型GaN層的3層構造。台面外側係藉由台面蝕刻使最上層之n型GaN層被蝕刻約0.5μm。亦即，台面構造13之n型半導體層11由台面外側上面16突出的高度(DE間之厚度)設為約0.5μm。台面外側上面16上之絕緣膜20的厚度係較DE間薄，設為約0.4μm。對p側電極30與n側電極40之間施加的反向偏壓電壓設為1000V。
此模擬中，半導體裝置100之構造、亦即絕緣膜20之厚度設為一定。從而，增加絕緣膜20之介電常數ε20係對應至增加絕緣膜20之電容量C20，對應至使對絕緣膜20施加之電壓VBA減少。而且，減少電壓VBA，係對應至使對台面側面15之CA間施加之電壓VCA減少，對應至使C點之電場強度減少。
亦即，如圖2(b)所示，C點之電場強度係隨著介電常數ε20增加而減少。另一方面，D點之電場強度係不論介電常數ε20而呈一定。圖2(b)中，將C點之電場強度等同於D點之電場強度的位置、亦即表示C點之電場強度之曲線與表示D點之電場強度之曲線交叉之位置，藉由P表示。位置P之介電常數ε20的值稱為εP。
藉由將介電常數ε20設為εP以上，可使C點之電場強度成為D點之電場強度以下，可抑制C點較D點先發生絕緣破壞。此條件對應至VCA≦VDE、亦即VBA≦VDE。
此模擬中，εP為9，與半導體構件10(GaN)之介電常
數ε10之9.5為幾乎相等的值(稍小於其之值)。因此，作為用於抑制C點較D點先發生絕緣破壞的材料選擇標準，較佳係將絕緣膜20之介電常數ε20設為半導體構件10之介電常數ε10以上。
作為具有例示之半導體構件10之介電常數9.5以上之介電常數的絕緣膜20的材料，可舉例如氧化鈰(CeO2，介電常數26)、氧化鉿(HfO2，介電常數25)、氧化鈦(TiO2，介電常數80~180)、氧化鉭(Ta2O5，介電常數25)、鈦酸鍶(SrTiO3，介電常數200)、鈦酸鋇(BaTiO3，介電常數600)、鈦酸鋇鍶(BaSrTiO3，介電常數300~800(視Ba與Sr之比而異))等金屬氧化物。
尚且，作為形成絕緣膜20之通常材料，可舉例如氧化矽(SiO2，介電常數3.9)或氮化矽(Si3N4，介電常數7)。此等材料之介電常數係較半導體構件10之介電常數ε10小，或較εP小。
接著，針對抑制A點之電場強度的技術進行考察。藉由此模擬，得知A點之電場強度對於介電常數ε20的依存性係如以下。
A點之電場強度係隨著介電常數ε20由零附近增加而減少，在稍微小於εP之介電常數ε20時得到小於D點之電場強度的極小值，介電常數ε20係隨著其增加而增加。
又，A點之電場強度在由極小值增加而與D點之電場強度成為相等的位置、亦即表示A點之電場強度之曲線與表示D點之電場強度之曲線交叉的位置，係與C點之電場強度與D點之電場強度成為相等的位置P一致。亦即，A點之電場強度係與C點之電場強度一同地在介電常數ε20=εP時成為與D點之電場強度相等。
從而，藉由使介電常數ε20成為εP，可使C點之電場強度及A點之電場強度的兩者成為與D點之電場強度相等(D點之電場強度以下)，可抑制C點較D點先發生絕緣破壞、以及A點較D點先發生絕緣破壞的兩者。此條件係對應至VCA=VDE、亦即VBA=VDE。
亦即，藉由依使VBA與VDE相等(VBA=VDE)之方式選擇絕緣膜20的電容量C20，可使VCA與VDE相當(VCA=VDE)，可抑制C點較D點先發生絕緣破壞，同時亦可抑制A點較D點先發生絕緣破壞。
在介電常數ε20超過εP之範圍，A點之電場強度係大於D點之電場強度及C點之電場強度，A點之電場強度成為最大。將介電常數ε20設為εP以上(或半導體構件10之介電常數ε10以上)的元件稱為實施形態之高介電常數元件。
於此，作為比較形態，在此模擬之構造中，考究以通常材料之氧化矽或氮化矽形成絕緣膜20的元件。將此種元件稱為比較形態之低介電常數元件。氧化矽或氮化矽之介電常數小於εP。從而，比較形態之低介電常數元件中，C點之電場強度成為最大。
因此，藉由依實施形態之高介電常數元件之A點之電場強度成為未滿比較形態之低介電常數元件之C點之電場強度的方式，選擇介電常數ε20，可較比較形態之低介電常數元件、亦即以通常材料之氧化矽或氮化矽形成絕緣膜20的元件更加抑制絕緣破壞。
根據此模擬，說明此種介電常數ε20之例子。此模擬中，比較形態之低介電常數元件之C點之電場強度，係在使用了氧
化矽(介電常數3.9)時為2MV/cm，在使用氮化矽(介電常數7)時為1.25MV/cm。實施形態之高介電常數元件中，與A點之電場強度為2MV/cm成為相等的介電常數ε20為60，與1.25MV/cm成為相等之介電常數ε20為12。又，D點之電場強度為1.2MV/cm。
從而，此模擬中，於實施形態之高介電常數元件中，藉由使絕緣膜20之介電常數ε20未滿60，可較在絕緣膜20使用了氧化矽之比較形態之低介電常數元件更不易發生絕緣破壞，藉由使絕緣膜20之介電常數ε20未滿12，可較在絕緣膜20使用了氮化矽之比較形態之低介電常數元件更加抑制絕緣破壞。
如上述說明，藉由依成為VBA≦VDE之方式，選擇絕緣膜20之電容量C20，可成為VCA≦VDE，可抑制C點較D點先發生絕緣破壞。
作為用於抑制C點較D點先發生絕緣破壞的、絕緣膜20之材料選擇標準，較佳係將絕緣膜20之介電常數ε20設為半導體構件10之介電常數ε10以上。
藉由依成為VBA=VDE之方式，選擇絕緣膜20之電容量C20，可成為VCA=VDE，可抑制C點較D點先發生絕緣破壞，同時亦可抑制A點較D點先發生絕緣破壞。
於將介電常數ε20設為εP以上(或半導體構件10之介電常數ε10以上)的元件中，藉由依A點之電場強度成為未滿以通常材料之氧化矽或氮化矽形成絕緣膜20之元件的C點之電場強度的方式，選擇絕緣膜20之介電常數ε20，可抑制絕緣破壞。
尚且，對pn電極30、40間施加電壓V0時，p側電極30下之空乏層膜厚T0表示為：
於此，ε0為真空之介電係數(8.85×10-12(F/m))，ε10為半導體構件10之介電常數(例如9.5)，Na、Nd為受體濃度、施體濃度，VD為擴散電位，q為電荷(1.6×10-19(C))。
對DE間施加之電壓VDE表示為：
於此，TDE為DE間之厚度，可由p型半導體層12之膜厚與台面段差導出。
又，在對pn電極30、40間施加電壓V0時，對絕緣膜20(BA間)施加之電壓VBA、對絕緣膜20正下方之空乏層施加之電壓VDL，係使用表示每單位面積之絕緣膜20之電容量C20、及絕緣膜20正下方之空乏層的電容量CDL之
所計算。
於此，ε20為絕緣膜20之介電常數，VDL為對絕緣膜20正下方之空乏層施加之電壓(=V0-VBA)，TBA為絕緣膜20之(BA間)膜厚，TDL為絕緣膜20正下方之空乏層之膜厚，Q為蓄積於絕緣膜20的
電荷(=蓄積於空乏層之電荷)。
若決定絕緣膜20之膜厚TBA與介電常數ε20，則可導出VBA、VDL、C20(每單位面積之絕緣膜20之電容量)，可規定此等之關係性。
圖3(a)至圖3(e)為表示上述模擬中台面側面15附近的等電位線分佈的概略剖面圖，分別表示絕緣膜20之介電常數ε20為3.9、10、16、40及100的情況。反向偏壓電壓為1000V，等電位線係依20V間隔所表示。
隨著介電常數ε20依3.9、10、16、40、100增加，可知C點之電場強度減少。又，由此等圖雖然不易得知在介電常數ε20為3.9與10之間A點之電場強度成為極小，但藉由使介電常數ε20依10、16、40、100增加，可知A點之電場強度增加。
圖4(a)至圖4(e)為表示上述模擬中p側電極30之電極端附近的等電位線分佈的概略剖面圖，分別表示絕緣膜20之介電常數ε20為3.9、10、16、40及100的情況。反向偏壓電壓為1000V，等電位線係依20V間隔所表示。
隨著介電常數ε20依3.9、10、16、40、100增加，可知電極端附近之電場強度減少。由此可得知，使絕緣膜20之介電常數ε20增加，亦具有抑制p側電極30之電極端附近之絕緣破壞的效果。
接著說明實施形態之半導體裝置100之製作方法的一例。圖5(a)、圖5(b)、圖6(a)及圖6(b)為表示實施形態之半導體裝置100之製作步驟的概略剖面圖。
參照圖5(a)。首先，準備n型半導體層11及p型半導體層12之積層構件。例如，於矽(Si)濃度1.5×1018cm-3且厚400μm
的n型GaN基板上，使Si濃度2×1018cm-3且厚2μm的n型GaN層、及Si濃度1×1016cm-3且厚20μm的n型GaN層成長，進而於其上使鎂(Mg)濃度5×1017cm-3且厚500nm的p型GaN層、及Mg濃度2×1020cm-3且厚30nm的p型GaN層成長，藉此準備積層構件。成膜方法可使用例如有機金屬氣相磊晶(MOVPE)。
然後，對積層構件，於台面構造13之外側，由p型半導體層12側起進行蝕刻至n型半導體層11之中途厚度，藉此形成台面構造13。n型半導體層11由pn接合界面起被挖入的深度、亦即台面構造13之n型半導體層11由台面外側上面16所突出之高度，為例如500nm。如此，準備半導體構件10。
參照圖5(b)。於半導體構件10之台面上面14、台面側面15、及台面外側上面16之整面上，形成絕緣膜20。絕緣膜20係例如藉由濺鍍堆積厚400nm之氧化鈰而形成。
接著，於台面上面14上之、p型半導體層12與p側電極30的接觸區域，形成具有開口的抗蝕圖案RP1，以抗蝕圖案RP1作為遮罩，對此開口內之絕緣膜20進行蝕刻。在絕緣膜20使用氧化鈰的情況，此蝕刻可例如藉由設為H2SO4：H2O2：H2O=1：1：1的藥液進行。
參照圖6(a)。維持留下抗蝕圖案RP1，於整面上形成p側電極下層31。p側電極下層31係例如藉由濺鍍堆積厚200nm之鈀而形成。然後，藉由將抗蝕圖案RP1與不需要部分之p側電極下層31去除的掀離，於絕緣膜20之開口內殘留p側電極下層31。
參照圖6(b)。形成具有p側電極上層32之形狀之開口的抗蝕圖案RP2，於整面上形成p側電極上層32。p側電極上層
32係例如藉由濺鍍堆積厚30nm之鈦，並於其上藉由濺鍍堆積厚300nm之鋁而形成。然後，藉由將抗蝕圖案RP2與不需要部分之p側電極上層32去除的掀離，殘留必要部分之p側電極上層32。如此形成p側電極30。
又，於n型半導體層11之下面之整面上，形成n側電極40。n側電極40係例如藉由濺鍍堆積厚50nm之鈦，並於其上藉由濺鍍堆積厚250nm之鋁而形成。如此，製作實施形態之半導體裝置100。
以上根據實施形態說明了本發明，但本發明並不限制於此等。本領域中具通常知識者當知可進行例如各種變更、改良、組合等。
例如，亦可構成為使上述實施形態中之n型導電型與p型導電型逆轉的半導體裝置100。
以下附記本發明較佳形態。
一種半導體裝置，其具有：半導體構件，係具有於具有p型導電型及n型導電型之其中一導電型的第1半導體層上，積層了具有p型導電型及n型導電型之另一導電型的第2半導體層的台面構造，於上述台面構造之上面露出上述第2半導體層，於上述台面構造之側面露出pn接合界面，於上述台面構造之外側之上面露出上述第1半導體層；絕緣膜，係配置於上述台面構造之側面上及上述台面構造之外側之上面上；
第1電極，係於上述台面構造之上面與上述第2半導體層電氣連接，於上述絕緣膜上在上述台面構造之側面上及上述台面構造之外側之上面上延伸存在；與第2電極，係於上述第1半導體層之下面與上述第1半導體層電氣連接；其具有在對上述第1電極與上述第2電極之間施加了反向偏壓電壓的狀態下，對第1位置與第2位置之間之上述絕緣膜所施加之第1電壓、成為對第3位置與第4位置之間之上述第1半導體層所施加之第2電壓以下的上述絕緣膜的電容量；上述第1位置係於上述台面構造之側面上所配置之上述絕緣膜之側面、與上述台面構造之外側之上面上所配置之上述絕緣膜之上面連接的角部的位置；上述第2位置係上述台面構造之側面、與上述台面構造之外側之上面連接的角部的位置；上述第3位置係上述第1電極與上述第2半導體層接觸之區域之下方的pn接合界面的位置；上述第4位置係於上述第2位置之高度且上述第3位置正下方的位置。
如附記1之半導體裝置，其中，具有上述第1電壓成為與上述第2電壓相等的上述絕緣膜之電容量。
如附記1或2之半導體裝置，其中，上述絕緣膜之介電常數係上述半導體構件(第1半導體層及第2半導體層)之介電常數以上。
如附記1至3中任一項之半導體裝置，其具有在施加了反向偏壓電壓的狀態下，對上述第2位置所施加之電場強度、成為未滿假設上述絕緣膜為由氧化矽所形成時對屬於上述台面構造之側面之pn接合界面之位置的第5位置所施加之電場強度的上述絕緣膜的介電常數。
如附記1至4中任一項之半導體裝置，其具有在施加了反向偏壓電壓的狀態下，對上述第2位置所施加之電場強度、成為未滿假設上述絕緣膜為由氮化矽所形成時對屬於上述台面構造之側面之pn接合界面之位置的第5位置所施加之電場強度的上述絕緣膜的介電常數。
一種半導體裝置，其具有：半導體構件，係具有於具有p型導電型及n型導電型之其中一導電型的第1半導體層上，積層了具有p型導電型及n型導電型之另一導電型的第2半導體層的台面構造，於上述台面構造之上面露出上述第2半導體層，於上述台面構造之側面露出pn接合界面，於上述台面構造之外側之上面露出上述第1半導體層；絕緣膜，係配置於上述台面構造之側面上及上述台面構造之外側之上面上；第1電極，係於上述台面構造之上面與上述第2半導體層電氣
連接，於上述絕緣膜上在上述台面構造之側面上及上述台面構造之外側之上面上延伸存在；與第2電極，係於上述第1半導體層之下面與上述第1半導體層電氣連接；上述絕緣膜之介電常數係上述半導體構件之介電常數以上。
10‧‧‧半導體構件
11‧‧‧n型半導體層
12‧‧‧p型半導體層
13‧‧‧台面構造
14‧‧‧台面上面
15‧‧‧台面側面
16‧‧‧台面外側上面
17‧‧‧下面
20‧‧‧絕緣膜
25‧‧‧絕緣膜側面
26‧‧‧絕緣膜上面
30‧‧‧p側電極
31‧‧‧p側電極下層
32‧‧‧p側電極上層
40‧‧‧n側電極
100‧‧‧半導體裝置
Claims (5)
- 一種半導體裝置，其具有：半導體構件，係具備於具有p型導電型及n型導電型之其中一導電型的第1半導體層上，積層了具有p型導電型及n型導電型之另一導電型的第2半導體層的台面構造，於上述台面構造之上面露出上述第2半導體層，於上述台面構造之側面露出pn接合界面，於上述台面構造之外側之上面露出上述第1半導體層；絕緣膜，係配置於上述台面構造之側面上及上述台面構造之外側之上面上；第1電極，係於上述台面構造之上面，與上述第2半導體層電氣連接，於上述絕緣膜上在上述台面構造之側面上及上述台面構造之外側之上面上延伸存在；與第2電極，係於上述第1半導體層之下面與上述第1半導體層電氣連接；其具有在對上述第1電極與上述第2電極之間施加了反向偏壓電壓的狀態下，對第1位置與第2位置之間之上述絕緣膜所施加之第1電壓、成為對第3位置與第4位置之間之上述第1半導體層所施加之第2電壓以下的上述絕緣膜的電容量；上述第1位置係於上述台面構造之側面上所配置之上述絕緣膜之側面、與上述台面構造之外側之上面上所配置之上述絕緣膜之上面連接的角部的位置；上述第2位置係上述台面構造之側面、與上述台面構造之外側之上面連接的角部的位置；上述第3位置係上述第1電極與上述第2半導體層接觸之區域之下方的pn接合界面的位置；上述第4位置係於上述第2位置之高度且上述第3位置正下方的位置。
- 如請求項1之半導體裝置，其中，具有上述第1電壓成為與上述第2電壓相等的上述絕緣膜之電容量。
- 如請求項1或2之半導體裝置，其中，上述絕緣膜之介電常數係上述半導體構件之介電常數以上。
- 如請求項1至3中任一項之半導體裝置，其具有在施加了反向偏壓電壓的狀態下，對上述第2位置所施加之電場強度、成為未滿假設上述絕緣膜為由氧化矽所形成時對屬於上述台面構造之側面之pn接合界面之位置的第5位置所施加之電場強度的上述絕緣膜的介電常數。
- 一種半導體裝置，其具有：半導體構件，係具有於具有p型導電型及n型導電型之其中一導電型的第1半導體層上，積層了具有p型導電型及n型導電型之另一導電型的第2半導體層的台面構造，於上述台面構造之上面露出上述第2半導體層，於上述台面構造之側面露出pn接合界面，於上述台面構造之外側之上面露出上述第1半導體層；絕緣膜，係配置於上述台面構造之側面上及上述台面構造之外側之上面上；第1電極，係於上述台面構造之上面與上述第2半導體層電氣連接，於上述絕緣膜上在上述台面構造之側面上及上述台面構造之外側之上面上延伸存在；與第2電極，係於上述第1半導體層之下面與上述第1半導體層電氣連接；上述絕緣膜之介電常數係上述半導體構件之介電常數以上。
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