TW201721813A - 半導體元件及其製造方法 - Google Patents

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Abstract

一種半導體元件，包括至少一第一晶粒、一肋條結構以及一封膠層。肋條結構圍繞此至少一第一晶粒，且肋條結構由一第一材料所形成。封膠層覆蓋此至少一第一晶粒，且封膠層由一第二材料所形成。第一材料之楊氏模數大於第二材料之楊氏模數。

Description

半導體元件及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種具有肋條結構之半導體元件及其製造方法。
扇出晶圓等級封裝(Fan-out Wafer level Package,FOWLP)為近年全球封裝大廠投入大量資源開發之主軸技術。然而，此封裝常面臨模封後晶圓(molded wafer)晶粒移位(die shift)和翹曲變形(warpage)的問題。較大的晶粒位移會影響重佈層(redistribution layer,RDL)在產量製程中與晶粒上之電極(die pad)的對位。此外，進行封裝時的各種設備，如進行光蝕刻圖案鈍化層或光阻製程、濺射金屬沉積製程等使用的設備，無法接受模封晶圓翹曲得太嚴重。
因此，如何提升模封後晶圓的整體抗彎曲強度，以降低不同熱膨脹係數(coefficient of thermal expansion,CTE)之材料，在製程中收縮程度不同所引發的變形，改善扇出晶圓等級 封裝製程中晶粒移位和翹曲變形的問題，為本領域之重要課題。
本發明係有關於一種半導體元件及其製造方法，藉由在半導體元件中增加肋條結構(rib structure)，能有效降低不同熱膨脹係數之材料，在製程中收縮程度不同所引發的變形，進而改善扇出晶圓等級封裝製程中晶粒移位和翹曲變形的問題。
根據本發明，提出一種半導體元件，包括至少一第一晶粒、一肋條結構以及一封膠層。肋條結構圍繞此至少一第一晶粒，且肋條結構由一第一材料所形成。封膠層覆蓋此至少一第一晶粒，且封膠層由一第二材料所形成。第一材料之楊氏模數大於第二材料之楊氏模數。
根據本發明，提出一種半導體堆疊結構，包括複數個半導體元件，半導體元件彼此上下堆疊，且每個半導體元件包括至少一第一晶粒、一肋條結構、一封膠層、一重佈層以及複數個錫球。肋條結構圍繞此至少一第一晶粒，且肋條結構由一第一材料所形成。封膠層覆蓋此至少一第一晶粒，且封膠層由一第二材料所形成。重佈層電性連接此至少一第一晶粒。錫球電性連接重佈層。第一材料之楊氏模數大於第二材料之楊氏模數，且此些半導體元件透過肋條結構、重佈層及錫球彼此電性連接。
根據本發明，提出一種半導體元件的製造方法，包括以下步驟。形成一第一黏膠層於一載體上。形成一肋條結構與 至少一第一晶粒於第一黏膠層上，肋條結構圍繞此至少一第一晶粒。填充一封膠層於此至少一第一晶粒上，且封膠層填滿此至少一第一晶粒與肋條結構之間的空隙。硬化封膠層。移除第一黏膠層與載體。形成一重佈層與複數個錫球電性連接於此至少一第一晶粒。肋條結構由一第一材料所形成，封膠層由一第二材料所形成，且第一材料之楊氏模數大於第二材料之楊氏模數。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下
100、100’、101、102、103、104‧‧‧半導體元件
10、10’‧‧‧介電層
11、11’‧‧‧第一介電層
12、12’‧‧‧第二介電層
21‧‧‧第一晶粒
22‧‧‧第二晶粒
23‧‧‧第三晶粒
30、31、31’‧‧‧肋條結構
301‧‧‧肋條結構的頂表面
30-1‧‧‧第一肋條
30-2‧‧‧第二肋條
311、402‧‧‧貫孔
312‧‧‧導電材料
40‧‧‧封膠層
401‧‧‧封膠層的頂表面
50‧‧‧重佈層
51‧‧‧第一重佈層
52‧‧‧第二重佈層
60‧‧‧錫球
71‧‧‧載體
73、73’‧‧‧黏膠層
75‧‧‧蓋層
105‧‧‧第一孔洞
105’‧‧‧第二孔洞
105”、106、107‧‧‧孔洞
A-A’‧‧‧剖面線
B-B’‧‧‧剖面線
C1、C2、C3、C4、C5、C6‧‧‧線段
X、Y、Z‧‧‧座標軸
第1A圖繪示本發明一實施例之半導體元件的剖面示意圖。
第1B圖繪示本發明另一實施例之半導體元件的剖面示意圖。
第1C圖繪示本發明一實施例之半導體元件的部分俯視圖。
第2A圖繪示本發明另一實施例之半導體元件的剖面示意圖。
第2B圖繪示本發明另一實施例之半導體元件的部分俯視圖。
第3圖繪示本發明一實施例之肋條結構的剖面示意圖。
第4圖繪示堆疊本發明實施例之半導體元件的示意圖。
第5圖繪示本發明又一實施例之半導體元件的部分俯視圖。
第6A至6H圖繪示本發明之半導體元件的一製造實施例。
第7A-1至7F圖繪示本發明之半導體元件的另一製造實施例。
第8A至8H圖繪示本發明之半導體元件的一製造實施例。
第9A-1至9H圖繪示本發明之半導體元件的另一製造實施例。
第10圖繪示本發明另一實施例之半導體元件的剖面示意圖。
以下係參照所附圖式詳細敘述本發明之實施例。圖式中相同的標號係用以標示相同或類似之部分。需注意的是，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。
第1A圖繪示本發明一實施例之半導體元件100的剖面示意圖。如第1A圖所示，半導體元件100包括一介電層(dielectric layer)10、一第一晶粒(die)21、一肋條結構(rib structure)30以及一封膠層(molding layer)40。第一晶粒21設置於介電層10上，舉例來說，介電層10可為一黏膠層(adhesive tape)，第一晶粒21可直接黏貼於介電層10。肋條結構30圍繞第一晶粒21。封膠層40覆蓋第一晶粒21。
在本發明實施例中，肋條結構30由一第一材料所形成，而封膠層40由一第二材料所形成，第一材料之楊氏模數(Young’s modulus)大於第二材料之楊氏模數。在一實施例中，第一材料為矽(silicon)、金屬、金屬合金、或陶瓷材料，而第二材料為模封材料(molding material)，例如為環氧樹脂成型膠(Epoxy molding compound)。
在材料力學中，彈性材料承受正向應力時會產生正向應變，在形變量沒有超過對應材料的一定彈性限度時，正向應力與正向應變的比 值即定義為這種材料的楊氏模量。也就是說，肋條結構30的剛性，大於封膠層40的剛性。因此，肋條結構30可做為半導體元件100的補強結構，防止在製造過程中，由於各層結構的熱膨脹係數不同，造成晶粒偏移、錯位，或整體翹曲的問題。
如第1A圖所示，本發明實施例之半導體元件100可進一步包括一重佈層(redistribution layer)50與複數個錫球(solder ball)60。重佈層50位於介電層10內，且電性連接第一晶粒21。錫球60電性連接重佈層50。在一實施例中，重佈層50可直接接觸並電性連接於肋條結構30。
本實施例之半導體元件100為一面向下型(face down)結構，如第1A圖所示，介電層10(以及重佈層50與錫球60)設置於第一晶粒21之下。然而，本發明並未限定於此。
第1B圖繪示本發明另一實施例之半導體元件100’的剖面示意圖。第1B圖所繪示之半導體元件100’為一面向上型(face up)結構，介電層10’(以及重佈層50與錫球60)設置於封膠層40上。其他類似於第1A圖之半導體元件100之處，在此不多加贅述。
第1C圖繪示本發明一實施例之半導體元件100的部分俯視圖。第1A圖之俯視圖可例如為沿著第1C圖中之A-A’剖面線所繪示之剖面圖。如第1C圖所示，肋條結構30可由複數個第一肋條30-1與第二肋條30-2交叉所形成，這些第一肋條30-1的延伸方向不同於與第二肋條30-2的延伸方向。舉例來說，複數個第一肋條30-1可沿著平行X軸的方向排列，而複數個第二肋條32可沿著平行Y軸的方向排列，也就是說，第一肋條30-1可垂直第二肋條30-2，因而形成類似網狀的肋條結構30。
然而，本發明並未限定於此。在本發明其他實施例中，肋條結構30也可由複數個第三肋條所形成(未繪示)，這些第三肋條呈同心圓排列，而第一晶粒21可形成於兩個第三肋條之間。
在第1A圖中，半導體元件100之肋條結構30僅圍繞單一個第一晶粒21，因此其俯視圖可如第1C圖所示，也就是說，第一肋條30-1與第二肋條30-2所圍成的單一網格內僅包括單一個第一晶粒21，而每個第一晶粒21皆被肋條結構30(第一肋條30-1或第二肋條30-2)所分開。然而，本發明並未限定於此。
第2A圖繪示本發明另一實施例之半導體元件101的剖面示意圖。第2B圖繪示本發明另一實施例之半導體元件101的部分俯視圖。第2A圖之俯視圖可例如沿著第2B圖中之B-B’剖面線所繪示之剖面圖。在第2A圖所繪示之實施例中，肋條結構30圍繞複數個第一晶粒21，因此其俯視圖可如第2B圖所示，第一肋條30-1與第二肋條30-2所圍成的單一網格內包括複數個(在此例如為四個)第一晶粒21。
在多晶片模組(multi-chip module,MCM)中，由於晶片體積較小，更容易產生晶粒偏移、錯位，或整體翹曲等問題，而透過本發明實施例之結構，即可有效解決。
類似地，第2A圖所繪示之半導體元件101為一面向下型結構，介電層10、重佈層50與錫球60設置於第一晶粒21之下。然而，半導體元件101也可設計為一面向上型結構，在此不多加贅述。
此外，雖然在第1A、2A圖中繪示封膠層40的頂表面401與肋條結構30的頂表面301對齊(共平面)，但本發明並未限定於此。在 某些實施例中，封膠層40的頂表面401也可低於或高於肋條結構30的頂表面301，端看設計需求而定。
在前述實施例中，肋條結構30可例如為單一材料的結構。但本發明並未限定於此。第3圖繪示本發明一實施例之肋條結構31的剖面示意圖。在本實施例中，肋條結構31包括一貫孔311及一導電材料312，導電材料312可填滿貫孔311。在一實施例中，導電材料可為金屬、金屬合金或氧化銦錫(Indium Tin Oxide,ITO)，例如銅、銅合金。
一般來說，肋條結構31為非導體，可透過貫孔311及導電材料312電性連接肋條結構31上下兩側的元件。舉例來說，貫孔311及導電材料312可電性連接於重佈層50，以形成堆疊的封裝型態(如後方第4圖所示)。
相對地，當肋條結構30之單一材料為導體(例如金屬)或半導體，可直接電性連接肋條結構30上下兩側的元件。舉例來說，肋條結構30可直接與重佈層50電性連接並形成通路，作為屏蔽。
第4圖繪示堆疊本發明實施例之半導體堆疊結構200的示意圖。半導體堆疊結構200可包括複數個半導體元件100，在本實施例中例如為兩個半導體元件100彼此上下堆疊。如第4圖所示，半導體元件100包括肋條結構31與複數個錫球60，可藉由錫球60、重佈層50及肋條結構31之導電材料312，將兩個上下堆疊的半導體元件100導通，以電性連接兩個半導體元件100。在其他實施例中，可以肋條結構30取代肋條結構31，由於肋條結構30為單一材料之導體(或半導體)，可直接電性連接兩個半導體元件100，而不需要額外的貫孔311及導電材料312。
要注意的是，在半導體堆疊結構200中，半導體元件100的堆疊數量、方式，以及第一晶粒21的數量等參數，並未限定於第4圖所繪示之結構。
第5圖繪示本發明又一實施例之半導體元件102的部分俯視圖。在本實施例中，半導體元件102包括第一晶粒21、第二晶粒22以及第三晶粒23，第一晶粒21、第二晶粒22與第三晶粒23彼此相鄰，且肋條結構31’分隔第一晶粒21、第二晶粒22與第三晶粒23。
在此，第一晶粒21、第二晶粒22與第三晶粒23可例如為三種具有不同功能的晶粒。舉例來說，第一晶粒21可為射頻(radio frequency,RF)晶片、第二晶粒22可為數位(digital)晶片、第三晶粒23可為一種被動元件(passive element)，例如天線等表面黏著元件(surface-mounted devices,SMD)。然而，本發明並未限定於此。第一晶粒21、第二晶粒22與第三晶粒23的數量、功能與大小，皆可視設計需求調整。
第5圖所繪示之肋條結構31’的形狀不同於前述各實施例，而第一晶粒21、第二晶粒22與第三晶粒23藉由肋條結構31’彼此分隔。在此，肋條結構31’可包括貫孔311及導電材料312。
在某些實施例中，肋條結構31’可為金屬，且不具有貫孔311及導電材料312。當肋條結構31’為金屬(或半導體)，可用以作為第一晶粒21與第二晶粒22、第一晶粒21與第三晶粒23、或第二晶粒22與第三晶粒23之間的屏蔽(shielding)。舉例來說，當第一晶粒21、第二晶粒22與第三晶粒23為高頻晶片時，須以金屬材料之肋條結構31’作為屏蔽；當第一晶粒21、第二晶粒22與第三晶粒23為低頻晶片時，可以半導體材料之肋 條結構31’作為屏蔽。
第6A至6H圖繪示本發明之半導體元件的一製造實施例。要注意的是，為了更清楚各元件之間的關係，以下說明可能省略了某些元件與製造流程。
如第6A圖所示，首先，提供一載體71，並於載體71上形成一黏膠層(adhesive tape)73。接著，如第6B圖所示，形成肋條結構30與第一晶粒21於黏膠層73上。在此，肋條結構30圍繞第一晶粒21，且第一晶粒21以面向下(face down)的形式，形成於黏膠層73上。
如第6C圖所示，填充一封膠層40於第一晶粒21上。在此，肋條結構30由一第一材料所形成，封膠層40由一第二材料所形成，且第一材料之楊氏模數大於第二材料之楊氏模數。
封膠層40填滿第一晶粒21與肋條結構30之間的空隙，且封膠層40之頂表面401與肋條結構30之頂表面301對齊(共平面)。然而，本發明並未限定於此，封膠層40之頂表面401也可高於或低於肋條結構30之頂表面301。接著，預硬化(pre-curing)封膠層40。
如第6D圖所示，透過另一黏膠層73’，將一蓋層(cover layer)75形成於肋條結構30與封膠層40上。接著，對封膠層40進行二次硬化(post curing)。在二次硬化封膠層40後，如第6E圖所示，移除蓋層75、載體71與黏膠層73、73’。
須注意的是，此處係透過蓋層75加強防止半導體元件發生晶粒錯位與翹曲的問題，也就是說，在某些實施例中，第6D圖所繪示之步驟可以省略。
接著，如第6F圖所示，形成一第一介電層11，使肋條結構30與第一晶粒21位於第一介電層11上。在此，第一介電層11可透過曝光顯影蝕刻或雷射等製程形成第一孔洞105及第二孔洞105’，第一孔洞105可曝露出第一晶粒21的電極，以作為後續形成之重佈層50(見第6G圖)與第一晶粒21連接的通道。第二孔洞105’可曝露出肋條結構30，以作為後續形成之重佈層50與肋條結構30連接的通道。
如第6G圖所示，形成一重佈層50於第一介電層11相對於第一晶粒21的另一側上。在本實施例中，重佈層50可藉由第一孔洞105電性連接第一晶粒21，並藉由第二孔洞105’電性連接肋條結構30。接著，形成一第二介電層12，使重佈層50位於第一介電層11與第二介電層12之間。類似地，第二介電層12可包括孔洞106，孔洞106可曝露出部分重佈層50。
如第6H圖所示，形成複數個錫球60於孔洞106中，錫球60電性連接重佈層50。最後，沿著線段C1切割第6H圖所示之結構，即可形成如第1A圖所繪示之半導體結構100。在某些實施例中，也可沿著線段C2切割第6H圖所示之結構，如此得到的半導體元件，將不具有肋條結構30。
第7A-1至7F圖繪示本發明之半導體元件的另一製造實施例。類似地，為了更清楚各元件之間的關係，以下說明可能省略了某些元件與製造流程。
如第7A-1圖所示，首先，形成一第一介電層11，第一介電層11包含第一孔洞105及第二孔洞105’，第一孔洞105對應後續形成之第 一晶粒21(見第7B圖)的電極位置，第二孔洞105’對應後續形成之肋條結構30(見第7B圖)的位置。接著如第7A-2圖所示，藉由一黏膠層73於第一介電層11上形成一重佈層50。重佈層50可填滿第一孔洞105及第二孔洞105’。
如第7B圖所示，形成肋條結構30與第一晶粒21於黏膠層73上。此時需施加適當的溫度壓力，使第一晶粒21透過第一孔洞105與重佈層50電性連接，使肋條結構30透過第二孔洞105’與重佈層50電性連接，且肋條結構30圍繞第一晶粒21。此處，第一晶粒21與肋條結構30並未電性導通。在本實施例中，第一晶粒21以面向下(face down)的形式，形成於第一介電層11上。在本實施例中，肋條結構30與第一晶粒21位於第一介電層11上相對於重佈層50的另一側。
如第7C圖所示，填充一封膠層40於第一晶粒21上。在本實施例中，肋條結構30由一第一材料所形成，封膠層40由一第二材料所形成，且第一材料之楊氏模數大於第二材料之楊氏模數。
封膠層40填滿第一晶粒21與肋條結構30之間的空隙，且封膠層40之頂表面401與肋條結構30之頂表面301對齊(共平面)。然而，本發明並未限定於此，封膠層40之頂表面401也可高於或低於肋條結構30之頂表面301。接著，預硬化封膠層40。
如第7D圖所示，透過一黏膠層73’，將一蓋層75形成於肋條結構30與封膠層40上。須注意的是，此處透過蓋層75加強防止半導體元件發生晶粒錯位與翹曲的問題，也就是說，在某些實施例中，第7D圖所繪示之步驟可以省略。接著，對封膠層40進行二次硬化。
在二次硬化封膠層40後，如第7E圖所示，移除蓋層75與黏膠層73’，並形成一第二介電層12，使重佈層50位於第一介電層11與第二介電層12之間。第二介電層12可包括孔洞106，孔洞106可曝露出部分重佈層50。接著，形成複數個錫球60於孔洞106中，錫球60可透過孔洞106電性連接重佈層50。
最後，如第7F圖所示，沿著線段C1切割第7F圖所示之結構，即可形成如第1A圖所繪示之半導體結構100。在某些實施例中，也可沿著線段C2切割第7F圖所示之結構，如此得到的半導體元件，將不具有肋條結構30。
雖然第6A至7F圖之實施例係以製造第1A、1C圖之半導體元件100進行說明，然而，本發明並未限定於此。相對地，本發明實施例之其他的半導體元件(例如半導體元件101、102)也可以類似的製程步驟製造，在此不多加贅述。
此外，第6A至7F圖之實施例係用以製造面向下型結構之半導體元件100，但本發明並未限定於此。以下係描述製造面向上型結構之半導體元件(如第1B圖之半導體元件100’)的方法。
第8A至8H圖繪示本發明之半導體元件的一製造實施例。要注意的是，為了更清楚各元件之間的關係，以下說明可能省略了某些元件與製造流程。
第8A~8E圖的步驟類似於第6A~6E圖，不同之處在於第一晶粒21以面向上(face up)的形式，形成於於黏膠層73上，其餘相同之處，在此不多加贅述。
類似地，在某些實施例中，第8D圖所繪示之步驟可以省略，也就是說，可不形成黏膠層73’與蓋層75於肋條結構30與封膠層40上。
如第8F圖所示，形成複數個孔洞107於封膠層40，使孔洞107可曝露出第一晶粒21的電極。
如第8G圖所示，形成一重佈層50於封膠層40上。在本實施例中，重佈層50可藉由孔洞107電性連接第一晶粒21。接著，形成一介電層10’於重佈層50上。在此，介電層10’可包括孔洞108，孔洞108可曝露出部分重佈層50。
如第8H圖所示，形成複數個錫球60於孔洞108中，錫球60電性連接重佈層50。最後，沿著線段C3切割第8H圖所示之結構，即可形成如第1B圖所繪示之半導體結構100’。在某些實施例中，也可沿著線段C4切割第8H圖所示之結構，如此得到的半導體元件，將不具有肋條結構30。
第9A-1至9H圖繪示本發明之半導體元件的另一製造實施例。類似地，為了更清楚各元件之間的關係，以下說明可能省略了某些元件與製造流程。
如第9A-1圖所示，首先，形成一第一介電層11’，第一介電層11包含孔洞105”，孔洞105”對應後續形成之肋條結構30(見第9B圖)的位置。接著如第9A-2圖所示，藉由一黏膠層73於第一介電層11’上形成一第一重佈層51。第一重佈層51可填滿孔洞105”。
如第9B圖所示，形成肋條結構30與第一晶粒21於黏膠層73上。肋條結構30圍繞第一晶粒21，且需施加適當的溫度壓力使肋條結 構30透過孔洞105”與第一重佈層51電性連接。第一晶粒21與肋條結構30並未電性導通，且第一晶粒21以面向上(face up)的形式，形成於於黏膠層73與第一介電層11’上。在本實施例中，肋條結構30與第一晶粒21位於第一介電層11’上相對於第一重佈層51的另一側。
如第9C圖所示，填充一封膠層40於第一晶粒21上。類似地，肋條結構30由一第一材料所形成，封膠層40由一第二材料所形成，且第一材料之楊氏模數大於第二材料之楊氏模數。
封膠層40填滿第一晶粒21與肋條結構30之間的空隙，且封膠層40之頂表面401與肋條結構30之頂表面301對齊(共平面)。然而，本發明並未限定於此，封膠層40之頂表面401也可高於或低於肋條結構30之頂表面301。接著，預硬化封膠層40。
如第9D圖所示，透過一黏膠層73’，將一蓋層75形成於肋條結構30與封膠層40上。須注意的是，此處透過蓋層75加強防止半導體元件發生晶粒錯位與翹曲的問題，也就是說，在某些實施例中，第9D圖所繪示之步驟可以省略。接著，對封膠層40進行二次硬化。
在二次硬化封膠層40後，如第9E圖所示，移除蓋層75與黏膠層73’，並形成複數個孔洞107於封膠層40，使孔洞107可曝露出第一晶粒21的電極。
如第9F圖所示，形成一第二重佈層52於封膠層40上。在本實施例中，第二重佈層52可藉由孔洞107電性連接第一晶粒21。接著，形成一介電層10”於第二重佈層52上。要注意的是，雖然此處繪示第二重佈層52直接接觸肋條結構30封膠層40，但本發明並未限定於此。在某些 實施例中，介電層10”也可位於第二重佈層52與封膠層40之間，且藉由在介電層10”上形成孔洞，使第二重佈層52電性連接至第一晶粒21與肋條結構30。
如第9G圖所示，形成一第二介電層12’，使第一重佈層51位於第一介電層11’與第二介電層12’之間。第二介電層12’可包括孔洞106，孔洞106可曝露出部分第一重佈層51。接著，形成複數個錫球60於孔洞106中，錫球60可透過孔洞106電性連接第一重佈層51，並藉由肋條結構30與第二重佈層52電性連接第一晶粒21。
最後，如第9H圖所示，沿著線段C5切割第9H圖所示之結構，即可形成本發明一實施例之半導體元件103。在某些實施例中，也可沿著線段C6切割第9H圖所示之結構，如此得到的半導體元件，將不具有肋條結構30。
要注意的是，雖然上述實施例之半導體元件103的錫球60透過孔洞106電性連接第一重佈層51，並藉由肋條結構30與第二重佈層52電性連接第一晶粒21，但本發明並未限定於此。
第10圖繪示本發明另一實施例之半導體元件104的剖面示意圖。類似於半導體元件103，半導體元件104為另一種面向上型結構。在本實施例中，可於半導體元件104之封膠層40與第一介電層11’中形成貫孔402，並於貫孔402中填入導電材料，使封膠層40上下兩側之第二重佈層52與第一重佈層51電性連接。也就是說，半導體元件104的錫球60電性連接第一重佈層51，並藉由貫孔402內的導電材料與第二重佈層52電性連接第一晶粒21，而不需要透過肋條結構30。
下表一記錄不同製程所製造之半導體元件，其晶粒位移的結果。製程一完全不加入肋條結構與蓋層，製程二加入肋條結構，製程三加入肋條結構與厚度0.2mm之蓋層，製程四加入肋條結構與厚度0.5mm之蓋層，製程五加入肋條結構與厚度0.775mm之蓋層。由晶圓中心，依序徑向朝外量測四個晶粒的位移量，並將結果紀錄於表一中。
由表一之結果可知，無論是經由何種製程，距離晶圓中心越遠的晶粒，其位移量越大。比較每個製程中距離晶圓中心最遠的晶粒(即晶粒四)的位移量，可明顯看出製程二、製程三、製程四、製程五相較於製程一皆有明顯的下降。也就是說，在製程中加入肋條結構與蓋層，對於改善晶粒偏移有明顯的幫助。此外，由製程三、製程四、製程五的結果可知，加入的蓋層越厚，其改善晶粒偏移的效果越顯著。
承上述實施例與實驗可知，本發明製造半導體元件的方法，可藉由在製程中加入肋條結構或蓋層，有效降低不同熱膨脹係數之材料，在製程中收縮程度不同所引發的變形，進而改善扇出晶圓等級封裝製程中 晶粒移位和翹曲變形的問題。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體元件
10‧‧‧介電層
21‧‧‧第一晶粒
30‧‧‧肋條結構
301‧‧‧肋條結構的頂表面
40‧‧‧封膠層
401‧‧‧封膠層的頂表面
50‧‧‧重佈層
60‧‧‧錫球
X、Z‧‧‧座標軸

Claims (19)

  1. 一種半導體元件，包括：至少一第一晶粒；一肋條結構，圍繞該至少一第一晶粒，且該肋條結構由一第一材料所形成；以及一封膠層，覆蓋該至少一第一晶粒，且該封膠層由一第二材料所形成；其中該第一材料之楊氏模數大於該第二材料之楊氏模數。
  2. 如申請專利範圍第1項所述之半導體元件，其中該第一材料為矽、金屬、金屬合金、或陶瓷材料。
  3. 如申請專利範圍第1項所述之半導體元件，其中該至少一第一晶粒包括複數個第一晶粒，且該肋條結構圍繞該些第一晶粒。
  4. 如申請專利範圍第1項所述之半導體元件，更包括：一第二晶粒，相鄰於該至少一第一晶粒，其中該肋條結構分隔該至少一第一晶粒與該第二晶粒。
  5. 如申請專利範圍第1項所述之半導體元件，當該第一材料為非導體時，該肋條結構更包括： 一貫孔；以及一導電材料，填滿該貫孔。
  6. 如申請專利範圍第5項所述之半導體元件，其中該導電材料為氧化銦錫、金屬或金屬合金。
  7. 如申請專利範圍第1項所述之半導體元件，更包括：一重佈層，電性連接該至少一第一晶粒；以及複數個錫球，電性連接該重佈層。
  8. 如申請專利範圍第7項所述之半導體元件，更包括：一介電層，設置於該至少一第一晶粒之下；其中該重佈層位於該介電層內。
  9. 如申請專利範圍第7項所述之半導體元件，更包括：一介電層，設置於該封膠層上；其中該重佈層位於該介電層內。
  10. 如申請專利範圍第1項所述之半導體元件，其中該封膠層的頂表面與該肋條結構的頂表面共平面。
  11. 如申請專利範圍第1項所述之半導體元件，其中該肋條 結構由複數個第一肋條與第二肋條交叉所形成，該些第一肋條的延伸方向不同於該些第二肋條的延伸方向。
  12. 如申請專利範圍第1項所述之半導體元件，其中該肋條結構由複數個第三肋條所形成，該些第三肋條呈同心圓排列。
  13. 一種半導體堆疊結構，包括複數個半導體元件，該些半導體元件彼此上下堆疊，且每該半導體元件包括：至少一第一晶粒；一肋條結構，圍繞該至少一第一晶粒，且該肋條結構由一第一材料所形成；一封膠層，覆蓋該至少一第一晶粒，且該封膠層由一第二材料所形成；一重佈層，電性連接該至少一第一晶粒；以及複數個錫球，電性連接該重佈層；其中該第一材料之楊氏模數大於該第二材料之楊氏模數，且該些半導體元件透過該肋條結構、該重佈層、及該些錫球彼此電性連接。
  14. 一種半導體元件的製造方法，包括：形成一第一黏膠層於一載體上；形成一肋條結構與至少一第一晶粒於該第一黏膠層上，其中 該肋條結構圍繞該至少一第一晶粒；填充一封膠層於該至少一第一晶粒上，且該封膠層填滿該至少一第一晶粒與該肋條結構之間的空隙；硬化該封膠層；移除該第一黏膠層與該載體；以及形成一重佈層與複數個錫球電性連接於該至少一第一晶粒；其中該肋條結構由一第一材料所形成，該封膠層由一第二材料所形成，且該第一材料之楊氏模數大於該第二材料之楊氏模數。
  15. 如申請專利範圍第14項所述之製造方法，更包括：在移除該第一黏膠層與該載體之前，透過一第二黏膠層，將一蓋層形成於該肋條結構與該封膠層上；對該封膠層進行二次硬化；以及移除該第二黏膠層與該蓋層。
  16. 如申請專利範圍第14項所述之製造方法，更包括：形成一第一介電層，使該肋條結構與該至少一第一晶粒位於該第一介電層上，其中該重佈層位於該第一介電層相對於該第一晶粒的另一側上；及形成一第二介電層，使該重佈層位於該第一介電層與該第二介電層之間。
  17. 如申請專利範圍第16項所述之製造方法，其中該第一介電層包括複數個孔洞，該重佈層藉由該些孔洞與該第一晶粒電性連接。
  18. 如申請專利範圍第16項所述之製造方法，其中該第二介電層包括複數個孔洞，該些錫球藉由該些孔洞與該重佈層電性連接。
  19. 如申請專利範圍第14項所述之製造方法，更包括：形成複數個孔洞於該封膠層，該些孔洞曝露出該至少一第一晶粒的電極；以及形成該重佈層於該封膠層上，該重佈層藉由該些孔洞電性連接該至少一第一晶粒。
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