TW201719670A - 動態冗餘修復 - Google Patents

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Abstract

本揭露係為一種用於實現動態裝置修復的記憶裝置技術，記憶裝置包括一記憶陣列、一冗餘陣列(redundancy array)以及一冗餘映射存儲器(redundancy mapping store)。記憶陣列包括多個記憶單元，冗餘陣列包括多個冗餘單元。記憶裝亦包括一電路，用以回應各別的命令以執行一寫入操作和一讀取操作，採用動態冗餘修復方法以冗餘陣列中的冗餘單元取代記憶陣列中暫時缺陷單元。

Description

動態冗餘修復
本發明是有關於具有可取代缺陷非揮發性(non-volatile)記憶單元的冗餘單元(redundancy cells)之記憶裝置，且特別是有關於一種動態冗餘修復技術。
錯誤更正碼(Error Correction Code，ECC)技術普遍地使用於記憶系統的讀取操作，以檢測資料中的錯誤以及更正錯誤。為了達到錯誤檢測及更正，一般的概念是在一訊息中增加一些額外的資料，而接收器(receiver)可用以檢查送出的資料的一致性，並復原被認為損壞的資料。ECC技術用來增加更正的位元至一群資料位元以檢測和/或更正錯誤。此些技術需要一額外的狀態位元(status bit)(也稱作極性位元(polarity bit)或翻轉位元(flip bit))以指示是否該資料是正確。如果這個狀態位元中發生錯誤，則對應此狀態位元的資料位元亦會是錯誤。舉例而言，當採用ECC技術消除因相變化記憶體的有限寫入耐久度性所造成的錯誤之影響時，這會變得特別關鍵。因此，相較於發生資料位元的錯誤，發生在狀態位元的錯誤是更加嚴重的，這會使得在狀態位元的阻值水平漂移時、採用ECC技術從相變化記憶體讀取資料具有挑戰性。
因此，如何提供一種在讀取操作中可以不需要ECC技術而適於相變化記憶體的修復技術，乃目前業界所致力的課題之一。
本文所揭露之用於實現動態裝置修復的記憶裝置包括一記憶陣列、一冗餘陣列(redundancy array)以及一冗餘映射存儲器(redundancy mapping store)。此記憶裝置包括一電路，耦接至冗餘陣列和記憶陣列，此電路回應分別的命令以執行一寫入操作和一讀取操作。對應此寫入操作，此電路係寫入一資料值，此資料值在記憶陣列中具有一選定位址，且不論冗餘映射存儲器中對於此選定位址是否具有一有效條目；對記憶陣列中具有此選定位址的一記憶單元採取一寫入/驗證週期；以及若選定的記憶單元未通過驗證，接著此電路寫入此資料值至冗餘陣列中的一冗餘單元，及更新、改變或寫入一條目至冗餘映射存儲器以映射此選定位址至此冗餘單元。在讀取操作中，此電路係從記憶陣列讀取具有一選定位址的資料值，若冗餘映射存儲器中對於此選定位址不具有一有效條目。若冗餘映射存儲器中對於此選定位址具有一有效條目，此電路係從冗餘陣列讀取一資料值。
本文所述的技術也包括一種寫入和讀取一記憶裝置的動態冗餘修復方法，此方法包括：寫入一資料值，此資料值在記憶陣列中具有一選定位址，且不論冗餘映射存儲器中對於此選定位址是否具有一有效條目；若選定的記憶單元未通過驗證，接著寫入此資料值至冗餘陣列中的一冗餘單元，及更新、改變或寫入一條目至冗餘映射存儲器以映射此選定位址至此冗餘單元；以及若冗餘映射存儲器中對於此選定位址不具有一有效條目，讀取具有此選定位址的資料值，或若冗餘映射存儲器中對於此選定位址具有一有效條目，從冗餘陣列讀取一資料值。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
以下參照圖式對本技術之多個實施例提供詳細說明。應了解的是，本技術並非被限制於特定的揭露的結構實施例與方法，本技術可經由使用其他特徵、元件、方法與實施例加以實行。本技術雖然係透過較佳的實施例來說明，但並不會限縮欲保護之範圍，本技術之保護範圍應視申請專利範圍而定。本領域具有通常知識者於參考本揭露內容後，應可了解其他可能的均等實施方式。不同實施例中的相似元件通常以相似的元件符號表示。
第1圖係依據一實施例之記憶裝置175之簡化方塊圖。本實施中，記憶裝置175包括一陣列160，陣列包括具有多個記憶單元的一記憶陣列161和具有多個冗餘單元的一冗餘陣列(RED)162。記憶單元和冗餘單元可以是非揮發性反及閘(NAND)快閃記憶單元，反或閘(NOR)快閃記憶單元或基於其他非揮發性記憶體技術的記憶單元。
為了修復記憶陣列161中的缺陷位置(defective location)並為缺陷位置提供冗餘(redundancy)，冗餘陣列162用於為記憶陣列161中的缺陷位置而存儲資料。記憶陣列161中的缺陷位置被冗餘單元所取代，記憶陣列161中的缺陷位置的位址映射至冗餘陣列162中的一冗餘單元。
缺陷位置可以是永久的或暫時的。永久的缺陷記憶單元可能起因於結構缺陷，例如是單元、或線之間的不良接觸、電極、記憶元件、存取裝置、和上述之結合的不規則形狀，且這些單元可以在記憶裝置175的製程中被檢查及辨別。暫時的缺陷記憶單元可能起因於未完成的設置/重置操作，而這些單元可以在檢查時通過驗證，因此不會在記憶裝置175的製程中被辨別。本文所述的「硬體錯誤位元(hard fail bits)」係指永久的缺陷記憶單元，而「軟體錯誤位元(soft fail bits)」係指暫時的缺陷記憶單元。記憶陣列161中的硬體錯誤位元和軟體錯誤位元可以被冗餘陣列162中的冗餘單元所取代。
位址解碼器150耦接至陣列160並包括記憶位址解碼器(X/YDEC)151及冗餘位址解碼器(RX/YDEC)152，用以解碼送至陣列160中的位址和選定對應單元。位址可以被送至或在記憶裝置175中產生再送至位址解碼器150。
位址解碼器150亦耦接至冗餘映射存儲器130，其具有複數個條目以映射記憶單元(硬體錯誤位元和軟體錯誤位元)的位址至冗餘單元的位址，並且可以執行位址查閱功能(address lookup function)。冗餘映射存儲器130採用致能-失能邏輯而從記憶陣列161讀取資料，當冗餘映射存儲器130中不具有有效條目時，致能位址記憶解碼器151並失能冗餘位址解碼器152。不具有有效條目表示沒有條目或標記一條目係無效。
另一方面，當冗餘映射存儲器130中具有一有效條目，則經由失能位址記憶解碼器151並致能冗餘位址解碼器152以讀取冗餘陣列162的資料。冗餘映射存儲器130可包括一內容可定址記憶體(CAM)、查閱表、冗餘表(redundancy table)或一暫存器組(register bank)。
電路包括於記憶裝置175中並且耦接至記憶陣列161和冗餘陣列162，以回應分別的命令以執行寫入操作和讀取操作。寫入操作包括寫入一資料值，此資料值在記憶陣列161中具有一選定位址，且不論冗餘映射存儲器130中對於此選定位址是否具有一有效條目；對記憶陣列161中具有此選定位址的記憶單元採取一寫入/驗證週期；以及若選定的記憶單元未通過驗證，接著寫入此資料值至冗餘陣列162中的一冗餘單元，及更新、改變或寫入一條目至冗餘映射存儲器130以映射此選定位址至冗餘單元。讀取操作包括從記憶陣列161讀取具有一選定位址的資料值，若冗餘映射存儲器130中對於此選定位址不具有一有效條目；或若冗餘映射存儲器130中對於此選定位址具有一有效條目，則從冗餘陣列162讀取一資料值。
此寫入操作更包括：若選定的記憶單元通過驗證，則對於此選定位址移除冗餘映射存儲器130中之任一條目或標記冗餘映射存儲器130中之任一條目係無效。因此，映射至此選定位址的冗餘單元可用於對於一不同位址存儲另一資料值。在對記憶陣列中的此選定位址的一後續寫入操作中，此電路對記憶陣列中具有此選定位址的記憶單元採取一寫入/驗證週期，以及若選定的記憶單元通過驗證，接著對於選定位址移除冗餘映射存儲器中之條目或標記冗餘映射存儲器中之條目係無效。
一第二寫入操作包括寫入一第二資料值，此第二資料值在記憶陣列161中具有與最後一個寫入操作相同的選定位址，且不論冗餘映射存儲器130中對於此選定位址是否具有一有效條目；以及對記憶陣列161中具有此選定位址的記憶單元採取一寫入/驗證週期。若選定的記憶單元未通過驗證，一實施例中，因為冗餘單元係可重複寫入，第二寫入操作包括將此第二資料值寫入至與在最近一次寫入操作中存儲此選定位址的資料值相同的一個冗餘單元。冗餘陣列中的此冗餘單元係為可重複寫入，因此可以存儲相較於之前寫入操作之記憶陣列中相同或不同選定位址的資料值。在其他實施例中，第二寫入操作包括將此第二資料值寫入至一冗餘單元，此冗餘單元不同於在最近一次寫入操作中存儲具有此選定位址之記憶單元的資料值的冗餘單元。
陣列160中的位元線耦接至頁緩衝器140。為了各個位元之連接，頁緩衝器140包括一感測放大器和一個或多個存儲元件，例如是編程緩衝器或閂鎖器。頁緩衝器140可存儲寫入或自此些特定記憶單元讀取的資料。
記憶裝置175中的周邊電路包括不屬於陣列160的邏輯電路或類比電路，例如是位址解碼器150和控制器169。本實施例中，方塊174標示為「其他周邊電路」可包括輸入-輸出電路、偏壓提供電路、和其他位於記憶裝置175上的電路元件，例如是通用處理器或特定目的處理電路，或者是陣列160所支援而可提供晶片上系統(system-on-a-chip)功能之數個模組的組合。
記憶裝置175可基於一個適當的介面協定而與一主機系統溝通。一實施例中，記憶裝置175可以利用串列周邊介面(SPI)匯流排接點與一主機系統溝通。
於一實施例中，控制器169例如是一狀態機，提供訊號以控制記憶裝置175的其他電路以執行本文所述的多種操作。此些操作可包括快閃記憶體的編程操作、抹除操作、讀取操作和冗餘操作。
控制器169可以經由使用已知的特定目的邏輯電路來實現。其他實施例中，控制器169包括一通用處理器，可以用來實施於相同的記憶裝置175上，執行一電腦編程以控制裝置的操作。更其他實施例中，控制器可以經由結合一特定目的邏輯電路和一通用處理器實現。
第2圖係依據一第二實施例之記憶裝置175之簡化方塊圖。本實施例中，記憶裝置175包括一陣列160，此陣列160包括一記憶陣列161、一冗餘陣列(RED)162和一第二冗餘陣列(RED 2)163。
永久的缺陷記憶單元可能起因於結構缺陷，例如是電極和記憶元件之間的不良接觸、或不規則形狀，且這些單元可以在製程中被檢查及辨別。暫時的缺陷記憶單元可能起因於未完成的設置/重置操作，而這些單元可以在檢查時通過驗證，因此不會在製程中被辨別。本文所述的「硬體錯誤位元(hard fail bits)」係指永久的缺陷記憶單元，而「軟體錯誤位元(soft fail bits)」係指暫時的缺陷記憶單元。一實施例中，記憶陣列161中的硬體錯誤位元被第二冗餘陣列(RED 2)163中的冗餘單元所取代，記憶陣列的軟體錯誤位元可以被冗餘陣列162中的冗餘單元所取代。本實施例中，可用來取代該記憶陣列的硬體錯誤位元和軟體錯誤位元的冗餘單元位於兩個不同的冗餘陣列(RED和RED 2)。
記憶陣列161中的多個軟體錯誤位元及各自的位址映射至冗餘陣列162中的多個冗餘單元及對應的冗餘單元的位址。記憶陣列161中的多個硬體錯誤位元及各自的位址映射至第二冗餘陣列163中的多個冗餘單元及對應的冗餘單元的位址。
一實施例中，記憶陣列161中的暫時缺陷單元(軟體錯誤位元)的位址和冗餘陣列162中的冗餘單元的對應的位址係判定並存儲在冗餘映射存儲器130中。記憶陣列161中的永久缺陷單元(硬體錯誤位元)的位址和第二冗餘陣列163中的冗餘單元的對應的位址亦係判定並存儲在冗餘映射存儲器130中。冗餘映射存儲器130具有多個條目，以映射記憶陣列161中的記憶單元(硬體錯誤位元和軟體錯誤位元)的位址分別至冗餘陣列162中的冗餘單元的位址和第二冗餘陣列163中的冗餘單元的位址。
另一實施例中，一第二冗餘映射存儲器(未繪示)係用於判定及存儲記憶陣列161中的永久缺陷單元(硬體錯誤位元)和第二冗餘陣列163中的冗餘單元的對應的位址。本實施例中，冗餘映射存儲器130具有複數個條目，以映射記憶陣列161中的多個記憶單元(軟體錯誤位元)的位址至冗餘陣列162中的多個冗餘單元的位址；而第二冗餘映射存儲器具有複數個條目，以映射記憶陣列161中的多個記憶單元(硬體錯誤位元)的位址至第二冗餘陣列163中的多個冗餘單元的位址。第二冗餘映射存儲器包括一內容可定址記憶體(CAM)、查閱表、冗餘表(redundancy table)或一暫存器組(register bank)。
位址解碼器150耦接至陣列160並包括記憶位址解碼器(X/YDEC)151、冗餘位址解碼器(RX/YDEC)152、及第二冗餘位址解碼器(RX/YDEC 2)153，用以解碼送至陣列160中的位址和選定對應單元。位址可以被送至或在記憶裝置175中產生再送至位址解碼器150。
位址解碼器150亦耦接至冗餘映射存儲器130。一實施例中，冗餘位址解碼器(RX/YDEC)152和第二冗餘位址解碼器(RX/YDEC 2)153均可耦接至冗餘映射存儲器130，冗餘映射存儲器130具有複數個條目以映射記憶單元(硬體錯誤位元和軟體錯誤位元)的位址至冗餘陣列162中的冗餘單元的位址和第二冗餘陣列163中的冗餘單元的位址。位址解碼器150使用冗餘映射存儲器130的內容執行位址查閱功能。
另一實施例中，第二冗餘陣列163特別實施於硬體錯誤位元。冗餘位址解碼器(RX/YDEC)152耦接至冗餘映射存儲器130，冗餘映射存儲器130具有複數個條目以映射記憶單元(軟體錯誤位元)的位址至冗餘陣列162中的冗餘單元的位址，第二冗餘位址解碼器(RX/YDEC 2)153耦接至第二冗餘映射存儲器(未繪示)，第二冗餘映射存儲器具有複數個條目以映射記憶單元(硬體錯誤位元)的位址至第二冗餘陣列163中的冗餘單元的位址。
電路包括於記憶裝置175中並且耦接至陣列160，且可以回應分別的命令以執行寫入操作和讀取操作。寫入操作包括寫入一資料值，此資料值在記憶陣列161中具有一選定位址-不論冗餘映射存儲器130中對於此選定位址是否具有一有效條目；以及對記憶陣列161中具有此選定位址的記憶單元採取一寫入/驗證週期。若選定的記憶單元未通過驗證，接著寫入此資料值至冗餘陣列162中的一冗餘單元，及更新、改變或寫入一條目至冗餘映射存儲器130以映射此選定位址至冗餘單元。讀取操作包括從記憶陣列161讀取具有一選定位址的資料值-若冗餘映射存儲器130中對於此選定位址不具有一有效條目；或若冗餘映射存儲器130中對於此選定位址具有一有效條目，則從冗餘陣列162讀取一資料值。
此寫入操作更包括：若選定的記憶單元通過驗證，則對於此選定位址移除冗餘映射存儲器130中之任一條目或標記冗餘映射存儲器130中之任一條目係無效。因此，映射至此選定位址的冗餘單元可用於對於一不同位址存儲另一資料值。在對記憶陣列中的此選定位址的一後續寫入操作中，此電路對記憶陣列中具有此選定位址的記憶單元採取一寫入/驗證週期，以及若選定的記憶單元通過驗證，接著對於選定位址移除冗餘映射存儲器中之條目或標記冗餘映射存儲器中之條目係無效。如此一來，一個原本被冗餘單元所取代的單元可以被回復至正常操作。
一第二寫入操作包括寫入一第二資料值，此第二資料值在記憶陣列161中具有與最接近的一個寫入操作相同的選定位址，且不論冗餘映射存儲器130中對於此選定位址是否具有一有效條目；以及對記憶陣列161中具有此選定位址的記憶單元採取一寫入/驗證週期。一實施例中，若選定的記憶單元未通過驗證，第二寫入操作包括將此第二資料值寫入至與在最近一次寫入操作中存儲此選定位址的資料值相同的一個冗餘單元。在另一實施例中，第二寫入操作包括將此第二資料值寫入至一冗餘單元，此冗餘單元不同於在最近一次寫入操作中存儲具有此選定位址之記憶單元的資料值的冗餘單元。冗餘陣列中的此冗餘單元係為可重複寫入，並且可存儲相較於之前寫入操作之記憶陣列中相同或不同選定位址的資料值。並且，冗餘映射存儲器可以包括可重複寫入式記憶體，如此一來條目可以改變、刪除、標示有效或無效，否則也可用於修改映射。
第3圖係相變化記憶單元的多晶排列的設置狀態(crystalline set state)的阻值和設置速度(set speed)的Shmoo圖(Shmoo plot)。如第3圖所示，軟體錯誤位元係標示為具有阻值水平位於24~38的記憶單元，應用之設置電壓(V12)大約為1.2V，重置電壓(V25)大約為3.5V，及多種讀取電壓(V04)。
第4圖係根據本發明之一實施例之一記憶裝置的寫入操作之流程圖。記憶裝置包括：一記憶陣列，具有複數個記憶單元；一冗餘陣列，具有複數個冗餘單元；一冗餘映射存儲器，具有複數個條目，以映射記憶陣列中的記憶單元的位址至冗餘單元的位址；以及一電路，耦接至冗餘陣列和記憶陣列。寫入操作1000開始於寫入一資料值，此資料值在記憶陣列中具有一選定位址，且不論冗餘映射存儲器中對於此選定位址是否具有一有效條目(方塊1010)。接著，執行一驗證操作，係經由對記憶陣列中具有此選定位址的一記憶單元採取一寫入/驗證週期(方塊1020)。若選定的記憶單元通過驗證，寫入操作包括對於此選定位址移除冗餘映射存儲器中之一條目或標記冗餘映射存儲器中之一條目係無效(方塊1050)。若選定的記憶單元未通過驗證，接著寫入操作包括寫入此資料值至冗餘陣列中的一冗餘單元(方塊1030)，及接著改變或寫入一條目至冗餘映射存儲器以映射此選定位址至冗餘單元(方塊1040)。在具有選定位址的記憶單元未通過驗證的情況，對記憶陣列中的選定位址的一後續寫入操作包括對記憶陣列中具有此選定位址的一記憶單元採取一寫入/驗證週期，以及若選定的記憶單元通過驗證，接著對於此選定位址移除冗餘映射存儲器中之一條目或標記冗餘映射存儲器中之一條目係無效。
第5圖係一記憶裝置的讀取操作之流程圖。讀取操作1100開始於檢查冗餘映射存儲器中對於此選定位址是否具有一有效條目(方塊1110)。如果冗餘映射存儲器中對於此選定位址不具有一有效條目，會從記憶陣列中讀取具有選定位址的一資料值(方塊1130)，讀取方式經由致能一記憶解碼器以及失能一冗餘解碼器(方塊1120)。如果冗餘映射存儲器中對於此選定位址有一有效條目，會從冗餘陣列中讀取一資料值並映射至此選定位址(方塊1150)，讀取方式經由失能一記憶解碼器以及致能一冗餘解碼器(方塊1140)。
第6圖、第7圖和第8圖繪示可用於本技術的多種相變化記憶單元之設計。實施例之相變化材料包括相變化系記憶材料，包括硫系(chalcogenide)材料及其他材料。硫系(Chalcogen)元素包括以下四種的任意者：氧(O)、硫(S)、硒(Se)和碲(Te)，此些元素構成週期表的VIA族的一部份。硫系材料包括硫系元素及一較正電性的元素或自由基之化合物。硫系合金(chalcogenide alloy)包括硫系元素及其他例如是過度金屬之元素的組合。一硫系合金通常包括週期表的IVA族之一個或多個元素，例如是鍺(Ge)和錫(Sn)。通常，硫系合金包括一個或多個的銻(Sb)、 鎵(Ga)、銦(In)和銀(Ag)之組合。許多相變化系記憶材料已經描述於技術文獻中，包括以下合金：鎵/銻(Ga/Sb)、銦/銻(In/Sb)、銦/硒(In/Se)、銻/碲(Sb/Te)、鍺/碲(Ge/Te)、鍺/銻/碲(Ge/Sb/Te)、銦/銻/碲(In/Sb/Te)、鎵/硒/碲(Ga/Se/Te)、錫/銻/碲(Sn/Sb/Te)、銦/銻/碲(In/Sb/Ge)、銀/銦/銻/碲(Ag/In/Sb/Te)、鍺/錫/銻/碲(Ge/Sn/Sb/Te)、鍺/銻/硒/碲(Ge/Sb/Se/Te)和碲/鍺/銻/硫(Te/Ge/Sb/S)。在鍺/銻/碲(Ge/Sb/Te)合金家族中，大範圍的合金組成可以使用，例如是Ge2 Sb2 Te5 、GeSb2 Te4 和GeSb4 Te7 。更一般而言，過度金屬例如是鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)和前述的混合物或合金可以和鍺/銻/碲(Ge/Sb/Te)結合以形成具有變成可編程阻值特性(programmable resistance properties)的相變化合金。類似地，鎵銻/碲(Ga/Sb/Te)家族中的大範圍的合金組成可以使用。
一些實施例中，硫系材料和其他相變化材料係摻雜雜質以調整其導電度、相變溫度、熔點、結晶溫度及其他採用摻雜硫系材料的記憶元件之特性。用於摻雜硫系材料的具代表性的雜質包括氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦和氧化鈦。
相變化合金可以在第一結構狀態和第二結構狀態之間轉換，第一結構狀態時其材料通常是非晶相固態，第二結構狀態時其材料通常於單元的主動通道區是局部性規則的結晶性固態。此些合金至少係雙穩態(bistable)。
第6圖係由相變化材料製成的一相變化記憶單元300的剖面圖。記憶單元300包括一記憶元件302，記憶元件302由一記憶材料之主體組成。記憶單元包括一主動區304。記憶單元300包括一第一電極306，第一電極306延伸穿過介電層308以接觸記憶元件302的一底面。一第二電極310形成於記憶元件302，以在第一電極306和第二電極310之間產生一電流穿過記憶元件302。第一電極306和第二電極310可包括例如是氮化鈦(TiN)或氮化鉭(TaN)。或者，第一電極306和第二電極310可各別是鎢(W)、氮化鎢(WN)、氮鋁鈦化合物(TiAlN)或氮鋁鉭化合物(TaAlN)，或者包括例如是一種或多種元素，其選自由摻雜矽(doped-Si)、矽、碳、鍺(Ge)、鉻(Cr)、鈦(Ti)、鎢(W)、鉬(Mo)、鋁、鉭(Ta)、銅、鈀(Pd)、銥(Ir)、鑭(La)、鎳(Ni)、氮、氧和釕(Ru)或前述之組合所構成的群組。介電層308可包括氮化矽、氮氧化矽、氧化矽或其他適合的介電材料。
本文所述的記憶單元具有之第一電極306具有較窄寬度312(一些實施例中係指其直徑)。第一電極303的較窄寬度312導致第一電極306和記憶元件302之間的接觸面積小於記憶元件302和第二電極310之間的接觸面積。因此，電流會集中在記憶元件302之鄰接第一電極306的區域，使得主動區304會接觸或靠近第一電極306，如圖式所示。記憶元件302亦包括一非主動區，位於主動區304之外，非主動區之非主動係表示操作時不會發生相變化。
第7圖係另一記憶單元370之設計的剖面圖。記憶單元370包括一記憶元件372，記憶元件372由一相變化之主體組成，且此相變化之主體位於穿過記憶元件372的電極間電流的路徑。記憶元件372具有柱狀且以頂表面380和378分別接觸第一電極374和第二電極376。記憶元件372具有一寬度384，此寬度384實質上與第一電極374和第二電極376的寬度相同，以定義出被介電材料(未繪示)所環繞的多層柱。本文所述的「實質上」用來表示包含製程公差(manufacturing tolerance)。操作時，當電流通過第一電極374和第二電極376並穿過記憶單元372，主動區382升溫速度比記憶元件中的其他區域更快。這會造成裝置操作時的相變化主要發生在主動區之中。
第8圖係另一記憶單元400之設計的剖面圖。記憶單元400包括一記憶元件402，記憶元件402由一相變化材料之主體組成，且此相變化材料之主體位於穿過記憶元件402的電極間電流的路徑。記憶元件402被介電材料(未繪示)所環繞，且記憶元件402接觸第一電極404的頂表面480和第二電極406的底表面410。記憶元件402具有變異的寬度412，此寬度412小於第一電極和第二電極的寬度。操作時，當電流通過第一電極404和第二電極406並穿過記憶單元402，主動區414升溫速度比記憶元件中的其他區域更快。因此裝置操作時的相變化主要發生在位於記憶元件402之主動區的體積之中。
第9圖係可於本技術實施之一金屬氧化物記憶單元900的剖面圖。記憶單元900包括一襯底層952，襯底層952位於一底電極954和一導電元件956之間。導電元件956被襯底層952所環繞，且延伸穿過一介電層958以接觸一記憶元件959，記憶元件959包括一金屬氧化物層960和金屬氧化物環964。一頂電極962位於記憶元件959上。如第9圖所示，記憶元件959的金屬氧化物環964在襯底層965的底部誘發一場強化效應(field enhancement effect)。介電層958接觸記憶元件959的金屬氧化物環964且作為一覆蓋層。頂電極962具有電傳導性，且於一些實施例中，頂電極962是位元線的一部份。頂電極962可包括例如是一種或多種元素，其選自由鈦(Ti)、鎢(W)、鐿(Yb)、鋱(Tb)、釔(Y)、鈧(Sc)、鉿(Hf)、鋯(Zr)、鈮(Nb)、鉻(Cr)、釩(V)、鋅(Zn)、錸(Re)、鈷(Co)、銠(Rh)、鈀(Pd) 、鉑(Pt)、鉬(Mo)、鋁、鉭(Ta)、銅、Pt、銥(Ir)、鑭(La)、鎳(Ni)、氮、氧和釕(Ru)或前述之組合所構成的群組。一些實施例中，頂電極962可包括超過一層材料。
底電極954是電傳導性元件。底電極可包括例如摻雜矽，其可作為一二極體或存取電晶體的端點。另外，底電極954可包括例如是任何前述頂電極962之材料。
導電元件956可包括例如是任何前述頂電極962之材料。
金屬氧化物層960包括可對於多種阻值狀態編程的金屬氧化物材料。一些實施例中，金屬氧化物層960可包括以下之一種或多種：氧化物、氧化鈦、氧化鎳、氧化鋁、氧化銅、氧化鈷、氧化鋯、氧化鈮、氧化鉭、氧化鈦鎳，摻雜鉻之氧化鍶鋯(Cr-doped SrZrO3 )、摻雜鉻之氧化鍶鈦(Cr-doped SrTiO3 )、鐠鈣錳氧化物(PCMO)和鑭鈣錳氧化物(LaCaMnO)。一些實施例中，記憶元件可包括氧化鎢/銅或銀(WO/Cu or Ag)、氧化鈦/銅或銀(TiO/Cu or Ag)、氧化鎳/銅或銀(NiO/Cu or Ag)、氧化鋁/銅或銀(AlO/Cu or Ag)、氧化銅/銅或銀(CuO/Cu or Ag)、氧化鋯/銅或銀(ZrO/Cu or Ag)、氧化鈮/銅或銀(NbO/Cu or Ag)、氧化鉭/銅或銀(TaO/Cu or Ag)、氮氧化鈦/銅或銀(TiNO/Cu or Ag)、摻雜鉻之氧化鍶鋯/銅或銀(Cr-doped SrZrO3 /Cu or Ag)、摻雜鉻之氧化鍶鈦/銅或銀(Cr-doped SrTiO3 /Cu or Ag)、鐠鈣錳氧化物/銅或銀(PCMO/Cu or Ag)、鑭鈣錳氧化物/銅或銀(LaCaMnO/Cu or Ag)以及二氧化矽/銅或銀(SiO2 /Cu or Ag)。
襯底層952可包括例如是一層氮化鈦(TiN)或雙層結構之氮化矽和氮化鈦。其他材料也可以用於襯底層952。
如第9圖所示，金屬氧化物環964在接觸至頂電極960的高度環繞金屬氧化物層960。金屬氧化物環964可包括例如氮氧化鈦(TiNOx)、二氧化矽(SiO2 )、氧化鉿(HfOx)、氮氧化鈦(TiNOx)、氧化鈦(TiOx)、氧化鋁(AlOx)、氧化鎢(WOx)等。且較佳地，金屬氧化物環964選用的材料係使其電阻值高於記憶元件959之中間部分的電阻值，記憶元件959的中間部分也就是金屬氧化物層960。
所述的實施例中，導電元件956包括鎢，金屬氧化物層960係為氧化鎢，金屬氧化物環964係為氮氧化鈦(TiNOx)，襯底層954包括氮化鈦(TiN)或雙層結構之氮化矽和氮化鈦。
除了記憶單元，例如是前述的相變化記憶單元和金屬氧化物記憶單元、固態電解質(導電橋)記憶單元和磁阻記憶單元均可以應用於本技術。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
130‧‧‧冗餘映射存儲器
140‧‧‧頁緩衝器
150‧‧‧位址解碼器
151‧‧‧記憶位址解碼器
152‧‧‧冗餘位址解碼器
153‧‧‧第二冗餘位址解碼器
160‧‧‧陣列
161‧‧‧記憶陣列
162‧‧‧冗餘陣列
163‧‧‧第二冗餘陣列
169‧‧‧控制器
174、1010、1020、1030、1040、1050、1110、1120、1130、1140、1150‧‧‧方塊
175‧‧‧記憶裝置
300、370、400、900‧‧‧記憶單元
302、372、402、959‧‧‧記憶元件
304、382、414‧‧‧主動區
306、374、404‧‧‧第一電極
308、958‧‧‧介電層
310、376、406‧‧‧第二電極
312、384、412‧‧‧寬度
378、380、480‧‧‧頂表面
410‧‧‧底表面
952‧‧‧襯底層
954‧‧‧底電極
956‧‧‧導電元件
960‧‧‧金屬氧化物層
962‧‧‧頂電極
964‧‧‧金屬氧化物環
1000‧‧‧寫入操作
第1圖係依據本發明之一實施例之記憶裝置之方塊圖。 第2圖係依據本發明之另一實施例之記憶裝置之方塊圖。 第3圖係一相變化記憶陣列的多晶排列的設置狀態(crystalline set state)的阻值和設置速度(set speed)的Shmoo圖(Shmoo plot)。 第4圖係一記憶體的寫入操作之流程圖。 第5圖係一記憶體的讀取操作之流程圖。 第6圖係一相變化記憶單元的剖面圖。 第7圖係另一相變化記憶單元之設計的剖面圖。 第8圖係另一相變化記憶單元之設計的剖面圖。 第9圖係一金屬氧化物記憶單元的剖面圖。
130‧‧‧冗餘映射存儲器
140‧‧‧頁緩衝器
150‧‧‧位址解碼器
151‧‧‧記憶位址解碼器
152‧‧‧冗餘位址解碼器
160‧‧‧陣列
161‧‧‧記憶陣列
162‧‧‧冗餘陣列
169‧‧‧控制器
174‧‧‧方塊
175‧‧‧記憶裝置

Claims (20)

  1. 一種記憶裝置，包括： 一記憶陣列，具有複數個記憶單元； 一冗餘陣列(redundancy array)，具有複數個冗餘單元(redundancy cell)； 一冗餘映射存儲器(redundancy mapping store)，具有複數個條目，以映射該記憶陣列中的該些記憶單元的位址至該些冗餘單元的位址；以及 一電路，耦接至該冗餘陣列和該記憶陣列，該電路回應一寫入命令以執行一寫入操作， 該寫入操作係寫入一資料值，該資料值在該記憶陣列中具有一選定位址，且不論該冗餘映射存儲器中對於該選定位址是否具有一有效條目；對該記憶陣列中具有該選定位址的一記憶單元採取一寫入/驗證週期；以及若選定的該記憶單元未通過驗證，接著寫入該資料值至該冗餘陣列中的一冗餘單元，及改變或寫入一條目至該冗餘映射存儲器以映射該選定位址至該冗餘單元。
  2. 如申請專利範圍第1項所述之記憶裝置，其中在該寫入操作中，若選定的該記憶單元通過驗證，接著對於該選定位址移除該冗餘映射存儲器中之一條目或標記該冗餘映射存儲器中之一條目係無效。
  3. 如申請專利範圍第1項所述之記憶裝置，其中在對該記憶陣列中的該選定位址的一後續寫入操作中，對該記憶陣列中具有該選定位址的一記憶單元採取一寫入/驗證週期，以及若選定的該記憶單元通過驗證，接著對於該選定位址移除該冗餘映射存儲器中之一條目或標記該冗餘映射存儲器中之一條目係無效。
  4. 如申請專利範圍第2項所述之記憶裝置，其中映射至該選定位址的該冗餘單元可用於對於一不同位址存儲另一資料值。
  5. 如申請專利範圍第1項所述之記憶裝置，更包括： 一記憶位址解碼器和一冗餘位址解碼器，分別耦接至該記憶陣列和該冗餘陣列。
  6. 如申請專利範圍第1項所述之記憶裝置，其中該冗餘映射存儲器耦接至該記憶位址解碼器和該冗餘位址解碼器。
  7. 如申請專利範圍第1項所述之記憶裝置，其中一第二寫入操作包括寫入一第二資料值，該第二資料值在該記憶陣列中具有該選定位址，且不論該冗餘映射存儲器中對於該選定位址是否具有一有效條目；對該記憶陣列中具有該選定位址的該記憶單元採取一寫入/驗證週期；以及若選定的該記憶單元未通過驗證，接著寫入該第二資料值至一冗餘單元，該冗餘單元可以係為相同或不同於存儲該資料值的該冗餘單元。
  8. 如申請專利範圍第1項所述之記憶裝置，更包括一第二映射存儲器，具有複數個條目以映射該記憶陣列中的複數個硬體錯誤位元(hard fail bits)的位址至一第二冗餘陣列中的複數個冗餘單元的位址。
  9. 如申請專利範圍第8項所述之記憶裝置，其中該冗餘陣列中的該些冗餘單元可用來取代該記憶陣列中的複數個軟體錯誤位元(soft fail bits)，該第二冗餘陣列中的該些冗餘單元可用來取代該記憶陣列中的該些硬體錯誤位元。
  10. 如申請專利範圍第8項所述之記憶裝置，更包括一第二冗餘位址解碼器，耦接至該第二冗餘陣列。
  11. 一種記憶裝置的寫入方法，該記憶裝置包括： 一記憶陣列，具有複數個記憶單元； 一冗餘陣列，具有複數個冗餘單元；及 一冗餘映射存儲器，具有複數個條目，以映射該記憶陣列中的該些記憶單元的位址至該些冗餘單元的位址； 該寫入方法包括： 寫入一資料值，該資料值在該記憶陣列中具有一選定位址，且不論該冗餘映射存儲器中對於該選定位址是否具有一有效條目； 對該記憶陣列中具有該選定位址的一記憶單元採取一寫入/驗證週期；以及 若選定的該記憶單元未通過驗證，接著寫入該資料值至該冗餘陣列中的一冗餘單元，及改變或寫入一條目至該冗餘映射存儲器以映射該選定位址至該冗餘單元。
  12. 如申請專利範圍第11項所述之記憶裝置的寫入方法，更包括： 在一寫入操作中，若選定的該記憶單元通過驗證，接著對於該選定位址移除該冗餘映射存儲器中之一條目或標記該冗餘映射存儲器中之一條目係無效。
  13. 如申請專利範圍第11項所述之記憶裝置的寫入方法，其中在對該記憶陣列中的該選定位址的一後續寫入操作中，對該記憶陣列中具有該選定位址的一記憶單元採取一寫入/驗證週期，以及若選定的該記憶單元通過驗證，接著對於該選定位址移除該冗餘映射存儲器中之一條目或標記該冗餘映射存儲器中之一條目係無效。
  14. 如申請專利範圍第11項所述之記憶裝置的寫入方法，其中映射至該選定位址的該冗餘單元可用於對於一不同位址存儲另一資料值。
  15. 如申請專利範圍第11項所述之記憶裝置的寫入方法，若該冗餘映射存儲器中對於該選定位址有一有效條目，該寫入方法更包括： 失能耦接至該記憶陣列的一記憶解碼器；以及 致能耦接至該冗餘陣列的一冗餘解碼器。
  16. 如申請專利範圍第11項所述之記憶裝置的寫入方法，其中該記憶裝置更包括複數個第二冗餘單元於一第二冗餘陣列中。
  17. 如申請專利範圍第16項所述之記憶裝置的寫入方法，其中該記憶裝置更包括一第二冗餘位址解碼器，耦接至該第二冗餘陣列。
  18. 如申請專利範圍第11項所述之記憶裝置的寫入方法，其中該冗餘陣列中的該些冗餘單元可用來取代該記憶陣列中的複數個軟體錯誤位元。
  19. 如申請專利範圍第16項所述之記憶裝置的寫入方法，其中該第二冗餘陣列中的該些第二冗餘單元可用來取代該記憶陣列中的該些硬體錯誤位元。
  20. 如申請專利範圍第11項所述之記憶裝置的寫入方法，其中該記憶裝置更包括一第二映射存儲器，具有複數個條目以映射該記憶陣列中的複數個硬體錯誤位元(hard fail bits)的位址至一第二冗餘陣列中的複數個冗餘單元的位址。
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US10002042B2 (en) * 2015-10-22 2018-06-19 Sandisk Technologies Llc Systems and methods of detecting errors during read operations and skipping word line portions
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10192601B2 (en) 2016-09-27 2019-01-29 Spin Transfer Technologies, Inc. Memory instruction pipeline with an additional write stage in a memory device that uses dynamic redundancy registers
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10192602B2 (en) 2016-09-27 2019-01-29 Spin Transfer Technologies, Inc. Smart cache design to prevent overflow for a memory device with a dynamic redundancy register
US10366774B2 (en) * 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US10529915B2 (en) 2018-03-23 2020-01-07 Spin Memory, Inc. Bit line structures for three-dimensional arrays with magnetic tunnel junction devices including an annular free magnetic layer and a planar reference magnetic layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10825543B2 (en) 2018-07-25 2020-11-03 International Business Machines Corporation Locating failures in memory with redundancy
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture
KR20200091201A (ko) * 2019-01-22 2020-07-30 에스케이하이닉스 주식회사 메모리 시스템
CN114830241A (zh) * 2019-12-31 2022-07-29 华为技术有限公司 一种存储器的失效修复方法及装置
CN114116324A (zh) * 2020-08-27 2022-03-01 长鑫存储技术(上海)有限公司 数据传输电路和存储器
US11573914B2 (en) * 2021-03-19 2023-02-07 Sandisk Technologies Llc Nonconsecutive mapping scheme for data path circuitry in a storage device
CN118038948A (zh) * 2022-11-02 2024-05-14 长鑫存储技术有限公司 存储器
CN118038947A (zh) * 2022-11-02 2024-05-14 长鑫存储技术有限公司 存储器
CN116072195B (zh) * 2023-04-06 2023-08-18 长鑫存储技术有限公司 存储器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10302497A (ja) 1997-04-28 1998-11-13 Fujitsu Ltd 不良アドレスの代替方法、半導体記憶装置、及び、半導体装置
TW374951B (en) 1997-04-30 1999-11-21 Toshiba Corp Semiconductor memory
JP3161384B2 (ja) * 1997-09-16 2001-04-25 日本電気株式会社 半導体記憶装置とそのアクセス方法
US6728146B1 (en) * 2002-07-03 2004-04-27 Macronix International Co., Ltd. Memory device and method for automatically repairing defective memory cells
JP3935139B2 (ja) * 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
US6992937B2 (en) 2003-07-28 2006-01-31 Silicon Storage Technology, Inc. Column redundancy for digital multilevel nonvolatile memory
JP4062247B2 (ja) * 2003-12-11 2008-03-19 ソニー株式会社 半導体記憶装置
KR100745403B1 (ko) 2005-08-25 2007-08-02 삼성전자주식회사 반도체 메모리 장치 및 그 셀프 테스트 방법
US8977912B2 (en) 2007-05-07 2015-03-10 Macronix International Co., Ltd. Method and apparatus for repairing memory
CN101377959B (zh) * 2007-08-30 2012-01-04 晶豪科技股份有限公司 冗余位线修复的选择方法及其装置
CN102165533B (zh) * 2008-09-30 2015-01-28 株式会社半导体能源研究所 半导体存储器件
US20100250826A1 (en) * 2009-03-24 2010-09-30 Micron Technology, Inc. Memory systems with a plurality of structures and methods for operating the same
US8238149B2 (en) * 2009-06-25 2012-08-07 Macronix International Co., Ltd. Methods and apparatus for reducing defect bits in phase change memory
US11119857B2 (en) * 2012-09-18 2021-09-14 Mosys, Inc. Substitute redundant memory
US9569320B2 (en) * 2010-12-01 2017-02-14 Seagate Technology Llc Non-volatile memory program failure recovery via redundant arrays
KR101932664B1 (ko) * 2012-08-27 2018-12-26 삼성전자 주식회사 리던던시 셀을 포함하는 반도체 메모리 장치 및 시스템
KR102087755B1 (ko) * 2013-10-07 2020-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 포함하는 반도체 시스템

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