TWI623934B - 具有阻抗漂移的非揮發性記憶體晶胞與參考晶胞之更新 - Google Patents

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Abstract

阻抗漂移可由更新非揮發性記憶體晶胞與參考晶胞而解決。方法之一包括，進行程式化操作且在該程式化操作之後，條件得到滿足，則進行該更新。存於參考晶胞內之參考阻抗被更新，感應放大器將之比較於存於一記憶體晶胞內之該阻抗。在一方法中，程式化該第一記憶體晶胞後，更新所儲存之更新狀態，以表示，條件滿足後，該第一記憶體晶胞之該第一阻抗與該第一參考晶胞之該第一參考阻抗被更新。在另一方法中，程式化該第一記憶體晶胞後，程式化該第一參考晶胞。

Description

具有阻抗漂移的非揮發性記憶體晶胞與參考晶胞之更新
本發明是有關於一種具有阻抗記憶體晶胞(例如相變形記憶體)之非揮發性記憶體。
阻抗記憶體晶胞(例如相變形記憶體)之問題在於阻抗漂移(Resistance Drift)。發生阻抗漂移時，自從最後一次程式化操作後所經過的時間將會導致記憶體晶胞的儲存值會持續變化。
第1圖顯示具有固定參考臨界值的阻抗漂移的一例。參考臨界值包括第一參考11，第二參考13與第三參考15。參考臨界值定義阻抗視窗的外圍邊界，也定義代表記憶體晶胞的不同資料儲存值的阻抗範圍。
因為阻抗漂移的關係，儲存各別資料值的可接受阻抗範圍的阻抗視窗隨著時間過去而變窄。如果不解決的話，資料值的阻抗視窗將愈加窄化至不可接受，甚至完全消失，某些記憶體晶胞所儲存的阻抗值可能漂移至這些記憶體晶胞原本所存的資料值所相關的阻抗範圍之外部。例如，在第1圖中，阻抗值R2 與R3隨著時期經過而漂移至不同阻抗範圍。在程式化時，阻抗值R2會介於第一參考11與第二參考13之間。在程式化時，阻抗值R3原本介於第二參考13與第三參考15之間，但因為阻抗漂移的關係，阻抗值R3變得高於第三參考15。在此情況下，因為阻抗值R2與R3被阻抗漂移所影響，儲存阻抗值R2與R3的記憶體晶胞所儲存的阻抗值將會代表不同的資料值，不同於初始程式化阻抗值所代表的初始資料值。
解決阻抗漂移的方法之一是對阻抗範圍之間的臨界值進行多次的更新。在此方法中，因為記憶體晶胞的阻值值隨著時間而漂移，臨界值也不自然地隨時間而改變。此方法非常倚賴正確的阻抗漂移模型，其可能會偏離於部份(如果為數不多的話)記憶體晶胞的實際阻抗漂移。隨著時期經過，阻抗漂移模型與實際阻抗漂移之間的差異變得更嚴重。
例如，第2圖顯示阻抗漂移所具的參考臨界值隨著時間而調整。參考臨界值包括第一參考17，第二參考19與第三參考21。當然，參考臨界值定義阻抗視窗的外圍邊界，其定義代表不同資料儲存值的阻抗範圍。然而，在試著補償阻抗值的阻抗漂移時，參考臨界值受到多次更新。理想上，更新後參考臨界值將導致阻抗值能位於正確阻抗範圍內，而沒有阻抗漂移。然而，由於對模型的重度依靠將導致錯誤，且阻抗漂移模型與實際阻抗漂移之間的差異變得更嚴重。
因此，需要能解決阻抗漂移，以正確反映記憶體晶 胞的阻抗值。也需要能解決阻抗漂移，其正確度不隨著記憶體裝置的生命週期而變差。
本發明中，對非揮發性記憶體晶胞與參考晶胞進行更新案以解決阻抗漂移。不同的方法包括，在程式化操作時進行更新，以及在程式化操作之後，如果滿足條件時進行更新。
根據本發明一實施例，提出一種積體電路，包括：一第一記憶體晶胞，具有一第一阻抗；一感應放大器電路，包括一第一參考晶胞，具有一第一參考阻抗；一記憶體，儲存該第一參考晶胞之一更新狀態；以及一控制電路。
感應放大器電路相比該第一記憶體晶胞之該第一阻抗與該第一參考晶胞之該第一參考阻抗，以比較該第一阻抗與該第一參考阻抗。該控制電路可回應於對該第一記憶體晶胞之程式化指令。程式化該第一記憶體晶胞後，該控制電路更新存於該記憶體內之該更新狀態以表示，一條件滿足後，該第一記憶體晶胞之該第一阻抗與該第一參考晶胞之該第一參考阻抗被更新。在不同實施例中，該條件是下列其中之一：一經過週期；該控制電路接收到該積體電路之一電源關閉所造成之一信號；或，該控制電路接收到提供電源至該積體電路之一備用電源所發出之一信號。
在本發明一實施例中，該條件滿足後，該控制電路更新該第一記憶體晶胞之該第一阻抗與該第一參考晶胞之該第 一參考阻抗，並更新存於該記憶體內之該更新狀態以表示，該第一記憶體晶胞之該第一阻抗與該第一參考晶胞之該第一參考阻抗已被更新。
在本發明一實施例中，該第一記憶體晶胞與該第一參考晶胞共享相同晶胞架構。例如，在一實施例中，該第一記憶體晶胞與該第一參考晶胞皆為相變晶胞，該第一記憶體晶胞與該第一參考晶胞可為香菇形，橋形，貫孔主動與孔形。
在本發明一實施例中，該第一記憶體晶胞與該第一參考晶胞共享相同可程式化阻抗材質。範例包括相變材質，金屬氧化材質，旋轉移力矩材質，導電橋材質，磁性材質與磁阻材質。
在本發明一實施例中，該第一阻抗儲存複數個位元，該第一參考晶胞屬於儲存不同參考阻抗之複數個參考晶胞之一，該感應放大器電路將該第一阻抗相比於該些不同參考阻抗，以決定該第一阻抗所代表之該些位元，且該條件滿足後，該些參考晶胞被更新。
根據本發明另一實施例，積體電路包括：一第一記憶體晶胞，具有一第一阻抗；一感應放大器電路，包括一第一參考晶胞，具有一第一參考阻抗；以及一控制電路。
感應放大器電路相比該第一記憶體晶胞之該第一阻抗與該第一參考晶胞之該第一參考阻抗，以比較該第一阻抗與該第一參考阻抗。該控制電路可回應於對該第一記憶體晶胞之程式化指令，以程式化該第一記憶體晶胞與該第一參考晶胞。
在本發明一實施例中，該第一記憶體晶胞與該第一參考晶胞共享相同晶胞架構。例如，在一實施例中，該第一記憶體晶胞與該第一參考晶胞皆為相變晶胞，該第一記憶體晶胞與該第一參考晶胞可為香菇形，橋形，貫孔主動與孔形。
在本發明一實施例中，該第一記憶體晶胞與該第一參考晶胞共享相同可程式化阻抗材質。範例包括相變材質，金屬氧化材質，旋轉移力矩材質，導電橋材質，磁性材質與磁阻材質。
在本發明一實施例中，該第一阻抗儲存複數個位元，該第一參考晶胞屬於儲存不同參考阻抗之複數個參考晶胞之一，該感應放大器電路將該第一阻抗比較於該些不同參考阻抗，以決定該第一阻抗所代表之該些位元，且接收該第一記憶體晶胞之程式化指令後，該控制電路程式化該第一記憶體晶胞。
在本發明一實施例中，積體電路包括：一記憶體晶胞陣列，包括具有複數個阻抗之複數個記憶體晶胞群組；複數個感應放大器，包括具有複數個參考阻抗之複數個參考晶胞組，以及一控制電路。
該些感應放大器相比存於該記憶體晶胞陣列內之該些阻抗與參考阻抗，以決定相對於該些參考阻抗之該些阻抗之值。該些參考晶胞組之不同參考晶胞組透過該些感應放大器之一對應感應放大器而耦合至該些記憶體晶胞群組之不同記憶體晶胞群組。該控制電路，於程式化該些記憶體晶胞群組之一第一記憶體晶胞群組內之一或多個記憶體晶胞後，將透過該對應感應放大 器而耦合至該第一記憶體晶胞群組之該些參考晶胞組之一參考晶胞組程式化。
在本發明一實施例中，程式化該第一記憶體晶胞群組內之該一或多個記憶體晶胞後，該控制電路也將該第一記憶體晶胞群組內之一或多個已程式化記憶體晶胞進行程式化。
在本發明一實施例中，積體電路包括：一記憶體晶胞陣列，包括具有複數個阻抗之複數個記憶體晶胞群組；複數個感應放大器，包括具有複數個參考阻抗之複數個參考晶胞組；一記憶體，儲存該些記憶體晶胞群組之複數個更新狀態；以及一控制電路。
該些感應放大器比較存於該記憶體晶胞陣列內之該些阻抗與參考阻抗，以決定相對於該些參考阻抗之該些阻抗之值。該些參考晶胞組之不同參考晶胞組透過該些感應放大器之一對應感應放大器而耦合至該些記憶體晶胞群組之不同記憶體晶胞群組。程式化該些記憶體晶胞群組之一第一記憶體晶胞群組內之一或多個記憶體晶胞後，該控制電路更新存於該記憶體內之該些更新狀態之一，以表示，一條件滿足後，該第一記憶體晶胞群組之該些阻抗與該些參考晶胞組之該參考晶胞組之該些參考阻抗被更新，該些參考晶胞組之該參考晶胞組透過該對應感應放大器而電性耦合至該第一記憶體晶胞群組。
在本發明一實施例中，該條件滿足後，該控制電路更新該第一記憶體晶胞群組之該些阻抗與該參考晶胞組之該些 參考阻抗，並更新存於該記憶體之該些更新狀態，以表示，該第一記憶體晶胞群組之該些阻抗與該參考晶胞組之該些參考阻抗已被更新，該些參考晶胞組之該參考晶胞組透過該對應感應放大器而電性耦合至該第一記憶體晶胞群組。
本發明一實施例提供一方法，包括：程式化一第一記憶體晶胞以具有一第一阻抗；程式化該第一記憶體晶胞後，更新存於一記憶體內之該第一記憶體晶胞之一更新狀態以表示，一條件滿足後，該第一記憶體晶胞之該第一阻抗與一第一參考晶胞之一第一參考阻抗被更新，其中，該第一記憶體晶胞與該第一參考晶胞透過感應放大器電路而彼此耦合。感應放大器電路相比該第一阻抗與該第一參考阻抗。
本發明一實施例提供一方法，包括：程式化一第一記憶體晶胞以具有一第一阻抗；程式化該第一記憶體晶胞後，程式化一第一參考晶胞以具有一第一參考阻抗，其中，該第一記憶體晶胞與該第一參考晶胞透過感應放大器電路而彼此耦合。感應放大器電路相比該第一阻抗與該第一參考阻抗。
本發明一實施例提供一方法，包括：程式化複數個記憶體晶胞群組中之一第一記憶體晶胞群組內之一或多個記憶體晶胞，該一或多個記憶體晶胞具有各自的阻抗； 程式化該第一記憶體晶胞群組內之該一或多個記憶體晶胞後，程式化複數參考晶胞組之一參考晶胞組以具有複數個參考阻抗，該些參考晶胞組之不同參考晶胞組透過複數個感應放大器之一對應感應放大器而電性耦合至該些記憶體晶胞群組之不同記憶體晶胞群組。感應放大器電路比較該些阻抗與該些參考阻抗。
在另一實施例中，程式化該第一記憶體晶胞群組內之該一或多個記憶體晶胞後，也將該第一記憶體晶胞群組內之一或多個已程式化記憶體晶胞進行程式化。
本發明一實施例提供一方法，包括：程式化複數個記憶體晶胞群組中之一第一記憶體晶胞群組內之一或多個記憶體晶胞以具有各自的阻抗；程式化該第一記憶體晶胞群組內之該一或多個記憶體晶胞後，更新存於一記憶體內之複數個更新狀態之一，以表示，一條件滿足後，該第一記憶體晶胞群組之該些阻抗與複數個參考晶胞組之一參考晶胞組之複數個參考阻抗被更新，該參考晶胞組透過複數個感應放大器之一對應感應放大器而電性耦合至該第一記憶體晶胞群組。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
第1圖
11‧‧‧第一參考
13‧‧‧第二參考
15‧‧‧第三參考
R1~R4‧‧‧阻抗值
第2圖
17‧‧‧第一參考
19‧‧‧第二參考
21‧‧‧第三參考
第3圖
101‧‧‧積體電路
120~130‧‧‧第一群組至第N群組
121‧‧‧第一記憶體晶胞群組
122‧‧‧第一Y解碼器
124‧‧‧第一感應放大器
126‧‧‧第一參考晶胞
128‧‧‧第一X解碼器
131‧‧‧第N記憶體晶胞群組
132‧‧‧第NY解碼器
134‧‧‧第N感應放大器
136‧‧‧第N參考晶胞
138‧‧‧第NX解碼器
150‧‧‧記憶體晶胞群組解碼器
171‧‧‧控制電路
180‧‧‧記憶體
第4圖
102‧‧‧積體電路
120~130‧‧‧第一群組至第N群組
121‧‧‧第一記憶體晶胞群組
122‧‧‧第一Y解碼器
124‧‧‧第一感應放大器
126‧‧‧第一參考晶胞
128‧‧‧第一X解碼器
131‧‧‧第N記憶體晶胞群組
132‧‧‧第NY解碼器
134‧‧‧第N感應放大器
136‧‧‧第N參考晶胞
138‧‧‧第NX解碼器
150‧‧‧記憶體晶胞群組解碼器
172‧‧‧控制電路
第5圖
220‧‧‧群組
221‧‧‧第一NOR型記憶體晶胞群組
222‧‧‧第一Y解碼器
224‧‧‧第一感應放大器
226‧‧‧第一參考晶胞
228‧‧‧第一X解碼器
第6圖
320‧‧‧群組
321‧‧‧第一DRAM型記憶體晶胞群組
322‧‧‧第一Y解碼器
324‧‧‧第一感應放大器
326‧‧‧第一參考晶胞
328‧‧‧第一X解碼器
第7圖
402-406‧‧‧步驟
第8圖
502-506‧‧‧步驟
第9圖
602-606‧‧‧步驟
第10圖
502-518‧‧‧步驟
第11圖
602-618‧‧‧步驟
第12圖
10‧‧‧晶胞
12‧‧‧頂電極
14‧‧‧底電極
16‧‧‧絕緣壁
18‧‧‧相變材質
20‧‧‧接點
22‧‧‧存取裝置
24‧‧‧主動區
36‧‧‧絕緣介電材質
第13圖
18‧‧‧相變材質
22‧‧‧存取裝置
28‧‧‧晶胞
30‧‧‧介電間隔壁
32、34‧‧‧第一與第二電極
36‧‧‧絕緣介電材質
38‧‧‧寬度
24b、24c‧‧‧相變材質
26‧‧‧相變區
第14圖
18‧‧‧相變材質
22‧‧‧存取裝置
32與34‧‧‧第一與第二電極
36‧‧‧絕緣介電材質
40‧‧‧晶胞
42‧‧‧頂表面
44‧‧‧底表面
46‧‧‧寬度
第15圖
18‧‧‧相變材質
22‧‧‧存取裝置
32與34‧‧‧第一與第二電極
36‧‧‧絕緣介電材質
48‧‧‧晶胞
第16圖
50‧‧‧晶胞
52‧‧‧線層
54‧‧‧底電極
56‧‧‧導電元件
58‧‧‧介電層
59‧‧‧記憶體元件
60‧‧‧金屬氧化物層
62‧‧‧頂電極
64‧‧‧金屬氧化物環
第17圖
710‧‧‧積體電路
712‧‧‧記憶體陣列
714‧‧‧字元線解碼器與驅動器
716‧‧‧字元線
718‧‧‧頁緩衝器
720‧‧‧位元線
722‧‧‧匯流排
724‧‧‧感應放大器與參考晶胞
726‧‧‧資料匯流排
728‧‧‧資料輸入線
730‧‧‧其餘電路
732‧‧‧資料輸出線
734‧‧‧控制器
736‧‧‧偏壓電壓源與電流源
740‧‧‧相變記憶體晶片
第1圖顯示具有固定參考臨界值的阻抗漂移的一例。
第2圖顯示阻抗漂移所具的參考臨界值隨著時間而調整。
第3圖顯示可更新阻抗記憶體晶胞與參考晶胞之系統方塊圖，包括更新狀態記憶體，其可儲存能代表記憶體晶胞與參考晶胞的更新狀態的旗標。
第4圖顯示可更新阻抗記憶體晶胞與參考晶胞之系統方塊圖，其不需要記憶體來儲存旗標。
第5圖與第6圖顯示不同尺寸的記憶體晶胞群組，以NOR形型群組與DRAM型群組為對比。
第7圖顯示製造積體電路之流程，該積體電路可執行更新以解決阻抗漂移。
第8圖顯示製造積體電路之流程，該積體電路可執行更新以解決阻抗漂移。
第9圖顯示製造積體電路之流程，該積體電路可執行更新以解決阻抗漂移，其具有一群記憶體晶胞，選擇其中一記憶體晶胞以進行程式化。
第10圖顯示製造積體電路之流程，該積體電路可執行更新以解決阻抗漂移，其具有代表記憶體晶胞與參考晶胞的更新狀態的記憶體旗標。
第11圖顯示製造積體電路之流程，該積體電路可執行更新以解決阻抗漂移，其具有一群記憶體晶胞，選擇其中一記憶體晶胞以進行程式化，且其具有代表記憶體晶胞與參考晶胞的更新狀態的記憶體旗標。
第12圖至第16圖顯示相變形晶胞的不同類別，可其當成記 憶體晶胞與參考晶胞。
第12圖顯示香菇形晶胞(mushroom-type)之剖面圖，其可當成記憶體晶胞與參考晶胞。
第13圖顯示橋形(bridge-type)晶胞之剖面圖，其可當成記憶體晶胞與參考晶胞。
第14圖顯示貫孔主動(active-in-via)晶胞之剖面圖，其可當成記憶體晶胞與參考晶胞。
第15圖顯示孔形(pore type)晶胞之剖面圖，其可當成記憶體晶胞與參考晶胞。
第16圖顯示金屬氧化物(metal-oxide)晶胞之剖面圖，其可當成記憶體晶胞與參考晶胞。
第17圖顯示包括記憶體晶胞與參考晶胞之積體電路之方塊圖。
現將說明本發明結構實施例與方法。本發明並不受限於所揭露的實施例與方法，且本發明可利用其他特徵，元件，方法與實施例等來實現。較佳實施例用於描述本裁明，但非用於限制其範圍，本發明範圍由申請專利範圍所定義。習知此技者可根據後續描述而了解到本發明可有其他變形。不同實施例中，相似元件標示成相似參考符號。
第3圖顯示可更新阻抗記憶體晶胞與參考晶胞之系統方塊圖，包括更新狀態記憶體，其可儲存能代表記憶體晶胞與參考晶胞的更新狀態的旗標。
積體電路101包括N個群組，第一群組120至第N群組130。第一群組120包括第一記憶體晶胞群組121，第一Y解碼器122，第一感應放大器124，第一參考晶胞126，與第一X解碼器128。第N群組130包括第N記憶體晶胞群組131，第NY解碼器132，第N感應放大器134，第N參考晶胞136，與第NX解碼器138。其他群組可包括相似元件。在其他實施例中，多個群組可共享X解碼器。
第一記憶體晶胞群組121至第N記憶體晶胞群組131之各種晶胞架構與材質的例子將在後續圖式中描述。在進行記憶體操作時，例如，讀取，程式化，抹除，對記憶體晶胞之選擇乃是由第一群組120之第一X解碼器128與第一Y解碼器122，以及第N群組130之第NX解碼器138與第NY解碼器132所完成。當進行讀取操作，或程式化或抹除操作之驗證步驟時，第一感應放大器124將第一記憶體晶胞群組121之一被選記憶體晶胞比較於第一參考晶胞126。相似地，第N感應放大器134將第N記憶體晶胞群組131之一被選記憶體晶胞比較於第N參考晶胞136。藉由將記憶體晶胞比較於參考晶胞，感應放大器可決定相較於參考晶胞之記憶體晶胞之阻抗值。
參考晶胞之數量可為記憶體晶胞所能儲存的可能資料值之總數，再減1。由參考晶胞所儲存的參考阻抗值區分了代表不同資料值的阻抗範圍。例如，具有2種可能資料值的基本的2階記憶體晶胞可相比於2-1=1參考晶胞，該參考晶胞所存的參 考阻抗能區分出代表2種不同資料值的2種阻抗範圍；而具有N種可能資料值的N階記憶體晶胞可相比於N-1參考晶胞，該N-1參考晶胞所存的N-1不同參考阻抗能區分出代表N種不同資料值的N種阻抗範圍。在這些例子中，藉由將記憶體晶胞比較於參考晶胞，感應放大器可決定出，相較於N-1參考晶胞，存於記憶體晶胞內之阻抗值，以決定包含所存阻抗值的該N個阻抗範圍之一。
在不同實施例中，彼此相關的記憶體晶胞群組之記憶體晶胞與參考晶胞之晶胞架構及/或材質是相同的。如果感應放大器可電性耦合記憶體晶胞與參考晶胞以進行比較並將記憶體晶胞與參考晶胞彼此去耦合的話，則記憶體晶胞與參考晶胞是彼此相關。比如，第一記憶體晶胞群組121之記憶體晶胞與第一參考晶胞126之參考晶胞透過第一感應放大器124而彼此相關；以及第N記憶體晶胞群組131之記憶體晶胞與第N參考晶胞136之參考晶胞透過第N感應放大器134而彼此相關。
藉由彼此分享晶胞架構及/或材質，記憶體晶胞之阻抗漂移與參考晶胞之阻抗漂移可彼此緊密連動。然而，如果不更新的話，記憶體晶胞與參考晶胞之間的阻抗漂移連動會隨著時間經過而變差。
回應於控制電路171，記憶體晶胞群組解碼器150從第一群組120至第N群組130中選出一個群組。
記憶體180儲存第一群組120至第N群組130的更 新狀態旗標。當此群組中之一或多個記憶體晶胞被程式化時，此群組之記憶體旗標會被設定。群組之記憶體旗標被設定代表著，滿足某些條件後，此群組中之程式化記憶體晶胞與參考晶胞被更新，比如，時期經過，控制電路接收到積體電路之電源關閉信號，以及控制電路接收到提供電源至積體電路之備用電源所發出之信號。在更新群組中之程式化記憶體晶胞與參考晶胞後，此群組之狀態旗標會被重設。控制電路171之流程可參考第10圖與第11圖。控制電路可進行更新或程式化，如第10圖與第11圖所示。
記憶體180之位置舉例如下。例如，記憶體180可為不同群組(第一群組120至第N群組130)之一部份，位於所顯示元件或額外元件之中。在其他實施例中，記憶體180之旗標可代表，滿足某些條件後，不同大小群組之程式化記憶體晶胞與不同大小群組之參考晶胞被更新，比如，時期經過，控制電路接收到積體電路之電源關閉信號，以及控制電路接收到提供電源至積體電路之備用電源所發出之信號。例如，不同於被程式化晶胞屬於整個記憶體晶胞群組(例如第一記憶體晶胞群組121或第N記憶體晶胞群組131)，記憶體晶胞群組可分割成較小的子群組，不同子群組由記憶體180中之不同旗標所代表。在另一例中，存有不重要資料的記憶體群組之一部份可不被記憶體180之旗標所代表。
第4圖顯示可更新阻抗記憶體晶胞與參考晶胞之系統方塊圖，其不需要記憶體來儲存旗標。
第4圖與第3圖中有大部份元件相同，例如，第一記憶體晶胞群組121至第N記憶體晶胞群組131，以及記憶體晶胞群組解碼器150。然而，在第4圖之積體電路102中，不需要能儲存更新狀態旗標的記憶體180。
相較於第3圖之例，第4圖之例有更頻繁的更新。然而，並不影體週期持久性(cycling endurance)，在例如是快閃記憶體中，區塊抹除的執行早於程式化。在某些實施例中，參考晶胞之週期持久性等於記憶體晶胞之週期持久性。週期持久性代表此晶胞之生命週期中之可允許程式化與抹除週期。
在另一例中，則不需要記憶體180，因為條件滿足後，例如，週期經過，控制電路接收到積體電路之電源關閉信號，以及控制電路接收到提供電源至積體電路之備用電源所發出之信號等，所有群組都會被更新。另一方面，條件滿足後，並非所有群組都被更新，而是這些群組的既定子集合會被更新。在另一實施例中，條件滿足後，各群組的既定子群組會被更新。在更一實施例中，條件滿足後，這些群組的既定子集合的既定子群組會被更新。這些變化的共同點在於，因為已事先決定好被更新的部份，不需要記憶體180來追蹤，自從上次更新後，記憶體晶胞已被程式化之記憶體晶胞群組。
控制電路172之流程可參考第8圖與第9圖。控制電路可執行更新或程式化，如第8圖與第9圖所示。另外，控制電路172之功能相似於第3圖之控制電路171。
第5圖與第6圖顯示不同尺寸的記憶體晶胞群組，以NOR型群組與DRAM型群組為對比。第5圖與第6圖之例子可應用於第3圖或第4圖中之積體電路。
第5圖顯示群組220，包括第一NOR型記憶體晶胞群組221，第一Y解碼器222，第一感應放大器224，第一參考晶胞226與第一X解碼器228。
第6圖顯示群組320，包括第一DRAM型記憶體晶胞群組321，第一Y解碼器322，第一感應放大器324，第一參考晶胞326與第一X解碼器328。
在X方向與Y方向上，第一DRAM型記憶體晶胞群組321小於第一NOR型記憶體晶胞群組221。字元線從X解碼器延伸出，沿著Y解碼器的長度方向；而位元線從Y解碼器延伸出，沿著X解碼器的長度方向。故而，X方向大小代表位元線長度，而Y方向大小代表字元線長度。第一DRAM型記憶體晶胞群組321具有較短的位元線與較短的字元線，而第一NOR型記憶體晶胞群組221具有較長的位元線與較長的字元線。
為達高讀取與寫入性能，第一DRAM型記憶體晶胞群組321優於第一NOR型記憶體晶胞群組221。第一DRAM型記憶體晶胞群組321的記憶體容量小於第一NOR型記憶體晶胞群組221。為達相同的總晶胞容量，DRAM型記憶體晶胞群組的數量要多於NOR型記憶體晶胞群組的數量。較多的DRAM型記憶體晶胞群組的數量會伴隨著較高的成本，例如，更多的感應放 大器，更多的不連續參考晶胞群組，與對不同群組的更多繞線。即便是DRAM型記憶體晶胞群組的記憶體容量相同於NOR型記憶體晶胞群組的記憶體容量，DRAM型記憶體晶胞群組的聚合尺寸大於NOR型記憶體晶胞群組的聚合尺寸。
本發明另一變化則可合併DRAM型記憶體與NOR型記憶體的性能，藉由在不同的X方向尺寸與Y方向尺寸上包括複數個記憶體晶胞群組。在此實施例中，較小尺寸的記憶體晶胞群組可提供較好的記憶體性能，但較大尺寸的記憶體晶胞群組可增加總記憶體容量。
在某些實施例中，阻抗漂移可由下列等式來表示：
在第一等式中，阻抗漂移時期的結束時間後的阻抗等於初始阻抗乘上分數。此分數是結束時間比上初始時間的比值。分數是γ(漂移係數)的指數。
在第二等式中，γ(漂移係數)等於分數。分子是2個對數之差：結束阻抗的對數與初始阻抗的對數。分母是2個對數之差：結束時間的對數與初始時間的對數。
底下的表格顯示因為阻抗漂移所導致的阻抗視窗的減少的計算，分別顯示從程式化後經過1小時，與從程式化後經過24小時。在經過這些時間後，可對程式化記憶體晶胞與參考晶胞進行更新。在更新後，阻抗漂移過程重新開始。
下表之例是利用這兩個阻抗漂移等式而得。記憶體晶胞儲存阻抗值R1，R2與R3分別於不同阻抗範圍。不同阻抗範圍由不同參考阻抗150K歐姆，300K歐姆與530K歐姆所區隔出。初始時間t0是5秒。初始阻抗R0經歷阻抗漂移，3600秒(1小時)與86400秒(24小時)，至結束阻抗。漂移係數γ是0.01。阻抗視窗是參考阻抗與結束阻抗的差異。在下表中，於24小時中，最小阻抗視窗下降至約62K歐姆，在更新之前。
下表之例是利用這兩個阻抗漂移等式而得。記憶體晶胞儲存阻抗值R1，R2與R3分別於不同阻抗範圍。不同阻抗範圍由不同參考阻抗150K歐姆，300K歐姆與530K歐姆所區隔出。初始時間t0是5秒。初始阻抗R0經歷阻抗漂移，3600秒(1小時) 與86400秒(24小時)，至結束阻抗。漂移係數γ是0.03。阻抗視窗是參考阻抗與結束阻抗的差異。在下表中，於24小時中，最小阻抗視窗下降至約21K歐姆，在更新之前。
在上表中，上例的24小時的更新時期相當於對生命週期為10年的記憶體晶胞與參考晶胞進行更新記憶體晶胞與參考晶胞約3600次。可選擇更新時期長於或短於24小時，或者是長於或短於1小時。可根據設計與製造變數，來選擇參考阻抗之不同數量與值，初始阻抗之不同數豆與值，及不同γ值。
第7圖顯示製造積體電路之流程，該積體電路可執行更新以解決阻抗漂移。
在步驟402，依上例的表格來將阻抗漂移模型化或 測量。在步驟404，找出最小阻抗視窗。如果此最小阻抗視窗是不可接受的，則減少時期以降低阻抗漂移的量，直到最小阻抗視窗成為可接受為止。另外，如果最小阻抗視窗是可接受的，則可增加時期以增加阻抗漂移的量，使得更新頻率降低但維持可接受的最小阻抗視窗。在步驟406，可將具有適當更新時期的積體電路送交製造(tape out)。另一方面，在製造出積體電路後，將適當更新時期程式化至積體電路上。此流程可縮短成步驟的子集合或子組合。
第8-11圖顯示進行更新之流程例子。在這些流程例子中，更新代表程式化例子，其接續在對式化指令中所指定晶胞成功程式化之後。更新可包括在此程式化之前的抹除或區塊抹除。
第8圖顯示製造積體電路之流程，該積體電路可執行更新以解決阻抗漂移。
在步驟502中，接收程式化指令以對記憶體晶胞進行程式化。在步驟504中，回應於此程式化指令，對記憶體晶胞進行程式化。在步驟506中，更新對應於此程式化後記憶體晶胞之參考晶胞。藉由更新參考晶胞，更新後參考晶胞之後續阻抗漂移可追蹤回應於此程式化指令而被程式化之記憶體晶胞。
此流程可執行於如第4圖之積體電路。程式化記憶體晶胞可位於第一記憶體晶胞群組121至第N記憶體晶胞群組131之任一。參考晶胞可跟程式化記憶體晶胞位於同一群組中。 例如，回應於所接收之程式化指令以對位於第一記憶體晶胞群組121內之記憶體晶胞進行程式化，位於第一記憶體晶胞群組121內之記憶體晶胞被程式化。為更新，第一參考晶胞126內之參考晶胞被程式化。
第9圖顯示製造積體電路之流程，該積體電路可執行更新以解決阻抗漂移，其具有一群記憶體晶胞，選擇其中一記憶體晶胞以進行程式化。
在步驟602中，接收程式化指令以對記憶體晶胞群組內之記憶體晶胞進行程式化。在步驟604中，回應於此程式化指令，對記憶體晶胞群組內之記憶體晶胞進行程式化。在步驟606中，對多組其餘晶胞進行更新。在更新中，更新對應於此程式化後記憶體晶胞之參考晶胞。如第8圖所示，藉由更新參考晶胞，更新後參考晶胞之後續阻抗漂移可追蹤回應於此程式化指令而被程式化之記憶體晶胞。在另一種更新中，其餘程式化記憶體晶胞所儲存之其他阻抗也被更新。這些其餘程式化記憶體晶胞跟程式化後記憶體晶胞屬於同一記憶體晶胞群組，且是先前已被程式化。藉由更新屬於同一記憶體晶胞群組的程式化後記憶體晶胞之其餘阻抗，其餘程式化記憶體晶胞之後續阻抗漂移可追蹤被此程式化指令所程式化之記憶體晶胞。
此流程可執行於如第4圖之積體電路，如第8圖所討論般。例如，回應於所接收之程式化指令以對位於第一記憶體晶胞群組121內之記憶體晶胞進行程式化，位於第一記憶體晶胞 群組121內之記憶體晶胞被程式化。為更新，第一參考晶胞126內之參考晶胞被程式化，且位於第一記憶體晶胞群組121內之其餘已程式化記憶體晶胞也被程式化。
第10圖顯示製造積體電路之流程，該積體電路可執行更新以解決阻抗漂移，其具有代表記憶體晶胞與參考晶胞的更新狀態的記憶體旗標。
在步驟502中，接收程式化指令以對記憶體晶胞進行程式化。在步驟504中，回應於此程式化指令，對記憶體晶胞進行程式化。在步驟507中，對已程式化之此記憶體晶胞設定其記憶體旗標，以代表，條件滿足後，未來將要進行更新。因此，不同於第8圖與第9圖，此程式化指令之後，未直接進行更新。藉由延遲此更新，可減少更新例子。第8圖與第9圖可稱為多重更新，而第10圖可將多重更新聚合成較少數的更新。然而，要維持代表此更新狀態的晶胞旗標會是額外的成本。
在步驟508中，決定更新條件是否滿足。條件滿足的例子是時期經過(步驟510)，控制電路接收到積體電路之電源關閉信號(步驟512)，以及控制電路接收到提供電源至積體電路之備用電源所發出之信號(步驟514)。
如果條件未滿足，流程回至步驟502，以進行其他記憶體操作。當條件滿足時，流程接續至步驟516。步驟516中，回應於已程式化記憶體晶胞之記憶體旗標被設定，藉由程式化來更新此記憶體晶胞所存之阻抗。另外，藉由程式化來更新此記憶 體晶胞之參考晶胞。如第8圖與第9圖所示，藉由更新參考晶胞，更新後參考晶胞之後續阻抗漂移可追蹤回應於此程式化指令而被程式化之記憶體晶胞。然而，不同於第8圖與第9圖所示，此程式化指令所選擇與程式化之相同記憶體晶胞也被更新。相同記憶體晶胞也被更新以抵消時間延遲，時間延遲是指，介於當程式化指令選擇與程式化此記憶體晶胞之較早時間，以及當條件滿足後對參考晶胞更新的較晚時間，這兩者之間的時間延遲。除非相同記憶體晶胞也被更新，此時間延遲可造成相同記憶體晶胞與參考晶胞之間的不同阻抗漂移。在步驟518，記憶體180中之已設定記憶體旗標被重設，且流程回至步驟502。
此流程可執行於如第3圖之積體電路。程式化記憶體晶胞可位於第一記憶體晶胞群組121至第N記憶體晶胞群組131之任一。回應於所接收之程式化指令以對位於第一記憶體晶胞群組121內之記憶體晶胞進行程式化，位於第一記憶體晶胞群組121內之記憶體晶胞被程式化。記憶體180中相關於第一記憶體晶胞群組121內之記憶體晶胞之記憶體旗標被設定。更新條件已滿足，藉由程式化來更新第一記憶體晶胞群組121內之記憶體晶胞，且藉由程式化來更新第一參考晶胞126內之參考晶胞。
第11圖顯示製造積體電路之流程，該積體電路可執行更新以解決阻抗漂移，其具有一群記憶體晶胞，選擇其中一記憶體晶胞以進行程式化，且其具有代表記憶體晶胞與參考晶胞的更新狀態的記憶體旗標。
在步驟602中，接收程式化指令以對記憶體晶胞群組中之記憶體晶胞進行程式化。在步驟604中，回應於此程式化指令，對記憶體晶胞群組中之記憶體晶胞進行程式化。在步驟607中，對具有已程式化記憶體晶胞之此記憶體晶胞群組設定其記憶體旗標，以代表，條件滿足後，未來將要進行更新。如同第10圖，此程式化指令之後，未直接進行更新。藉由延遲此更新，可將多重更新聚合成較少數的更新。然而，要維持代表此更新狀態的晶胞旗標會是額外的成本。
在步驟608中，決定更新條件是否滿足。條件滿足的例子是時期經過(步驟610)，控制電路接收到積體電路之電源關閉信號(步驟612)，以及控制電路接收到提供電源至積體電路之備用電源所發出之信號(步驟614)。
如果條件未滿足，流程回至步驟602，以進行其他記憶體操作。當條件滿足時，流程接續至步驟616。步驟616中，回應於具有已程式化記憶體晶胞之此記憶體晶胞群組之記憶體旗標被設定，可更新多組晶胞。在一組已更新晶胞中，將具有已程式化記憶體晶胞之群組(其旗標已被設定)所對應之參考晶胞給予更新。
在另一組已更新晶胞中，將旗標已被設定之群組內之已程式化記憶體晶胞給予更新。這些已程式化記憶體晶胞已在一或多程式化指令中被程式化。藉由更新這些已程式化記憶體晶胞，這些已程式化記憶體晶胞與參考晶胞之後續阻抗漂移將彼此 追蹤。在步驟618中，將記憶體180中之已設定的記憶體旗標給予重設，且流程回至步驟602。
此流程可執行於如第3圖之積體電路。比如，回應於所接收之程式化指令以對位於第一記憶體晶胞群組121內之記憶體晶胞進行程式化，位於第一記憶體晶胞群組121內之記憶體晶胞被程式化。
記憶體180中，具有已程式化記憶體晶胞之第一記憶體晶胞群組121之相關記憶體旗標被設定。更新條件已滿足，藉由程式化來更新第一記憶體晶胞群組121內之記憶體晶胞，且藉由程式化來更新第一參考晶胞126內之參考晶胞。
第12圖至第16圖顯示相變形晶胞的不同類別，可當成記憶體晶胞與參考晶胞。
第12圖至第15圖顯示相變材質晶胞。相變材質之例子包括相變式記憶體材質，包括硫族化物(chalcogenide)式材質與其他材質。硫族元素(chalcogen)包括下列四種元素之任一：氧(O)，硫(S)，硒(Se)與碲(Te)，其為週期表之6A族。硫族化物包括具有帶正電元素或根(radical)的硫族複合物。硫族化物合金包括硫族化物與其他材質(如過渡金屬)之化合。硫族化物合金通常包括週期表9A群的一或多元素，例如鍺(Ge)與錫(Sn)。通常來說，硫族化物合金包括銻(Sb)，鎵(Ga)，銦(In)與銀(Ag)。科技文獻中已描述許多種的相變式記憶體材質，包括下列合金：Ga/Sb，In/Sb，In/Se，Sb/Te，Ge/Te，Ge/Sb/Te，In/Sb/Te，Ga/Se/Te，Sn/Sb/Te， In/Sb/Ge，Ag/In/Sb/Te，Ge/Sn/Sb/Te，Ge/Sb/Se/Te與Te/Ge/Sb/S。在Ge/Sb/Te合金家族中，大範圍的合金複合物是可用的。這些複合物可表示為：TeaGebSb100-(a+b)。研究顯示，在沉積材質中，最有用的合金乃是碲的平均濃度是低於70%，通常低於約60%且一般為約23%-58%，較佳則是約48%-58%。鍺的濃度是高於5%，分布於約8%-30%，通常維持低於50%。鍺的濃度是約8%-40%。此複合物中之其他主要構成元素是銻。這些百分率是原子百分比，這些構成元素的原子量總和為100%。請參考專利權人Ovshinsky之美國專利第5687112號第10-11欄。另一研究文獻則提及另一合金包括Ge2Sb2Te5、GeSb2Te4與GeSb4Te7(請參考由Noboru Yamada所著之Potential of Ge-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording”，SPIE v.3109,pp.28-37(1997))。另外，過渡金屬，比如，鉻(Cr)，鐵(Fe)，鎳(Ni)，鈮(Nb)，鈀(Pd)，鉑(Pt)及其混合物或合金等，可跟Ge/Sb/Te組合以形成相變合金，其具有可程式化阻抗特性。可用的記憶體材質之例子可參考美國專利Ovshinsky第11-13欄，其所舉的例子在此一併做為參考。
硫族化物與其他相變材質可摻雜雜質，在一些實例中，以改變使用此摻雜硫族化物之記憶體元件之導電率，過度溫度，熔化溫度與其他特性。摻雜於硫族化物之代表性雜質包括氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦與氧化鈦。請參考美國專利第6800504號與美國專利公開號2005/0029502。
相變合金可變化於第一結構狀與第二結構狀，在第一結構狀中，材質處於非結晶形固態，在第二結構狀中，材質處於結晶形固態，以其順序而位於此晶胞之主動通道區。這些合金至少是雙穩態的。
形成硫族化物材質之範例方法是利用PVD濺渡法或磁電管(magnetron)濺渡法，其來源氣體是氬(Ar)，氮(N2)及/或氦(He)，壓力則是1m托耳-100m托耳。沉積通常是在室溫下進行。準直鏡的長寬比為1-5，可用於改善填滿性能。為改善填滿性能，也可用數十V至數百V的直流偏壓。另一方面，直流偏壓與準直鏡之組合可同時使用。
形成硫族化物之一範例方法是用化學蒸氣沉積法(CVD)，如美國專利公開號2006/0172067，其名稱為硫族化物材質之化學蒸氣沉積法(Chemical Vapor Deposition of Chalcogenide Materials)，其在此一併做為參考。
在真空中或氮氣中使用「後沉積回火處理法」也可用以改善硫族化物材質之結晶狀態。回火溫度通常為100℃-400℃，而回火時間則少於30分鐘。
第12圖顯示香菇形晶胞(mushroom-type)10之剖面圖。晶胞10包括頂電極12(其可為位元線)，加熱器(heater)或底電極14，圍繞著底電極的絕緣壁16，耦合至頂電極12與底電極14的相變材質18，耦合至底電極14的接點20，以及耦合至接點的存取裝置(access device)22，比如是二極體22。此例中之晶胞 10包括相變材質18，如可程式阻抗材質，具有主動區24，在陣列操作期間，於施加偏壓的情況下，會改變相位。絕緣介電材質36當成覆蓋層，包覆著晶胞且接觸至相變材質。
第13圖顯示橋形(bridge-type)晶胞28之剖面圖。晶胞28包括介電間隔壁(spacer)30，將第一與第二電極32與34分隔。絕緣介電材質36當成覆蓋層且圍繞著相變材質18。相變材質18延伸過介電間隔壁30，以接觸於第一與第二電極32與34，因而在第一與第二電極32與34之間定義內電極電流路徑，路徑長度則由介電間隔壁30的寬度38所定義。晶胞28包括耦合至第二電極34之存取裝置22。在第13圖中，元件24b與24c代表相變材質，而元件26代表相變區。
第14圖顯示貫孔主動(active-in-via)晶胞40之剖面圖。晶胞40包括相變材質18，其頂表面42與底表面44分別接觸至第一與第二電極32與34。絕緣介電材質36圍繞著相變材質18。在此例中，相變材質18之寬度46實質上相同於第一與第二電極32與34之寬度，以定義出由絕緣介電材質36(當成覆蓋層)所圍繞的多層柱狀結構。在此，「實質上」是指，包括製程容忍度。晶胞40包括存取裝置22，例如二極體或電晶體，耦合至電極32。
第15圖顯示孔形(pore type)晶胞48之剖面圖。晶胞48包括相變材質18。絕緣介電材質36圍繞著相變材質18，且當成覆蓋層。相變材質18之頂表面與底表面分別接觸至第一與第 二電極32與34。晶胞48包括存取裝置22，例如二極體或電晶體，耦合至電極32。如第12圖至第15圖所示，在晶胞中，圍繞著相變材質的絕緣介電材質36包括例如是二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧矽化合物(SiOxNy)或氧化鋁(Al203)。
第16圖顯示金屬氧化物(metal-oxide)晶胞50之剖面圖。晶胞50包括介於底電極54與導電元件56之間的線層(liner layer)52。導電元件56被線層52所圍繞，且沿著介電層58延伸以接觸到記憶體元件59，記憶體元件59包括金屬氧化物層60與金屬氧化物環64。頂電極62位於記憶體元件59上。如第16圖所示，位於線層52末端的記憶體元件59的金屬氧化物環64可引發場增強效應。介電層58接觸至記憶體元件59的金屬氧化物環64，且當成覆蓋層。頂電極62是導電元件，在某些實施例中，可當成位元線的一部份。頂電極62例如可包括由下列群組所選出之一或多個元件：鈦(Ti)、鎢(W)、鐿(Yb)、鋱(Tb)、釔(Y)、鈧(Sc)、鉿(Hf)、鋯(Zr)、鈮(Nb)、鉻(Cr)、釩(V)、鋅(Zn)、錸(Re)、鈷(Co)、銠(Rh)、鈀(Pd)、鉑(Pt)、鉬(Mo)、鋁(Al)、鉭(Ta)、銅(Cu)、銥(Ir)、鑭(La)、鎳(Ni)、氮(N)、氧(O)與釕(Ru)與其組合。在某些實施例中，頂電極62可包括多於一層的材質。
底電極54為導電材質。底電極例如包括摻雜多晶矽，其可為二極體或存取電晶體之端點。另外，底電極54例如包括頂電極62之任一上述材質。
導電元件56例如包括頂電極62之任一上述材質。
金屬氧化物層60包括金屬氧化物材質，其可被程式化至複數個阻抗狀態。在某些實施例中，金屬氧化物層60可包括由下列群組所組成之一或多金屬氧化物：鎢氧化物、鈦氧化物、鎳氧化物、鋁氧化物、銅氧化物、鋯氧化物、鈮氧化物、鉭氧化物、鈦鎳氧化物、摻雜鉻之鍶鋯氧化物(SrZrO3)、摻雜鉻之鍶鈦氧化物(SrTiO3)、鐠鈣錳氧化物(Praseodymium Calcium Manganese Oxide，PCMO)與鑭鈣錳氧化物(LaCaMnO)。在某些實施例中，記憶體元件59包括WO/Cu或Ag，TiO/Cu或Ag，NiO/Cu或Ag，AlO/Cu或Ag，CuO/Cu或Ag，ZrO/Cu或Ag，NbO/Cu或Ag，TaO/Cu或Ag，TiNO/Cu或Ag，Cr-doped SrZrO3/Cu或Ag，Cr-doped SrTiO3/Cu或Ag，PCMO/Cu或Ag，LaCaMnO/Cu或Ag，與SiO2/Cu或Ag。
線層52例如可包括TiN層或者是由矽氮化物與TiN所組成的雙層。其他材質也可用於線層52。
如第16圖所示，金屬氧化物環64圍繞金屬氧化物層60，以接觸至頂電極62。金屬氧化物環64例如可包括TiNOx、SiO2、HfOx、TiNOx、TiOx、AlOx、WOx等，且金屬氧化物環64的材質的阻抗高於記憶體元件59的中央部份(亦即，金屬氧化物層60)。
在此實施例中，導電元件56包括鎢，由鎢氧化物所組成的金屬氧化物層60，由TiNOx所組成的金屬氧化物環64，且線層52包括TiN層或者是由矽氮化物與TiN所組成的雙層。
除了相變晶胞與金屬氧化晶胞的上述晶胞外，固態電解質(導電橋)記憶體晶胞與磁阻(magnetoresistive)記憶體晶胞，旋轉移力矩(spin transfer torque)材質與磁性材質，也可應用於本發明。
第17圖顯示包括記憶體陣列712之積體電路710之方塊圖。積體電路710包括相變記憶體晶片(phase change memory chip)740。記憶體陣列712包括由記憶體晶胞所組成的記憶體陣列。由參考晶胞所組成的參考陣列可為該記憶體陣列的一部份，或為另一獨立陣列。字元線解碼器與驅動器714耦合至且電性溝通於複數條字元線716，該些字元線716沿著記憶體陣列712的列而排列。頁緩衝器718電性溝通於沿著記憶體陣列712的行排列的位元線720，以讀取、設定與重設記憶體陣列712的記憶體晶胞。位址送至匯流排722上，以送至字元線解碼器與驅動器714與頁緩衝器718。感應放大器與參考晶胞724，以及輸入資料，包括讀取、設定與重設模式之電壓及/電流源，則透過資料匯流排726而耦合至頁緩衝器718。資料透過資料輸入線728而送至感應放大器與參考晶胞724的資料輸入結構，資料源則是積體電路710之輸入/輸出埠、或者是積體電路710之內部或外部其他資料源。其餘電路730可位於積體電路710上，例如是一般用途處理器或特殊用途應用電路，或提供記憶體陣列712所支持之系統單晶片功能的模組之組合。由感應放大器與參考晶胞724所送出的資料則透過資料輸出線732而送至積體電路710之輸入 /輸出埠、或者是積體電路710之內部或外部其他資料目的。
在此例中，以偏壓狀態機所實施的控制器734控制偏壓電壓源與電流源736之施加，例如讀取、設定、重設與檢驗電壓及/或電流。控制器734控制偏壓電壓源與電流源736之施加，以程式化與更新記憶體陣列712中之記憶體晶胞與參考晶胞724。控制器734也包括更新狀態旗標，以指出，更新條件滿足後，哪些群組的記憶體晶胞與參考晶胞被更新。控制器734也可利用已知特殊用途邏輯電路來實施。在其他實施例中，控制器734包括一般用途處理器，其可實施於同一積體電路上，以執行電腦程式來控制此裝置之操作。在另外實施例中，特殊用途邏輯電路與一般用途處理器之組合可用於實施控制器734。
在一實施例中，控制器734執行：程式化一第一記憶體晶胞以具有一第一阻抗；程式化該第一記憶體晶胞後，更新存於一記憶體內之該第一記憶體晶胞之一更新狀態以表示，一條件滿足後，該第一記憶體晶胞之該第一阻抗與一第一參考晶胞之一第一參考阻抗被更新，其中，該第一記憶體晶胞與該第一參考晶胞透過感應放大器電路而彼此耦合。
在另一實施例中，控制器734執行：程式化一第一記憶體晶胞以具有一第一阻抗； 程式化該第一記憶體晶胞後，程式化一第一參考晶胞以具有一第一參考阻抗，其中，該第一記憶體晶胞與該第一參考晶胞透過感應放大器電路而彼此耦合。
在另一實施例中，控制器734執行：程式化複數個記憶體晶胞群組中之一第一記憶體晶胞群組內之一或多個記憶體晶胞，該一或多個記憶體晶胞具有各自的阻抗；程式化該第一記憶體晶胞群組內之該一或多個記憶體晶胞後，程式化複數參考晶胞組之一參考晶胞組以具有複數個參考阻抗，該些參考晶胞組之不同參考晶胞組透過複數個感應放大器之一對應感應放大器而電性耦合至該些記憶體晶胞群組之不同記憶體晶胞群組。
在另一實施例中，控制器734執行：程式化該第一記憶體晶胞群組內之該一或多個記憶體晶胞後，也將該第一記憶體晶胞群組內之一或多個已程式化記憶體晶胞進行程式化。
在另一實施例中，控制器734執行：程式化複數個記憶體晶胞群組中之一第一記憶體晶胞群組內之一或多個記憶體晶胞以具有各自的阻抗；程式化該第一記憶體晶胞群組內之該一或多個記憶體晶胞後，更新存於一記憶體內之複數個更新狀態之一，以表示，一條件滿足後，該第一記憶體晶胞群組之該些阻抗與複 數個參考晶胞組之一參考晶胞組之複數個參考阻抗被更新，該些參考晶胞組之該參考晶胞組透過複數個感應放大器之一對應感應放大器而電性耦合至該些記憶體晶胞群組之該第一記憶體晶胞群組。
上述所提及之專利、專利公開案件與印刷品之任一與全部在此一併做為參考。
上述描述中所用之名詞，例如，上方(above)，下方(below)，頂端(top)，底部(bottom)、正上方(over)與下面(under)。這些名詞乃是在描述與申請專利範圍中用於輔助了解本發明，但非用於限定本發明。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (6)

  1. 一種積體電路，包括：一第一記憶體晶胞，具有一第一阻抗；一感應放大器電路，包括一第一參考晶胞，具有一第一參考阻抗；一記憶體，儲存該第一參考晶胞之一更新狀態，該更新狀態包括一第一狀態與一第二狀態；以及一控制電路，一旦一條件滿足後，該控制電路執行一更新操作，該更新操作包括：如果該第一參考晶胞之該更新狀態是該第一狀態，更新該第一參考晶胞與該第一記憶體晶胞，以及如果該第一參考晶胞之該更新狀態是該第二狀態，不更新該第一參考晶胞與該第一記憶體晶胞；以及，一旦程式化該第一記憶體晶胞後，該控制電路更新存於該記憶體內之該更新狀態為該第一狀態。
  2. 如申請專利範圍第1項所述之積體電路，其中該條件是下列其中之一：一經過週期、該控制電路接收到該積體電路之一電源關閉所造成之一信號，或該控制電路接收到提供電源至該積體電路之一備用電源所發出之一信號。
  3. 如申請專利範圍第1項所述之積體電路，其中該第一記憶體晶胞與該第一參考晶胞共享相同晶胞架構。
  4. 如申請專利範圍第1項所述之積體電路，其中該第一記憶體晶胞與該第一參考晶胞包括可程式化阻抗材質。
  5. 如申請專利範圍第1項所述之積體電路，其中該第一阻抗 代表複數個位元，該第一參考晶胞係儲存不同參考阻抗之複數個參考晶胞之一，該感應放大器電路比較該第一阻抗與該些不同參考阻抗，以決定該第一阻抗所代表之該些位元，且該條件滿足後，該些參考晶胞被更新。
  6. 如申請專利範圍第1項所述之積體電路，其中該第一阻抗代表複數個位元，該第一參考晶胞係代表不同參考阻抗之複數個參考晶胞之一，該感應放大器電路比較該第一阻抗與該些不同參考阻抗，以決定該第一阻抗所代表之該些位元，且接收到該第一記憶體晶胞之一程式化指令後，該控制電路程式化該第一記憶體晶胞。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170078284A (ko) * 2015-12-29 2017-07-07 에스케이하이닉스 주식회사 반도체 장치의 제조 방법 및 동작 방법
US10083751B1 (en) 2017-07-31 2018-09-25 Micron Technology, Inc. Data state synchronization
US10916324B2 (en) 2018-09-11 2021-02-09 Micron Technology, Inc. Data state synchronization involving memory cells having an inverted data state written thereto
US10991413B2 (en) * 2019-07-03 2021-04-27 Micron Technology, Inc. Memory with programmable die refresh stagger
US11164628B2 (en) 2020-02-21 2021-11-02 International Business Machines Corporation Compensating PCM drift for neuromorphic applications
US11545624B2 (en) 2021-03-29 2023-01-03 International Business Machines Corporation Phase change memory cell resistive liner

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080117704A1 (en) * 2006-11-21 2008-05-22 Thomas Happ Resistive memory including selective refresh operation
US20090273970A1 (en) * 2005-01-19 2009-11-05 Elpida Memory, Inc. Memory device including a programmable resistance element
US7643373B2 (en) * 2007-01-12 2010-01-05 Shyh-Shyuan Sheu Driving method and system for a phase change memory
US20110013446A1 (en) * 2009-07-15 2011-01-20 Macronix International Co., Ltd. Refresh circuitry for phase change memory
US20120057393A1 (en) * 2005-03-30 2012-03-08 Parkinson Ward D Reading A Phase Change Memory
US20130003451A1 (en) * 2009-12-02 2013-01-03 Micron Technology, Inc. Refresh architecture and algorithm for non-volatile memories
US20150089120A1 (en) * 2013-09-26 2015-03-26 Intel Corporation Refresh of data stored in a cross-point non-volatile memory

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6709958B2 (en) 2001-08-30 2004-03-23 Micron Technology, Inc. Integrated circuit device and fabrication using metal-doped chalcogenide materials
US7893419B2 (en) 2003-08-04 2011-02-22 Intel Corporation Processing phase change material to improve programming speed
US20060172067A1 (en) 2005-01-28 2006-08-03 Energy Conversion Devices, Inc Chemical vapor deposition of chalcogenide materials
KR20110107190A (ko) * 2010-03-24 2011-09-30 삼성전자주식회사 저항성 메모리의 마모 셀 관리 방법 및 장치
US8832402B2 (en) * 2011-04-29 2014-09-09 Seagate Technology Llc Self-initiated secure erasure responsive to an unauthorized power down event
US9064563B2 (en) * 2013-02-08 2015-06-23 Seagate Technology Llc Optimization of variable resistance memory cells

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090273970A1 (en) * 2005-01-19 2009-11-05 Elpida Memory, Inc. Memory device including a programmable resistance element
US20120057393A1 (en) * 2005-03-30 2012-03-08 Parkinson Ward D Reading A Phase Change Memory
US20080117704A1 (en) * 2006-11-21 2008-05-22 Thomas Happ Resistive memory including selective refresh operation
US7643373B2 (en) * 2007-01-12 2010-01-05 Shyh-Shyuan Sheu Driving method and system for a phase change memory
US20110013446A1 (en) * 2009-07-15 2011-01-20 Macronix International Co., Ltd. Refresh circuitry for phase change memory
US20130003451A1 (en) * 2009-12-02 2013-01-03 Micron Technology, Inc. Refresh architecture and algorithm for non-volatile memories
US20150089120A1 (en) * 2013-09-26 2015-03-26 Intel Corporation Refresh of data stored in a cross-point non-volatile memory

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