KR20170078284A - 반도체 장치의 제조 방법 및 동작 방법 - Google Patents
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Abstract
반도체 장치의 제조 방법 및 동작 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 도전성 경로의 생성 또는 소멸에 의해 저항이 변화하는 특성을 갖는 반도체 장치의 제조 방법으로서, 제1 전극층을 형성하는 단계; 상기 제1 전극층 상에 상기 도전성 경로의 구성 요소를 포함하는 물질층을 형성하는 단계; 상기 물질층 상에 제2 전극층을 형성하는 단계; 상기 제1 및 제2 전극층에 소정 전압 또는 전류를 인가하여 상기 물질층 내에 상기 제1 전극층과 상기 제2 전극층 사이를 연결하는 도전성 경로를 최초로 생성하는 포밍(forming) 동작을 수행하는 단계; 및 상기 도전성 경로의 상기 구성 요소 중 일부를 제거하는 온도로 제1 열처리 공정을 수행하는 단계를 포함할 수 있다.
Description
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Mhase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 동작 특성 및 신뢰성이 향상된 반도체 장치의 제조 방법 및 동작 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 도전성 경로의 생성 또는 소멸에 의해 저항이 변화하는 특성을 갖는 반도체 장치의 제조 방법으로서, 제1 전극층을 형성하는 단계; 상기 제1 전극층 상에 상기 도전성 경로의 구성 요소를 포함하는 물질층을 형성하는 단계; 상기 물질층 상에 제2 전극층을 형성하는 단계; 상기 제1 및 제2 전극층에 소정 전압 또는 전류를 인가하여 상기 물질층 내에 상기 제1 전극층과 상기 제2 전극층 사이를 연결하는 상기 도전성 경로를 최초로 생성하는 포밍(forming) 동작을 수행하는 단계; 및 상기 도전성 경로의 상기 구성 요소 중 일부를 제거하는 온도로 제1 열처리 공정을 수행하는 단계를 포함할 수 있다.
위 실시예에 있어서, 상기 물질층은, 금속 산화물을 포함하고, 상기 구성 요소는, 산소 공공을 포함할 수 있다. 상기 금속 산화물은, 화학 양론비보다 산소가 부족할 수 있다. 상기 제1 열처리 공정은, 약 300℃ 내지 400℃의 온도 범위에서 수십분 내지 수시간 동안 수행될 수 있다. 상기 제2 전극층 형성 단계 후 및 상기 포밍 동작 수행 단계 전에, 상기 도전성 경로의 상기 구성 요소 중 일부를 제거하는 온도로 제2 열처리 공정을 수행하는 단계를 더 포함할 수 있다. 상기 물질층은, 금속 산화물을 포함하고, 상기 구성 요소는, 산소 공공을 포함할 수 있다. 상기 금속 산화물은, 화학 양론비보다 산소가 부족할 수 있다. 상기 제2 열처리 공정은, 약 300℃ 내지 400℃의 온도 범위에서 수십분 내지 수시간 동안 수행될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법은, 도전성 경로의 생성 또는 소멸에 의해 저항이 변화하는 특성을 갖는 반도체 장치의 제조 방법으로서, 제1 전극층을 형성하는 단계; 상기 제1 전극층 상에 상기 도전성 경로의 구성 요소를 포함하는 물질층을 형성하는 단계; 상기 물질층 상에 제2 전극층을 형성하는 단계; 상기 물질층에 대해 상기 도전성 경로의 상기 구성 요소 중 일부를 제거하는 온도로 열처리 공정을 수행하는 단계; 및 상기 제1 및 제2 전극층에 소정 전압 또는 전류를 인가하여 상기 물질층 내에 상기 제1 전극층과 상기 제2 전극층 사이를 연결하는 상기 도전성 경로를 최초로 생성하는 포밍(forming) 동작을 수행하는 단계를 포함할 수 있다.
위 실시예에 있어서, 상기 물질층은, 금속 산화물을 포함하고, 상기 구성 요소는, 산소 공공을 포함할 수 있다. 상기 금속 산화물은, 화학 양론비보다 산소가 부족할 수 있다. 상기 열처리 공정은, 약 300℃ 내지 400℃의 온도 범위에서 수십분 내지 수시간 동안 수행될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치의 동작 방법은, 두 개의 전극층 사이에 개재되고, 도전성 경로의 생성 또는 소멸에 의해 저항이 변화하는 특성을 갖는 물질층을 포함하는 반도체 장치의 동작 방법으로서, 상기 두 개의 전극층에 소정 전압 또는 전류를 인가하여 상기 물질층 내에 상기 두 개의 전극층 사이를 연결하는 상기 도전성 경로를 최초로 생성하는 포밍(forming) 동작을 수행하는 단계를 포함하고, 상기 포밍 동작의 전 또는 후에 상기 물질층에 대해 열처리 공정이 수행될 수 있다.
위 실시예에 있어서, 상기 열처리 공정은, 상기 도전성 경로의 구성 요소 중 일부를 제거하는 온도로 수행될 수 있다. 상기 물질층은, 금속 산화물을 포함하고, 상기 도전성 경로의 생성 또는 소멸은, 산소 공공의 거동에 의해 수행될 수 있다. 상기 금속 산화물은, 화학 양론비보다 산소가 부족할 수 있다. 상기 포밍 동작 및 상기 열처리 공정 후에, 상기 도전성 경로의 소멸에 의해 상기 반도체 장치가 고저항 상태가 되는 리셋 동작, 및 상기 도전성 경로의 재생성에 의해 상기 반도체 장치가 저저항 상태가 되는 셋 동작이 수행될 수 있다. 상기 포밍 동작 및 상기 열처리 공정 후에, 상기 도전성 경로의 소멸에 의해 상기 반도체 장치가 오프 상태가 되는 턴오프 동작, 및 상기 도전성 경로의 재생성에 의해 상기 반도체 장치가 온 상태가 되는 턴온 동작이 수행될 수 있다.
상술한 본 발명의 실시예들에 의하면, 동작 특성 및 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 1은 비교예의 반도체 장치, 그 제조 방법 및 그 동작 방법을 설명하기 위한 단면도이고, 도 2는 도 1의 반도체 장치가 가변 저항 소자인 경우의 동작 방법을 설명하기 위한 그래프이고, 도 3은 도 1의 반도체 장치가 문턱 스위칭 소자인 경우의 동작 방법을 설명하기 위한 그래프이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5c는 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6은 비교예의 반도체 장치, 본 발명의 일 실시예에 따른 반도체 장치, 및 본 발명의 다른 일 실시예에 따른 반도체 장치 각각의 동작 특성을 비교하기 위한 그래프이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5c는 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6은 비교예의 반도체 장치, 본 발명의 일 실시예에 따른 반도체 장치, 및 본 발명의 다른 일 실시예에 따른 반도체 장치 각각의 동작 특성을 비교하기 위한 그래프이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 발명의 실시예들을 설명하기에 앞서, 먼저 비교예의 반도체 장치, 그 제조 방법, 그 동작 방법 및 문제점들에 관하여 설명하기로 한다.
도 1은 비교예의 반도체 장치, 그 제조 방법 및 그 동작 방법을 설명하기 위한 단면도이고, 도 2는 도 1의 반도체 장치가 가변 저항 소자인 경우의 동작 방법을 설명하기 위한 그래프이고, 도 3은 도 1의 반도체 장치가 문턱 스위칭 소자인 경우의 동작 방법을 설명하기 위한 그래프이다.
도 1을 참조하면, 비교예의 반도체 장치(10)는, 제1 전극층(11), 제1 전극층(11) 상에 제1 전극층(11)과 이격하여 형성된 제2 전극층(13), 및 제1 전극층(11)과 제2 전극층(13) 사이에 개재되고 자신의 내부에서 생성 또는 소멸되는 도전성 경로(F)에 의해 그 저항이 변화하는 물질층(12)을 포함할 수 있다.
여기서, 제1 전극층(11) 및 제2 전극층(13)은 물질층(12)의 양단으로 전압 또는 전류를 전달하기 위한 것으로, 금속, 금속 질화물 등 다양한 도전 물질을 포함할 수 있다.
물질층(12)은 자신의 양단으로 공급되는 전압 또는 전류에 따라 가변 저항 특성(variable resistance characteristic)을 보이거나 또는 문턱 스위칭 특성(threshold switching characteristic)을 보이는 등 저항이 변화하는 특성을 보일 수 있다.
특히, 물질층(12)이 가변 저항 특성을 보이는 경우의 반도체 장치(10)를 가변 저항 소자라 할 수 있다. 가변 저항 특성이란, 서로 다른 저항 상태 사이에서 스위칭할 수 있는 특성을 의미할 수 있다. 가변 저항 소자의 전류-전압 곡선은 도 2에 예시적으로 나타내었다.
도 2를 참조하면, 초기에 가변 저항 소자는 고저항 상태(HRS)에 있다가, 인가되는 전압이 소정 플러스 전압에 도달하면 가변 저항 소자의 저항 상태가 고저항 상태(HRS)에서 저저항 상태(LRS)로 변하는 셋(set) 동작이 수행될 수 있다. 셋 동작시의 전압을 이하, 셋 전압(Vset)이라 하기로 한다.
가변 저항 소자의 저저항 상태(LRS)는 전압이 감소하여도 유지되다가, 소정 마이너스 전압에서 다시 고저항 상태(HRS)로 변하는 리셋(reset) 동작이 수행될 수 있다. 리셋 동작시의 전압을 이하, 리셋 전압(Vreset)이라 하기로 한다.
이와 같은 방식으로 가변 저항 소자는 고저항 상태(HRS)와 저저항 상태(LRS) 사이에서 반복적으로 스위칭할 수 있다. 이러한 가변 저항 소자의 저항 변화는 물질층(12) 내에서의 도전성 경로(F)의 생성 또는 소멸에 의할 수 있다. 즉, 도전성 경로(F)가 생성된 경우 가변 저항 소자는 저저항 상태(LRS)에 있고, 도전성 경로(F)가 소멸된 경우 가변 저항 소자는 고저항 상태(HRS)에 있을 수 있다.
한편, 최초의 셋 동작을 포밍(forming) 동작이라 할 수 있다. 포밍 동작시의 포밍 전압(Vforming)은 셋 전압(Vset)보다 클 수 있다. 이는 물질층(12) 내에 도전성 경로(F)를 최초로 생성하는 것이 이후의 동작들보다 더 큰 전압을 필요로 하기 때문이다. 포밍 동작 이후의 셋 동작 및 리셋 동작에서 셋 전압(Vset) 및 리셋 전압(Vreset) 각각은 거의 일정하게 유지될 수 있다.
어떠한 경우든, 가변 저항 소자란, 셋 동작에 의한 저저항 상태(LRS) 및 리셋 동작에 의한 고저항 상태(HRS) 중 어느 하나의 저항 상태를 갖고, 셋 전압(Vset) 또는 리셋 전압(Vreset)이 인가되기 전까지는 직전의 저항 상태를 유지하는 특성을 갖는다. 따라서, 가변 저항 소자는, 저항 상태에 따라 서로 다른 데이터를 저장하면서 전원이 제거되어도 저장된 데이터를 유지하는 비휘발성 메모리 소자로 기능할 수 있다. 또한, 가변 저항 소자에 저장된 데이터를 리드하는 리드 동작시, 셋 전압(Vset)과 리셋 전압(Vreset) 사이의 리드 전압(Vread)이 인가될 수 있다. 리드 동작시 직전 동작에 따라 가변 저항 소자의 저항 상태가 다르므로, 동일한 리드 전압(Vread)에서 서로 다른 데이터가 읽힐 수 있다.
또는, 물질층(12)이 문턱 스위칭 특성을 보이는 경우의 반도체 장치(10)를 문턱 스위칭 소자라 할 수 있다. 문턱 스위칭 특성이란, 제1 전극층(11) 및 제2 전극층(13)을 통하여 공급되는 전압의 크기가 소정 문턱 전압 미만인 경우 전류를 차단하거나 전류를 거의 흘리지 않다가 이 문턱 전압 이상에서 급격히 전류를 흐르게 하는 특성을 의미할 수 있다. 문턱 스위칭 소자의 전류-전압 곡선은 도 3에 예시적으로 나타내었다.
도 3을 참조하면, 문턱 스위칭 소자는 인가되는 전압의 크기가 문턱 전압(Vth) 미만인 경우에는 고저항 상태에 있다가, 문턱 전압(Vth)에 도달하면 저저항 상태로 변화할 수 있다. 즉, 문턱 전압(Vth)을 기준으로 턴온 상태 또는 턴오프 상태일 수 있다. 이러한 문턱 스위칭 소자의 저항 변화는 물질층(12) 내에서의 도전성 경로(F)의 생성 또는 소멸에 의할 수 있다. 즉, 도전성 경로(F)가 생성된 경우 문턱 스위칭 소자는 턴온 상태에 있고, 도전성 경로(F)가 소멸된 경우 문턱 스위칭 소자는 턴오프 상태에 있을 수 있다.
문턱 스위칭 소자가 최초로 턴온 상태 또는 저저항 상태가 되는 동작을 포밍(forming) 동작이라 할 수 있다. 포밍 동작시의 포밍 전압(Vforming)의 크기는 문턱 전압(Vth)의 크기보다 더 클 수 있다. 이는 도전성 경로(F)를 최초로 생성하는 것이 이후의 동작들보다 더 큰 전압을 필요로 하기 때문이다. 포밍 동작 이후의 문턱 전압(Vth)은 거의 일정하게 유지될 수 있다.
어떠한 경우든, 문턱 스위칭 소자란 문턱 전압을 기준으로 저항 변화를 갖는 소자 즉, 온-오프되는 소자를 의미할 수 있다. 가변 저항 소자와는 달리 전원이 제거되면 자신의 저항 상태를 유지하지 못하며, 동일한 전압에서 둘 이상의 저항 상태를 가질 수 없다. 이러한 문턱 스위칭 소자는, 전술한 가변 저항 소자와 접속하여 가변 저항 소자로의 접근(access)을 제어하는 선택 소자로 이용될 수 있다. 이러한 경우 가변 저항 소자 및 문턱 스위칭 소자가 단위 메모리 셀을 형성할 수 있다. 또는, 문턱 스위칭 소자는 휘발성 메모리 소자로 이용될 수도 있다.
다시 도 1로 돌아와서, 반도체 장치(10)가 가변 저항 소자로 기능하는지 혹은 문턱 스위칭 소자로 기능하는지 여부는, 물질층(12)의 종류 및/또는 구조에 따라 결정될 수 있다. 일례로서, 반도체 장치(10)가 가변 저항 소자인 경우, 물질층(12)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 다른 일례로서, 반도체 장치(10)가 문턱 스위칭 소자인 경우, 물질층(12)으로는 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질, SiO2, Al2O3 등과 같이 상대적으로 넓은 밴드 갭을 갖는 터널링 절연층 등이 이용될 수 있다.
그러나, 물질층(12)이 위에서 열거한 것에 한정되는 것은 아니며, 물질층(12)은 자신의 내부에서 도전성 경로(F)가 생성 또는 소멸될 수 있는 물질이면 족하다. 도전성 경로(F)의 구성 요소는 도면부호 'C'로 표기하였다. 일례로서, 물질층(12)이 다량의 산소 공공을 함유하는 금속 산화물을 포함하는 단일막 구조 또는 다중막 구조를 갖는 경우, 도전성 경로(F)는 산소 공공의 거동에 의해 생성 또는 소멸될 수 있다. 즉, 산소 공공이 도전성 경로(F)의 구성 요소(C)일 수 있다. 산소 공공이 제1 전극(11)과 제2 전극(13) 사이를 연결하도록 배열된 경우 도전성 경로(F)가 생성된 것이라 할 수 있다. 반면, 제1 전극(11)과 제2 전극(13) 사이의 산소 공공 중 적어도 일부가 이탈하여 제1 전극(11)과 제2 전극(13) 사이에서 끊어진 부분이 존재하는 경우, 도전성 경로(F)는 소멸되었다고 할 수 있다. 다량의 산소 공공을 함유하는 금속 산화물은, TaOx(여기서, x<2.5), TiOy(여기서, y<2) 등과 같이 화학양론비보다 산소가 부족한 금속 산화물을 의미할 수 있다.
이상으로 설명한 반도체 장치(10)의 제조 방법 및 동작 방법을 설명하면 아래와 같다.
우선, 소정의 하부 구조물이 형성된 기판(미도시됨) 상에 제1 전극층(11), 물질층(12) 및 제2 전극층(13)을 순차적으로 증착한 후, 원하는 형상을 갖도록 패터닝할 수 있다. 이 상태에서, 도전성 경로(F)는 생성되지 않은 상태일 수 있다. 즉, 도전성 경로(F)의 구성 요소(C) 예컨대, 산소 공공은 제1 전극층(11)과 제2 전극층(13)을 잇도록 정렬되지 않고, 랜덤하게 분포할 수 있다.
이어서, 제1 전극층(11) 및 제2 전극층(13)에 소정 포밍 전압을 인가하여, 물질층(12) 내에 제1 전극층(11)과 제2 전극층(13)을 전기적으로 도통시키는 도전성 경로(F)를 생성할 수 있다. 그에 따라, 물질층(12)은 최초로 저저항 상태 또는 턴오프 상태가 될 수 있다. 이와 같은 포밍 동작에 의해 비로소 반도체 장치(10)는 동작할 수 있는 상태로 셋팅될 수 있다. 즉, 최초로 형성된 도전성 경로(F)를 바탕으로 반도체 장치(10)의 후속 동작 예컨대, 셋/리셋 동작 및/또는 온/오프 동작이 수행될 수 있다.
그런데, 위와 같은 비교예의 반도체 장치(10)에서는 포밍 동작시 상대적으로 큰 에너지가 요구되기 때문에, 도전성 경로(F) 주변에서 산소 이온 등의 움직임이 발생하여 도전성 경로(F) 주변의 격자(lattice)가 변형 내지 손상되는 문제가 발생할 수 있다. 이러한 경우, 반도체 장치(10)의 저항 상태가 의도치 않게 바뀌는 등의 오동작이 발생할 수 있고, 그에 따라 반도체 장치(10)의 신뢰성이 열화될 수 있다.
또한, 포밍 동작시 요구되는 과도한 에너지는, 반도체 장치(10)의 동작에 관여할 필요가 없는 산소 이온들까지 움직여서 불필요하게 큰 사이즈를 갖는 또는 불필요하게 많은 수의 도전성 경로(F)를 생성할 수 있다. 이러한 경우, 반도체 장치(10)의 스위칭 동작시 필요한 전류가 증가하고, 반도체 장치(10)의 저항 상태가 저저항 상태로 바뀌는 셋 동작시 과도한 오버슈팅(overshooting) 전류가 발생할 수 있다. 게다가, 반도체 장치(10)의 오프 전류가 상승하여 반도체 장치(10)를 통한 누설 전류를 증가시키는 문제를 초래할 수 있다. 오프 전류 상승은 곧 온 전류와 오프 전류 사이의 차이가 감소하는 것을 의미하므로, 반도체 장치(10)가 메모리 셀로 이용되는 경우 데이터 리드 마진이 감소되는 문제를 초래할 수도 있다. 결과적으로 반도체 장치의 동작 특성이 저해될 수 있다.
본 실시예에서는, 포밍 동작시 생성되는 도전성 경로(F)의 사이즈 또는 개수를 감소시키면서 도전성 경로(F) 주변의 격자 변형 내지 손상을 최소화함으로써, 신뢰성 및/또는 동작 특성이 향상될 수 있는 반도체 장치의 제조 방법을 제공하고자 한다. 이하, 도 4a 및 도 4b를 참조하여 보다 상세히 설명하기로 한다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 전술한 도 1의 반도체 장치(10), 그 제조 방법 및 그 동작 방법과 실질적으로 동일한 부분에 대해서는 상세한 설명을 생략하기로 한다.
도 4a를 참조하면, 제1 전극층(110), 물질층(120) 및 제2 전극층(130)을 순차적으로 형성할 수 있다. 제1 전극층(110), 물질층(120) 및 제2 전극층(130)의 형성은, 이 층들을 위한 물질들의 순차적 증착 및 패터닝 공정에 의할 수 있다. 필요에 따라, 패터닝 공정은 생략되거나 후속 포밍 동작 또는 열처리 공정 후에 수행될 수도 있다.
이어서, 제1 전극층(110) 및 제2 전극층(130)에 소정 포밍 전압을 인가하여, 물질층(120) 내에 제1 전극층(110)과 제2 전극층(130)을 전기적으로 도통시키는 도전성 경로(F)를 생성하는 포밍 동작을 수행할 수 있다. 본 포밍 동작에 의해 획득되는 반도체 장치(100)는 전술한 도 1의 반도체 장치(10)와 실질적으로 동일할 수 있다. 즉, 도전성 경로(F) 주변의 격자 변형 내지 손상이 발생할 수 있고, 도전성 경로(F)의 사이즈 또는 개수가 상대적으로 큰 상태일 수 있다. 이러한 문제를 해결하기 위하여 도 4b의 후속 공정을 수행할 수 있다.
도 4b를 참조하면, 도 4a의 반도체 장치(100)에 대해 열처리 공정을 수행하여 도전성 경로(F)의 구성 요소(C) 중 일부를 제거할 수 있다. 여기서, 구성 요소(C)의 일부를 적정한 정도로 제거하기 위하여 열처리 온도 및/또는 시간을 조절할 수 있다. 예컨대, 물질층(120)이 금속 산화물을 포함하고 도전성 경로(F)의 구성 요소(C)가 산소 공공인 경우, 열처리 공정으로 산소 공공에 에너지를 가하여 산소 공공 중 일부를 금속 산화물 내의 산소 이온과 재결합시킬 수 있다. 그 결과, 산소 공공의 일부가 제거될 수 있다(도 4b의 검은색 동그라미 참조). 산소 공공의 일부 제거를 위한 금속 산화물에 대한 열처리 공정은, 약 300℃ 내지 400℃의 온도 범위에서 수십분 내지 수시간 동안 수행될 수 있다. 산소 공공의 일부가 제거되면 도전성 경로(F)의 구성 요소(C)의 개수가 감소하기 때문에, 도전성 경로(F)의 사이즈 및/또는 개수가 감소할 수 있다.
나아가, 본 열처리 공정시 도전성 경로(F) 주변의 격자 변형 내지 손상이 큐어링(curing)되는 효과가 수반될 수 있다.
이러한 열처리 공정 후, 반도체 장치(100)를 적절한 전압 또는 전류로 동작시킬 수 있다. 그 결과, 본 실시예의 반도체 장치(100)는 비교예의 반도체 장치(10)에 비하여 신뢰성 및 동작 특성이 향상될 수 있다. 이는 실험적으로도 확인되었으며, 후술하는 도 6을 참조하여 보다 상세히 설명하기로 한다.
한편, 본 실시예에서는, 도전성 경로(F)의 사이즈 또는 개수를 감소시키는 다른 방법으로, 포밍 동작 전의 열처리 공정을 제안할 수 있다. 이하, 도 5a 내지 도 5c를 참조하여 보다 상세히 설명하기로 한다.
도 5a 내지 도 5c는 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 전술한 도 1의 반도체 장치(10), 그 제조 방법 및 그 동작 방법과 실질적으로 동일한 부분에 대해서는 상세한 설명을 생략하기로 한다.
도 5a를 참조하면, 제1 전극층(210), 물질층(220) 및 제2 전극층(230)을 순차적으로 형성할 수 있다. 제2 전극층(210), 물질층(220) 및 제2 전극층(230)의 형성은, 이 층들을 위한 물질들의 순차적 증착 및 패터닝 공정에 의할 수 있다. 필요에 따라, 패터닝 공정은 생략되거나 후속 포밍 동작 또는 열처리 공정 후에 수행될 수도 있다. 이 상태에서, 도전성 경로(F)는 아직 생성되지 않은 상태일 수 있다. 그에 따라, 도전성 경로(F)의 구성 요소(C) 예컨대, 산소 공공은 랜덤하게 분포할 수 있다.
도 5b를 참조하면, 도 5a의 반도체 장치(200)에 대해 열처리 공정을 수행하여 도전성 경로(F)의 구성 요소(C) 중 일부를 제거할 수 있다. 예컨대, 물질층(220)이 금속 산화물을 포함하고 도전성 경로(F)의 구성 요소(C)가 산소 공공인 경우, 열처리 공정으로 산소 공공에 에너지를 가하여 산소 공공 중 일부를 금속 산화물 내의 산소 이온과 재결합시킬 수 있다. 그 결과, 산소 공공의 일부가 제거될 수 있다(도 5b의 검은색 동그라미 참조).
도 5c를 참조하면, 제1 전극층(210) 및 제2 전극층(230)에 소정 포밍 전압을 인가하여, 물질층(220) 내에 제1 전극층(210)과 제2 전극층(230)을 전기적으로 도통시키는 도전성 경로(F)를 생성하는 포밍 동작을 수행할 수 있다. 여기서, 전술한 도 5b의 공정에 의해 도전성 경로(F)의 구성 요소의 개수가 감소된 상태이므로, 본 포밍 동작시 형성되는 도전성 경로(F)의 사이즈 및/또는 개수가 감소할 수 있다.
이러한 열처리 공정 후, 반도체 장치(200)를 적절한 전압 또는 전류로 동작시킬 수 있다. 그 결과, 본 실시예의 반도체 장치(200)는 비교예의 반도체 장치(10)에 비하여 신뢰성 및 동작 특성이 향상될 수 있다. 이는 실험적으로도 확인되었으며, 후술하는 도 6을 참조하여 보다 상세히 설명하기로 한다.
한편, 도시하지는 않았으나, 도 5c의 포밍 동작 후, 도 5c의 반도체 장치(200)에 대하여 도 4b에서 설명한 것과 실질적으로 동일한 열처리 공정을 추가로 수행할 수 있다. 이러한 경우, 물질층(220) 내의 구성 요소(C)의 개수가 더 감소하여 도전성 경로(F)의 사이즈 및/또는 개수가 더 감소할 수 있고, 도전성 경로(F) 주변의 격자 큐어링이 가능할 수 있다. 이러한 추가 열처리 공정 후, 반도체 장치(200)를 적절한 전압 또는 전류로 동작시킬 수 있다.
도 6은 비교예의 반도체 장치(도 1 참조), 본 발명의 일 실시예에 따른 반도체 장치(도 4b 참조) 및 본 발명의 다른 일 실시예에 따른 반도체 장치(도 5c 참조) 각각의 동작 특성을 비교하기 위한 그래프이다.
구체적으로, 비교예의 반도체 장치는 열처리 공정 없이 상온에서 포밍 동작이 수행된 상태이고, 본 발명의 일 실시예에 따른 반도체 장치는 포밍 동작 후 약 350℃의 온도에서 약 1시간 동안 열처리 공정이 수행된 상태이고, 본 발명의 다른 일 실시예에 따른 반도체 장치는 포밍 동작 전 약 350℃의 온도에서 약 1시간 동안 열처리 공정이 수행된 후 포밍 동작이 수행된 상태이다.
도 6을 참조하면, 메모리 셀로서 비교예의 반도체 장치를 복수개 포함하는 반도체 메모리(케이스① 참조)를 동작시켰을 때, 테스트 메모리 셀 중 정상적으로 동작한 메모리 셀의 비율(세로축의 SPR 참조)은 소정 정도일 수 있다.
메모리 셀로서 본 발명의 일 실시예에 따른 반도체 장치를 복수개 포함하는 반도체 메모리(케이스② 참조)를 동작시켰을 때, 테스트 메모리 셀 중 정상적으로 동작한 메모리 셀의 비율은 케이스①에 비하여 상승하였음을 알 수 있다.
나아가, 메모리 셀로서 본 발명의 다른 일 실시예에 따른 반도체 장치를 복수개 포함하는 반도체 메모리(케이스③ 참조)를 동작시켰을 때, 테스트 메모리 셀 중 정상적으로 동작한 메모리 셀의 비율은 케이스②에 비하여 더 상승하였음을 알 수 있다.
즉, 포밍 동작 후 열처리 한 경우의 반도체 장치의 동작 특성이 가장 우수하고, 포밍 동작 전 열처리 한 경우의 반도체 장치의 동작 특성이 다음으로 우수함을 알 수 있다. 어떠한 경우든, 본 실시예에 의하는 경우, 열처리 공정을 수반하지 않는 비교예의 반도체 장치에 비하여 향상된 특성을 갖는 반도체 장치 획득이 가능할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
110: 제1 전극층
120: 물질층
130: 제2 전극층
130: 제2 전극층
Claims (18)
- 도전성 경로의 생성 또는 소멸에 의해 저항이 변화하는 특성을 갖는 반도체 장치의 제조 방법으로서,
제1 전극층을 형성하는 단계;
상기 제1 전극층 상에 상기 도전성 경로의 구성 요소를 포함하는 물질층을 형성하는 단계;
상기 물질층 상에 제2 전극층을 형성하는 단계;
상기 제1 및 제2 전극층에 소정 전압 또는 전류를 인가하여 상기 물질층 내에 상기 제1 전극층과 상기 제2 전극층 사이를 연결하는 상기 도전성 경로를 최초로 생성하는 포밍(forming) 동작을 수행하는 단계; 및
상기 도전성 경로의 상기 구성 요소 중 일부를 제거하는 온도로 제1 열처리 공정을 수행하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제1 항에 있어서,
상기 물질층은, 금속 산화물을 포함하고,
상기 구성 요소는, 산소 공공을 포함하는
반도체 장치의 제조 방법. - 제2 항에 있어서,
상기 금속 산화물은, 화학 양론비보다 산소가 부족한
반도체 장치의 제조 방법.
- 제2 항에 있어서,
상기 제1 열처리 공정은,
약 300℃ 내지 400℃의 온도 범위에서 수십분 내지 수시간 동안 수행되는
반도체 장치의 제조 방법.
- 제1 항에 있어서,
상기 제2 전극층 형성 단계 후 및 상기 포밍 동작 수행 단계 전에,
상기 도전성 경로의 상기 구성 요소 중 일부를 제거하는 온도로 제2 열처리 공정을 수행하는 단계를 더 포함하는
반도체 장치의 제조 방법.
- 제5 항에 있어서,
상기 물질층은, 금속 산화물을 포함하고,
상기 구성 요소는, 산소 공공을 포함하는
반도체 장치의 제조 방법.
- 제6 항에 있어서,
상기 금속 산화물은, 화학 양론비보다 산소가 부족한
반도체 장치의 제조 방법.
- 제6 항에 있어서,
상기 제2 열처리 공정은,
약 300℃ 내지 400℃의 온도 범위에서 수십분 내지 수시간 동안 수행되는
반도체 장치의 제조 방법.
- 도전성 경로의 생성 또는 소멸에 의해 저항이 변화하는 특성을 갖는 반도체 장치의 제조 방법으로서,
제1 전극층을 형성하는 단계;
상기 제1 전극층 상에 상기 도전성 경로의 구성 요소를 포함하는 물질층을 형성하는 단계;
상기 물질층 상에 제2 전극층을 형성하는 단계;
상기 물질층에 대해 상기 도전성 경로의 상기 구성 요소 중 일부를 제거하는 온도로 열처리 공정을 수행하는 단계; 및
상기 제1 및 제2 전극층에 소정 전압 또는 전류를 인가하여 상기 물질층 내에 상기 제1 전극층과 상기 제2 전극층 사이를 연결하는 상기 도전성 경로를 최초로 생성하는 포밍(forming) 동작을 수행하는 단계를 포함하는
반도체 장치의 제조 방법
- 제9 항에 있어서,
상기 물질층은, 금속 산화물을 포함하고,
상기 구성 요소는, 산소 공공을 포함하는
반도체 장치의 제조 방법.
- 제10 항에 있어서,
상기 금속 산화물은, 화학 양론비보다 산소가 부족한
반도체 장치의 제조 방법.
- 제10 항에 있어서,
상기 열처리 공정은,
약 300℃ 내지 400℃의 온도 범위에서 수십분 내지 수시간 동안 수행되는
반도체 장치의 제조 방법.
- 두 개의 전극층 사이에 개재되고, 도전성 경로의 생성 또는 소멸에 의해 저항이 변화하는 특성을 갖는 물질층을 포함하는 반도체 장치의 동작 방법으로서,
상기 두 개의 전극층에 소정 전압 또는 전류를 인가하여 상기 물질층 내에 상기 두 개의 전극층 사이를 연결하는 상기 도전성 경로를 최초로 생성하는 포밍(forming) 동작을 수행하는 단계를 포함하고,
상기 포밍 동작의 전 또는 후에 상기 물질층에 대해 열처리 공정이 수행되는
반도체 장치의 동작 방법.
- 제13 항에 있어서,
상기 열처리 공정은,
상기 도전성 경로의 구성 요소 중 일부를 제거하는 온도로 수행되는
반도체 장치의 동작 방법. - 제13 항에 있어서,
상기 물질층은, 금속 산화물을 포함하고,
상기 도전성 경로의 생성 또는 소멸은, 산소 공공의 거동에 의해 수행되는
반도체 장치의 동작 방법.
- 제15 항에 있어서,
상기 금속 산화물은, 화학 양론비보다 산소가 부족한
반도체 장치의 동작 방법.
- 제13 항에 있어서,
상기 포밍 동작 및 상기 열처리 공정 후에,
상기 도전성 경로의 소멸에 의해 상기 반도체 장치가 고저항 상태가 되는 리셋 동작, 및 상기 도전성 경로의 재생성에 의해 상기 반도체 장치가 저저항 상태가 되는 셋 동작이 수행되는
반도체 장치의 동작 방법.
- 제13 항에 있어서,
상기 포밍 동작 및 상기 열처리 공정 후에,
상기 도전성 경로의 소멸에 의해 상기 반도체 장치가 오프 상태가 되는 턴오프 동작, 및 상기 도전성 경로의 재생성에 의해 상기 반도체 장치가 온 상태가 되는 턴온 동작이 수행되는
반도체 장치의 동작 방법.
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