KR20170022423A - 저항 드리프트를 갖는 불휘발성 메모리 셀들 및 기준 셀들의 리프레시 - Google Patents

저항 드리프트를 갖는 불휘발성 메모리 셀들 및 기준 셀들의 리프레시 Download PDF

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흐시앙-란 룽
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매크로닉스 인터내셔널 컴퍼니 리미티드
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Abstract

저항 드리프트는 불휘발성 메모리 셀들 및 기준 셀들을 리프레시함에 의해 처리될 수 있다. 다른 접근 방식들은 프로그램 동작상에 리프레시를 수행하는 단 및 상기 프로그램 동작 후에 조건의 충족에 따라 수행하는 단계를 포함한다. 리프레시들은 센스 증폭기에 의해 메모리 셀 내에 저장된 저항과 비교될 수 있는 기준 셀 내에 저장된 기준 저항에 대해 수행된다. 하나의 접근 방법에 있어서, 상기 제1 메모리 셀을 프로그래밍함에 따라, 저장된 리프레시 상태는 상기 메모리 셀의 제1 저항 및 상기 제1 기준 셀의 제1 기준 저항이 조건의 충족에 따라 리프레시되는 것을 나타내도록 업데이트된다. 다른 접근 방법에 있어서, 상기 제1 메모리 셀을 프로그래밍함에 따라, 상기 제1 기준 셀이 프로그램된다.

Description

저항 드리프트를 갖는 불휘발성 메모리 셀들 및 기준 셀들의 리프레시{REFRESH OF NONVOLATILE MEMORY CELLS AND REFERENCE CELLS WITH RESISTANCE DRIFT}
본 발명은 상변화 메모리와 같은 저항성 메모리 셀들을 구비하는 불휘발성 메모리에 관한 것이다.
상변화 메모리와 같은 저항성 메모리 셀들은 저항 드리프트(resistance drift)의 문제로 어려움을 겪는다. 저항 드리프트에 있어서, 최후의 프로그램 동작 이래의 단순한 시간의 경과가 메모리 셀에 의해 저장된 저항값의 계속적인 변화를 가져온다.
도 1은 일정한 기준 문턱값들(reference thresholds)을 갖는 저항 드리프트의 예를 나타내는 그래프이다. 상기 기준 문턱값들은 기준 1(11), 기준 2(13) 및 기준 3(15)을 포함한다. 상기 기준 문턱값들은 저항 윈도우(resistance window)들의 외측 한계들을 정의하고, 메모리 셀들 내에 저장되는 다른 데이터 값들을 나타내는 저항 범위들을 정의한다.
저항 드리프트로 인하여, 각각의 데이터 값들을 저장하는 허용 가능한 저항 범위들의 저항 윈도우들이 상기 시간의 경과에 따라 좁아진다. 처리되지 않을 경우, 데이터 값들을 위한 상기 저항 윈도우들이 허용 될 수 없게 좁아질 수 있거나 심지어는 전체적으로 사라질 수 있으며, 특정 메모리 셀들은 상기 특정 메모리 셀들 내에 저장되었던 데이터 값들을 나타내는 상기 저항 범위 바깥으로 드리프트되는 저항값들을 저장할 수 있다. 예를 들면, 도 1에서, 상기 저항값들 R2 및 R3은 시간에 따라 다른 저항 범위들로 드리프트되었다. 프로그램될 때, 저항값 R2는 기준 1(11)과 기준 2(13) 사이에 있었지만, 저항 드리프트의 결과로, 저항값 R2는 나중에 기준 2(13)와 기준 3(15) 사이에 있게 된다. 프로그램될 때, 저항값 R3은 기준 2(13)와 기준 3(15) 사이에 있었지만, 저항 드리프트의 결과로, 저항값 R3은 나중에 기준 3(15) 위에 있게 된다. 양 경우들에 있어서, 상기 저항값들 R2 및 R3이 저항 드리프트로 어려움을 겪기 때문에, 저항값들 R2 및 R3을 저장하는 상기 메모리 셀들이 초기에 프로그램된 저항들에 의해 나타나는 초기 데이터 값들보다는 다른 데이터 값들을 나타내는 저항들을 저장한다.
저항 드리프트를 처리하는 하나의 접근 방식은 저항 범위들 사이의 상기 문턱값들의 수많은 업데이트들을 수행하는 것이다. 이러한 접근 방식에 있어서, 상기 메모리 셀들이 시간에 따라 저항 드리프트를 겪으면서, 상기 문턱값들이 시간에 따라 인위적으로 변화된다. 이러한 접근 방식은 정확한 저항 드리프트 모델들에 심하게 의존하며, 이는 많지는 않지만 일부 메모리 셀들에 의해 경험되는 실제 저항 드리프트로부터 발산될 수 있다. 시간이 경과함에 따라, 모델화된 및 실제 저항 드리프트 사이의 이와 같은 발산이 심화된다.
예를 들면, 도 2는 시간에 따라 조절되는 기준 문턱값들을 갖는 저항 드리프트의 예를 나타내는 그래프이다. 상기 기준 문턱값들은 기준 1(17), 기준 2(19) 및 기준 3(21)을 포함한다. 다시, 상기 기준 문턱값들은 다른 데이터 값들을 나타내는 저항 범위들을 정의하는 저항 윈도우들의 외측 한계들을 정의한다. 그러나, 상기 저장된 저항값들에 의해 경험되는 저항 드리프트를 보상하려는 시도에 있어서, 상기 기준 문턱값들이 수많은 업데이트들을 겪는다. 이상적으로는, 상기 업데이트된 기준 문턱값들은 저항 드리프트에도 불구하고 정확한 각각의 저항 범위들 내에 머무르는 저장된 저항값들의 결과로 된다. 그러나, 모델들에 대한 심한 의존성은 잘못된 것으로 입증될 수 있으며, 모델화된 및 실제 저항 드리프트 사이의 이와 같은 발산은 시간에 따라 심화된다.
이에 따라 아래에 있는 상기 메모리 셀들의 저항들을 정확하게 반영하는 방식으로 저항 드리프트를 처리하는 것이 바람직하다. 또한, 상기 메모리 장치의 수명에 대해 덜 정확하게 되지 않는 방식으로 저항 드리프트를 처리하는 것이 바람직하다.
저항 드리프트는 상기 불휘발성 메모리 셀들 및 기준 셀들을 리프레시하여 처리될 수 있다. 다른 접근 방법들은 프로그램 동작에 상기 리프레시를 수행하는 단계 및 상기 프로그램 동작 후에 조건의 충족에 따라 상기 리프레시를 수행하는 단계를 포함한다.
상기 기술의 일 측면에 있어서, 집적 회로는, 제1 저항을 저장하는 제1 메모리 셀, 제1 기준 저항을 갖는 제1 기준 셀(reference cell)을 포함하는 센스 증폭기(sense amplifier) 회로부, 제1 기준 셀의 리프레시 상태를 저장하는 메모리, 그리고 컨트롤 회로부를 포함한다.
상기 센스 증폭기 회로부는 상기 제1 기준 저항에 대하여 제1 저항을 비교하도록 상기 제1 메모리 셀의 제1 저항과 상기 제1 기준 셀의 상기 제1 기준 저항을 비교할 수 있다. 상기 컨트롤 회로부는 상기 제1 메모리 셀의 프로그램 명령에 반응할 수 있다. 상기 컨트롤 회로부는, 상기 제1 메모리 셀을 프로그래밍함에 따라, 상기 제1 메모리 셀의 제1 저항 및 상기 제1 기준 셀의 제1 기준 저항이 조건의 충족에 따라 리프레시되는 것을 나타내도록 상기 메모리 내에 저장된 상기 리프레시 상태를 업데이트한다. 다양한 실시예들에 있어서, 상기 조건은 시간 간격의 경과이고, 상기 조건은 상기 집적 회로의 다가오는 파워 오프(power off)에 의해 야기되는 신호의 상기 컨트롤 회로부에 의한 수신이며, 상기 조건은 상기 집적 회로에 전력을 제공하는 백업 전력 공급 장치로부터 야기되는 신호의 상기 컨트롤 회로부에 의한 수신이다.
상기 기술의 일 실시예에 있어서, 상기 컨트롤 회로부는, 상기 조건의 충족에 따라, 상기 제1 메모리 셀의 제1 저항 및 상기 제1 기준 셀 내에 저장된 제1 기준 저항을 리프레시하고, 상기 제1 메모리 셀의 제1 저항 및 상기 제1 기준 셀의 제1 기준 저항이 리프레시되었던 것을 나타내도록 상기 메모리 내에 저장된 리프레시 상태를 업데이트한다.
상기 기술의 일 실시예에 있어서, 상기 제1 메모리 셀 및 상기 제1 기준 셀은 동일한 셀 구조를 공유한다. 예를 들면, 상기 제1 메모리 셀 및 상기 제1 기준 셀 모두가 상변화 셀들인 실시예들에서, 상기 제1 메모리 셀 및 상기 제1 기준 셀 모두는 버섯(mushroom)형, 브리지(bridge)형, 액티브-인-비아(active-in-via)형 또는 포어(pore)형이 될 수 있다.
상기 기술의 일 실시예에 있어서, 상기 제1 메모리 셀 및 상기 제1 기준 셀은 동일한 프로그램 가능한 저장 물질을 공유한다. 예들은 상변화 물질, 금속 산화물 물질, 스핀 전달 토크(spin transfer torque) 물질, 도전성 브리지 물질, 자성 물질 및 자기저항 물질이다.
상기 기술의 일 실시예에 있어서, 상기 제1 저항은 다중 비트들을 저장하고, 상기 제1 기준 셀은 다른 기준 저항들을 저장하는 복수의 기준 셀들의 하나이며, 상기 센스 증폭기 회로부는 상기 제1 저항에 의해 나타나는 상기 다중 비트들을 결정하도록 상기 제1 저항을 상기 다른 기준 저항들과 비교하고, 상기 복수의 기준 셀들은 상기 조건의 충족에 따라 리프레시된다.
상기 기술의 일 측면에 있어서, 집적 회로는, 제1 저항을 저장하는 제1 메모리 셀, 제1 기준 저항을 저장하는 제1 기준 셀을 포함하는 센스 증폭기 회로부, 그리고 컨트롤 회로부를 포함한다.
상기 센스 증폭기 회로부는 상기 제1 기준 저항에 대해 상기 제1 저항을 비교하도록 상기 제1 메모리 셀 상에 저장된 상기 제1 저항과 상기 제1 기준 셀 상에 저장된 상기 제1 기준 저항을 비교한다. 상기 컨트롤 회로부는 상기 제1 메모리 셀 및 상기 제1 기준 셀을 프로그래밍함에 의해 상기 제1 메모리 셀의 프로그램 명령에 반응한다.
상기 기술의 일 측면에 있어서, 상기 제1 메모리 셀 및 상기 제1 기준 셀은 동일한 셀 구조를 공유한다. 예를 들면, 상기 제1 메모리 셀 및 상기 제1 기준 셀 모두가 상변화 셀들인 실시예들에서, 상기 제1 메모리 셀 및 상기 제1 기준 셀 모두는 버섯형, 브리지형, 액티브-인-비아형 또는 포어형이 될 수 있다.
상기 기술의 일 실시예에 있어서, 상기 제1 메모리 셀 및 상기 제1 기준 셀은 동일한 프로그램 가능한 저장 물질을 공유한다. 예들은 상변화 물질, 금속 산화물 물질, 스핀 전달 토그 물질, 도전성 브리지 물질, 자성 물질 및 자기저항 물질이다.
상기 기술의 일 실시예에 있어서, 상기 제1 저항은 다중 비트들을 저장하고, 상기 제1 기준 셀은 다른 기준 저항들을 저장하는 복수의 기준 셀들의 하나이며, 상기 센스 증폭기 회로부는 상기 제1 저항에 의해 나타나는 상기 다중 비트들을 결정하도록 상기 제1 저항을 상기 다른 기준 저항들과 비교하고, 상기 컨트롤 회로부는 상기 제1 메모리 셀의 프로그램 명령을 수신함에 따라 상기 제1 메모리 셀을 프로그램한다.
상기 기술의 일 측면에 있어서, 집적 회로는, 저항들을 저장하는 메모리 셀들의 복수의 그룹들을 포함하는 메모리 셀들의 어레이, 상기 기준 저항들을 저장하는 기준 셀들의 복수의 세트들을 포함하는 복수의 센스 증폭기들, 그리고 컨트롤 회로부를 포함한다.
상기 복수의 센스 증폭기들은 기준 저항들에 대하여 상기 저항들의 상대값을 결정하도록 상기 메모리 셀들의 어레이 상에 저장된 상기 저항들을 기준 저항들과 비교할 수 있다. 상기 기준 셀들의 복수의 세트들 내의 다른 기준 셀들의 세트들은 상기 복수의 센스 증폭기들 내의 각각의 센스 증폭기를 통해 상기 메모리 셀들의 복수의 그룹들 내의 다른 메모리 셀들의 그룹들에 연결된다. 상기 컨트롤 회로부는, 상기 복수의 그룹들 내의 메모리 셀들의 제1 그룹 내의 하나 또는 그 이상의 메모리 셀들을 프로그래밍함에 따라, 각각의 센스 증폭기를 통해 상기 메모리 셀들의 제1 그룹에 연결되는 상기 기준 셀들의 복수의 세트들 내의 기준 셀들의 세트를 프로그램한다.
상기 기술의 일 실시예에 있어서, 상기 컨트롤 회로부는, 상기 메모리 셀들의 제1 그룹 내의 상기 하나 또는 그 이상의 메모리 셀들을 프로그래밍함에 따라, 상기 메모리 셀들의 제1 그룹 내의 하나 또는 그 이상의 다른 프로그램된 메모리 셀들도 프로그램한다.
상기 기술의 일 측면에 있어서, 집적 회로는, 저항들을 저장하는 메모리 셀들의 복수의 그룹들을 포함하는 메모리 셀들의 어레이, 상기 기준 저항들을 저장하는 기준 셀들의 복수의 세트들을 포함하는 복수의 센스 증폭기들, 상기 메모리 셀들의 복수의 그룹들의 리프레시 상태들을 저장하는 메모리, 그리고 컨트롤 회로부를 포함한다.
상기 복수의 센스 증폭기들은 기준 저항들에 대해 상기 저항들의 상대값을 결정하도록 상기 메모리 셀들의 어레이 상에 저장된 상기 저항들을 기준 저항들과 비교할 수 있다. 상기 기준 셀들의 복수의 세트들 내의 다른 기준 셀들의 세트들은 상기 복수의 센스 증폭기들 내의 각각의 센스 증폭기를 통해 상기 메모리 셀들의 복수의 그룹들 내의 메모리 셀들의 다른 그룹들에 연결된다. 상기 컨트롤 회로부는, 상기 메모리 셀들의 복수의 그룹들 내의 메모리 셀들의 제1 그룹 내의 하나 또는 그 이상의 메모리 셀들을 프로그래밍함에 따라, 상기 메모리 셀들의 제1 그룹의 저항들 및 상기 기준 셀들의 복수의 세트들 내의 상기 기준 셀의 세트의 기준 저항들이 조건의 충족에 따라 리프레시되는 것을 나타내도록 상기 메모리 내에 저장된 상기 리프레시 상태들의 각각의 하나를 업데이트하며, 상기 기준 셀들의 복수의 세트들 내의 상기 기준 셀의 세트는 상기 각각의 센스 증폭기를 통해 상기 메모리 셀들의 제1 그룹에 연결된다.
상기 기술의 일 실시예에 있어서, 상기 컨트롤 회로부는, 상기 조건의 충족에 따라, 상기 메모리 셀들의 제1 그룹의 상기 저항들 및 상기 기준 셀들의 세트의 상기 기준 저항들을 리프레시하고, 상기 메모리 셀들의 제1 그룹의 저항들 및 상기 기준 셀들의 세트의 기준 저항들이 리프레시된 것을 나타내도록 상기 메모리 내에 저장된 상기 리프레시 상태들을 업데이트한다. 상기 기준 셀들의 복수의 세트들 내의 상기 기준 셀들의 세트는 상기 각각의 센스 증폭기를 통해 상기 메모리 셀들의 제1 그룹에 연결된다.
상기 기술의 일 측면은,
제1 메모리 셀을 제1 저항을 가지도록 프로그래밍하는 단계; 및
상기 제1 메모리 셀을 프로그래밍함에 따라, 상기 제1 메모리 셀의 제1 저항 및 상기 제1 기준 셀의 제1 기준 저항이 조건의 충족에 따라 리프레시되는 것을 나타내도록 메모리 내에 저장된 상기 제1 메모리 셀의 리프레시 상태를 업데이트하는 단계를 포함하며, 여기서 상기 제1 메모리 셀 및 상기 제1 기준 셀이 센스 증폭기 회로부를 통해 전기적으로 연결될 수 있는 방법이다. 상기 센스 증폭기 회로부는 상기 제1 기준 저항에 대하여 상기 제1 저항을 비교할 수 있다.
상기 기술의 다른 측면은,
제1 저항을 가지도록 제1 메모리 셀을 프로그래밍하는 단계; 및
상기 제1 메모리 셀을 프로그래밍함에 따라, 제1 기준 저항을 가지도록 제1 기준 셀을 프로그래밍하는 단계를 포함하며, 여기서 상기 제1 메모리 셀 및 상기 제1 기준 셀이 센스 증폭기 회로부를 통해 전기적으로 연결될 수 있는 방법이다. 상기 센스 증폭기 회로부는 상기 제1 기준 저항에 대하여 상기 제1 저항을 비교할 수 있다.
상기 기술의 일 측면은,
메모리 셀들의 복수의 그룹들 내의 메모리 셀들의 제1 그룹 내의 하나 또는 그 이상의 메모리 셀들을 프로그래밍하는 단계를 포함하고, 상기 하나 또는 그 이상의 메모리 셀들이 각각의 저항들을 가지며;
상기 메모리 셀들의 제1 그룹 내의 상기 하나 또는 그 이상의 메모리 셀들을 프로그래밍함에 따라, 기준 저항들을 갖는 기준 셀들의 복수의 세트들 내의 기준 셀들의 세트를 프로그래밍하는 단계를 포함하고, 여기서 상기 기준 셀들의 복수의 세트들 내의 기준 셀들의 다른 세트들이 상기 메모리 셀들의 복수의 그룹들 내의 메모리 셀들의 다른 그룹들과 복수의 센스 증폭기들 내의 각각의 센스 증폭기를 통해 전기적으로 연결될 수 있는 방법이다. 상기 각각의 센스 증폭기는 상기 기준 저항에 대해 각각의 저항들을 비교할 수 있다.
상기 기술의 일 실시예에 있어서, 상기 메모리 셀들의 제1 그룹 내의 상기 하나 또는 그 이상의 메모리 셀들을 프로그래밍함에 따라, 상기 메모리 셀들의 제1 그룹 내의 하나 또는 그 이상의 다른 프로그램된 메모리 셀들도 프로그래밍한다.
상기 기술의 일 측면은,
제1 저항을 가지도록 메모리 셀들의 복수의 그룹들 내의 메모리 셀들의 제1 그룹 내의 하나 또는 그 이상의 메모리 셀들을 프로그래밍하는 단계; 및
상기 메모리 셀들의 제1 그룹 내의 상기 하나 또는 그 이상의 메모리 셀들을 프로그래밍함에 따라, 상기 메모리 셀들의 제1 그룹 내의 저항들 및 기준 셀들의 복수의 세트들 내의 기준 셀들의 세트의 기준 저항들이 조건의 충족에 따라 리프레시되는 것을 나타내도록 메모리 내에 저장된 복수의 리프레시 상태들의 각각의 하나를 업데이트하는 단계를 포함하며, 상기 기준 셀들의 세트가 복수의 센스 증폭기들 내의 각각의 센스 증폭기를 통해 상기 메모리 셀들의 제1 그룹에 연결되는 방법이다.
본 발명의 다른 측면들과 이점들은 다음의 도면들, 발명의 상세한 설명 및 특허 청구 범위에 대한 검토를 통해 이해될 수 있을 것이다.
본 발명에 따르면, 메모리 셀들의 저항들을 정확하게 반영하고, 상기 메모리 장치의 수명에 정확한 방식으로 저항 드리프트를 처리할 수 있다.
도 1은 일정한 기준 문턱값들을 갖는 저항 드리프트의 예를 나타내는 그래프이다.
도 2는 시간으로 조절되는 기준 문턱값들을 갖는 저항 드리프트의 예를 나타내는 그래프이다.
도 3은 저항성 메모리 셀들 및 기준 셀들의 리프레시 상태를 나타내는 플래그들을 저장할 수 있는 리프레시 상태 메모리를 구비하는, 상기 저항성 메모리 셀들 및 기준 셀들을 리프레시하는 예시적인 시스템의 블록도이다.
도 4는 리프레시 상태 플래그들을 저장하는 메모리를 요구하지 않고 저항성 메모리 셀들 및 기준 셀들을 리프레시하는 예시적인 시스템의 블록도이다.
도 5 및 도 6은 NOR-유사 그룹들 및 DRAM-유사 그룹들이 대조되는 메모리 셀 그룹의 다른 크기들의 예들이다.
도 7은 저항 드리프트에 대응하도록 리프레시를 수행하는 집적 회로를 제조하는 예시적인 프로세스 흐름도이다.
도 8은 저항 드리프트에 대응하도록 리프레시를 수행하는 집적 회로의 예시적인 프로세스 흐름도이다.
도 9는 프로그램을 위해 선택되는 메모리 셀을 포함하는 메모리 셀들의 그룹을 구비하여 저항 드리프트에 대응하도록 리프레시를 수행하는 집적 회로의 예시적인 프로세스 흐름도이다.
도 10은 메모리 셀들 및 기준 셀들의 리프레시 상태를 나타내는 메모리 플래그들을 구비하여 저항 드리프트에 대응하도록 리프레시를 수행하는 집적 회로의 예시적인 프로세스 흐름도이다.
도 11은 프로그램을 위해 선택되는 메모리 셀을 포함하는 메모리 셀들의 그룹을 구비하고 메모리 셀들 및 기준 셀들의 리프레시 상태를 나타내는 메모리 플래그들을 구비하여, 저항 드리프트에 대응하도록 리프레시를 수행하는 집적 회로의 예시적인 프로세스 흐름도이다.
도 12-도 16은 메모리 셀들 및 기준 셀들로 사용될 수 있는 상변화 셀들의 다른 형태들을 예시한다.
도 12는 메모리 셀들 및 기준 셀들로 사용될 수 있는 버섯형 셀의 단면도이다.
도 13은 메모리 셀들 및 기준 셀들로 사용될 수 있는 브리지형 셀의 단면도이다.
도 14는 메모리 셀들 및 기준 셀들로 사용될 수 있는 액티브-인-비아형 셀을 단면도를 나타낸다.
도 15는 메모리 셀들 및 기준 셀들로 사용될 수 있는 포어형 셀의 단면도를 나타낸다.
도 16은 메모리 셀들 및 기준 셀들로 사용될 수 있는 금속 산화물 셀의 단면도를 예시한다.
도 17은 메모리 셀들 및 기준 셀들을 포함하는 집적 회로의 블록도이다.
다음의 설명은 대체로 특별한 구조적인 실시예들 및 방법들을 참조하게 될 것이다. 본 발명을 구체적으로 개시된 실시예들과 방법들에 제한하려는 발명들은 존재하지 않으며, 본 발명이 다른 특징들, 요소들, 방법들 및 실시예들을 이용하여 수행될 수 있는 점이 이해될 것이다. 바람직한 실시예들은 특허 청구 범위에 의해 정의되는 그 범주에 제한하려는 것이 아니라 본 발명을 예시하기 위해 기재될 것이다. 해당 기술 분야에서 통상의 지식을 가진 자라면 다음의 설명들에 대한 다양하고 균등한 변화들을 인지할 수 있을 것이다. 다양한 실시예들에서 동일한 요소들은 공통적으로 동일한 참조 부호들로 언급된다.
도 3은 저항성 메모리 셀들 및 기준 셀들을 리프레시하는 예시적인 시스템의 블록도이며, 상기 저항성 메모리 셀들 및 상기 기준 셀들의 리프레시 상태를 나타내는 플래그(flag)들을 저장할 수 있는 리프레시 상태 메모리를 포함한다.
집적 회로(101)는 그룹 1(120)부터 그룹 N(130)까지를 포함하는 N의 그룹들을 포함한다. 그룹 1(120)은, 메모리 셀 그룹 1(121), Y-디코더(decoder) 1(122), 센스 증폭기(sense amplifier) 1(124), 기준 셀(reference cell)들 1(126), 그리고 X-디코더 1(128)을 포함한다. 그룹 N(130)은, 메모리 셀 그룹 N(131), Y-디코더 N(132), 센스 증폭기 N(134), 기준 셀들 N(136), 그리고 X-디코더 N(138)을 포함한다. 상기 N의 그룹들의 다른 그룹들은 유사한 부품들을 포함할 수 있다. 다른 실시예에 있어서, X-디코더는 다중 그룹들 사이에 공유될 수 있다.
메모리 셀 그룹 1(121) 내지 메모리 셀 그룹 N(131) 내의 다양한 셀 구조들 및 물질들의 예들은 후속하여 도면들과 함께 논의된다. 독취, 프로그램 및 소거와 같은 메모리 동작들을 위해 선택되는 메모리 셀들은 그룹 1(120) 내의 X-디코더 1(128) 및 Y-디코더 1(122) 그리고 그룹 N(130) 내의 X-디코더 N(138) 및 Y-디코더 N(132)을 거쳐 처리된다. 독취 동작을 수행하거나, 프로그램이나 소거 동작의 인증 단계일 때, 센스 증폭기 1(124)은 메모리 셀 그룹 1(121) 내의 선택된 메모리 셀을 기준 셀들 1(126)과 비교한다. 유사하게, 센스 증폭기 N(134)은 메모리 셀 그룹 N(131) 내의 선택된 메모리 셀을 기준 셀들 N(136)과 비교한다. 메모리 셀들을 기준 셀들과 비교함에 의해, 상기 센스 증폭기는 상기 기준 셀에 대해 상기 메모리 셀 내에 저장되는 저항의 상대값을 결정한다.
기준 셀들의 예시적인 수는 1 이하인, 메모리 셀에 저장될 수 있는 가능한 데이터 값들의 전체 수이다. 상기 기준 셀들에 의해 저장되는 기준 저항들은 다른 데이터 값들을 나타내는 저항 범위들을 구분한다. 예를 들면, 2개의 가능한 데이터 값들을 가지는 기본적인 2 레벨의 메모리 셀은 2개의 다른 데이터 값들을 나타내는 2의 저항 범위들을 구분하는 기준 저항을 저장하는 2－1＝1의 기준 셀과 비교될 수 있으며, N개의 가능한 데이터 값들을 갖는 N 레벨의 메모리 셀은 N의 다른 데이터 값들을 나타내는 N의 저항 범위들을 구분하는 N－1의 다른 기준 저항들을 저장하는 N－1의 기준 셀들과 비교될 수 있다. 이와 같은 경우들에서, 메모리 셀들을 기준 셀들과 비교함에 의해, 상기 센스 증폭기는 저장된 저항을 포괄하는 상기 N의 저항 범위들의 특정한 하나를 결정하기 위해 상기 N－1의 기준 셀들에 대하여 상기 메모리 셀 내에 저장되는 저항의 상대값을 결정한다.
다양한 실시예들에 있어서, 상기 셀 구조 및/또는 물질들은 서로 대응되는 상기 메모리 셀 그룹의 메모리 셀들 및 상기 기준 셀들 사이에서 동일하다. 센스 증폭기가 비교를 위해 메모리 셀들 및 기준 셀들을 서로 전기적으로 연결할 수 있고, 상기 메모리 셀들 및 기준 셀들을 서로로부터 연결 해제할 수 있을 때, 상기 메모리 셀들 및 기준 셀들은 서로 대응된다. 예를 들면, 메모리 그룹 1(121) 내의 메모리 셀들 및 기준 셀들 1(126) 내의 기준 셀들은 센스 증폭기 1(124)을 통해 서로 대응되고, 메모리 그룹 N(121) 내의 메모리 셀들 및 기준 셀들 N(136) 내의 기준 셀들은 센스 증폭기 N(134)을 통해 서로 대응된다.
서로 상기 셀 구조 및/또는 물질들을 공유함에 의해, 메모리 셀들에 의해 겪는 저항 드리프트(resistance drift) 및 기준 셀들에 의해 겪는 저항 드리프트는 서로 가깝게 추적된다. 그러나, 메모리 셀들 및 기준 셀들 사이의 이와 같은 저항 드리프트의 추적은 리프레시 없이 시간의 경과와 함께 발산된다.
메모리 셀 그룹 디코더(150)는 컨트롤 회로부(171)에 반응하여 그룹 1(120) 내지 그룹 N(130)을 포함하는 상기 N의 그룹들의 하나를 선택한다.
메모리(180)는 그룹 1(120) 내지 그룹 N(130)을 위한 리프레시 상태 플래그(refresh status flag)들을 저장한다. 상기 특정 그룹 내의 상기 메모리 셀들의 하나 또는 그 이상이 프로그램될 때, 특정 그룹을 위한 메모리 플래그가 설정된다. 특정 그룹을 위해 설정된 메모리 플래그는 상기 특정 그룹 내의 프로그램된 메모리 셀들 및 기준 셀들이 시간 간격의 경과, 상기 집적 회로의 다가오는 파워 오프(power off)에 의해 야기되는 신호의 상기 컨트롤 회로부에 의한 수신, 그리고 상기 집적 회로에 전력을 제공하는 백업 전력 공급 장치로부터 야기되는 신호의 상기 컨트롤 회로부에 의한 수신과 같은 일부 조건의 충족에 따라 리프레시되는 것을 나타낸다. 상기 특정 그룹 내의 프로그램된 메모리 셀들 및 기준 셀들의 리프레시 후, 상기 특정 그룹을 위한 상태 플래그가 리셋된다. 컨트롤 회로부(171)에 의해 수행되는 예시적인 프로세스 흐름들은 도 10 및 도 11의 예들에서 논의된다. 상기 컨트롤 회로부는 도 10 및 도 11의 예들에서 나타낸 바와 같이 리프레시 또는 프로그래밍을 수행할 수 있다.
상기 메모리(180)의 위치는 예시적이다. 예를 들면, 상기 메모리(180)는 도시된 구성 요소 내 또는 추가적인 구성 요소 내의 다른 그룹들인, 그룹 1(120) 내지 그룹 N(130)의 일부가 될 수 있다. 다른 실시예에 있어서, 메모리(180) 내의 플래그들은 다르게 크기가 조절된 그룹 내의 프로그램된 메모리 셀들 및 기준 셀들의 다르게 크기가 조절된 그룹이 일부 조건들인, 시간 간격의 경과, 상기 집적 회로의 다가오는 파워 오프에 의해 야기되는 신호의 상기 컨트롤 회로부에 의한 수신, 그리고 상기 집적 회로에 전력을 제공하는 백업 전력 공급 장치로부터 야기되는 신호의 상기 컨트롤 회로부에 의한 수신의 충족에 따라 리프레시되는 것을 나타낼 수 있다. 예를 들면, 메모리 셀 그룹 1(121) 또는 메모리 셀 그룹 N(131)과 같은 전체 메모리 셀 그룹의 상기 프로그램된 셀들보다는, 상기 메모리 셀 그룹이 메모리(180) 내의 다른 플래그들에 의해 나타나는 다른 서브-그룹들을 갖는 보다 작은 서브-그룹들로 구분될 수 있다. 다른 예에 있어서, 중요하지 않은 데이터를 유지하는 메모리 그룹의 일부들이 메모리(180) 내의 플래그에 의해 나타나지 않고 남을 수 있다.
도 4는 리프레시 상태 플래그들을 저장하는 메모리를 요구하지 않고 상기 저항성 메모리 셀들 및 상기 기준 셀들을 리프레시하는 예시적인 시스템의 블록도이다.
도 4는 메모리 셀 그룹 1(121) 내지 메모리 셀 그룹 N(131), 그리고 메모리 셀 그룹 디코더(150)와 같은 도 3과 많은 동일한 부품들을 공유한다. 그러나, 도 4의 집적 회로(102)에서, 리프레시 상태 플래그들을 저장하는 메모리(180)가 요구되지 않는다.
리프레시는 도 3의 예보다는 도 4의 예에서 보다 빈번하게 일어난다. 그러나, 플래시와 같은 메모리들이 프로그래밍을 수행하기 전에 블록 소거를 수행하는 사이클링 지속성(cycling endurance)은 영향을 받지 않는다. 일부 실시예들에 있어서, 기준 셀들의 사이클링 지속성은 메모리 셀들의 사이클링 지속성과 같다. 사이클링 지속성은 상기 셀의 수명 동안의 수많은 실행 가능한 프로그램 및 소거 사이클들을 언급한다.
다른 실시예에 있어서, 모든 그룹들이 시간 간격의 경과, 상기 집적 회로의 다가오는 파워 오프에 의해 야기되는 신호의 상기 컨트롤 회로부에 의한 수신, 그리고 상기 집적 회로에 전력을 제공하는 백업 전력 공급 장치로부터 야기되는 신호의 상기 컨트롤 회로부에 의한 수신과 같은 조건의 충족에 따라 리프레시되기 때문에, 상기 메모리(180)가 요구되지 않는다. 선택적으로는, 모든 그룹들보다는, 모든 상기 그룹들의 소정의 서브세트가 조건의 충족에 따라 리프레시된다. 또 다른 선택적인 예에 있어서, 각각의 상기 그룹들의 소정의 서브-그룹이 조건의 충족에 따라 리프레시된다. 다른 선택적인 예에 있어서, 상기 그룹들의 소정의 서브세트의 소정의 서브-그룹이 조건의 충족에 따라 리프레시된다. 몇몇의 이와 같은 선택적인 예들은, 리프레시를 겪는 부분들의 확인이 미리 정해지기 때문에 메모리(180)가 최후의 리프레시 이래로 프로그램되었된 메모리 셀들을 갖는 메모리 셀 그룹들의 추적을 유지할 필요가 없다는 특징을 공유한다.
컨트롤 회로부(172)에 의해 수행되는 예시적인 프로세스 흐름들이 도 8 및 도 9의 예들에서 논의된다. 상기 컨트롤 회로부는 도 8 및 도 9의 예들에서 나타낸 바와 같이 리프레시 또는 프로그래밍을 수행할 수 있다. 그렇지 않으면, 컨트롤 회로부(172)는 도 3의 컨트롤 회로부(171)와 유사하게 수행할 수 있다.
도 5 및 도 6은 NOR-유사 그룹들 및 DRAM-유사 그룹들이 대조되는 메모리 셀 그룹들의 다른 크기들의 예들이다. 도 5 및 도 6의 예시적인 그룹들은 도 3의 집적 회로 또는 도 4의 집적 회로 내에 사용될 수 있다.
도 5는 NOR-유사 메모리 셀 그룹 1(221), Y-디코더 1(222), 센스 증폭기 1(224), 기준 셀들 1(226), 그리고 X-디코더 1(228)을 포함하는 그룹(220)을 나타낸다.
도 6은 DRAM-유사 메모리 셀 그룹 1(321), Y-디코더 1(322), 센스 증폭기 1(324), 기준 셀들 1(326), 그리고 X-디코더 1(328)을 포함하는 그룹(320)을 나타낸다.
상기 DRAM-유사 메모리 셀 그룹 1(321)은 상기 X-방향 및 상기 Y-방향 모두로 상기 NOR-유사 메모리 셀 그룹 1(221)보다 작다. 워드 라인들은 상기 Y-디코더의 길이 방향을 따라 상기 X-디코더로부터 연장되고, 비트 라인들은 상기 X-디코더의 길이 방향을 따라 상기 Y-디코더로부터 연장된다. 따라서 상기 X-방향 치수는 상기 비트 라인 길이를 나타내고, 상기 Y-방향 치수는 상기 워드 라인 길이를 나타낸다. DRAM-유사 메모리 셀 그룹 1(321)은 보다 짧은 비트 라인들 및 보다 짧은 워드 라인들을 가지며, NOR-유사 메모리 셀 그룹 1(221)은 보다 긴 비트 라인들 및 보다 긴 워드 라인들을 가진다.
보다 높은 독취 및 기입 성능을 위하여, DRAM-유사 메모리 셀 그룹 1(321)은 NOR-유사 메모리 셀 그룹 1(221) 위에 적용된다. DRAM-유사 메모리 셀 그룹 1(321)은 NOR-유사 메모리 셀 그룹 1(221)보다 적은 메모리 용량을 가진다. 따라서 동일한 전체 메모리 용량까지 상승시키기 위해, DRAM-유사 메모리 셀 그룹들이 NOR-유사 메모리 셀 그룹들보다 많이 요구된다. DRAM-유사 메모리 성능을 위해 요구되는 보다 큰 수의 그룹들은 보다 많은 센스 증폭기들, 상기 센스 증폭기들을 위한 기준 셀들의 보다 많은 별도의 그룹들, 그리고 다른 그룹들에 대한 보다 많은 와이어 라우팅(wire routing)과 같은 보다 많은 오버헤드를 수반한다. 따라서 비록 DRAM-유사 메모리 셀 그룹들의 메모리 용량들 및 NOR-유사 메모리 셀 그룹들의 메모리 용량들이 별도로 동일한 전체 메모리 용량을 합계가 되지만, DRAM-유사 메모리 셀 그룹들의 총합 크기는 NOR-유사 메모리 셀 그룹들의 총합 크기보다 커지는 경향이 있다.
선택적인 예는 다른 X-치수들 및 Y-치수들의 다중 메모리 셀 그룹들을 포함함에 의해 DRAM-유사 메모리 성능 및 NOR-유사 메모리 성능을 결합시킬 수 있다. 동일한 실시예에 있어서, 보다 작게 치수화된 메모리 셀 그룹들은 보다 우수한 메모리 성능을 제공하며, 보다 크게 치수화된 메모리 셀 그룹들은 벌크(bulk) 메모리 용량을 증가시킨다.
일부 실시예들에 있어서, 저항 드리프트는 다음 식들에 의해 특징지어질 수 있다.
[식 1]
Figure pat00001
[식 2]
Figure pat00002
상기 제1 식에 있어서, 저항 드리프트의 시간 간격 후의 종료 시간에서 저항은 상기 초기 저항에 분수를 곱한 것과 동일하다. 상기 분수는 시작 시간에 대한 상기 종료 시간의 비이다. 상기 분수는 지수 감마인 드리프트 계수(drift coefficient)를 가진다.
상기 제2 식에서, 감마인 상기 드리프트 계수는 분수와 동일하다. 상기 분자는 2개의 로그값들인 상기 종료 저항의 로그값 및 상기 초기 저항의 로그값의 차이이다. 상기 분모는 2개의 로그값들인 상기 종료 시간의 로그값 및 상기 시작 시간의 로그값의 차이이다.
다음의 예시적인 표들은 프로그래밍 이후의 1시간의 경과의 판단에서 및 프로그래밍 이후의 24시간의 경과의 판단에서 저항 드리프트의 결과로 감소하는 저항 윈도우(resistance window)들의 계산들을 나타낸다. 상기 각각의 시간 간격의 경과의 판단에서, 프로그램된 메모리 셀들 및 기준 셀들의 리프레시가 개시될 수 있다. 리프레시 후, 상기 저항 드리프트 프로세스가 다시 시작된다.
다음의 표는 상기 두 저항 드리프트 식들을 이용하는 예이다. 메모리 셀들은 다른 기준 저항 범위들 내의 저항값들 R1, R2 및 R3을 저장한다. 상기 다른 저항 범위들은 다른 기준 저항들 150㏀, 300㏀ 및 530㏀으로 구분된다. 상기 시작 시간 t0는 5초이다. 상기 초기 저항 R0은 종료 저항까지 3,600초(1시간) 및 86,400초(24시간)의 시간 간격들 동안 저항 드리프트를 겪는다. 상기 드리프트 계수 감마는 0.01이다. 상기 저항 윈도우는 상기 기준 저항 및 상기 종료 저항의 차이이다. 다음의 표에 있어서, 가장 작은 크기의 저항 윈도우는 24시간에서의 리프레시 이전에 약 62㏀으로 떨어진다.
R(㏀) R0(㏀) t(초) Ref(㏀) R-윈도우(㏀)
R1 85.44041 80 3600 150 64.55959232
88.19936 80 86400 150 61.80064191
R2 213.601 200 3600 300 86.39898079
220.4984 200 86400 300 79.50160477
R3 405.8419 380 3600 530 124.1580635
418.947 380 86400 530 111.0530491
다음의 표는 상기 두 저항 드리프트 식들을 이용하는 다른 예이다. 메모리 셀들 다른 기준 저항 범위들 내의 저항값들 R1, R2 및 R3을 저장한다. 상기 다른 저항 범위들은 다른 기준 저항들 150㏀, 300㏀ 및 530㏀으로 구분된다. 시작 시간 t0은 5초이다. 상기 초기 저항 R0은 상기 종료 저항까지 3,600초(1시간) 및 86,400초(24시간)의 시간 간격들 동안 저항 드리프트를 겪는다. 상기 드리프트 계수 감마는 0.03이다. 상기 저항 윈도우는 상기 기준 저항 및 상기 종료 저항 사이의 차이이다. 다음의 표에 있어서, 가장 작은 크기의 저항 윈도우는 24시간에서의 리프레시 이전에 약 21㏀으로 강하된다.
R(㏀) R0(㏀) t(초) Ref(㏀) R-윈도우(㏀)
R1 97.45631 80 3600 150 52.54369039
107.2053 80 86400 150 42.79468947
R2 243.6408 200 3600 300 56.35922597
268.0133 200 86400 300 31.98672367
R3 462.9175 380 3600 530 67.08252934
509.2252 380 86400 530 20.77477498
앞서의 예시적인 표에 있어서, 24시간의 상기 예시적인 리프레시 기간은 상기 메모리 셀 및 상기 기준 셀의 10년의 수명에 대해 메모리 셀을 리프레시하고 기준 셀을 리프레시하는 양들의 약 3600배가 된다. 24시간보다 길거나 짧거나, 1시간보다 길거나 짧은 리프레시 기간들이 선택될 수 있다. 유사하게, 다른 값들이 기준 저항들의 수량과 값들, 초기 저항들의 수량과 값들, 그리고 설계와 제조 변화들로 결정될 수 있는 감마를 위해 선택될 수 있다
도 7은 저항 드리프트에 대응하도록 리프레시를 수행하는 집적 회로를 제조하는 예시적인 프로세스 흐름이다.
402에서, 저항 드리프트는, 예를 들면 앞서의 예시적 표들에 나타낸 바와 같이 모델화되거나 측정된다. 404에서, 상기 최소 저항 윈도우가 확인된다. 상기 최소 저항 윈도우가 허용될 수 없을 경우, 상기 시간 간격은 상기 최소 저항 윈도우가 허용 가능할 때까지 저항 드리프트의 양을 낮추도록 감소될 수 있다. 선택적으로는, 상기 최소 저항 윈도우가 허용 가능할 경우, 상기 시간 간격이 저항 드리프트의 양을 상승시키도록 증가될 수 있으므로, 허용 가능한 최소 저항 윈도우를 유지하면서 상기 리프레시의 빈도가 감소된다. 406에서, 적절한 리프레시 기간으로 설계된 상기 집적 회로가 테이프 아웃(tape out)된다. 선택적으로는, 상기 집적 회로의 제조 후, 적절한 리프레시 기간이 상기 집적 회로 상으로 프로그램된다. 상기 프로세스 흐름은 상기 단계들의 서브세트 또는 서브결합까지 짧아질 수 있다.
다음의 도 8-도 11은 리프레시를 수행하는 예시적인 프로세스 흐름을 나타낸다. 상기 예시적인 프로세스 흐름들에 있어서, 리프레시는 프로그램 명령 내에서 확인되는 셀들의 성공적인 프로그래밍을 뒤따르는 프로그램의 경우들을 나타낸다. 상기 리프레시는 상기 프로그램을 진행하는 소거 또는 블록 소거를 포함한다.
도 8은 저항 드리프트에 대응하도록 리프레시를 수행하는 집적 회로의 예시적인 프로세스 흐름이다.
502에서, 프로그램 명령이 메모리 셀을 프로그램하도록 수신된다. 504에서, 상기 프로그램 명령에 반응하여, 상기 메모리 셀이 프로그램된다. 506에서, 상기 프로그램된 메모리 셀을 위한 기준 셀들이 리프레시된다. 상기 기준 셀들을 리프레시함에 의해, 상기 리프레시된 기준 셀들이 상기 프로그램 명령에 반응하여 프로그램된 상기 메모리 셀을 뒤따르는 후속되는 저항 드리프트를 겪을 것이다.
이러한 프로세스 흐름은, 예를 들면 도 4의 집적 회로로 수행될 수 있다. 상기 프로그램된 메모리 셀은 메모리 셀 그룹 1(121) 내지 메모리 셀 그룹 N(131)의 임의의 것 내에 있을 수 있다. 상기 기준 셀들은 상기 프로그램된 메모리 셀과 동일한 그룹 내에 있다. 예를 들면, 메모리 셀 그룹 1(121) 내의 메모리 셀을 프로그램하는 프로그램 명령의 수신에 반응하여, 메모리 셀 그룹 1(121) 내의 상기 메모리 셀이 프로그램된다. 리프레시를 위하여, 상기 기준 셀들 1(126) 내의 기준 셀들이 프로그램된다.
도 9는 프로그램을 위해 선택된 메모리 셀을 포함하는 메모리 셀들의 그룹으로 저항 드리프트에 대응하도록 리프레시를 수행하는 집적 회로의 예시적인 프로세스 흐름이다.
602에서, 프로그램 명령이 메모리 셀 그룹 내의 메모리 셀을 프로그램하도록 수신된다. 604에서, 상기 프로그램 명령에 반응하여, 상기 메모리 셀 그룹 내의 상기 메모리 셀이 프로그램된다. 606에서, 다른 셀들의 다중 세트들이 리프레시된다. 하나의 세트의 리프레시에 있어서, 상기 프로그램된 메모리 셀을 위한 기준 셀들이 리프레시된다. 도 8에서와 같이, 상기 기준 셀들을 리프레시함에 의해, 상기 리프레시된 기준 셀들이 상기 프로그램 명령에 반응하여 프로그램된 상기 메모리 셀을 추적하는 후속되는 저항 드리프트를 겪을 것이다. 다른 세트의 리프레시에 있어서, 다른 프로그램된 메모리 셀들에 의해 저장된 다른 저항들이 리프레시된다. 이들 다른 프로그램된 메모리 셀들은 상기 프로그램된 메모리 셀과 동일한 메모리 셀 그룹 내에 있으며, 이전에 프로그램되었다. 상기 프로그램된 메모리 셀과 동일한 메모리 셀 그룹 내의 이들 다른 저항들을 리프레시함에 의해, 상기 다른 프로그램된 메모리 셀들이 상기 프로그램 명령에 반응하여 프로그램된 상기 메모리 셀을 뒤따르는 후속되는 저항 드리프트를 겪을 것이다.
이러한 프로세스 흐름은, 예를 들면 도 8에 대한 논의에서와 같이, 도 4의 집적 회로로 수행될 수 있다. 예를 들면, 메모리 셀 그룹 1(121) 내의 메모리 셀을 프로그햄하는 프로그램 명령의 수신에 반응하여, 메모리 셀 그룹 1(121) 내의 상기 메모리 셀이 프로그램된다. 리프레시를 위하여, 기준 셀들 1(126) 내의 상기 기준 셀들이 프로그램되고, 메모리 셀 그룹 1(121) 내의 다른 프로그램된 메모리 셀들이 프로그램된다.
도 10은 상기 메모리 셀들 및 상기 기준 셀들의 리프레시 상태를 나타내는 메므로 플러그들로 저항 드리프트에 대응하도록 리프레시를 수행하는 집적 회로의 예시적인 프로세스 흐름이다.
502에서, 프로그램 명령이 메모리 셀을 프로그램하도록 수신된다. 504에서, 상기 프로그램 명령에 반응하여, 상기 메모리 셀이 프로그램된다. 507에서, 메모리 플래그는 조건의 충족에 따라 더 수행되는 리프레시를 나타내도록 상기 프로그램된 메모리 셀에 대해 설정된다. 따라서, 도 8 및 도 9와는 달리, 상기 리프레시는 상기 프로그램 명령의 직접적인 결과로 수행되지는 않는다. 상기 리프레시를 지연시킴에 의해, 상기 리프레시의 예들이 감소될 수 있다. 도 8 및 도 9가 다중 리프레시들을 필요로 할 수 있는 반면, 도 10은 그렇지 않으면 다중 리프레시들이 될 수 있는 것들을 보다 적은 리프레시들로 합칠 수 있다. 그러나, 상기 리프레시 상태를 저장하는 상기 메모리 플래그들을 유지하는 것은 추가적인 오버헤드가 될 수 있다.
508에서, 상기 리프레시를 위한 조건이 만족되는 지가 결정된다. 충족된 조건들의 예들은 시간 간격(510)의 경과, 상기 집적 회로(512)의 다가오는 파워 오프에 의해 야기되는 신호의 상기 컨트롤 회로부에 의한 수신, 그리고 상기 집적 회로(514)에 전력을 제공하는 백업 전력 공급 장치로부터 야기되는 신호의 상기 컨트롤 회로부에 의한 수신이다.
상기 조건이 충족되지 않고 남아 있는 동안, 상기 프로세스 루프들은 다른 메모리 동작들을 위해 502로 돌아간다. 상기 조건이 충족될 때, 상기 프로세스는 516으로 계속된다. 516에서, 상기 프로그램된 메모리 셀에 대해 설정된 메모리 플래그에 반응하여, 상기 메모리 셀 내에 저장된 저항이 프로그래밍에 의해 리프레시된다. 또한, 상기 메모리 셀을 위한 기준 셀들이 프로그래밍에 의해 리프레시된다. 도 8 및 도 9에서와 같이, 상기 기준 셀들을 리프레시함에 의해, 상기 리프레시된 기준 셀들은 상기 프로그램 명령에 반응하여 프로그램된 상기 메모리 셀을 뒤따르는 후속하는 저항 드리프트를 겪을 것이다. 그러나, 도 8 및 도 9와는 달리, 선택되고 상기 프로그램 명령에 의해 프로그램된 동일한 메모리 셀도 리프레시된다. 이러한 동일한 메모리 셀은 상기 메모리 셀이 선택되고 상기 프로그램 명령에 의해 프로그램되는 이전의 시간 및 상기 리프레시가 상기 조건의 충족의 결과로 기준 셀들에 대해 일어나는 나중의 시간 사이의 시간 지연에 대응하여 리프레시된다. 상기 동일한 메모리 셀도 리프레시되지 않는 한, 이러한 시간 지연은 동일한 메모리 셀 및 상기 리프레시된 기준 셀들 사이에 다른 저항 드리프트들을 가져올 수 있다. 518에서, 상기 메모리(180) 내의 설정된 메모리 플래그가 리셋되고, 상기 프로세스 루프들은 502로 돌아간다.
이러한 프로세스 흐름은, 예를 들면 도 3의 집적 회로로 수행될 수 있다. 상기 프로그램된 메모리 셀은 메모리 셀 그룹 1(121) 내지 메모리 셀 그룹 N(131)의 임의의 것 내에 있을 수 있다. 메모리 셀 그룹 1(121) 내의 메모리 셀을 프로그램하는 프로그램 명령의 수신에 반응하여, 메모리 셀 그룹 1(121) 내의 상기 메모리 셀이 프로그램된다. 메모리 셀 그룹 1(121) 내의 상기 메모리 셀을 위한 메모리(180) 내의 상기 메모리 플래그가 설정된다. 리프레시를 위한 상기 조건의 충족에 따라, 메모리 셀 그룹 1(121) 내의 상기 메모리 셀이 프로그래밍에 의해 리프레시되고, 기준 셀들 1(126) 내의 기준 셀들이 프로그래밍에 의해 리프레시된다.
도 11은 프로그램을 위해 선택되는 메모리 셀을 포함하는 메모리 셀들의 그룹을 구비하고 메모리 셀들 및 상기 기준 셀들의 리프레시 상태를 나타내는 메모리 프래그들을 구비하여, 저항 드리프트에 대항하도록 리프레시를 수행하는 집적 회로의 예시적인 프로세스 흐름이다.
602에서, 프로그램 명령이 메모리 셀 그룹 내의 메모리 셀을 프로그램하기 위해 수신된다. 604에서, 상기 프로그램 명령에 반응하여, 상기 메모리 셀 그룹 내의 메모리 셀이 프로그램된다. 607에서, 메모리 플래그가 조건의 충족에 따라 더 리프레시가 수행되는 것을 나타내도록 상기 프로그램된 메모리 셀을 갖는 메모리 셀 그룹에 대해 설정된다. 도 10에서와 같이, 상기 리프레시 상기 프로그램 명령의 직접적인 결과로서 수행되지는 않는다. 상기 리프레시를 지연시킴에 의해, 그렇지 않으면 다중 리프레시들이 될 수 있는 것들이 보다 적은 리프레시들로 합해진다. 그러나, 상기 리프레시 상태를 저장하는 상기 메모리 플래그들을 유지하는 것은 추가적인 오버헤드가 될 수 있다.
608에서, 리프레시를 위한 조건이 만족되는 지가 결정된다. 충족된 조건들의 예들은 시간 간격(610)의 경과, 상기 집적 회로(612)의 다가오는 파워 오프에 의해 야기되는 신호의 상기 컨트롤 회로부에 의한 수신, 그리고 상기 집적 회로(614)에 전력을 제공하는 백업 전력 공급 장치로부터 야기되는 신호의 상기 컨트롤 회로부에 의한 수신이다.
상기 조건들이 충족되지 않고 남아 있는 동안, 다른 메모리 동작들을 위해 상기 프로세스 루프들은 602로 돌아간다. 상기 조건이 충족될 때, 상기 프로세스는 616으로 계속된다. 616에서, 프로그램된 메모리 셀들을 갖는 메모리 셀 그룹들을 위해 설정된 메모리 플래그들에 반응하여, 셀들의 다중 세트들이 리프레시된다. 리프레시된 셀들의 하나의 세트에서, 프로그램된 메모리 셀들을 갖는 플래그된 그룹들을 위한 기준 셀들이 리프레시된다.
리프레시된 셀들의 다른 세트에서, 상기 플래그된 그룹들 내의 프로그램된 메모리 셀들이 리프레시된다. 이들 프로그램된 메모리 셀들은 하나 또는 그 이상의 프로그램 명령들 내에 프로그램되었을 수 있다. 이들 프로그램된 메모리 셀들을 리프레시함에 의해, 상기 프로그램된 메모리 셀들 및 상기 기준 셀들은 서로를 추적하는 후속되는 저항 드리프트들을 겪을 것이다. 618에서, 메모리(180) 내에 설정된 메모리 플래그들이 리셋되고, 상기 프로세스 루프들은 602로 돌아간다.
이러한 프로세스 흐름은, 예를 들면 도 3의 집적 회로로 수행될 수 있다. 예를 들면, 메모리 셀 그룹 1(121) 내의 메모리 셀을 프로그램하는 프로그램 명령의 수신에 반응하여, 상기 메모리 셀 그룹 1(121) 내의 메모리 셀이 프로그램된다.
상기 프로그램된 메모리 셀을 갖는 메모리 셀 그룹 1(121)을 위한 메모리(180) 내의 메모리 플래그가 설정된다. 리프레시를 위한 상기 조건의 충족에 따라, 메모리 셀 그룹 1(121) 내의 상기 프로그램된 메모리 셀들이 리프레시되고, 기준 셀들 1(126) 내의 기준 셀들이 리프레시된다.
도 12 내지 도 16은 메모리 셀들 및 기준 셀들로 사용될 수 있는 프로그램 가능한 저항 메모리 요소들을 이용하는 셀 구조들을 예시한다.
도 12 내지 도 15는 상변화 물질들에 기초하는 셀들을 예시한다. 상기 상변화 물질들의 실시예들은 칼코게나이드(chalcogenide)계 물질들 및 다른 물질들을 포함하는 상변화 계열의 메모리 물질들을 포함한다. 칼코겐(chalcogen)들은 주기율표의 VIA족의 일부를 구성하는 산소(O), 황(S), 셀레늄(Se) 및 텔루르(Te)의 네 원소들의 임의의 하나를 포함한다. 칼코게나이드들은 보다 전기양성인(electropositive) 원소 또는 라디칼(radical)을 갖는 칼코겐의 화합물들을 포함한다. 칼코게나이드 합금들은 전이 금속들과 같은 다른 물질들과 칼코게나이드의 결합들을 포함한다. 칼코게나이드 합금은 게르마늄(Ge) 및 주석(Sn)과 같은 원소들의 주기율표의 IVA족으로부터의 하나 또는 그 이상의 원소들을 통상적으로 함유한다. 흔히, 칼코게나이드 합금들은 안티몬(Sb), 갈륨(Ga), 인듐(In) 및 은(Ag)의 하나 또는 그 이상을 포함하는 결합들을 포함한다. 많은 상변화계 메모리 물질들이 기술 문헌들에 기재되어 있으며, Ga/Sb, In/Sb, In/Se, Sb/Te, Ge/Te, Ge/Sb/Te, In/Sb/Te, Ga/Se/Te, Sn/Sb/Te, In/Sb/Ge, Ag/In/Sb/Te, Ge/Sn/Sb/Te, Ge/Sb/Se/Te 그리고 Te/Ge/Sb/S의 합금들을 포함한다. Ge/Sb/Te 합금들의 패밀리에서, 넓은 범위의 합금 조성물들이 작용할 수 있다. 상기 조성물들은 TeaGebSb100-(a+b)으로 특징지어질 수 있다. 하나의 조사는 증착된 물질 내의 우수하게는 70% 이하, 통상적으로는 약 60% 이하의 Te의 평균 농도, 그리고 일반적으로 약 23%에서 약 58%까지의 낮은 범위의 Te 및 가장 바람직하게는 약 48% 내지 58%의 Te를 갖는 가장 유용한 합금들을 기술하였다. Ge의 농도들은 약 5% 이상이었고, 상기 물질 내에서 약 8%의 낮은 정도로부터 약 30%까지의 평균 범위였으며, 일반적으로 50% 이하로 남는다. Ge의 농도들은 약 8%부터 약 40%까지의 범위가 될 수 있다. 이러한 조성물에서 주요한 구성 원소들의 나머지는 Sb였다. 이들 퍼센티지들은 상기 구성 원소들의 원자들의 전체 100%인 원자 퍼센티지들이다(Ovshinsky에게 허여된 미국 특허 제5,687,112호의 10행-11행). 다른 조사에 의해 평가된 특정 합금들은 Ge2Sb2Te5, GeSb2Te4 및 GeSb4Te7을 포함한다(Noboru Yamada의 "높은 데이터율 기록을 위한 Ge-Sb-Te 상변화 광디스크의 포텐셜(Potential of Ge-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording)"(SPIE v.3109, pp. 28-37(1997)). 보다 일반적으로는, 크롬(Cr), 철(Fe), 니켈(Ni), 니오븀(Nb), 팔라듐(Pd), 백금(Pt)과 같은 전이 금속 및 이들의 혼합물들이나 합금들이 프로그램 가능한 저항 성질들을 가지는 상변화 합금을 형성하도록 Ge/Sb/Te와 결합될 수 있다. 유용할 수 있는 메모리 물질들의 특정한 예들은 예들이 여기에 참조로 포함되는 Ovshinsky의 '112호 특허의 11행-13행에 나타나 있다.
칼코게나이드들 및 다른 상변화 물질들은, 일부 실시예들에서, 도핑된 칼코게나이드들을 이용하여 메모리 요소들의 전도도, 전이 온도, 용융 온도 및 다른 성질들을 조정하도록 불순물들로 도핑될 수 있다. 칼코게나이드들을 도핑하기 위해 사용되는 대표적인 불순물들은, 질소, 실리콘, 산소, 이산화실리콘, 실리콘질화물, 구리, 은, 금, 알루미늄, 알루미늄 산화물, 탄탈륨, 탄탈륨 산화물, 탄탈륨 질화물, 티타늄 및 티타늄 산화물을 포함한다. 예를 들면, 미국 특허 제6,800,504호 및 미국 특허 출원 공개 제2005/0029502호를 참조하기 바란다.
상변화 합금들은 물질이 일반적으로 비정질 고상인 제1 구조 상태 및 상기 셀의 활성 채널 영역 내에서 이의 국소적 정돈인 상기 물질이 일반적으로 결정성 고상인 제2 구조 상태 사이에서 전환될 수 있다. 이들 합금들은 적어도 쌍안정성이다.
칼코게나이드 물질을 형성하기 위한 예시적인 방법은 1mTorr－100mTorr의 압력에서 Ar, N2, 및/또는 He 등의 소스 가스들로 PVD-스퍼터링 또는 미그네트론-스퍼터링 방법을 이용한다. 증착은 통상적으로 실온에서 행해진다. 1－5의 종횡비를 갖는 콜리메이터(collimator)가 내부를 채우는 성능을 향상시키기 위해 사용될 수 있다. 상기 내부를 채우는 성능을 향상시키기 위하여, 수십 볼트 내지 수백 볼트의 DC 바이어스 또한 이용된다. 반면에, DC 바이어스 및 상기 콜리메이터의 결합이 동시에 이용될 수 있다.
칼코게나이드 물질을 형성하기 위한 예시적인 방법은 여기에 참조로 포함되는 미국 공개 특허 제2006/0172067호(발명의 명칭: "칼코게나이드 물질들의 화학 기상 증착(Chemical Vapor Deposition of Chalcogenide Materials)")에 기재된 경우와 같은 화학 기상 증착(CVD)을 이용한다.
진공 중에서 또는 N2 분위기 하에서의 증착 후 어닐링 처리가 칼코게나이드 물질의 결정 상태를 향상시키도록 선택적으로 수행된다. 상기 어닐링 온도는 30분 이하의 어닐링 시간으로 통상적으로 100℃부터 400℃까지의 범위이다.
도 12는 버섯형(mushroom-type) 셀(10)의 간략화된 단면을 예시한다. 셀(10)은 비트 라인이 될 수 있는 상부 전극(12), 히터 또는 하부 전극(14), 상기 하부 전극을 둘러싸는 절연체(16), 상기 상부 전극(12) 및 상기 하부 전극(14)에 연결되는 상변화 물질(18), 상기 하부 전극(14)에 연결되는 콘택(20), 그리고 상기 콘택에 연결되는 다이오드(22)와 같은 액세스 장치(access device)(22)를 포함한다. 예시적으로 도시된 바에서 상기 셀(10)은 상기 어레이의 동작 동안에 인가되는 바이어스 조건들 하에서 상을 변화시키는 액티브 영역(24)을 갖는 프로그램 가능한 저항 물질(18)로서 상변화 메모리 물질을 포함한다. 절연 유전 물질들(36)은 캡핑층(capping layer)으로 기능하며, 상기 셀을 감싸고 상기 상변화 물질과 접촉한다.
도 13은 브리지형(bridge-type) 셀(28)의 간략화된 단면을 예시한다. 셀(28)은 제1 및 제2 전극들(32, 34)을 분리시키는 유전 스페이서(30)를 포함한다. 유전 물질(36)은 캡핑층으로 기능하며, 프로그램 가능한 저항 메모리 물질(18)을 둘러싼다. 상기 메모리 물질(18)은 상기 제1 및 제2 전극들(32, 34)에 접촉하도록 상기 유전 스페이서(30)를 가로질러 연장되며, 이에 따라 상기 제1 및 제2 전극들(32, 34) 사이에 상기 유전 스페이서(30)의 폭(38)에 의해 한정되는 경로 길이를 갖는 전극간 전류 경로를 정의한다. 상기 셀(28)은 상기 제2 전극(34)에 연결되는 액세스 장치(22)를 포함한다.
도 14는 "액티브-인-비아"형(active-in-via type) 셀(40)의 단면도를 예시한다. 셀(40)은 그 상부 및 하부 표면들(42, 44)에서 각기 제1 및 제2 전극들(32, 34)에 접촉되는 메모리 물질(18)을 포함한다. 유전 물질(36)은 상기 메모리 물질(18)을 둘러싼다. 상기 메모리 물질(18)은 이러한 예에서 캡핑층으로 기능하는 유전 물질(36)에 의해 둘러싸이는 다층 필라(pillar)를 정의하도록 상기 제1 및 제2 전극들(32, 34)의 경우와 실질적으로 동일한 폭(46)을 가진다. 여기에 사용되는 바에 있어서, "실질적으로(substantially)"라는 용어는 제조 공차들을 수용하도록 의도되는 것이다. 상기 셀(40)은 상기 전극(32)에 연결되는 다이오드 또는 트랜지스터와 같은 액세스 장치(22)를 포함한다.
도 15는 포어형(pore-type) 셀(48)의 단면도를 예시한다. 셀(48)은 메모리 물질(18)을 포함한다. 유전 물질(36)은 상기 메모리 물질(18)을 둘러싸며, 캡핑층으로 기능한다. 상기 메모리 물질(18)은 상부 및 하부 표면들에서 각기 제1 및 제2 전극들(32, 34)에 접촉된다. 상기 셀(48)은 상기 전극(32)에 연결되는 다이오드 또는 트랜지스터와 같은 액세스 장치(22)를 포함한다.
도 12 내지 도 15에 도시된 셀들 내의 상기 상변화 물질들을 둘러싸는 상기 유전 물질들(36)은, 예를 들면, SiO2, Si3N4, SiOxNy 또는 Al2O3을 포함할 수 있다.
도 16은 금속 산화물 셀(50)의 간략화된 단면도를 예시한다. 상기 셀(50)은 하부 전극(54)과 도전성 요소(56) 사이에 라이너층(liner layer)(52)을 포함한다. 상기 도전성 요소(56)는 상기 라이너층(52)으로 둘러싸이며, 메모리 요소(59)에 접촉되도록 유전체(58)를 통해 연장되고, 메모리 요소(59)는 금속 산화물 층(60) 및 금속 산화물 링(64)을 포함한다. 상부 전극(62)은 상기 메모리 요소(59) 상에 있다. 도 16에 도시된 바와 같이, 상기 라이너층(52)의 단부에서 상기 메모리 요소(59)의 금속 산화물 링(64)은 전계 강화 효과를 유도한다. 상기 유전체(58)는 상기 메모리 요소(59)의 금속 산화물 링(64)에 접촉되고, 캡핑층으로 기능한다. 상기 상부 전극(62)은, 일부 실시예들에서, 비트 라인의 일부인 전기적으로 도전성인 요소이다. 상기 상부 전극(62)은, 예를 들면, Ti, W, Yb, Tb, Y, Sc, Hf, Zr, Nb, Cr, V, Zn, Re, Co, Rh, Pd, Pt, Mo, Al, Ta, Cu, Pt, Ir, La, Ni, N, 0, Ru 그리고 이들의 결합들로 이루어진 그룹으로부터 선택되는 하나 또는 그 이상의 원소들을 포함할 수 있다. 일부 실시예들에 있어서, 상기 상부 전극(62)은 하나 이상의 물질의 층을 포함할 수 있다.
상기 하부 전극(54)은 전기적으로 도전성인 요소이다. 상기 하부 전극은, 예를 들면, 도핑된 폴리실리콘을 포함할 수 있으며, 다이오드 또는 액세스 트랜지스터의 단자가 될 수 있다. 선택적으로는, 상기 하부 전극(54)은, 예를 들면, 상기 상부 전극(62)을 참조하여 상술한 물질들의 임의의 것을 포함할 수 있다.
상기 도전성 요소(56)는, 예를 들면, 상기 상부 전극(62)을 참조하여 상술한 물질들의 임의의 것을 포함할 수 있다.
상기 금속 산화물 층(60)은 복수의 저항 상태들로 프로그램 가능한 금속 산화물 물질을 포함한다. 일부 실시예들에 있어서, 금속 산화물 층(60)은, 텅스텐 산화물, 티타늄 산화물, 니켈 산화물, 알루미늄 산화물, 구리 산화물, 지르코늄 산화물, 니오븀 산화물, 탄탈륨 산화물, 티타늄 니켈 산화물, Cr-도핑된 SrZrO3, Cr-도핑된 SrTiO3, P0CMO 그리고 LaCaMnO의 그룹으로부터의 하나 또는 그 이상의 금속 산화물들을 포함할 수 있다. 일부 실시예들에 있어서, 상기 메모리 요소(340)는, WO/Cu 또는 Ag, TiO/Cu 또는 Ag, NiO/Cu 또는 Ag, AlO/Cu 또는 Ag, CuO/Cu 또는 Ag, ZrO/Cu 또는 Ag, NbO/Cu 또는 Ag, TaO/Cu 또는 Ag, TiNO/Cu 또는 Ag, Cr-도핑된 SrZrO3/Cu 또는 Ag, Cr-도핑된 SrTiO3/Cu 또는 Ag, PCMO/CU 또는 Ag, LaCaMnO/Cu 또는 Ag, 그리고 SiO2/Cu 또는 Ag를 포함할 수 있다.
상기 라이너층(52)은, 예를 들면, TiN의 층 또는 실리콘 질화물 및 TiN의 이중층을 포함할 수 있다. 다른 물질들도 상기 라이너층(52)을 위해 사용될 수 있다.
도 16에 도시된 바와 같이, 상기 금속 산화물 링(64)은 상기 상부 전극(62)에 대한 콘택이 만들어지는 레벨에서 상기 금속 산화물 층(60)을 둘러싼다. 상기 금속 산화물 링(64)은, 예를 들면, TiNOx, SiO2, HfOx, TiNOx, TiOx, AlOx, WOx 등을 포함할 수 있고, 바람직하게는 상기 금속 산화물 링(64)의 물질이 금속 산화물 층(60)인 상기 메모리 요소(59)의 중심 부분의 경우보다 높은 저항을 가지도록 선택된다.
예시된 실시예에 있어서, 상기 도전성 요소(56)는 텅스텐을 포함하고, 상기 금속 산화물 층(60)은 텅스텐 산화물이며, 상기 금속 산화물 링(64)은 TiNOx이고, 상기 라이너층(52)은 TiN 또는 실리콘 질화물 및 TiN의 이중층을 포함한다.
상술한 상변화 셀들 및 금속 산화물 셀들과 같은 상기 셀들 이외에도, 고체 전해질(도전성 브리지) 메모리 셀들 및 자기저항 메모리 셀들, 스핀 전달 토크(spin transfer torque) 물질 그리고 자성 물질이 본 기술에 적용 가능할 수 있다.
도 17은 메모리 어레이(712)를 포함하는 집적 회로(710)의 일 예의 블록도이다. 메모리 어레이(712)는 메모리 셀들의 메모리 어레이를 포함한다. 기준 셀들의 기준 어레이는 상기 메모리 어레이의 일부 또는 별도의 어레이가 될 수 있다. 워드 라인 디코더(714)는 상기 메모리 어레이(712) 내의 열들을 따라 배열되는 복수의 워드 라인들(716)에 연결되고 전기적으로 통신한다. 페이지 버퍼(page buffer)(718)는 상기 메모리 어레이(712) 내의 메모리 셀들을 독취, 설정 및 리셋하기 위해 상기 어레이(712) 내의 행들을 따라 배열되는 복수의 비트 라인들(720)과 전기적으로 통신한다. 어드레스들은 버스(722) 상에서 워드 라인 디코더 및 드라이버들(714)과 페이지 버퍼(718)로 제공된다. 독취, 설정 및 리셋 모드들을 위해 전압 및/또는 전류 소스들을 포함하여 블록 724 내의 센스 증폭기들, 기준 셀들 및 데이터 입력 구조들은 데이터 버스(726)를 거쳐 페이지 버퍼(718)에 연결된다. 데이터는 데이터 입력 라인(728)을 거쳐 집적 회로(710) 상의 입력/출력 포트들로부터 또는 집적 회로(710)의 내부나 외부의 다른 데이터 소스들로부터 블록 724 내의 데이터 입력 구조들로 제공된다. 범용 프로세서 또는 전용 응용 회로부 또는 어레이(712)에 의해 지지되는 시스템-온-칩 기능성을 제공하는 모듈들의 결합과 같은 다른 회로부(730)는 집적 회로(710) 상에 포함될 수 있다. 데이터는 데이터 출력 라인(732)을 거쳐 블록 724 내의 센스 증폭기들로부터 집적 회로(710) 상의 입력/출력 포트들로 또는 집적 회로(710)의 내부나 외부의 다른 데이터 수신지들로 제공된다.
이러한 예에서 구현되는 컨트롤러(734)는 바이어스 배치 상태 기계를 이용하여 독취, 설정, 리셋 및 전압들 및/또는 전류들의 인증과 같은 바이어스 배치 공급 전압들 및 전류 소스들(736)의 적용을 제어한다. 상기 컨트롤러(734)는 상기 메모리 어레이(712) 내의 메모리 셀들 및 상기 기준 셀들(724)을 프로그램하고 리프레시하도록 상기 바이어스 배치 전압들 및 전류 소스들(736)의 적용을 컨트롤한다. 컨트롤러(734)는 또한 메모리 및 기준 셀들의 특정 그룹들이 조건의 충족에 따라 리프레시되는 지를 나타내는 리프레시 상태 플래그들을 포함할 수 있다. 컨트롤러(734)는 해당 기술 분야에서 알려진 전용 로직 회로부를 이용하여 구현될 수 있다. 선택적인 실시예들에 있어서, 컨트롤러(734)는 상기 장치의 동작들을 제어하는 컴퓨터 프로그램을 실행하도록 동일한 집적 회로 상에 구현될 수 있는 범용 프로세서를 포함할 수 있다. 또 다른 실시예들에 있어서, 전용 로직 회로부 및 범용 프로세서의 결합이 컨트롤러(734)의 구현을 위해 활용될 수 있다.
일 실시예에서, 상기 컨트롤러(734)는,
제1 저항을 가지도록 제1 메모리 셀을 프로그래밍하는 단계를 수행하고;
상기 제1 메모리 셀을 프로그래밍하는 단계에 따라, 상기 제1 메모리 셀의 제1 저항 및 상기 기준 셀의 제1 기준 저항이 조건의 충족에 따라 리프레시되는 것을 나타내도록 메모리 내에 저장된 상기 제1 메모리 셀의 리프레시 상태를 업데이트하는 단계를 수행하며, 여기서 상기 제1 메모리 셀 및 상기 제1 기준 셀은 센스 증폭기 회로부를 통해 전기적으로 연결 가능하다.
일 실시예에서, 상기 컨트롤러(734)는,
제1 저항을 가지도록 제1 메모리 셀을 프로그래밍하는 단계를 수행하고;
상기 제1 메모리 셀을 프로그래밍하는 단계에 따라, 제1 기준 저항을 가지도록 제1 기준 셀을 프로그래밍하는 단계를 수행하며, 여기서 상기 제1 메모리 셀 및 상기 제1 기준 셀은 센스 증폭기 회로부를 통해 전기적으로 연결 가능하다.
일 실시예에서, 상기 컨트롤러(734)는,
메모리 셀들의 복수의 그룹들 내의 메모리 셀들의 제1 그룹 내의 하나 또는 그 이상의 메모리 셀들을 프로그래밍하는 단계를 수행하고, 상기 하나 또는 그 이상의 메모리 셀들은 각각의 저항들을 가지며;
상기 메모리 셀들의 제1 그룹 내의 상기 하나 또는 그 이상의 메모리 셀들을 프로그래밍하는 단계에 따라, 기준 저항들을 갖는 기준 셀들의 복수의 세트들 내의 기준 셀들의 세트를 프로그래밍하는 단계를 수행하며, 여기서 상기 기준 셀들의 복수의 세트들 내의 기준 셀들의 다른 세트들은 복수의 센스 증폭기들 내의 각각의 센스 증폭기를 통해 상기 메모리 셀들의 복수의 그룹들 내의 메모리 셀들의 다른 그룹들에 전기적으로 연결 가능하다.
일 실시예에서, 상기 컨트롤러(734)는,
상기 메모리 셀들의 제1 그룹 내의 상기 하나 또는 그 이상의 메모리 셀들을 프로그래밍하는 단계에 따라, 상기 메모리 셀들의 제1 그룹 내의 하나 또는 그 이상의 다른 프로그램된 메모리 셀들을 프로그래밍하는 단계도 수행한다.
일 실시예에서, 상기 컨트롤러(734)는,
각각의 저항들을 가지도록 메모리 셀들의 복수의 그룹들 내의 메모리 셀들의 제1 그룹 내의 하나 또는 그 이상의 메모리 셀들을 프로그래밍하는 단계를 수행하고;
상기 메모리 셀들의 제1 그룹들 내의 상기 하나 또는 그 이상의 메모리 셀들을 프로그래밍하는 단계에 따라,
상기 메모리 셀들의 제1 그룹의 저항들 및 기준 셀들의 복수의 세트들 내의 기준 셀들의 세트의 기준 저항이 조건의 충족에 따라 리프레시되는 것을 나타내도록 메모리 내에 저장된 복수의 리프레시 상태들의 각각의 것을 업데이트하는 단계를 수행하며, 상기 기준 셀들의 복수의 세트들 내의 기준 셀들의 세트는 복수의 센스 증폭기들 내의 각각의 센스 증폭기를 통해 상기 메모리 셀들의 제1 그룹에 연결된다.
앞서 언급되는 임의의 및 모든 특허들, 특허 출원들 그리고 발행된 공보들은 여기에 참조로 포함된다.
앞서의 설명들에서 위, 아래, 상부, 하부, 상부에, 하부에 등과 같은 용어들이 사용될 수 있었다. 이들 용어들은 명세서와 특허 청구 범위에서 제한적인 의미로 사용되지 않고 본 발명의 이해를 보조하도록 사용될 수 있다.
본 발명이 상술한 바람직한 실시예들과 예들을 참조하여 개시되었지만, 이들 예들은 제한하려는 의미보다는 예시적인 것으로 의도되는 점이 이해되어야 할 것이다. 변경들과 조합들이 해당 기술 분야의 숙련자에게 자명한 점도 고려되며, 이들 변경들과 조합들은 본 발명의 사상과 다음의 특허 청구 범위의 범주에 속하게 될 것이다.
10：버섯형 셀 12：상부 전극
14：하부 전극 18：메모리 물질(상변화 물질)
20：콘택 22：액세스 장치
24：액티브 영역 28：브리지형 셀
30：유전 스페이서 32：제1 전극
34：제2 전극 36：유전 물질
40：액티브-인-비아형 셀 42：상부 표면
44：하부 표면 48：포어형 셀
50：금속 산화물 셀 52：라이너층
54：하부 전극 56：도전성 요소
58：유전체 59：메모리 요소
60：금속 산화물 층 62：상부 전극
64：금속 산화물 링 101：집적 회로
121：메모리 셀 그룹 1 122：Y-디코더
124：센스 증폭기 1 126：기준 셀
128：X-디코더 131：메모리 셀 그룹 N
132：Y-디코더 134：센스 증폭기 N
136：기준 셀 138：X-디코더
150：메모리 셀 그룹 디코더 171：컨트롤 회로부
172：컨트롤 회로부 180：메모리
221：NOR-유사 메모리 셀 그룹 1 222：Y-디코더
224：센스 증폭기 1 226：기준 셀
228：X-디코더 321：DRAM-유사 메모리 셀 그룹 1
322：Y-디코더 324：센스 증폭기 1
326：기준 셀 328：X-디코더
710：집적 회로 712：메모리 어레이
714：워드 라인 디코더 및 드라이버
718：페이지 버퍼 720：비트 라인
724：기준 셀 730：다른 회로부
734：컨트롤러
736：바이어스 배치 공급 전압들 및 전류 소스들

Claims (20)

  1. 제1 저항을 갖는 제1 메모리 셀;
    제1 기준 저항을 갖는 제1 기준 셀을 포함하는 센스 증폭기 회로부;
    상기 제1 기준 셀의 리프레시(refresh) 상태를 저장하는 메모리; 및
    상기 제1 메모리 셀을 프로그래밍함에 따라, 상기 제1 메모리 셀의 제1 저항 및 상기 제1 기준 셀의 제1 기준 저항이 조건의 충족에 따라 리프레시되는 것을 나타내도록 상기 메모리 내에 저장된 리프레시 상태를 업데이트하는 컨트롤 회로부를 포함하는 집적 회로.
  2. 제 1 항에 있어서, 상기 컨트롤 회로부는, 상기 조건의 충족에 따라, 상기 제1 메모리 셀의 제1 저항 및 상기 제1 기준 셀의 제1 기준 저항을 리프레시하고, 상기 제1 메모리 셀의 제1 저항 및 상기 제1 기준 셀의 제1 기준 저항이 리프레시된 것을 나타내도록 상기 메모리 내에 저장된 상기 리프레시 상태를 업데이트하는 것을 특징으로 하는 집적 회로.
  3. 제 1 항에 있어서, 상기 조건은 시간 간격의 경과인 것을 특징으로 하는 집적 회로.
  4. 제 1 항에 있어서, 상기 조건은 상기 집적 회로의 다가오는 파워 오프(power off)에 의해 야기되는 신호의 상기 컨트롤 회로부에 의한 수신인 것을 특징으로 하는 집적 회로.
  5. 제 1 항에 있어서, 상기 조건은 상기 집적 회로에 전력을 제공하는 백업 전력 공급 장치로부터 야기되는 신호의 상기 컨트롤 회로부에 의한 수신인 것을 특징으로 하는 집적 회로.
  6. 제 1 항에 있어서, 상기 제1 메모리 셀 및 상기 제1 기준 셀은 동일한 셀 구조를 공유하는 것을 특징으로 하는 집적 회로.
  7. 제 1 항에 있어서, 상기 제1 메모리 셀 및 상기 제1 기준 셀은 동일한 프로그램 가능한 저항 물질을 공유하는 것을 특징으로 하는 집적 회로.
  8. 제 1 항에 있어서, 상기 제1 저항은 다중 비트들을 저장하고, 상기 제1 기준 셀은 다른 기준 저항들을 저장하는 복수의 기준 셀들의 하나이며, 상기 센스 증폭기 회로부는 상기 제1 저항에 의해 나타나는 상기 다중 비트들을 결정하도록 상기 제1 저항을 상기 다른 기준 저항들과 비교하고, 상기 복수의 기준 셀들은 상기 조건의 충족에 따라 리프레시되는 것을 특징으로 하는 집적 회로.
  9. 제 1 항에 있어서, (i) 상기 제1 저항을 갖는 상기 제1 메모리 셀 및 (ii) 상기 제1 기준 셀의 리프레시 상태를 저장하는 상기 메모리는 별도의 어레이들 내에 있는 것을 특징으로 하는 집적 회로.
  10. 제 1 항에 있어서, 상기 제1 메모리 셀 및 상기 제1 기준 셀은 동일한 메모리 어레이를 공유하는 것을 특징으로 하는 집적 회로.
  11. 제 1 항에 있어서, 다른 크기들의 복수의 메모리 셀 그룹들을 포함하는 것을 특징으로 하는 집적 회로.
  12. 제 1 항에 있어서, 상기 제1 저항은 다중 비트들을 저장하고, 상기 제1 기준 셀은 다른 기준 저항들을 저장하는 복수의 기준 셀들의 하나이며, 상기 센스 증폭기 회로부는 상기 제1 저항에 의해 나타나는 상기 다중 비트들을 결정하도록 상기 제1 저항을 상기 다른 기준 저항들과 비교하고, 상기 컨트롤 회로부는 상기 제1 메모리 셀의 프로그램 명령을 수신함에 따라 상기 제1 메모리 셀을 프로그램하는 것을 특징으로 하는 집적 회로.
  13. 제1 저항을 갖는 제1 메모리 셀;
    제1 기준 저항을 갖는 제1 기준 셀을 포함하는 센스 증폭기 회로부; 및
    상기 제1 메모리 셀을 프로그래밍함에 따라, 상기 제1 기준 셀을 프로그램하는 컨트롤 회로부를 포함하는 집적 회로.
  14. 제 13 항에 있어서, 상기 제1 메모리 셀 및 상기 제1 기준 셀은 동일한 셀 구조를 공유하는 것을 특징으로 하는 집적 회로.
  15. 제 13 항에 있어서, 상기 제1 메모리 셀 및 상기 제1 기준 셀은 동일한 프로그램 기능한 저항 물질을 공유하는 것을 특징으로 하는 집적 회로.
  16. 제 13 항에 있어서, 상기 제1 저항은 다중 비트들을 저장하고, 상기 제1 기준 셀은 다른 기준 저항들을 저장하는 복수의 기준 셀들의 하나이며, 상기 센스 증폭기 회로부는 상기 제1 저항에 의해 나타나는 상기 다중 비트들을 결정하도록 상기 제1 저항을 상기 다른 기준 저항들과 비교하고, 상기 컨트롤 회로부는 상기 제1 메모리 셀의 프로그램 명령을 수신함에 따라 상기 제1 메모리 셀을 프로그램하는 것을 특징으로 하는 집적 회로.
  17. 저항들을 갖는 메모리 셀들의 복수의 그룹들을 포함하는 메모리 셀들의 어레이를 구비하고;
    기준 저항들을 갖는 기준 셀들의 복수의 세트들을 포함하는 복수의 센스 증폭기들을 구비하며, 상기 기준 셀들의 복수의 세트들 내의 기준 셀들의 다른 세트들은 상기 복수의 센스 증폭기들 내의 각각의 센스 증폭기를 통해 상기 메모리 셀들의 복수의 그룹들 내의 메모리 셀들의 다른 그룹들에 연결되고;
    상기 복수의 그룹들 내의 메모리 셀들의 제1 그룹 내의 하나 또는 그 이상의 메모리 셀들을 프로그래밍함에 따라, 상기 각각의 센스 증폭기를 통해 상기 메모리 셀들의 제1 그룹에 연결된 상기 기준 셀들의 복수의 세트들 내의 기준 셀들의 세트를 프로그램하는 컨트롤 회로부를 구비하는 것을 특징으로 하는 집적 회로.
  18. 제 17 항에 있어서, 상기 컨트롤 회로부는, 상기 메모리 셀들의 제1 그룹 내의 상기 하나 또는 그 이상의 메모리 셀들을 프로그래밍함에 따라, 상기 메모리 셀들의 제1 그룹 내의 하나 또는 그 이상의 다른 프로그램된 메모리 셀들도 프로그램하는 것을 특징으로 하는 집적 회로.
  19. 저항들을 갖는 메모리 셀들의 복수의 그룹들을 포함하는 메모리 셀들의 어레이를 구비하고;
    기준 저항들을 갖는 기준 셀들의 복수의 세트들을 포함하는 복수의 센스 증폭기들을 구비하며, 상기 기준 셀들의 복수의 세트들 내의 기준 셀들의 다른 세트들은 상기 복수의 센스 증폭기들 내의 각각의 센스 증폭기를 통해 상기 메모리 셀들의 복수의 그룹들 내의 메모리 셀들의 다른 그룹들에 연결되고;
    상기 메모리 셀들의 복수의 그룹들의 리프레시 상태들을 저장하는 메모리를 구비하며;
    상기 메모리 셀들의 복수의 그룹들 내의 메모리 셀들의 제1 그룹 내의 하나 또는 그 이상의 메모리 셀들을 프로그래밍함에 따라, 상기 메모리 셀들의 제1 그룹의 저항들 및 상기 기준 셀들의 복수의 세트들 내의 기준 셀들의 세트의 기준 저항들이 조건의 충족에 따라 리프레시되는 것을 나타내도록 상기 메모리 내에 저장된 리프레시 상태들의 각각의 것을 업데이트하는 컨트롤 회로부를 구비하고, 상기 기준 셀들의 복수의 세트들 내의 기준 셀들의 세트는 상기 각각의 센스 증폭기를 통해 상기 메모리 셀들의 제1 그룹에 연결되는 것을 특징으로 하는 집적 회로.
  20. 제 19 항에 있어서, 상기 컨트롤 회로부는, 상기 조건의 충족에 따라, 상기 메모리 셀들의 제1 그룹의 저항들 및 상기 기준 셀들의 세트의 기준 저항들을 리프레시하고, 상기 메모리 셀들의 제1 그룹의 저항들 및 상기 기준 셀들의 세트의 기준 저항들이 리프레시된 것을 나타내도록 상기 메모리 내에 저장된 상기 리프레시 상태들을 업데이트하며, 상기 기준 셀들의 복수의 세트들 내의 기준 셀들의 세트는 상기 각각의 센스 증폭기를 통해 상기 메모리 셀들의 제1 그룹에 연결되는 것을 특징으로 하는 집적 회로.
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* Cited by examiner, † Cited by third party
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US10777282B2 (en) 2018-12-21 2020-09-15 Samsung Electronics Co., Ltd. Method of rewriting data of memory device, memory controller controlling the memory device, and controlling method of the memory controller
US11545624B2 (en) 2021-03-29 2023-01-03 International Business Machines Corporation Phase change memory cell resistive liner

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