TW201705753A - 固體攝像裝置及其控制方法、以及電子機器 - Google Patents

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TW201705753A
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Yasuhisa TOCHIGI
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Abstract

本技術係關於一種可一方面實現寬動態範圍，一方面抑制PLS之影響之固體攝像裝置及其控制方法、以及電子機器。固體攝像裝置係具備排列有複數個像素之像素陣列部。像素陣列部中之一部分之像素為至少具有1個光電轉換元件與溢流蓄積電容之單位像素。又，固體攝像裝置於像素陣列部內，相對於1個以上之單位像素而具備1個AD轉換器。本技術例如可應用於固體攝像裝置等。

Description

固體攝像裝置及其控制方法、以及電子機器
本技術係關於一種固體攝像裝置及其控制方法以及電子機器，尤其關於一種可一方面實現寬動態範圍一方面抑制PLS之影響之固體攝像裝置及其製造方法、以及電子機器。
提案有藉由於像素內設置蓄積自光二極體溢出之電荷之橫型溢流電容(LOFIC：Lateral Over Flow Integration Capacitor)，而實現寬動態範圍之影像感測器(例如，參照專利文獻1至3)。
例如，於專利文獻1之影像感測器中，於像素內設置有用以蓄積溢流電荷之蓄積電容(以下亦稱為LOFIC部)、及用於全局快門之CCD(Charge Coupled Device：電荷耦合裝置)部。該影像感測器係正面照射型影像感測器，因而LOFIC部與CCD部被遮光。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-199816號公報
[專利文獻2]日本專利特開2009-165186號公報
[專利文獻3]國際公開第2005/083790號
於專利文獻1之影像感測器中，可於所有像素相同地控制曝光時間，但像素信號之讀出係按線序執行，故根據所讀出之列而 PLS(Parasitic Light Sensitivity，寄生光感度：因遮光洩漏而產生之無用信號之比例)不同。PLS最大之像素為最後讀出之列像素。
假設於為了改善PLS而欲將專利文獻1所揭示之正面照射型之影像感測器變更成背面照射型之情形時，於背面側需要遮光構造，而難以實現該構造。
本技術係鑒於此種狀況而完成者，可一方面實現寬動態範圍，一方面抑制PLS之影響。
本技術之第1態樣之固體攝像裝置係排列有複數個像素之像素陣列部中之一部分像素為至少具有1個光電轉換元件與溢流蓄積電容之第1單位像素，且於上述像素陣列部內，相對1個以上之上述第1單位像素而具備1個AD(analog digital，類比數位)轉換器。
於本技術之第1態樣中，作為排列有複數個像素之像素陣列部中之一部分之像素，設置至少具有1個光電轉換元件與溢流蓄積電容之第1單位像素，且於上述像素陣列部內，相對1個以上之上述第1單位像素而設置有1個AD轉換器。
本技術之第2態樣之固體攝像裝置之控制方法係使固體攝像裝置於像素陣列部內將上述單位像素之像素信號轉換成數位值而輸出，該固體攝像裝置係如下，即，排列有複數個像素之像素陣列部中之一部分之像素為至少具有1個光電轉換元件與溢流蓄積電容之單位像素，且於上述像素陣列部內，相對1個以上之上述單位像素而具備1個AD轉換器。
於本技術之第2態樣中，作為排列有複數個像素之像素陣列部中之一部分之像素，設置至少具有1個光電轉換元件與溢流蓄積電容之單位像素，且於上述像素陣列部內，相對1個以上之上述單位像素而設置有1個AD轉換器。而且，於像素陣列部內，將上述單位像素之像 素信號轉換成數位值而輸出。
本技術之第3態樣之電子機器具備固體攝像裝置，該固體攝像裝置係如下，即，排列有複數個像素之像素陣列部中之一部分像素為至少具有1個光電轉換元件與溢流蓄積電容之單位像素，且於上述像素陣列部內，相對1個以上之上述單位像素而具備1個AD轉換器。
於本技術之第3態樣中，作為排列有複數個像素之像素陣列部中之一部分之像素，設置至少具有1個光電轉換元件與溢流蓄積電容之單位像素，且於上述像素陣列部內，相對1個以上之上述單位像素而設置有1個AD轉換器。
固體攝像裝置及電子機器亦可為獨立之裝置，亦可為組入於其他裝置之模組。
根據本技術之第1至第3態樣，可一方面實現寬動態範圍，一方面抑制PLS之影響。
再者，此處所記述之效果並非為限定性者，亦可為本揭示中所記述之任一效果。
1‧‧‧固體攝像裝置
11‧‧‧整體控制電路
12‧‧‧像素陣列部
13‧‧‧垂直控制電路
14‧‧‧傾斜產生器
15‧‧‧格雷碼產生解碼電路
15L‧‧‧格雷碼產生解碼電路
15U‧‧‧格雷碼產生解碼電路
16‧‧‧信號處理電路．水平控制電路
16L‧‧‧信號處理電路．水平控制電路
16U‧‧‧信號處理電路．水平控制電路
17‧‧‧I/O電路
17L‧‧‧I/O電路
17U‧‧‧I/O電路
21‧‧‧像素
31‧‧‧格雷碼產生器
32‧‧‧格雷碼解碼器
41‧‧‧像素電路
41A~41D‧‧‧像素電路
41X‧‧‧低照度像素電路
41Y‧‧‧高照度像素電路
42‧‧‧ADC
421~42128‧‧‧ADC
42A~42D‧‧‧ADC
42L‧‧‧比較電路．鎖存行
42R‧‧‧比較電路．鎖存行
42LCL‧‧‧比較電路鎖存群
42RCL‧‧‧比較電路鎖存群
43‧‧‧中繼器行
51‧‧‧比較電路
51A~51D‧‧‧比較電路
52‧‧‧鎖存記憶部
52A~52D‧‧‧鎖存記憶部
61‧‧‧差動輸入電路
62‧‧‧電壓轉換電路
63‧‧‧正反饋電路
71‧‧‧鎖存控制電路
72‧‧‧鎖存值記憶部
72D‧‧‧D鎖存值記憶部
72P‧‧‧P鎖存值記憶部
81~86‧‧‧電晶體
91‧‧‧電晶體
101~107‧‧‧電晶體
121‧‧‧變流器
122‧‧‧變流器
123‧‧‧NOR電路
124‧‧‧變流器
141‧‧‧位元記憶部
141-1~141-N‧‧‧位元記憶部
161‧‧‧轉移閘極
162‧‧‧鎖存電路
181‧‧‧電晶體
182‧‧‧電晶體
201~206‧‧‧電晶體
221‧‧‧移位暫存器
221-1~221-N‧‧‧移位暫存器
222‧‧‧雙向緩衝器電路
222-1~222-N‧‧‧緩衝電路
231‧‧‧D-F/F
232‧‧‧中繼器電路
232A‧‧‧中繼器電路
232B‧‧‧中繼器電路
241‧‧‧緩衝電路
242‧‧‧變流器電路
261‧‧‧變流器
262‧‧‧NAND電路
263‧‧‧NOR電路
264‧‧‧PMOS型電晶體
265‧‧‧NMOS型電晶體
271‧‧‧PMOS型電晶體
272‧‧‧PMOS型電晶體
273‧‧‧NMOS型電晶體
274‧‧‧NMOS型電晶體
275‧‧‧變流器
321‧‧‧光二極體
321a‧‧‧光二極體
321b‧‧‧光二極體
321q‧‧‧光二極體
322‧‧‧第1傳輸電晶體
322a‧‧‧第1傳輸電晶體
322b‧‧‧第1傳輸電晶體
322q‧‧‧第1傳輸電晶體
323‧‧‧FD(浮動擴散層)
324‧‧‧第2傳輸電晶體
324q‧‧‧第2傳輸電晶體
325‧‧‧橫型溢流蓄積電容(LOFIC)
325q‧‧‧LOFIC
326‧‧‧重設電晶體
326a‧‧‧重設電晶體
326b‧‧‧重設電晶體
327‧‧‧排出電晶體
327a‧‧‧排出電晶體
327b‧‧‧排出電晶體
327q‧‧‧排出電晶體
328‧‧‧第3傳輸電晶體
328q‧‧‧第3傳輸電晶體
351‧‧‧半導體基板
351A‧‧‧第1半導體基板
351B‧‧‧第2半導體基板
351C‧‧‧第3半導體基板
361‧‧‧配線層
362‧‧‧彩色濾光片
363‧‧‧OCL(單片透鏡)
371‧‧‧配線層
372‧‧‧配線層
373‧‧‧貫通電極
374‧‧‧連接用配線
401‧‧‧RAM
402‧‧‧運算器
411‧‧‧U/D計數器
500‧‧‧攝像裝置
501‧‧‧光學部
502‧‧‧固體攝像裝置
503‧‧‧DSP電路
504‧‧‧圖框記憶體
505‧‧‧顯示部
506‧‧‧記錄部
507‧‧‧操作部
508‧‧‧電源部
509‧‧‧匯流排線
BL‧‧‧區塊
CL‧‧‧集群
CLK‧‧‧時脈信號
D’‧‧‧前資料
FDG‧‧‧傳輸信號
HVO‧‧‧輸出信號
IB‧‧‧電流
INI‧‧‧初始化信號
LBL‧‧‧鎖存信號
LVI‧‧‧轉換信號
OFG‧‧‧排出信號
OFL‧‧‧傳輸信號
Q‧‧‧輸入
RD‧‧‧讀出控制信號
REF‧‧‧參照信號
RST‧‧‧重設信號
SIG‧‧‧像素信號
t1~t24‧‧‧時刻
t41~t63‧‧‧時刻
t81~t86‧‧‧時刻
t121~t146‧‧‧時刻
t161~t165‧‧‧時刻
t201~t226‧‧‧時刻
TERM‧‧‧第2輸入控制信號
TG‧‧‧傳輸信號
TGa‧‧‧傳輸信號
V1‧‧‧低照度像素信號
V2‧‧‧高照度像素信號
V2'‧‧‧高照度像素信號
V3‧‧‧像素信號
VBIAS‧‧‧偏壓電壓
Vb‧‧‧偏壓電流
VCO‧‧‧輸出信號
VDD1‧‧‧第1電源電壓
VDD2‧‧‧第2電源電壓
Vout‧‧‧信號
Vrst‧‧‧重設電壓
VSS‧‧‧特定電壓
Vstb‧‧‧待機電壓
Vu‧‧‧特定電壓
WR‧‧‧寫入控制信號
xQ‧‧‧輸出
圖1係表示應用本技術之固體攝像裝置之概略構成之圖。
圖2係表示像素陣列部與格雷碼產生解碼電路之詳細構成之圖。
圖3係說明ADC(Analog to Digital Converter：類比-數位轉換器)之詳細構成之圖。
圖4係說明比較電路之詳細構成之圖。
圖5係表示比較電路之動作中之各信號之遷移之圖。
圖6係表示鎖存記憶部與中繼器行之詳細構成之電路圖。
圖7係表示移位暫存器之D-F/F之構成例之圖。
圖8係表示雙向緩衝器電路之構成例之圖。
圖9係表示像素電路、ADC及中繼器行之配置構成之圖。
圖10係表示像素陣列部整體中之ADC與中繼器行之配置構成之圖。
圖11係表示像素陣列部之下層部分之1個區塊BL之配置構成之圖。
圖12係表示1個集群CL之更詳細構成之圖。
圖13係表示第1構成例之像素電路之圖。
圖14係說明具有第1構成例之像素電路之像素之動作之圖。
圖15係說明低照度之情形之像素電路之動作之電位圖。
圖16係說明高照度之情形之像素電路之動作之電位圖。
圖17係表示第2構成例之像素電路之圖。
圖18係說明具有第2構成例之像素電路之像素動作之圖。
圖19係表示第3構成例之像素電路之圖。
圖20係說明具有第3構成例之像素電路之像素之動作之圖。
圖21係表示第4構成例之像素電路之圖。
圖22係說明具有第4構成例之像素電路之像素之動作之圖。
圖23係表示第5構成例之像素電路之圖。
圖24係說明具有第5構成例之像素電路之像素之動作之圖。
圖25係表示第6構成例之像素電路之圖。
圖26係說明具有第6構成例之像素電路之像素之動作之圖。
圖27係表示共有FD之第1構成例之圖。
圖28係說明使用共有FD之第1構成例之複數個像素之動作之圖。
圖29係表示共有FD之第2構成例之圖。
圖30係說明使用共有FD之第2構成例之複數個像素之動作之圖。
圖31係表示共有FD之第3構成例之圖。
圖32係說明使用共有FD之第3構成例之複數個像素之動作之圖。
圖33係表示高照度像素電路與低照度像素電路之構成例之圖。
圖34係說明高照度像素電路與低照度像素電路之構成例之動作之圖。
圖35係使固體攝像裝置包含2個半導體基板之情形之概略剖視圖。
圖36係使固體攝像裝置包含2個半導體基板之情形之電路配置圖。
圖37係使固體攝像裝置包含3個半導體基板之情形之概略剖視圖。
圖38A、B係說明CDS處理及DDS處理之圖。
圖39A、B係說明CDS處理及DDS處理之圖。
圖40係說明關於像素之其他構成例之圖。
圖41係表示像素具備U/D計數器之構成例之圖。
圖42係說明像素具備U/D計數器之情形之動作之圖。
圖43係說明信號合成處理之圖。
圖44係說明信號合成處理之圖。
圖45係說明信號判定處理之圖。
圖46A、B係說明圖1之固體攝像裝置之效果之圖。
圖47係說明像素之其他驅動方法之圖。
圖48係表示作為應用本技術之電子機器之攝像裝置之構成例之方塊圖。
圖49係說明圖1之固體攝像裝置之使用例之圖。
以下，對用以實施本技術之形態(以下，稱為實施形態)進行說明。再者，說明係按以下順序進行。
1.固體攝像裝置之整體概略構成例
2.像素之詳細構成例
3.比較電路之構成例
4.鎖存記憶部與中繼器之詳細構成例
5.像素電路與ADC之配置例
6.像素電路之構成例
7. FD(floating diffusion，浮動擴散層)共有之電路構成例
8.複數基板構成
9. CDS．DDS之運算構成例
10.像素之其他構成例
11.信號合成處理
12.信號判定處理
13.效果之說明
14.像素之其他驅動方法
15.向電子機器之應用例
<1.固體攝像裝置之整體概略構成例>
圖1係表示應用本技術之固體攝像裝置之概略構成。
圖1之固體攝像裝置1係具有整體控制電路11、像素陣列部12、垂直控制電路13、及傾斜產生器14。又，固體攝像裝置1係於像素陣列部12之上側與下側之各者，具有格雷碼產生解碼電路15、信號處理電路．水平控制電路16、及I/O電路17。即，於像素陣列部12之上側，配置有格雷碼產生解碼電路15U、信號處理電路．水平控制電路16U、及I/O電路17U，且於像素陣列部12之下側，配置有格雷碼產生解碼電路15L、信號處理電路．水平控制電路16L、及I/O電路17L。
全體控制電路11包含產生各種時序信號之時序產生器等，且將產生之各種時序信號供給至各部等而控制固體攝像裝置1之整體動作。
像素陣列部12係將像素21排列成矩陣狀之區域。像素陣列部12 內之各像素21係產生與受光量對應之類比像素信號SIG，且將該類比像素信號SIG於像素陣列部12內轉換成數位信號(AD轉換)後輸出至格雷碼產生解碼電路15。
垂直控制電路13係輸出控制像素陣列部12內之各像素21之曝光之控制信號。又，垂直控制電路13係進行使於像素陣列部12內產生之各像素21之數位之像素信號SIG以特定順序輸出至像素陣列部12外之格雷碼產生解碼電路15的控制。
傾斜產生器14係產生傾斜信號即參照信號(基準電壓信號)REF並加以輸出，該傾斜信號係對在像素內產生之類比之像素信號SIG進行AD轉換時所需的根據經過時間而使電壓位準單調減少或單調增加之信號。
格雷碼產生解碼電路15係產生用以產生AD轉換資料之格雷碼並加以輸出，並且將輸入之格雷碼轉換成二進制資料。
信號處理電路．水平控制電路16例如根據需要而進行CDS(Correlated Double Sampling：相關二重取樣)處理、修正黑位準之黑位準修正處理、色處理等特定之數位信號處理，其後，向I/O電路17輸出。信號處理電路．水平控制電路16係具有用於特定之信號處理或水平傳輸控制之暫時記憶資料的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)或SRAM(Static RAM：靜態隨機存取記憶體)等記憶體(例如，圖38之RAM401)。
I/O電路17係將自信號處理電路．水平控制電路16供給之特定之信號處理後之像素信號向裝置外輸出。又，I/O電路17係接收自外部之裝置供給之控制信號或電源等之輸入並向裝置內供給。
圖2係表示如圖1所示之像素陣列部12與格雷碼產生解碼電路15之詳細構成。
於格雷碼產生解碼電路15中，格雷碼產生器31與格雷碼解碼器 32於水平方向(於圖2中橫方向)交替配置。格雷碼產生器31與格雷碼解碼器32係對應沿水平方向分割像素陣列部12之區塊BL而配置。
像素陣列部12之下側之格雷碼產生解碼電路15L係自左端按格雷碼產生器31、格雷碼解碼器32之順序交替配置，與此相對，像素陣列部12之上側之格雷碼產生解碼電路15U係自左端按格雷碼解碼器32、格雷碼產生器31之順序交替配置。
換言之，格雷碼產生解碼電路15L之格雷碼產生器31及格雷碼解碼器32、與格雷碼產生解碼電路15U之格雷碼產生器31及格雷碼解碼器32係以不相對於像素陣列部12之對應之區塊BL重複之方式交替配置。
格雷碼產生器31係產生用以產生AD轉換資料之格雷碼，且向像素陣列部12之中繼器行43輸出。格雷碼解碼器32係將自中繼器行43輸入之格雷碼(後述之格雷碼鎖存值)轉換成二進制資料。於本實施形態中，格雷碼產生器31係產生N位元(N>0)之格雷碼者。於使用N位元(N>0)之格雷碼之情形時，固體攝像裝置1輸出之像素信號之位元數成為(N-1)位元以用於後述之CDS處理。
於像素陣列部12，將像素電路41、ADC(AD轉換器)42、及中繼器行43之各者配置有複數個。像素陣列部12內之各像素21包含像素電路41與ADC42。中繼器行43係設置於相對於水平方向而分割之區塊BL單位。
像素電路41係將與受光之光量對應之電荷信號作為類比之像素信號SIG而輸出至ADC42。ADC42係將自像素電路41供給之類比之像素信號SIG轉換成數位信號。ADC42係對自格雷碼產生器31經由中繼器行43供給之格雷碼中與像素21(像素電路41)之受光量對應之值進行鎖存記憶。該鎖存記憶之格雷碼之值與像素信號SIG之數位值對應。
中繼器行43係將自格雷碼產生器31輸出之格雷碼沿垂直方向傳 輸並供給至區塊BL內之各ADC42。又，中繼器行43係將自區塊BL內之各ADC42輸出之鎖存記憶之格雷碼之值(以下，稱為格雷碼鎖存值)沿垂直方向傳輸並供給至格雷碼解碼器32。
格雷碼解碼器32係產生用於中繼器行43之格雷碼及格雷碼鎖存值之傳輸之時脈信號CLK，且輸出至中繼器行43。於中繼器行43內，時脈信號CLK自格雷碼解碼器32沿格雷碼產生器31之方向傳輸，與此相對，格雷碼及格雷碼鎖存值係自格雷碼產生器31沿格雷碼解碼器32之方向傳輸。
又，如上所述，格雷碼產生器31與格雷碼解碼器32係與像素陣列部12內之區塊BL對應而沿水平方向交替配置，因而於像素陣列部12內之一區塊BL之中繼器行43將格雷碼及格雷碼鎖存值於圖2中自上向下垂直傳輸之情形時，其相鄰之區塊BL之中繼器行43將格雷碼及格雷碼鎖存值自下向上垂直傳輸。
同樣，於像素陣列部12內之一區塊BL之中繼器行43將自格雷碼解碼器32輸出之時脈信號CLK自下向上垂直傳輸之情形時，其附近之區塊BL之中繼器行43係將自格雷碼解碼器32輸出之時脈信號CLK自上向下垂直傳輸。
再者，如圖2所示之像素電路41與ADC42之配置係為便於說明，而排列配置顯示，但實際上如下文參照圖9所述般，像素電路41以重疊於ADC42及中繼器行43之上之方式配置。
<2.像素之詳細構成例>
參照圖3，對像素21之一部分即ADC42之詳細構成進行說明。
ADC42包含比較電路51與鎖存記憶部52。
比較電路51係對自傾斜產生器14供給之參照信號REF、與自像素電路41供給之像素信號SIG進行比較，並作為表示比較結果之比較結果信號輸出輸出信號VCO。比較電路51係於參照信號REF與像素信號 SIG為相同(之電壓)時，使輸出信號VCO反轉。
比較電路51係包含差動輸入電路61、電壓轉換電路62、及正反饋電路(PFB：Positive Feedback)63，詳細內容將於下文參照圖4進行敍述。
鎖存記憶部52包含：鎖存控制電路71，其控制格雷碼之寫入動作與讀出動作；及鎖存值記憶部72，其對與像素21(像素電路41)之受光量對應之格雷碼之值，即格雷碼鎖存值進行記憶。
對鎖存記憶部52，除自比較電路51輸入輸出信號VCO以外，還於像素信號之讀出動作中自垂直控制電路13供給控制像素21之讀出時序之WORD信號。又，經由中繼器行43，而將於格雷碼產生器31所產生之格雷碼亦供給至鎖存記憶部52。
鎖存控制電路71係於格雷碼之寫入動作中，於自比較電路51輸入Hi(High，高)之輸出信號VCO之期間，使自中繼器行43供給之每單位時間更新之格雷碼記憶於鎖存值記憶部72。而且，參照信號REF與像素信號SIG為相同(之電壓)，且於自比較電路51供給之輸出信號VCO反轉成Lo(Low，低)時，鎖存控制電路71將所供給之格雷碼之向鎖存值記憶部72之寫入(更新)中止，最後使記憶於鎖存值記憶部72之格雷碼作為格雷碼鎖存值保持。
結束參照信號REF之掃描，於像素陣列部12內之全部像素21之鎖存值記憶部72記憶有格雷碼鎖存值之後，像素21之動作自寫入動作變更成讀出動作。
鎖存控制電路71係於格雷碼鎖存值之讀出動作中，基於控制讀出時序之WORD信號，於像素21成為自身之讀出時序時，將記憶於鎖存值記憶部72之格雷碼鎖存值(數位之像素信號SIG)輸出至中繼器行43。中繼器行43係將所供給之格雷碼鎖存值沿垂直方向(行方向)按序傳輸且供給至格雷碼解碼器32。
<3.比較電路之構成例>
圖4係表示構成比較電路51之差動輸入電路61、電壓轉換電路62、及正反饋電路63之詳細構成之電路圖。
差動輸入電路61係對自像素電路41輸出之像素信號SIG、與自傾斜產生器14輸出之參照信號REF進行比較，且於像素信號SIG較參照信號REF高時輸出特定信號(電流)。
差動輸入電路61包含：電晶體81及82，其等成為差動對；電晶體83及84，其等構成電流鏡；電晶體85，其作為恆定電流源，供給與輸入偏壓電流Vb對應之電流IB；以及電晶體86，其輸出差動輸入電路61之輸出信號HVO。
電晶體81、82、及85係包含NMOS(Negative Channel MOS：N通道金屬氧化物半導體)電晶體，電晶體83、84、及86係包含PMOS(Positive Channel MOS：P通道金屬氧化物半導體)電晶體。
對成為差動對之電晶體81及82中之電晶體81之閘極，輸入自傾斜產生器14輸出之參照信號REF，且對電晶體82之閘極輸入自像素電路41輸出之像素信號SIG。電晶體81與82之源極係與電晶體85之汲極連接，電晶體85之源極係連接於特定電壓VSS(VSS<VDD2<VDD1)。
電晶體81之汲極係與構成電流鏡電路之電晶體83及84之閘極及電晶體83之汲極連接，電晶體82之汲極係與電晶體84之汲極及電晶體86之閘極連接。電晶體83、84及86之源極連接於第1電源電壓VDD1。
電壓轉換電路62例如包含NMOS型之電晶體91。電晶體91之汲極係與差動輸入電路61之電晶體85之汲極連接，電晶體91之源極連接於正反饋電路63內之特定之連接點，電晶體91之閘極連接於偏壓電壓VBIAS。
構成差動輸入電路61之電晶體81至86係以直至第1電源電壓 VDD1為止之高電壓進行動作之電路，正反饋電路63係以較第1電源電壓VDD1低之第2電源電壓VDD2進行動作之電路。電壓轉換電路62將自差動輸入電路61輸入之輸出信號HVO轉換成正反饋電路63能夠動作之低電壓之信號(轉換信號)LVI，且供給至正反饋電路63。
偏壓電壓VBIAS係轉換成不破壞以恆定電壓進行動作之正反饋電路63之各電晶體101至105之電壓的電壓。例如，偏壓電壓VBIAS可設為與正反饋電路63之第2電源電壓VDD2相同之電壓(VBIAS=VDD2)。
正反饋電路63係基於將來自差動輸入電路61之輸出信號HVO轉換成與第2電源電壓VDD2對應之信號所得之轉換信號LVI，而輸出像素信號SIG較參照信號REF高時反轉之比較結果信號。又，正反饋電路63係使作為比較結果信號輸出之輸出信號VCO反轉時之遷移速度高速化。
正反饋電路63包含5個電晶體101至107。此處，電晶體101、102、104、及106係包含PMOS電晶體，電晶體103、105、及107係包含NMOS電晶體。
電壓轉換電路62之輸出端即電晶體91之源極係連接於電晶體102及103之汲極、與電晶體104及105之閘極。電晶體101及106之源極連接於第2電源電壓VDD2，電晶體106之汲極連接於電晶體104之源極。電晶體101之汲極與電晶體102之源極連接，電晶體102之閘極與亦為正反饋電路63之輸出端之電晶體104、105、及107之汲極連接。電晶體103、105及107之源極連接於特定電壓VSS。對電晶體101與103之閘極供給初始化信號INI。
電晶體107之汲極與比較電路51之輸出端連接，電晶體107之源極連接於特定電壓VSS。
電晶體104至107構成2輸入端之NOR(Not-or：或非)電路，電晶體104、105、及107之汲極彼此之連接點成為比較電路51輸出輸出信號 VCO之輸出端。又，對電晶體106與107之閘極，供給與第1輸入轉換信號LVI不同之第2輸入控制信號TERM。
關於如上述般構成之比較電路51之動作，參照圖5進行說明。圖5係表示比較電路51之動作中之各信號之遷移。再者，於圖5中“G86”表示電晶體86之閘極電位。
首先，將參照信號REF設定成較全部像素21之像素信號SIG高之電壓，且使初始化信號INI為Hi而將比較電路51初始化。
更具體而言，對電晶體81之閘極施加參照信號REF，且對電晶體82之閘極施加像素信號SIG。於參照信號REF之電壓為較像素信號SIG之電壓高之電壓時，成為電流源之電晶體85輸出之電流之大部分經由電晶體81流動至二極體連接之電晶體83。具有與電晶體83共通之閘極之電晶體84之通道電阻變得十分低，將電晶體86之閘極大致保持於第1電源電壓VDD1位準而斷開電晶體86。因此，即便電壓轉換電路62之電晶體91導通，作為充電電路之正反饋電路63亦不會對轉換信號LVI進行充電。另一方面，因作為初始化信號INI而供給Hi之信號，故電晶體103導通，正反饋電路63將轉換信號LVI放電。又，因斷開電晶體101，故正反饋電路63亦未經由電晶體102對轉換信號LVI進行充電。其結果，轉換信號LVI被放電至特定電壓VSS位準為止，正反饋電路63藉由構成變流器之電晶體104與105而輸出Hi之輸出信號VCO，使比較電路51初始化。
初始化後，使初始化信號INI為Lo，開始參照信號REF之掃描。
於參照信號REF為較像素信號SIG高之電壓之期間中，電晶體86斷開，因而被斷開，輸出信號VCO成為Hi信號，因而電晶體102亦斷開而被斷開。電晶體103亦因初始化信號INI成為Lo而被斷開。轉換信號LVI係維持高阻抗狀態而保持特定電壓VSS，且輸出Hi之輸出信號VCO。
若參照信號REF較像素信號SIG變低，則電流源之電晶體85之輸出電流不流過電晶體81，電晶體83與84之閘極電位上升，從而電晶體84之通道電阻變高。此處，經由電晶體82流入之電流引起電壓降而使電晶體86之閘極電位降低，電晶體91導通。自電晶體86輸出之輸出信號HVO藉由電壓轉換電路62之電晶體91轉換成轉換信號LVI，且供給至正反饋電路63。作為充電電路之正反饋電路63係對轉換信號LVI進行充電，使電位自低電壓VSS向第2電源電壓VDD2接近。
而且，若轉換信號LVI之電壓超過包含電晶體104與105之變流器之閾值電壓，則輸出信號VCO成為Lo，電晶體102導通。電晶體101亦因施加有Lo之初始化信號INI而導通，正反饋電路63經由電晶體101與102而快速地對轉換信號LVI進行充電，將電位一下提昇至第2電源電壓VDD2為止。
電壓轉換電路62之電晶體91因對閘極施加有偏壓電壓VBIAS，故只要轉換信號LVI之電壓達到自偏壓電壓VBIAS下降電晶體閾值所得之電壓值即可斷開。即便電晶體86維持導通，亦不會繼續對轉換信號LVI進行充電，電壓轉換電路62亦作為電壓鉗位電路而發揮功能。
由電晶體102之導通所致之對轉換信號LVI之充電係最初以轉換信號LVI上升至變流器閾值為止作為開端而將該動作加速之正反饋動作。差動輸入電路61之電流源即電晶體85因於固體攝像裝置1並列同時進行動作之電路數龐大，故每1電路之電流被設定為極小之電流。再者，因於格雷碼切換之單位時間變化之電壓成為AD轉換之LSB級，故對參照信號REF極為緩慢地進行掃描。因此，電晶體86之閘極電位之變化亦緩慢，藉此，被驅動之電晶體86之輸出電流之變化亦緩慢。然而，藉由對被該輸出電流充電之轉換信號LVI自後段進行正反饋，可使輸出信號VCO充分快速地遷移。較理想的是，輸出信號VCO之遷移時間為格雷碼之單位時間之數分之1，作為典型例為1ns以 下。於本揭示之比較電路51中，於電流源之電晶體85僅設定例如0.1uA之微小之電流即可達成該輸出遷移時間。
又，於比較電路51中，若使第2輸入即控制信號TERM為Hi，則無關於差動輸入電路61之狀態而可使輸出信號VCO為Lo。
例如，若像素信號SIG之電壓因超過設想之高亮度(例如，映入固體攝像裝置1之視角內之太陽像)而低於參照信號REF之最終電壓，則維持比較電路51之輸出信號VCO為Hi而結束比較期間，藉由輸出信號VCO控制之鎖存記憶部52無法使值固定而失去AD轉換功能。為了防止此種狀態之產生，藉由於參照信號REF之掃描之最後輸入Hi脈衝之控制信號TERM，可強制將仍未反轉成Lo之輸出信號VCO反轉。鎖存記憶部52鎖存記憶強制反轉前之格雷碼，故於採用圖4之構成之情形時，結果ADC42作為將相對於固定以上之亮度輸入之輸出值鉗位之AD轉換器而發揮功能。
若將偏壓電壓VBIAS控制成Lo位準而使電晶體91斷開，使初始化信號INI為Hi，則無關於差動輸入電路61之狀態而輸出信號變為Hi。因此，藉由使該輸出信號VCO之強制性之Hi輸出、與利用上述之控制信號TERM之強制性之Lo輸出組合，可無關於差動輸入電路61、及其前段之像素電路41與傾斜產生器14之狀態，而將輸出信號VCO設定成任意值。藉由該功能，例如，可不依賴於向固體攝像裝置1之光學性輸入，僅利用電氣信號輸入而測試像素21之後段之電路。
<4.鎖存記憶部與中繼器之詳細構成例>
圖6係表示鎖存記憶部52與中繼器行43之詳細構成之電路圖。
鎖存控制電路71包含串聯連接之2個變流器121及122、與串聯連接之NOR電路123及變流器124。
鎖存值記憶部72係對應於N位元之格雷碼，而包含N個位元記憶部141-1至141-N。對N個位元記憶部141-1至141-N，自鎖存控制電路 71供給輸出信號VCO與WORD信號。
位元記憶部141-1至141-N分別包含轉移閘極161與鎖存電路162。
位元記憶部141-n(1≦n≦N)之轉移閘極161係包含NMOS電晶體與PMOS電晶體之2個電晶體181及182。
位元記憶部141-n之鎖存電路162包含含有電晶體201至206之靜態型鎖存電路。電晶體201、202、及205係包含PMOS電晶體，電晶體203、204、及206係包含NMOS電晶體。
來自比較電路51之輸出即輸出信號VCO被輸入至變流器121與NOR電路123，對NOR電路123之另一輸入端供給WORD信號。變流器121之輸出被供給至變流器122與鎖存電路162之電晶體203之閘極，變流器122之輸出被供給至鎖存電路162之電晶體202之閘極。又，NOR電路123之輸出係被供給至變流器124與轉移閘極161之電晶體182之閘極，變流器124之輸出係被供給至轉移閘極161之電晶體181之閘極。
於格雷碼之寫入動作中，WORD信號於所有像素為Lo，轉移閘極161於輸出信號VCO為Hi時導通，於為Lo時斷開。鎖存電路162之反饋(相對於輸入Q之輸出xQ)係於輸出信號VCO為Hi時斷開，且於為Lo時導通。因此，鎖存電路162於輸出信號VCO為Hi時，成為第n位元之格雷碼之寫入狀態(透明)，於輸出信號VCO為Lo時，成為寫入之格雷碼之保持狀態(鎖存狀態)。
於格雷碼之讀出動作中，僅對讀出對象之像素21之鎖存控制電路71供給WORD信號。因輸出信號VCO為Lo，故轉移閘極161僅於輸入Hi之WORD信號時導通，且將保持於鎖存記憶部212之格雷碼即格雷碼鎖存值被輸出至中繼器行43。
中繼器行43具有與N位元之格雷碼對應之N個移位暫存器221-1至221-N。N個移位暫存器221-1至221-N各者包含複數個D-F/F(D-正反器)231。
又，於中繼器行43設置有傳輸自格雷碼解碼器32輸出之時脈信號CLK之複數個中繼器電路232。更具體而言，複數個移位暫存器232A串聯配置於像素陣列部12之行方向，且對N個移位暫存器221-1至221-N各者之各D-F/F231，經由連接於特定之中繼器電路232A之後段之中繼器電路232B而供給時脈信號CLK。中繼器電路232B與1個以上之D-F/F231連接。圖6係表示與2個D-F/F231連接之例。再者，中繼器電路232之電源與GND之配線以與其他電路分離之方式配置。
串聯配置於行方向之複數個中繼器電路232A之時脈信號CLK之傳輸方向係與格雷碼之傳輸方向為相反之方向。於圖6之例中，格雷碼之傳輸方向為自上向下之方向，因而時脈信號CLK之傳輸方向為自下向上之方向。藉此，時脈信號CLK之延遲係越往圖6之上側(靠近格雷碼產生器31之側)越大，於移位暫存器221之各D-F/F231中，輸出自身保持之格雷碼鎖存值之後，輸入下一格雷碼鎖存值。即，可確實地確保格雷碼鎖存值之資料傳輸之佔據時間裕度。
又，中繼器行43係於1個鎖存記憶部52與1個D-F/F231之間，具有與N位元之格雷碼對應之N個雙向緩衝器電路222-1至222-N。換言之，N個雙向緩衝器電路222-1至222-N係1對1地對應設置於N個移位暫存器221-1至221-N。
再者，於中繼器行43，N個雙向緩衝器電路222-1至222-N設置有與D-F/F231之個數對應之個數，但於圖6中，僅圖示有其中1個。
雙向緩衝器電路222-n(1≦n≦N)具有緩衝電路241與變流器電路242。
對緩衝電路241，於格雷碼之寫入動作中供給成為Hi之寫入控制信號WR，對變流器電路242，於格雷碼之讀出動作中供給成為Hi之讀出控制信號RD。雙向緩衝器電路222-n基於寫入控制信號WR與讀出控制信號RD而切換對於位元記憶部141-n之格雷碼之寫入動作與讀出 動作。
於進行參照信號REF之掃描之AD轉換期間中，中繼器行43之N個移位暫存器221係以將格雷碼之單位時間作為時脈週期之移位時脈傳輸自格雷碼產生器31供給之格雷碼。
於格雷碼之寫入動作中，Hi之寫入控制信號WR、與Lo之讀出控制信號RD被供給至雙向緩衝器電路222，雙向緩衝器電路222將自移位暫存器221之特定之D-F/F231供給之格雷碼，經由轉移閘極161供給至位元記憶部141。位元記憶部141記憶所供給之格雷碼。
另一方面，於格雷碼之讀出動作中，記憶於位元記憶部141之格雷碼鎖存值經由雙向緩衝器電路222而供給至中繼器行43之移位暫存器221之特定之D-F/F231。移位暫存器221係將供給至各段之D-F/F231之格雷碼鎖存值依次傳輸至I/O電路17且輸出。
更具體而言，於移位暫存器221之各D-F/F231採用如下構成：於供給至時脈輸入端之時脈信號CLK為Hi或Lo之任一者均可成為高阻抗狀態(以下，記述為Hi-Z狀態)。例如，於圖7中後述之D-F/F231之構成中，D-F/F231於時脈信號CLK為Lo時成為Hi-Z狀態。
於使移位暫存器221之各D-F/F231為Hi-Z狀態之期間，對雙向緩衝器電路222供給Hi之讀出控制信號RD，且WORD信號成為Hi，記憶於位元記憶部141之格雷碼鎖存值，經由雙向緩衝器電路222供給至中繼器行43之移位暫存器221之特定之D-F/F231。
讀出控制信號RD恢復至Lo後，對移位暫存器221之各D-F/F231供給移位時脈，移位暫存器221將供給至各段之D-F/F231之格雷碼鎖存值，按序傳輸且輸出至格雷碼解碼器32。
<D-F/F之構成例>
圖7係表示移位暫存器221之D-F/F231之構成例。
圖7上段之D-F/F231係表示被供給有Lo之時脈信號CLK時之Hi-Z 狀態。圖7下段之D-F/F231係表示被供給有Hi之時脈信號CLK時輸出前1個之資料D’之狀態。
於圖7中，於各電晶體及信號線附近附括弧( )註記之on(接通)、off(斷開)等文字，係表示將Lo或Hi之時脈信號CLK輸入至時脈輸入端時之各電晶體及信號線之電位狀態。
<雙向緩衝器電路之構成例>
圖8係表示雙向緩衝器電路222之構成例。
圖8所示之雙向緩衝器電路222係包含緩衝電路241與變流器電路242。
緩衝電路241包含變流器261、NAND(Not-AND：與非)電路262、NOR電路263、PMOS型電晶體264、及NMOS型電晶體265。
於緩衝電路241中，於寫入控制信號WR為Hi時，NAND電路262與NOR電路263之輸出，均成為將自中繼器行43之D-F/F231供給之格雷碼反轉而得者。緩衝電路241之輸出係成為將其進而反轉而得者，因而結果成為與自D-F/F231供給之格雷碼為同值。於寫入控制信號WR為Lo時，NAND電路262之輸出為Hi，NOR電路263之輸出為Lo，緩衝電路241之輸出為Hi-Z狀態。
另一方面，變流器電路242包含2個PMOS型電晶體271及272、2個NMOS電晶體273及274、以及含有變流器275之時鐘反相器構成。
於變流器電路242中，於讀出控制信號RD為Hi時，時控變流器變為有效，變流器電路242將自位元記憶部141供給之格雷碼鎖存值反轉而輸出。於讀出控制信號RD為Lo時，時控變流器變為無活動力(無效)，變流器電路242之輸出變為Hi-Z狀態。
於圖8之雙向緩衝器電路222之構成中，如上所述，將自中繼器行43之D-F/F231供給之格雷碼寫入於位元記憶部141時，因與自D-F/F231供給之格雷碼為同值，故極性未反轉，於將記憶於位元記憶部 141之格雷碼鎖存值讀出時，極性反轉。因此，讀出之格雷碼(格雷碼鎖存值)成為所供給之格雷碼之反轉資料。
因此，亦能以如下方式構成，即，藉由於變流器電路242之前段設置變流器，而將自位元記憶部141讀出之格雷碼鎖存值以與所供給之格雷碼相同之極性輸出。
<5.像素電路與ADC之配置例>
圖9係表示像素陣列部12內之像素電路41、ADC42及中繼器行43之配置構成。
於像素陣列部12中，像素電路41、ADC42、及中繼器行43係如圖2所示，未排列配置於俯視方向，如圖9所示，於上層配置像素電路41，於其下層，以配置ADC42與中繼器行43之積層構造(2層構造)配置。
上層之像素電路41採用如下構成，例如以正方形狀配置成矩陣狀，且下層之ADC42與中繼器行43係於水平方向之中央部配置中繼器行43，於其兩側配置ADC42。
更具體而言採用如下構成，即如圖9所示，將水平方向4像素作為1個單位，於上層以正方形狀均等地配置4像素之像素電路41，於下層於水平方向之中央部配置中繼器行43，於其兩側，於每2像素配置ADC42。若將上層之4像素之像素電路41自圖9左側起與像素電路41A至41D區別，則於下層之中繼器行43之左側，與像素電路41A及41B對應之ADC42A及42B沿上下方向排列配置，於中繼器行43之右側，與像素電路41C及41D對應之ADC42C及42D沿上下方向排列配置。於ADC42A至42D各者中，於接近中繼器行43側配置鎖存記憶部52A至52D，於較遠側配置比較電路51A至51D。
圖10係表示像素陣列部12整體中之ADC42與中繼器行43之配置構成之圖。
像素陣列部12之下層係於中繼器行43之兩側，將配置有比較電路．鎖存行42L、與比較電路．鎖存行42R之單位沿水平方向重複配置而構成。
比較電路．鎖存行42L與比較電路．鎖存行42R分別係如圖9所示，沿垂直方向重複配置有比較電路51與鎖存記憶部52之區域。
包含1個中繼器行43、與其兩側之比較電路．鎖存行42L及42R之單位係於圖2中，與相對於水平方向分割像素陣列部12之區塊BL之區域對應。
參照圖11，說明像素陣列部12之下層部分之1個區塊BL之詳細構成。
像素陣列部12之下層之1個區塊BL係相對於垂直方向按複數像素單位進而分割，且該分割單位被設為集群CL。因此，1個區塊BL係包含排列於垂直方向之複數個集群CL而構成。
而且，於每一重複排列於垂直方向之集群CL，配置有參照圖6說明之對應於N位元之格雷碼之N個D-F/F231、與傳輸時脈信號CLK之中繼器電路232A及232B。
再者，於圖11中，省略設置於與N位元之格雷碼對應之N個D-F/F231之前之N個雙向緩衝器電路222-1至222-N之圖示。
中繼器行43之左側之比較電路．鎖存行42L以排列於垂直方向之集群CL單位，分割成M個(M>0)包含比較電路51與鎖存記憶部52之比較電路鎖存群42LCL。中繼器行43之右側之比較電路．鎖存行42R以排列於垂直方向之集群CL單位，分割成M個包含比較電路51與鎖存記憶部52之比較電路鎖存群42RCL。
圖12係更詳細地表示1個集群CL之圖。
例如，於1個集群CL以於水平方向包含4像素，且於垂直方向包含32像素之像素區域構成之情形時，於1個集群CL配置4×32=128個 ADC42。該128個ADC42係對比較電路鎖存群42LCL與比較電路鎖存群42RCL各分配64個。即，圖12之例表示圖11中之M為64(M=64)之情形之例。
比較電路鎖存群42LCL與比較電路鎖存群42RCL內之128個ADC421至ADC42128之配置係ADC42A至42D之排列沿垂直方向重複排列之配置。
再者，構成1個集群CL之像素數並非限定於圖12所示之128像素者。如上所述，中繼器電路232A及232B、與對應於N位元之格雷碼之N個D-F/F231及N個雙向緩衝器電路222-1至222-N係以集群CL單位配置，因而只要將沿垂直方向傳輸之時脈信號CLK等之信號波形不鈍化之範圍設為集群CL單位即可。
又，於上述例中採用如下構成，即，如圖9所示，像素陣列部12之上層包含1列4行(1×4)之4個像素電路41，像素陣列部12之下層係將包含以中繼器行43為中心而於其右側與左側沿縱向排列2個ADC42之2列2行(2×2)之4個ADC42之單位於垂直方向重複配置。於該集群CL單內重複配置之單位亦未限定於上層為(1×4)，下層為(2×2)之構成。例如，亦可為像素陣列部12之上層包含1列6行(1×6)之6個像素電路41，且像素陣列部12之下層將包含以中繼器行43為中心而於其右側與左側沿縱向排列3個ADC42之3列2行(3×2)之6個ADC42之單位作為重複單位。
<6.像素電路之構成例>
其次，說明可取得固體攝像裝置1之像素電路41之構成例與動作。
<6.1像素電路之第1構成例>
首先，參照圖13，對像素電路41之第1構成例進行說明。
圖13係將第1構成例之像素電路41與圖3所示之比較電路51、鎖 存記憶部52、及中繼器行43一同表示之圖。
像素電路41係包含作為光電轉換元件之光二極體(PD)321、第1傳輸電晶體322、FD(浮動擴散層)323、第2傳輸電晶體324、橫型溢流蓄積電容325(以下稱為LOFIC325)、及重設電晶體326。
第1傳輸電晶體322將光二極體321產生之電荷傳輸至FD323。第2傳輸電晶體324係將超過光二極體321之飽和電荷量之電荷，換言之，自光二極體321溢出之電荷經由FD323傳輸至LOFIC325。LOFIC325蓄積自光二極體321溢出之電荷。
重設電晶體326係重設FD323及LOFIC325中所保持之電荷。FD323係連接於差動輸入電路61之電晶體82之閘極(圖4)。藉此，差動輸入電路61之電晶體82亦作為像素電路41之放大電晶體而發揮功能。
重設電晶體326之源極經由第2傳輸電晶體324而連接於FD323與差動輸入電路61之電晶體82之閘極，重設電晶體326之汲極與差動輸入電路61之電晶體82之汲極(圖4)連接。因此，無用以重設FD323之電荷之固定之重設電壓。其原因在於，藉由控制差動輸入電路61之電路狀態，可使用參照信號REF而任意設定重設FD323之重設電壓。
如上構成之第1構成例之像素電路41因藉由具備LOFIC325，可保持光二極體321所能保持之以上之電荷，故可實現寬動態範圍。
<第1構成例之時序圖>
參照圖14之時序圖，說明使用有圖13所示之第1構成例之像素電路41之像素21之動作。
使用第1構成例之像素電路41之像素21係輸出低照度用之像素信號與高照度用之像素信號之2種像素信號。
首先，像素21係以光二極體321受光，將蓄積於光二極體321之電荷作為低照度用之像素信號輸出。
於時刻t1中，將參照信號REF根據至此為止之待機電壓Vstb設定 成重設FD323及LOFIC325之電荷之重設電壓Vrst，並且藉由Hi之傳輸信號FDG導通第2傳輸電晶體324，連接FD323與LOFIC325。且，於時刻t2中，藉由利用Hi之傳輸信號TG與Hi之重設信號RST導通第1傳輸電晶體322與重設電晶體326，而重設光二極體321之蓄積電荷、FD323及LOFIC325之蓄積電荷。
於第1傳輸電晶體322與重設電晶體326斷開後之自時刻t3至時刻t4為止之期間，執行曝光。於曝光期間中，傳輸信號FDG被控制成Hi，第2傳輸電晶體324導通。
於時刻t4中，參照信號REF提昇至特定電壓Vu，開始參照信號REF與像素信號SIG之比較(參照信號REF之掃描)。於該時點中，因參照信號REF較像素信號SIG大，故輸出信號VCO成為Hi。再者，於時刻t4之特定時間經過後，傳輸信號FDG自Hi被控制成Lo，第2傳輸電晶體324斷開。
於判定參照信號REF與像素信號SIG相同之時刻t5，輸出信號VCO被反轉(遷移至Low)。若反轉輸出信號VCO，則如上所述藉由正反饋電路63而使輸出信號VCO之反轉高速化。又，於鎖存記憶部52，輸出信號VCO反轉之時點之格雷碼(N位元之LBL[1]至LBL[N])被鎖存記憶。
於信號寫入期間結束，且信號讀出期間之開始時刻即時刻t6，供給至比較電路51之電晶體81之閘極之參照信號REF之電壓降低至電晶體81斷開之位準(待機電壓Vstb)。藉此，抑制信號讀出期間中之比較電路51之消耗電流。
於時刻t7，控制讀出時序之WORD信號(未圖示)為Hi，N位元之鎖存信號LBL[n](n=1至N)自鎖存記憶部52輸出。此處取得之資料為低照度用之像素信號之重設位準之P相資料(以下亦稱為P1資料)。
於時刻t8中，參照信號REF提昇至特定電壓Vu。
於時刻t9中，藉由Hi之傳輸信號TG導通像素電路41之第1傳輸電晶體322，蓄積於光二極體321之電荷被傳輸至FD323。
第1傳輸電晶體322斷開後，開始參照信號REF與像素信號SIG之比較(參照信號REF之掃描)。於該時點中，因參照信號REF較像素信號SIG更大，故輸出信號VCO成為Hi。
而且，於判定參照信號REF與像素信號SIG相同之時刻t10，將輸出信號VCO反轉(遷移至Low)。若反轉輸出信號VCO，則藉由正反饋電路63而使輸出信號VCO之反轉高速化。又，於鎖存記憶部52，輸出信號VCO反轉之時點之格雷碼(N位元之LBL[1]至LBL[N])被鎖存記憶。
於信號寫入期間結束，且信號讀出期間之開始時刻即時刻t11，供給至比較電路51之電晶體81之閘極之參照信號REF之電壓降低至電晶體81斷開之位準(待機電壓Vstb)。藉此，抑制信號讀出期間中之比較電路51之消耗電流。
於時刻t12中，控制讀出時序之WORD信號(未圖示)為Hi，N位元之LBL[n](n=1至N)自鎖存記憶部52輸出。此處取得之資料為低照度用之像素信號之信號位準之D相資料(以下亦稱為D1資料)。
以上，結束低照度用之像素信號之輸出。
其次，像素21係以光二極體321受光，將自光二極體321溢出且蓄積於LOFIC325之電荷作為高照度用之像素信號輸出。
首先，於時刻t13中，藉由Hi之傳輸信號FDG而導通第2傳輸電晶體324，且參照信號REF提昇至特定電壓Vu，開始參照信號REF與像素信號SIG之比較(參照信號REF之掃描)。於該時點中，因參照信號REF較像素信號SIG大，故輸出信號VCO成為Hi。
於判定參照信號REF與像素信號SIG相同之時刻t14，將輸出信號VCO反轉(遷移至Low)。若反轉輸出信號VCO，則藉由正反饋電路63 而使輸出信號VCO之反轉高速化。又，於鎖存記憶部52，輸出信號VCO反轉之時點之格雷碼(N位元之LBL[1]至LBL[N])被鎖存記憶。
於信號寫入期間結束，且信號讀出期間之開始時刻即時刻t15，供給至比較電路51之電晶體81之閘極之參照信號REF之電壓降低至電晶體81斷開之位準(待機電壓Vstb)。藉此，抑制信號讀出期間中之比較電路51之消耗電流。
於時刻t16，控制讀出時序之WORD信號(未圖示)為Hi，N位元之鎖存信號LBL[n](n=1至N)自鎖存記憶部52輸出。此處取得之資料為高照度用之像素信號之信號位準之D相資料(以下亦稱為D2資料)。
於時刻t17中，參照信號REF根據此時之待機電壓Vstb被設定成重設FD323及LOFIC325之電荷之重設電壓Vrst。
於時刻t18中，藉由Lo之傳輸信號FDG而斷開第2傳輸電晶體324，且藉由Hi之傳輸信號TG與Hi之重設信號RST而導通第1傳輸電晶體322與重設電晶體326。而且，於重設電晶體326導通之期間，傳輸信號FDG變更成Hi，第2傳輸電晶體324導通。其結果，光二極體321之蓄積電荷、與FD323及LOFIC325之蓄積電荷被重設。
其後，於時刻t19，參照信號REF提昇至特定電壓Vu，開始參照信號REF與像素信號SIG之比較(參照信號REF之掃描)。於該時點中，因參照信號REF較像素信號SIG大，故輸出信號VCO成為Hi。
而且，於判定參照信號REF與像素信號SIG相同之時刻t20，將輸出信號VCO反轉(遷移至Low)。若反轉輸出信號VCO，則藉由正反饋電路63而使輸出信號VCO之反轉高速化。又，於鎖存記憶部52，輸出信號VCO反轉之時點之格雷碼(N位元之LBL[1]至LBL[N])被鎖存記憶。
於信號寫入期間結束，且信號讀出期間之開始時刻即時刻t21中，供給至比較電路51之電晶體81之閘極之參照信號REF之電壓降低 至電晶體81斷開之位準(待機電壓Vstb)。藉此，抑制信號讀出期間中之比較電路51之消耗電流。
於時刻t22中，控制讀出時序之WORD信號(未圖示)為Hi，N位元之LBL[n](n=1至N)自鎖存記憶部52輸出。此處取得之資料為高照度用之像素信號之重設位準之P相資料(以下亦稱為P2資料)。
於時刻t23，信號讀出期間結束，恢復至與時刻t1前之初始化前相同之狀態。時刻t24為與上述之時刻t1相同之狀態，成為下一1V(1垂直掃描期間)之驅動。
圖15係說明以像素21接收之光為低照度之情形之像素電路41之動作之電位圖。
於以像素21接收之光為低照度之情形時，如對應於P1資料之電位圖所示，電荷僅蓄積於光二極體321。該電荷如對應於D1資料之電位圖所示，即便於藉由第1傳輸電晶體322傳輸至FD323之狀態下，亦未超過第2傳輸電晶體324之溢流路徑。因此，可僅使用圖15中以虛線包圍顯示之P1資料與D1資料而取得高增益像素信號。
圖16係說明以像素21接收之光為高照度之情形之像素電路41之動作之電位圖。
於以像素21接收之光為高照度之情形時，如對應於P1資料之電位圖所示，電荷超過光二極體321及FD323、與第2傳輸電晶體324之溢流路徑而亦蓄積於LOFI325。因此，可僅使用圖16中以虛線包圍顯示之D2資料與P2資料而取得對應於高照度之像素信號。
根據以上之像素21之驅動，最初，蓄積於光二極體321之電荷作為低照度用之像素信號，按P1資料、D1資料之順序被讀出。其次，自光二極體321溢出且蓄積於LOFIC325之電荷作為高照度用之像素信號，按D2資料、P2資料之順序被讀出。因此，低照度用之像素信號為CDS(Correlated Double Sampling：相關2重採樣)信號，但高照度用 之像素信號為DDS(Double Data Sampling：雙資料採樣)信號。
藉由以上驅動，固體攝像裝置1之像素陣列部12之各像素21係可所有像素同時重設，且進行所有像素同時曝光之全局快門動作。因所有像素可同時進行曝光及讀出，故通常無需設置於像素內之保持至讀出為止之期間電荷之電荷保持部。又，於像素21之構成中，亦無需行排列讀出型之固體攝像裝置所需之用以選擇輸出像素信號SIG之像素之選擇電晶體等。
<6.2像素電路之第2構成例>
其次，參照圖17，對像素電路41之第2構成例進行說明。
圖17係將第2構成例之像素電路41與比較電路51、鎖存記憶部52、及中繼器行43一同顯示之圖。
於圖17所示之像素電路41之第2構成例中，於光二極體321之陰極端子，除連接有第1傳輸電晶體322以外，還連接有排出電晶體327。
於上述之第1構成例中，電荷之重設動作如參照圖14說明，係藉由導通第1傳輸電晶體322、第2傳輸電晶體324、及重設電晶體326來將參照信號REF設定成重設電壓Vrst而進行。
於第2構成例中，藉由設置有排出電晶體327，而至曝光開始為止導通排出電晶體327，且於曝光開始時點，斷開排出電晶體327，藉此可進行電荷之重設動作。第1構成例必須控制複數個電晶體與參照信號REF，與此相對，第2構成例僅控制排出電晶體327，接進行電荷之重設動作，因而可更高速化。
<第2構成例之時序圖>
參照圖18之時序圖，說明使用圖17所示之第2構成例之像素電路41之像素21之動作。
於時刻t41中，直至將Hi之排出信號OFG變更成Lo為止，繼續光 二極體321之重設狀態。而且，於時刻t41將排出電晶體327設為斷開後，於時刻t42，藉由Hi之傳輸信號FDG而導通第2傳輸電晶體324，且以將FD323與LOFIC325連接之狀態開始曝光。
自時刻t42以後至時刻t60為止之動作因與自圖14所示之第1構成例之自時刻t3至時刻21為止之動作同樣，故省略其說明。
於時刻t60，藉由Hi之排出信號OFG而導通排出電晶體327，並且供給至比較電路51之電晶體81之閘極之參照信號REF之電壓降低至電晶體81斷開之位準(待機電壓Vstb)。藉此，抑制信號讀出期間中之比較電路51之消耗電流。
於時刻t61，控制讀出時序之WORD信號(未圖示)為Hi，N位元之LBL[n](n=1至N)自鎖存記憶部52輸出。此處取得之資料為高照度用之像素信號之重設位準之P2資料。
於時刻t62，信號讀出期間結束，恢復至與時刻t4前相同之狀態。時刻t63為與上述之時刻t41相同之狀態，成為下一1V(1垂直掃描期間)。
於第2構成例之像素電路41中，亦藉由具備LOFIC325而可實現寬動態範圍。又，因僅以排出電晶體327之控制即可進行電荷之重設動作，故可更高速化。
<6.3像素電路之第3構成例>
參照圖19，對像素電路41之第3構成例進行說明。
圖19係將第3構成例之像素電路41與比較電路51、鎖存記憶部52、及中繼器行43一同顯示之圖。
如圖19所示之第3構成例之像素電路41與圖13所示之第1構成例僅重設電晶體326之源極之連接目的地不同。具體而言，於圖13所示之第1構成例中，連接於第2傳輸電晶體324與LOFIC325之間之重設電晶體326之源極於圖19之第3構成例中，與FD323相同，連接於差動輸 入電路61之電晶體82之閘極(圖4)。
藉由如此構成，可分別進行FD323之蓄積電荷之重設動作、與LOFIC325之蓄積電荷之重設動作。
<第3構成例之時序圖>
圖20係表示使用第3構成例之像素電路41之像素21之驅動之時序圖。
於時刻t81中，參照信號REF被設定成重設電壓Vrst，且藉由Hi之傳輸信號FDG而導通第2傳輸電晶體324，連接FD323與LOFIC325。而且，於時刻t82，藉由利用Hi之傳輸信號TG與Hi之重設信號RST而導通第1傳輸電晶體322與重設電晶體326，從而重設光二極體321之蓄積電荷、FD323及LOFIC325之蓄積電荷。
於第1傳輸電晶體322與重設電晶體326斷開後之自時刻t33至時刻t84為止之期間，執行曝光。
於曝光結束後之時刻t84，傳輸信號FDG變更成Lo，第2傳輸電晶體324斷開，且參照信號REF被設定成重設電壓Vrst。其後，於時刻t85，藉由利用Hi之重設信號RST再次導通重設電晶體326，而重設FD323之蓄積電荷。
時刻t86以後之動作因與圖14之時刻t4以後同樣，故省略其說明。
於第3構成例之像素電路41中，亦藉由具備LOFIC325而可實現寬動態範圍。又，可分別進行FD323之蓄積電荷之重設動作、與LOFIC325之蓄積電荷之重設動作。
<6.4像素電路之第4構成例>
參照圖21，對像素電路41之第4構成例進行說明。
圖21係將第4構成例之像素電路41與比較電路51、鎖存記憶部52、及中繼器行43一同顯示之圖。
如圖21所示之第4構成例之像素電路41係於圖19所示之第3構成例之像素電路41，追加有與第2構成例同樣之排出電晶體327之構造。
<第4構成例之時序圖>
圖22係表示使用第4構成例之像素電路41之像素21之驅動之時序圖。
於時刻t121，直至Hi之排出信號OFG變更成Lo為止，持續光二極體321之重設狀態。而且，於時刻t121使排出電晶體327為斷開後，於時刻t122，藉由Hi之傳輸信號FDG而導通第2傳輸電晶體324，且以將FD323與LOFIC325連接之狀態開始曝光。
於曝光結束後之時刻t123，傳輸信號FDG變更成Lo，第2傳輸電晶體324斷開，且參照信號REF被設定成重設電壓Vrst。其後，於時刻t124中，藉由利用Hi之重設信號RST而再次導通重設電晶體326，而重設FD323之蓄積電荷。
時刻t125以後之動作因與圖18之時刻t43以後同樣，故省略其說明。
於第4構成例之像素電路41中，亦藉由具備LOFIC325而可實現寬動態範圍。又，可分別進行FD323之蓄積電荷之重設動作、與LOFIC325之蓄積電荷之重設動作。
<6.5像素電路之第5構成例>
參照圖23，對像素電路41之第5構成例進行說明。
圖23係將第5構成例之像素電路41與比較電路51、鎖存記憶部52、及中繼器行43一同顯示之圖。
如圖23所示之第5構成例之像素電路41係於自LOFIC325分離圖19所示之重設電晶體326之第3構成例，進而追加有第3傳輸電晶體328之構造。第3傳輸雷晶體328使自光二極體321溢出之電荷向LOFIC325直接傳輸、蓄積。
例如，如圖19之第3構成例之像素電極41，如經由FD323對LOFIC325傳輸電荷之構造中，於重設FD323後進行將蓄積於LOFIC325之電荷傳輸至FD323且讀出之驅動之情形時，產生FD323之電荷消失之現象。於第5構成例之像素電路41中，因未產生此種FD323之電荷消失之現象，故可確保線性地讀出像素信號。
<第5構成例之時序圖>
圖24係表示使用第5構成例之像素電路41之像素21之驅動之時序圖。
於時刻t161，參照信號REF被設定成重設電壓Vrst，且藉由Hi之傳輸信號FDG而導通第2傳輸電晶體324，連接FD323與LOFIC325。而且，於時刻t162，藉由利用Hi之傳輸信號TG與Hi之重設信號RST而導通第1傳輸電晶體322與重設電晶體326，從而重設光二極體321之蓄積電荷、FD323及LOFIC325之蓄積電荷。
於第1傳輸電晶體322與重設電晶體326斷開後之時刻t163，傳輸信號FDG變更成Lo，第2傳輸電晶體324斷開。其後，自時刻t164至時刻t165之期間，執行曝光。
時刻t164以後之動作因與圖20之時刻t83以後之動作同樣，故省略其說明。
光二極體321與LOFIC325之間之閘極，即第3傳輸電晶體328如圖24所示，藉由Hi之傳輸信號OFL，於1V期間控制成導通。藉此，於曝光期間中自光二極體321溢出之電荷向LOFIC325直接傳輸、並蓄積。
於第5構成例之像素電路41中，亦藉由具備LOFIC325而可實現寬動態範圍。又，自光二極體321溢出之電荷向LOFIC325直接傳輸、並蓄積，因而可確保線性地讀出像素信號。
<6.6像素電路之第6構成例>
參照圖25，就像素電路41之第6構成例進行說明。
圖25係將第6構成例之像素電路41與比較電路51、鎖存記憶部52、及中繼器行43一同顯示之圖。
如圖25所示之第5構成例之像素電極41係如下構造：於圖23所示之具備自光二極體321向LOFIC325直接傳輸電荷之第3傳輸電晶體328之第5構成例之像素電路41，進而追加有排出電晶體327。藉此，與第2構成例同樣，僅進行排出電晶體327之控制即可使光二極體321初始化。
<第6構成例之時序圖>
圖26係表示使用第6構成例之像素電路41之像素21之驅動之時序圖。
使用第6構成例之像素電路41之像素21之驅動，係除追加有光二極體321與LOFIC325之間之閘極即第3傳輸電晶體328之控制以外，皆與圖22所示之第4構成例之驅動同樣。圖26之時刻t201至t226係與圖22之時刻t121至t146對應。
光二極體321與LOFIC325之間之閘極即第3傳輸電晶體328與第5構成例同樣，於1V之期間被控制成導通。藉此，於曝光期間中自光二極體321溢出之電荷向LOFIC325直接傳輸、並蓄積。
於第6構成例之像素電路41中，亦藉由具備LOFIC325而可實現寬動態範圍。又，自光二極體321溢出之電荷向LOFIC325直接傳輸、並蓄積，因而可確保線性地讀出像素信號。
<7.共有FD之電路構成例>
其次，說明於複數個像素電路41共有FD323、及其後段之ADC42之情形之電路構成。
<7.1共有FD之第1構成例>
圖27係表示共有FD之第1構成例。
於共有FD323之情形時，如圖27所示，FD323與重設電晶體326於 複數個像素電路41共有，且連接於後段之比較電路51。
再者，共有FD323之像素電路41之個數並未特別限定，但於圖27中，例如，說明以圖9所示之4個像素電路41A至41D供給之情形。
像素電路41A至41D分別具備光二極體321q、第1傳輸電晶體322q、第2傳輸電晶體324q、LOFIC325q、及第3傳輸電晶體328q(q=1、...、4之任一者)。
因此，像素電路41A至41D之構成與圖23所示之第5構成例相同地構成。於共有FD323之情形時，如第1構成例至第4構成例，若採用經由FD323對LOFIC325傳輸電荷之構造，則會致使複數個像素電路41之信號混雜。因此，共有FD323之情形之像素電路41必須採用第5構成例或第6構成例之電路構成。
<共有FD之第1構成例之時序圖>
圖28係表示使用共有FD之第1構成例之共有單位之複數個像素21之驅動之時序圖。
於共有FD之第1構成例中，與圖24所示之第5構成例之驅動相同之P1資料、D1資料、D2資料、及P2資料之讀出以共有FD323之4個像素電路41A至41D按序執行。又，曝光開始前之光二極體321q之重設、與曝光控制係各共有單位所有像素同時執行。
<7.2共有FD之第2構成例>
圖29係表示共有FD之第2構成例。
圖29所示之共有FD之第2構成例亦與圖27之共有FD之第1構成例同樣，表示以4個像素電路41A至41D供給之情形之例。
於共有FD之第2構成例中，於圖27所示之共有FD之第1構成例之像素電路41A至41D各者，進而追加有排出電晶體327q(q=1、...、4之任一者)。
換言之，共有FD之第2構成例係以與圖25所示之第6構成例相同 之方式設置像素電路41A至41D之構成之構造。藉此，與第6構成例同樣，僅進行排出電晶體327之控制即可使像素電路41A至41D之各光二極體321q初始化。
<共有FD之第2構成例之時序圖>
圖30係表示使用共有FD之第2構成例之共有單位之複數個像素21之驅動之時序圖。
於共有FD之第2構成例中，與圖26所示之第6構成例之驅動相同之P1資料、D1資料、D2資料、及P2資料之讀出以共有FD323之4個像素電路41A至41D按序執行。又，使用排出電晶體327q之曝光開始前之光二極體321q之重設、與曝光控制係共有單位及所有像素同時執行。
<7.3共有FD之第3構成例>
圖31係表示共有FD之第3構成例。
於共有FD之第3構成例中，於檢測低照度之像素電路41(以下，稱為低照度像素電路41X)、與檢測高照度之像素電路41(以下，稱為高照度像素電路41Y)，共有FD323及重設電晶體326、與其後段之比較電路51。
低照度像素電路41X包含光二極體321a、第1傳輸電晶體322a、及排出電晶體327a。
高照度像素電路41Y包含光二極體321b、第1傳輸電晶體322b、第2傳輸電晶體324、LOFIC325、及排出電晶體327b。
於低照度像素電路41X中，以光二極體321a產生、蓄積之電荷經由第1傳輸電晶體322a向FD323傳輸。於高照度像素電路41Y中，以光二極體321b產生之電荷係蓄積於光二極體321b與LOFIC325之兩者，且經由第2傳輸電晶體324向FD323傳輸。
高照度像素電路41Y之光二極體321b係較低照度像素電路41X之 光二極體321a形成得較小，以使光二極體321b之感度變低，且光二極體321a之感度變高之方式賦予感度差。
<共有FD之第3構成例之時序圖>
圖32係表示使用共有FD之第3構成例之共有單位之複數個像素21之驅動之時序圖。
於共有FD之第3構成例中，與未共有FD323之像素電路41之驅動同樣，以P1資料、D1資料、D2資料、及P2資料之順序執行讀出。其中，於共有FD之第3構成例中，作為低照度用之像素信號讀出之P1資料及D1資料為低照度像素電路41X之光二極體321a所產生之電荷，作為高照度用之像素信號讀出之D2資料及P2資料為高照度像素電路41Y之光二極體321b所產生之電荷。
因此，於圖32之時序圖中，於D1資料之輸出中，傳輸信號TGa為Hi，低照度像素電路41X之光二極體321a所產生之電荷經由第1傳輸電晶體322a而向FD323傳輸。而且，於D2資料之輸出中，傳輸信號FDG為Hi，LOFIC325之電荷經由第2傳輸電晶體324而向FD323傳輸。
<高照度像素電路與低照度像素電路各者具有ADC之構成>
圖33係表示並非共有FD，而是圖31所示之共有FD之第3構成例之低照度像素電路41X與高照度像素電路41Y之各者連接於個別之ADC42(比較電路51及鎖存記憶部52)之構成例。
於該構成例中，重設電晶體326亦設置於低照度像素電路41X與高照度像素電路41Y之各者。於低照度像素電路41X設置重設電晶體326a，於高照度像素電路41Y設置有重設電晶體326b。
<圖33之構成例之時序圖>
圖34係表示具有圖33所示之低照度像素電路41X或高照度像素電路41Y之像素21之驅動之時序圖。
該驅動並非如圖32所示以P1資料、D1資料、D2資料、及P2資料 之順序讀出，而是可同時進行低照度像素電路41X之P1資料與D1資料之讀出、與高照度像素電路41Y之D2資料與P2資料之讀出，且可所有像素一齊取得同一曝光時間之像素信號。
再者，於像素陣列部12內，低照度像素電路41X與高照度像素電路41Y之比例亦可不同。即，低照度像素電路41X與高照度像素電路41Y亦可以於像素陣列部12內為同數之方式配置，又可相對複數個低照度像素電路41X而配置1個高照度像素電路41Y，相反，相對1個低照度像素電路41X而配置複數個高照度像素電路41Y。
又，如圖33所示之例係相對1個低照度像素電路41X而設置1個ADC42，相對1個高照度像素電路41Y而設置1個ADC42之例，亦可採用相對複數個低照度像素電路41X而設置1個ADC42，且相對複數個高照度像素電路41Y而設置1個ADC42之構成。
<8.複數基板構成>
構成固體攝像裝置1之電路亦可形成於1個半導體基板上，又可藉由將電路分開形成於複數個半導體基板且積層該等之構造而作成。
圖35係表示以2個半導體基板351構成固體攝像裝置1之情形之概略剖視圖。
2個半導體基板351中之一第1半導體基板351A成為背面照射型，即，於與形成有配線層361之正面側為相反之背面側，形成有光二極體321、彩色濾光片362、OCL(單片透鏡)363等。
於2個半導體基板351中之另一第2半導體基板351B之正面側形成有配線層371。第2半導體基板351B之配線層371藉由Cu-Cu接合或微凸塊等接合技術而與第1半導體基板351A之配線層361貼合。
圖36係表示形成於第1半導體基板351A與第2半導體基板351B之各者之電路之分配例。再者，於圖36中，簡略化圖示有鎖存記憶部52之鎖存控制電路71與鎖存值記憶部72。
於第1半導體基板351A，形成有像素電路41、與ADC42中差動輸入電路61之電晶體81、82、及85之電路。於第2半導體基板351B，形成有除電晶體81、82、及85以外之ADC42之電路、與中繼器行43。
如圖36所示之電路配置係如下配置構成，即，成為差動輸入電路61之差動對之電晶體81與82形成於第1半導體基板351A，使特性差分為最小限度。
圖37係表示將固體攝像裝置1包含3個半導體基板351之情形之概略剖視圖。
於固體攝像裝置1包含3個半導體基板351之情形時，與圖35所示之2層積層構造同樣，首先，第1半導體基板351A與第2半導體基板351B藉由Cu-Cu接合而貼合。
而且，進而，第2半導體基板351B與第3半導體基板351C藉由形成於第3半導體基板351C之正面側之配線層372、與第2半導體基板351B之連接用配線374之Cu-Cu接合而貼合。第2半導體基板351B之連接用配線374藉由貫通電極373，而與第2半導體基板351B之正面側之配線層371連接。
於圖37之例中，第2半導體基板351B之正面側即配線層371以與第1半導體基板351A之配線層361相向之方式接合，亦可將第2半導體基板351B之上下反轉，而以第2半導體基板351B之配線層371與第3半導體基板351C之配線層372相向之方式接合。
<9. CDS．DDS之運算構成例>
其次，參照圖38及圖39，說明自像素陣列部12之各像素21輸出之像素信號之CDS處理及DDS處理。
如上所述，於固體攝像裝置1中，自像素陣列部12之各像素21，像素信號按P1資料、D1資料、D2資料、P2資料之順序輸出，且經由中繼器行43向信號處理電路．水平控制電路16供給。
圖38係說明自各像素21輸出之低照度用之像素信號即P1資料及D1資料之CDS處理之圖。
信號處理電路．水平控制電路16於其內部至少具有RAM(Random Access Memory：隨機存取記憶體)401與運算器402。
首先，如圖38A所示，自像素21輸出之P1資料經由中繼器行43而記憶於信號處理電路．水平控制電路16之RAM401。
其次，如圖38B所示，自像素21輸出之D1資料經由中繼器行43而供給至信號處理電路．水平控制電路16之運算器402。又，對運算器402亦供給RAM401中所記憶之P1資料。運算器402係進行自D1資料減去P1資料之運算，且將該運算結果(D1-P1)輸出至RAM401。而且，暫時記憶於RAM401之CDS處理後之(D1-P1)資料於特定時間後向I/O電路17(圖1)輸出。
圖39係說明自各像素21輸出之高照度用之像素信號即D2資料及P2資料之DDS處理之圖。
首先，如圖39A所示，自像素21輸出之D2資料經由中繼器行43而記憶於信號處理電路．水平控制電路16之RAM401。
其次，如圖39B所示，自像素21輸出之P2資料經由中繼器行43而供給至信號處理電路．水平控制電路16之運算器402。又，對運算器402亦供給RAM401中所記憶之D2資料。運算器402係進行自D2資料減去P2資料之運算，且將該運算結果(D2-P2)輸出至RAM401。而且，暫時記憶於RAM401之DDS處理後之(D2-P2)資料於特定時間後向I/O電路17(圖1)輸出。
<10.像素之其他構成例>
說明像素21之其他構成例。
<10.1鎖存記憶部鎖存記憶P相資料與D相資料之兩者之情形>
於上述之例中，如參照圖6說明般設為如下構成，即，像素21之 鎖存記憶部52包含鎖存控制電路71與鎖存值記憶部72，且將P1資料、D1資料、D2資料、及P2資料按序記憶而輸出至鎖存值記憶部72。
然而，鎖存記憶部52如圖40所示亦可設為如下構成，即，以可同時記憶P相資料與D相資料之方式，具有P鎖存值記憶部72P與D鎖存值記憶部72D。
如此，於使鎖存記憶部52為可同時記憶P相資料與D相資料之構成之情形時，信號處理電路．水平控制電路16以下述方式，進行低照度用之像素信號之CDS處理、及高照度用之像素信號之DDS處理。
首先，鎖存記憶於鎖存記憶部52之P鎖存值記憶部72P之P1資料與鎖存記憶於D鎖存值記憶部72D之D1資料，經由中繼器行43而供給至信號處理電路．水平控制電路16之運算器402。
運算器402係進行自D1資料減去P1資料之運算，且將該運算結果(D1-P1)輸出至RAM401。
其次，鎖存記憶於鎖存記憶部52之P鎖存值記憶部72P之P2資料與鎖存記憶於D鎖存值記憶部72D之D2資料，經由中繼器行43供給至信號處理電路．水平控制電路16之運算器402。
運算器402係進行自D2資料減去P2資料之運算，且將該運算結果(D2-P2)輸出至RAM401。
如上所述，於鎖存記憶部52可同時記憶P相資料與D相資料之情形時，固體攝像裝置1可同時讀出P相資料與D相資料，而於信號處理電路．水平控制電路16中進行CDS處理或DDS處理。
<10.2具備U/D計數器之構成例>
於上述例中，像素21內之ADC42包含比較電路51與鎖存記憶部52，但取代鎖存記憶部52，如圖41所示，可設為設置有U/D計數器(可逆計數器)411之構成。
U/D計數器411於P相(Preset Phase：預設相位)AD轉換期間，僅於 被供給有Hi之輸出信號VCO之期間進行遞減計數，且於D相(Data Phase：資料相位)AD轉換期間，僅於供給有Hi之輸出信號VCO之期間進行遞增計數。而且，U/D計數器411將P相AD轉換期間之遞減計數值、與D相AD轉換期間之遞增計數值之加算結果作為CDS處理或DDS處理後之像素資料輸出。再者，U/D計數器411亦可於P相AD轉換期間遞增計數，且於D相AD轉換期間遞減計數。
於信號處理電路．水平控制電路16之RAM401，經由中繼器行43供給CDS處理或DDS處理後之像素資料。
圖42係比較表示ADC42包含比較電路51與鎖存記憶部52之情形、與包含比較電路51與U/D計數器411之情形之驅動。
圖42上段之波形係表示ADC42包含比較電路51與鎖存記憶部52之情形之驅動，圖42下段之波形係表示ADC42包含比較電路51與U/D計數器411之情形之驅動。再者，任一者僅表示低照度用之像素信號之P1資料及D1資料、與高照度用之像素信號之D2資料及P2資料中之低照度用之像素信號之部分。
於ADC42具備U/D計數器411之情形時，因於U/D計數器411內進行CDS運算，故不必將P1資料經由中繼器行43向信號處理電路．水平控制電路16輸出。其結果，於ADC42具備U/D計數器411之情形時，因省略圖42上段之P1資料輸出期間，故可使處理高速化。
再者，於參照圖38至圖42說明之例中，使CDS處理後之(D1-P1)資料、及DDS處理後之(D2-P2)資料暫時記憶於信號處理電路．水平控制電路16之RAM401後向I/O電路17輸出，亦可不記憶於RAM401而直接向I/O電路17輸出。
<11.信號合成處理>
其次，說明進行信號處理電路．水平控制電路16之低照度像素信號之(D1-P1)資料、與高照度像素信號之(D2-P2)資料之合成處理。
若將CDS處理後之低照度像素信號之(D1-P1)資料設為V1，將DDS處理後之高照度像素信號(D2-P2)資料設為V2，則信號處理電路．水平控制電路16於像素21之受光量為低照度之情形時，輸出低照度像素信號V1，且於像素21之受光量為高照度之情形時，如圖43所示，輸出使高照度像素信號V2為K12倍所得之高照度像素信號V2'。此處，K12為增益係數，對應於FD323與LOFIC325之電容比。
另一方面，信號處理電路．水平控制電路16係輸出進行合成處理之處理後之信號，該合成處理係於低照度像素信號V1與高照度像素信號V2'之連接部分防止DNL(微分直線性誤差)而流暢地切換信號。
具體而言，信號處理電路．水平控制電路16如圖44所示，於低照度像素信號V1飽和之前，且於具有線性之自W1至W2為止之區間，低照度像素信號V1與高照度像素信號V2之比例自(1-α12)至α12可變地連接。
換言之，信號處理電路．水平控制電路16於自W1至W2為止之區間，將利用以下運算式取得之信號Vout作為輸出信號。此處，α12係於W1取0，於W2取1，且於W1與W2之間以0<α12<1線性變化之值。
Vout=α12．V1+(1-α12)．K12．V2
再者，除上述之低照度像素信號V1與高照度像素信號V2以外，例如，於在像素內具有另一個LOFIC325，且將自其讀出之像素信號V3與高照度像素信號V2合成之情形時，如下所述，可取得高照度像素信號V2與像素信號V3之合成輸出信號Vout。
Vout=α23．(K12．V2)+(1-α23)．K23．(K12．V2)
<12.信號判定處理>
如上所述，信號處理電路．水平控制電路16於合成2個像素信號之區間以外，輸出低照度像素信號V1、或高照度像素信號V2之任一者，對輸出哪一信號之判定方法進行說明。
第1判定方法係基於低照度像素信號V1之大小進行判定之方法。該情形時，信號處理電路．水平控制電路16係若低照度像素信號V1在特定值以上，則輸出高照度像素信號V2，若低照度像素信號V1未達特定值，則輸出低照度像素信號V1。
第2判定方法係基於高照度像素信號V2之大小進行判定之方法。該情形時，信號處理電路．水平控制電路16係若高照度像素信號V2未達特定值，則輸出低照度像素信號V1，若高照度像素信號V2在特定值以上，則輸出高照度像素信號V2。
於第1判定方法與第2判定方法中，以高照度像素信號V2判定之第2判定方法更佳。
於第1判定方法中，於外部光過強之情形時，或未以重設電晶體326使FD323初始化之像素構造之情形時，FD323之電壓值如圖45中一點鏈線所示，成為比較之電壓傾斜之範圍外之電壓值，P相資料作為值而變大。其結果，後續之D相資料取得後之CDS處理之運算結果(D相資料-P相資料)較本來之信號值變小。該狀態因作為輸出信號差變小，故輸出相對於周邊之白飽和更接近黑之值。因此，於第1判定方法中具有可拾取太陽黑點之可能性，因而可以說以高照度像素信號V2判定之第2判定方法更佳。
再者，於外部之光過強之情形時，或未將像素被初始化之情形時，P1資料取最大值。因此，判定P1資料是否為最大值，於為最大值之情形時，亦可判斷使用高照度像素信號V2。
上述之信號合成處理及信號判定處理係以固體攝像裝置1內之信號處理電路．水平控制電路16進行，亦可接收固體攝像裝置1之外部，例如固體攝像裝置1之輸出信號之輸入，且以進行特定信號處理之DSP電路(圖48之DSP電路503等)進行。
<13.效果之說明>
其次，與背景技術之專利文獻1所揭示之固體攝像裝置比較，說明固體攝像裝置1之效果。
圖46A表示自利用背景技術之專利文獻1所揭示之固體攝像裝置之像素陣列部之各列之曝光開始至信號讀出為止之時間關係。
圖46B表示自利用固體攝像裝置1之像素陣列部12之各列之曝光開始至信號讀出為止之時間關係。
專利文獻1所揭示之固體攝像裝置之各像素因具備用以蓄積溢流電荷之LOFIC部、及用於全局快門之CCD，故可於所有像素同時開始、結束曝光。
然而，像素信號之讀出及AD轉換按線序進行，因而如圖46A所示，PLS藉由讀出之列而不同。PLS最大之像素為最後讀出之列像素。
與此相對，固體攝像裝置1之像素21如上所述，於像素內具備ADC42，因而曝光期間相同係毋庸置疑，且曝光結束後之AD轉換亦可所有像素同時進行。其結果，如圖46之B所示，PLS為非零之小值，且所有像素均一。即，PLS未依存於直至讀出之時間，未產生依存於像素陣列部12內之位置之感度差。
因此，根據本揭示之固體攝像裝置1，不易看到如陰影之PLS引起之畫質劣化，可取得高畫質之圖像。
<14.像素之其他驅動方法>
圖47係說明像素21之其他驅動方法之圖。
於上述之例中，對像素21於1垂直掃描期間執行P1資料、D1資料、D2資料、P2資料之讀出，而取得低照度用之像素信號與高照度用之像素信號之兩者之驅動方法進行說明。
然而，於已知受光量為低照度或高照度之情形時，亦可如圖47所示，以取得低照度用之像素信號或高照度用之像素信號之任一者之 方式，切換低照度用驅動與高照度用驅動而動作。
具體而言，將光二極體321與FD323重設後，於高照度之情形時，於光二極體321蓄積之電荷以FD323與LOFIC325之兩者保持。另一方面，於低照度之情形時，於光二極體321蓄積之電荷僅以FD323保持。藉此，可根據受光量而切換轉換效率，且可於低照度時以高增益取得像素信號。
<15.向電子機器之應用例>
本技術並非限定於對固體攝像元件之應用者。即，本技術可應用於數位靜態照相機或視頻攝像機等攝像裝置、具有攝像功能之行動終端裝置、或於圖像讀出部使用固體攝像裝置之複印機等、於圖像取得部(光電轉換部)使用固體攝像裝置之所有電子機器。固體攝像裝置既可為形成為單晶片之形態，亦可為將攝像部與信號處理部或光學系統統一封裝之具有攝像功能之模組狀之形態。
圖48係表示作為應用本技術之電子機器之攝像裝置之構成例之方塊圖。
圖48之攝像裝置500具備包含透鏡群等之光學部501、採用圖1之固體攝像裝置1之構成之固體攝像裝置(攝像裝置)502、及相機信號處理電路即DSP(Digital Signal Processor：數位信號處理器)電路503。又，攝像裝置500亦具備圖框記憶體504、顯示部505、記錄部506、操作部507、及電源部508。DSP電路503、圖框記憶體504、顯示部505、記錄部506、操作部507及電源部508經由匯流排線509而彼此連接。
光學部501取得來自被攝體之入射光(像光)而於固體攝像裝置502之攝像面上成像。固體攝像裝置502將藉由光學部501成像於攝像面上之入射光之光量以像素單位轉換為電性信號且輸出為像素信號。作為該固體攝像裝置502，可使用圖1之固體攝像裝置1，即為如下之固體 攝像裝置：具有像素電路41與ADC42之像素21排列成2維陣列狀，且PLS引起之畫質劣化不顯眼。
顯示部505包含例如液晶面板或有機EL(Electro Luminescence：電致發光)面板等之面板型顯示裝置，顯示固體攝像裝置502所攝像之動態圖像或靜態圖像。記錄部506將固體攝像裝置502所攝像之動態圖像或靜態圖像記錄於硬碟或半導體記憶體等之記錄媒體。
操作部507於使用者之操作之下，針對攝像裝置500具有之各種功能發出操作指令。電源部508對該等供給對象適當供給成為DSP電路503、圖框記憶體504、顯示部505、記錄部506及操作部507之動作電源之各種電源。
如上所述，作為固體攝像裝置502，使用上述之固體攝像裝置1，藉此可產生PLS引起之畫質劣化不顯眼之圖像。因此，於視頻攝像機或數位靜態照相機，進而適於行動電話等之移動機器之照相機模組等之攝像裝置500中，亦可實現圖像之高畫質化。
<影像感測器之使用例>
圖49係表示使用作為上述之固體攝像裝置1之影像感測器之使用例之圖。
影像感測器例如如下所示，可用於感測可視光或紅外光、紫外光、X射線等光之多種情況。
．數位相機或附設相機功能之行動機器等拍攝用於鑒賞之圖像之裝置
．為了自動停止等之安全駕駛或辨識駕駛員之狀態等，而拍攝汽車之前方或後方、周圍、車內等之車載用感測器、監視行駛車輛或道路之監視相機、進行車輛間等之測距之測距感測器等之用於交通之裝置
．為了拍攝使用者之手勢，且進行根據該手勢之機器操作，而用 於TV(Television：電視)或冰箱、空調等之家電之裝置
．內視鏡或進行依據紅外光之受光之血管拍攝之裝置等之用於醫療或保健之裝置
．防範用途之監視相機或認證身分用途之相機等之用於安全之裝置
．拍攝肌膚之肌膚測定器或拍攝頭皮之顯微鏡等之用於美容之裝置
．面向運動用途等之行動相機或穿戴相機等之用於運動之裝置
．用以監視農田或作物之狀態之相機等之用於農業之裝置
本技術之實施形態並非限定於上述之實施形態，在不脫離本技術之要旨之範圍內，可進行各種變更。
又，本技術並非限定於應用於檢測可視光之入射光量之分佈而攝像為圖像之固體攝像裝置，可應用於將紅外線或X線、或粒子等之入射量之分佈攝像為圖像之固體攝像裝置，或廣義上檢測壓力或靜電電容等其他物理量之分佈而攝像為圖像之指紋檢測感測器等之固體攝像裝置(物理量分佈檢測裝置)全體。
上述之各實施形態之電路構成係作為將電子作為電荷之電路構成而說明，但本技術亦可採用將電洞作為電荷之電路構成。又，於上述之各電路構成中，亦可實現調換電晶體之極性(NMOS電晶體與PMOS電晶體)之電路構成。該情形時，輸入電晶體之控制信號為Hi與Low相反之信號。
於上述之各實施形態中，參照信號REF作為隨時間流逝，位準(電壓)單調減少之傾斜信號而說明，但參照信號REF亦可作為隨時間流逝，位準(電壓)單調增加之傾斜信號。
其他，可採用使上述複數個實施形態之全部或一部分組合之形態。亦可為使上述實施形態中未說明之其他實施形態彼此適當組合之 形態。
再者，本說明書中記述之效果僅為例示，並非限定者，亦可有本說明書記述者以外之效果。
再者，本技術亦可採取如下構成。
(1)
一種固體攝像裝置，其係排列有複數個像素之像素陣列部中之一部分像素為至少具有1個光電轉換元件與溢流蓄積電容之第1單位像素，且於上述像素陣列部內，相對1個以上之上述第1單位像素而具備1個AD轉換器。
(2)
如上述(1)記述之固體攝像裝置，其中相對複數個上述第1單位像素而具備1個上述AD轉換器。
(3)
如上述(2)記述之固體攝像裝置，其中以於複數個上述第1單位像素共有浮動擴散層、與重設上述浮動擴散層之電荷之重設電晶體之方式構成。
(4)
如上述(1)至(3)中任一者記述之固體攝像裝置，其中相對不具有上述溢流蓄積電容而至少具有光電轉換元件之第2單位像素、與1個上述第1單位像素，而具備1個上述AD轉換器。
(5)
如上述(4)記述之固體攝像裝置，其中上述第1單位像素為高照度用之像素，上述第2單位像素為低照度用之像素。
(6)
如上述(1)至(5)中任一項記述之固體攝像裝置，其中上述像素陣列部中之一部分之像素為不具有上述溢流蓄積電容，而至少具有光電 轉換元件之第2單位像素；且於上述像素陣列部內，相對1個以上之上述第2單位像素，進而具備1個上述AD轉換器。
(7)
如上述(6)記述之固體攝像裝置，其中相對1個上述第1單位像素而具備1個上述AD轉換器；且相對1個上述第2單位像素而具備1個上述AD轉換器。
(8)
如上述(1)至(7)中任一項記述之固體攝像裝置，其為背面照射型。
(9)
如上述(1)至(8)中任一項記述之固體攝像裝置，其係積層複數個半導體基板而構成。
(10)
如上述(1)至(9)中任一項記述之固體攝像裝置，其中上述AD轉換器輸出對上述第1單位像素之像素信號進行AD轉換而得之數位值；且於上述像素陣列部外之信號處理電路，進行上述第1單位像素之CDS處理。
(11)
如上述(10)記述之固體攝像裝置，其中上述AD轉換器按序輸出對上述第1單位像素之像素信號進行AD轉換而取得之P相資料與D相資料。
(12)
如上述(10)記述之固體攝像裝置，其中上述AD轉換器同時輸出對上述第1單位像素之像素信號進行AD轉換而取得之P相資料與D相資料。
(13)
如上述(10)記述之固體攝像裝置，其中上述AD轉換器係對上述第1單位像素之像素信號進行AD轉換，而輸出CDS處理後之數位值。
(14)
如上述(1)至(13)中任一項記述之固體攝像裝置，其進而具備信號處理電路，該信號處理電路進行自上述第1單位像素取得之高照度像素信號與低照度像素信號之信號合成處理。
(15)
如上述(1)至(14)中任一項記述之固體攝像裝置，其進而具備信號處理電路，該信號處理電路進行判定輸出自上述第1單位像素取得之高照度像素信號與低照度像素信號之哪一信號之信號判定處理。
(16)
如上述(15)記述之固體攝像裝置，其中上述信號處理電路係判定上述低照度像素信號之P相資料是否為最大值，且判定輸出高照度像素信號與低照度像素信號之哪一信號。
(17)
如上述(1)至(16)中任一項記述之固體攝像裝置，其中上述第1單位像素進而具備：第1傳輸電晶體，其將上述光電轉換元件之電荷傳輸至上述浮動擴散層；及第2傳輸電晶體，其將上述光電轉換元件之電荷傳輸至上述溢流蓄積電容。
(18)
一種固體攝像裝置之控制方法，該固體攝像裝置係排列有複數個像素之像素陣列部中之一部分之像素為至少具有1個光電轉換元件與溢流蓄積電容之單位像素，且於上述像素陣列部內，相對1個以上之上述單位像素而具備1個AD轉換器，且於像素陣列部內，將上述單位像素之像素信號轉換成數位值而 輸出。
(19)
一種電子機器，其具備固體攝像裝置，該固體攝像裝置係排列有複數個像素之像素陣列部中之一部分之像素為至少具有1個光電轉換元件與溢流蓄積電容之單位像素，且於上述像素陣列部內，相對1個以上之上述單位像素而具備1個AD轉換器。
1‧‧‧固體攝像裝置
11‧‧‧整體控制電路
12‧‧‧像素陣列部
13‧‧‧垂直控制電路
14‧‧‧傾斜產生器
15L‧‧‧格雷碼產生解碼電路
15U‧‧‧格雷碼產生解碼電路
16L‧‧‧信號處理電路．水平控制電路
16U‧‧‧信號處理電路．水平控制電路
17L‧‧‧I/O電路
17U‧‧‧I/O電路
31‧‧‧格雷碼產生器
32‧‧‧格雷碼解碼器
41‧‧‧像素電路
42‧‧‧ADC
43‧‧‧中繼器行
BL‧‧‧區塊

Claims (19)

  1. 一種固體攝像裝置，其係排列有複數個像素之像素陣列部中之一部分像素為至少包含1個光電轉換元件與溢流蓄積電容之第1單位像素，且於上述像素陣列部內，相對於1個以上之上述第1單位像素而包含1個AD轉換器。
  2. 如請求項1之固體攝像裝置，其中相對於複數個上述第1單位像素而包含1個上述AD轉換器。
  3. 如請求項2之固體攝像裝置，其中以於複數個上述第1單位像素共有浮動擴散層、及重設電晶體之方式構成，該重設電晶體重設上述浮動擴散層之電荷。
  4. 如請求項1之固體攝像裝置，其中相對於不具有上述溢流蓄積電容而至少具有光電轉換元件之第2單位像素、與1個上述第1單位像素，而包含1個上述AD轉換器。
  5. 如請求項4之固體攝像裝置，其中上述第1單位像素為高照度用之像素，上述第2單位像素為低照度用之像素。
  6. 如請求項1之固體攝像裝置，其中上述像素陣列部中之一部分之像素為不包含上述溢流蓄積電容，而至少包含光電轉換元件之第2單位像素；且於上述像素陣列部內，相對於1個以上之上述第2單位像素，進而包含1個上述AD轉換器。
  7. 如請求項6之固體攝像裝置，其中相對於1個上述第1單位像素而包含1個上述AD轉換器；且相對於1個上述第2單位像素而1個上述AD轉換器。
  8. 如請求項1之固體攝像裝置，其係背面照射型。
  9. 如請求項1之固體攝像裝置，其係積層複數個半導體基板而構 成。
  10. 如請求項1之固體攝像裝置，其中上述AD轉換器輸出對上述第1單位像素之像素信號進行AD轉換而得之數位值；且於上述像素陣列部外之信號處理電路，進行上述第1單位像素之CDS處理。
  11. 如請求項10之固體攝像裝置，其中上述AD轉換器按序輸出對上述第1單位像素之像素信號進行AD轉換而取得之P相資料與D相資料。
  12. 如請求項10之固體攝像裝置，其中上述AD轉換器同時輸出對上述第1單位像素之像素信號進行AD轉換而取得之P相資料與D相資料。
  13. 如請求項10之固體攝像裝置，其中上述AD轉換器係對上述第1單位像素之像素信號進行AD轉換，而輸出CDS處理後之數位值。
  14. 如請求項1之固體攝像裝置，其進而包含信號處理電路，該信號處理電路進行自上述第1單位像素取得之高照度像素信號與低照度像素信號之信號合成處理。
  15. 如請求項1之固體攝像裝置，其進而包含信號處理電路，該信號處理電路進行判定欲輸出自上述第1單位像素取得之高照度像素信號與低照度像素信號之哪一信號之信號判定處理。
  16. 如請求項15之固體攝像裝置，其中上述信號處理電路係判定上述低照度像素信號之P相資料是否為最大值，且判定欲輸出高照度像素信號與低照度像素信號之哪一信號。
  17. 如請求項1之固體攝像裝置，其中上述第1單位像素進而包含：第1傳輸電晶體，其將上述光電轉換元件之電荷傳輸至上述浮動擴散層；及第2傳輸電晶體，其將上述光電轉換元件之電荷傳輸至上述溢流蓄積電容。
  18. 一種固體攝像裝置之控制方法，該固體攝像裝置係排列有複數個像素之像素陣列部中之一部分之像素為至少包含1個光電轉換元件與溢流蓄積電容之單位像素，且於上述像素陣列部內，相對於1個以上之上述單位像素而包含1個AD轉換器，於像素陣列部內，將上述單位像素之像素信號轉換成數位值而輸出。
  19. 一種電子機器，其包含固體攝像裝置，該固體攝像裝置係排列有複數個像素之像素陣列部中之一部分之像素為至少包含1個光電轉換元件與溢流蓄積電容之單位像素，且於上述像素陣列部內，相對於1個以上之上述單位像素而包含1個AD轉換器。
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