TW201639306A

TW201639306A - 半導體裝置、電子組件及電子裝置

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Publication number: TW201639306A
Application number: TW105101743A
Authority: TW
Inventors: 上妻宗広; 池田□之; 黒川義元; 青木健; 岡本佑樹
Original assignee: 半導體能源研究所股份有限公司
Priority date: 2015-01-29
Filing date: 2016-01-20
Publication date: 2016-11-01
Also published as: US20170085264A1; JP6727821B2; KR102467997B1; US20160226490A1; TW201941546A; JP7044833B2; TWI662792B; US9876499B2; TWI688211B; JP2017041867A; JP2020167743A; US9461646B2; KR20160093558A

Abstract

本發明提供一種適於低電壓驅動的半導體裝置。該半導體裝置包括第一電晶體、第二電晶體、電源線、電路以及記憶體電路。第一電晶體控制電路與電源線之間的電連續性。記憶體電路儲存用來設定第一電晶體的閘極電位的資料。第二電晶體控制記憶體電路的輸出節點與第一電晶體的閘極之間的電連續性。第二電晶體是關態電流極小的電晶體，例如為氧化物半導體電晶體。在使電路工作期間，對電源線輸入第一電位且使第二電晶體成為關閉狀態，在更新第一電晶體的閘極電位期間，對電源線輸入第二電位。第二電位高於第一電位。

Description

半導體裝置、電子組件及電子裝置

在本說明書、圖式、以及申請專利範圍(以下稱為本說明書等)中公開半導體裝置、電子組件、電子裝置、它們的工作方法以及它們的製造方法。例如，作為本發明的一個實施例的技術領域的例子包括半導體裝置、記憶體裝置、處理器、開關電路(例如，電源開關、選路開關等)、顯示裝置、液晶顯示裝置、發光裝置、照明設備、蓄電裝置、輸入裝置、攝像裝置、它們的驅動方法以及它們的製造方法。

可程式邏輯裝置(PLD：Programmable Logic Device)包括多個可程式邏輯元件(PLE：Programmable Logic Element)及多個可程式切換元件(Programmable Switch Element)。在PLD的組態記憶體中，作為組態資料存放有各PLE的功能的資料及藉由可程式切換元件連接PLE之間的結構的資料。

另外，藉由利用通道形成在氧化物半導體層中的電晶體(以下稱為“氧化物半導體電晶體”或“OS電晶體”)的關態電流(off-state current)極小的特性，提出了各種應用用途。

例如，在專利文獻1及非專利文獻1中，提出了包括如下非揮發性組態記憶體的現場可程式邏輯閘陣列(field-programmable gate array,FPGA)：藉由使氧化物半導體電晶體的源極和汲極中的一個與傳輸電晶體(pass transistor)的閘極連接，將相當於組態資料的電位保持在傳輸電晶體的閘極中。這些文獻公開了FPGA藉由利用細粒電源閘控和非揮發性組態記憶體可以實現待機時的低功耗化；並且，藉由利用上下文可以實現低功耗化以及高速組態切換。

[專利文獻1]美國專利申請公開第2014/0159771號說明書

[非專利文獻]

[非專利文獻1]T. Aoki et al., “Normally-Off Computing with Crystalline InGaZnO-based FPGA,”IEEE ISSCC Dig. Tech. Papers, 2014, pp. 502-503。

[非專利文獻2]P. J. Grossmann et al., “Minimum Energy Analysis and Experimental Verification of a Latch-Based Subthreshold FPGA,”IEEE Trans. Circuit Syst. II, Dec. 2012，vol.59, no. 12, pp. 942-946。

[非專利文獻3]K.-J. Lee et al., “Demonstration of a Subthreshold FPGA Using Monolithically Integrated Graphene Interconnects,”IEEE Trans. on Electron Devices, Jan. 2013, Vol. 60, No.1, pp. 383-390。

[非專利文獻4]B. H. Calhoun et al., “Flexible Circuits and Architectures for Ultralow Power,”Proc. IEEE, Feb. 2010, vol. 98, no. 2, pp. 267-282。

[非專利文獻5]N. Lotze and Y.Manoli, “A 62 mV 0.13μm CMOS Standard-Cell-Based Design Technique Using Scmitt-Trigger Logic,”IEEE J. Solid-State Circuits, Jan. 2012, vol. 47, no. 1, pp.47-60。

[非專利文獻6]R. Zimmermann and W. Fichtner, “Low-Power Logic Styles： CMOS Versus Pass-Transistor Logic,”IEEE J. Solid-State Circuits, Jul. 1997, vol. 32, no. 7, pp. 1079-1090。

[非專利文獻7]S. Ali, S.Tanner, and P. A. Farine, “A Robust, Low Power, High Speed Voltage Level Shifter With Built-in Short Circuit Current Reduction,”IEEE ECCTD 2011, pp. 142-145。

本發明的一個實施例的目的之一是提供一種新穎的半導體裝置或者新穎的半導體裝置的工作方法。另外，本發明的一個實施例的目的之一是：減少功耗；即使以低電壓驅動也可以穩定地工作；可以實現細粒電源閘控(fine-grained power gating)；改善功率效率；同時實現低功率驅動及低功耗化；以及可以實現次臨界值驅動；等。

多個目的的記載並不妨礙彼此的目的的存在。本發明的一個實施例並不需要實現所有上述目的。可從說明書、圖式、申請專利範圍等的記載自然得知上述以外的目的，且這些目的也可成為本發明的一個實施例的目的。

(第一實施例)

本發明的一個實施例是一種半導體裝置，該半導體裝置包括第一電晶體、第二電晶體、電源線、電路以及記憶體電路，第一電晶體具有控制電路與電源線之間的導通狀態的功能，記憶體電路具有儲存用來設定第一電晶體的閘極電位的資料的功能，第二電晶體包括形成有通道的氧化物半導體層，第二電晶體具有控制記憶體電路的輸出節點與第一電晶體的閘極之間的導通狀態的功能，在使電路工作期間，對電源線輸入第一電位且使第二電晶體成為關閉狀態，在更新第一電晶體的閘極電位期間，對電源線輸入比第一電位高的第二電位且使第二電晶體成為導通狀態。

(第二實施例)

在上述第一實施例中，電路也可以包括至少一個用來儲存組態資料的組態記憶體。上述電路的組態根據組態資料變化。

(第三實施例)

本發明的一個實施例是一種半導體裝置，該半導體裝置包括第一輸入節點、第一輸出節點、第一電晶體、第一電路以及動態邏輯電路，第一電路包括第二輸入節點、第二輸出節點、第一保持節點、第二保持節點以及第二至第五電晶體，動態邏輯電路包括第三輸入節點及第三輸出節點，第一電晶體的第一端子與第三輸出節點電連接，第一電晶體的第二端子與第一輸出節點電連接，第二輸入節點與第一輸入節點電連接，第二輸出節點與第三輸入節點電連接，在第二輸入節點與第二輸出節點之間第二電晶體與第三電晶體串聯電連接，第二電晶體的閘極與第一保持節點電連接，第三電晶體的閘極與第二保持節點電連接，第四電晶體的第一端子與第一保持節點電連接，第一信號被輸入到第四電晶體的第二端子，第五電晶體的第一端子與第二保持節點電連接，第二信號被輸入到第五電晶體的第二端子，第一、第四及第五電晶體都包括形成有通道的氧化物半導體層。

(第四實施例)

本發明的一個實施例是一種半導體裝置，該半導體裝置包括第一輸入節點、第一輸出節點、第一電晶體、n個(n為大於1的整數)第一電路、動態邏輯電路、n個第一佈線、第二佈線、第三佈線以及n個第四佈線，n個第一電路各包括第二輸入節點、第二輸出節點、第一保持節點、第二保持節點以及第二至第五電晶體，動態邏輯電路包括第三輸入節點及第三輸出節點，第一電晶體的第一端子與第三輸出節點電連接，第一電晶體的第二端子與第一輸出節點電連接，在各n個第一電路中，在第二輸入節點與第二輸出節點之間第二電晶體與第三電晶體串聯電連接，第二電晶體的閘極與第一保持節點電連接，第三電晶體的閘極與第二保持節點電連接，第四電晶體的第一端子與第一保持節點電連接，並且第五電晶體的第一端子與第二保持節點電連接，第一輸入節點與n個第一電路的第二輸入節點電連接，第三輸入節點與n個第一電路的第二輸出節點電連接，n個第一佈線分別與不同的n個第一電路的第四電晶體的閘極電連接，第二佈線與n個第一電路的第四電晶體的第二端子電連接，第三佈線與n個第一電路的第五電晶體的閘極電連接，n個第四佈線分別與不同的n個第一電路的第五電晶體的第二端子電連接，第一、第四及第五電晶體都包括形成有通道的氧化物半導體層。

(第五實施例)

在上述第三實施例、第四實施例中，動態邏輯電路也可以包括用來在預充電期間使第三輸出節點預充電至高位準的第二電路以及用來在預充電期間將第三輸出節點保持為高位準的第三電路。

(第六實施例)

本發明的一個實施例是一種半導體裝置，該半導體裝置包括電源線、電源開關以及第四電路，電源開關包括記憶體電路及第六電晶體，記憶體電路包括第三實施例至第五實施例中的任一個半導體裝置，第六電晶體具有控制第四電路與電源線之間的導通狀態的功能，第六電晶體為p通道型電晶體，第六電晶體的閘極與記憶體電路的第一輸出節點電連接。

(第七實施例)

本發明的一個實施例是一種半導體裝置，該半導體裝置包括電源線、電源開關以及第四電路，電源開關包括第一記憶體電路及第六電晶體，第四電路包括第二記憶體電路，第二記憶體電路具有儲存用來設定第四電路的組態的資料的功能，第一記憶體電路及第二記憶體電路分別包括上述第三實施例至第五實施例中的任一個半導體裝置，第六電晶體具有控制第四電路與電源線之間的導通狀態的功能，第六電晶體為p通道型電晶體，第六電晶體的閘極與第一記憶體電路的第一輸出節點電連接。

藉由本發明的一個實施例，可以提供一種新穎的半導體裝置或者新穎的半導體裝置的工作方法。另外，藉由本發明的一個實施例，可以實現：減少功耗；即使以低電壓驅動也可以穩定地工作；可以實現細粒電源閘控；改善功率效率；同時實現低功率驅動及低功耗化；以及可以實現次臨界值驅動；等。

多個效果的記載並不妨礙其他效果的存在。此外，本發明的一個實施例並不需要具有所有上述效果。在本發明的一個實施例中，上述之外的目的、效果及新穎的特徵可從本說明書中的描述及圖式自然得知。

a1‧‧‧節點

a2‧‧‧節點

a3‧‧‧節點

a4‧‧‧節點

a21‧‧‧節點

a22‧‧‧節點

AM1‧‧‧電路

AM2‧‧‧電路

b1‧‧‧節點

b2‧‧‧節點

C1‧‧‧電容器

INV1‧‧‧反相器

M70‧‧‧電晶體

MD1‧‧‧電晶體

MD2‧‧‧電晶體

MO1‧‧‧電晶體

MO2‧‧‧電晶體

MO3‧‧‧電晶體

MO11‧‧‧電晶體

MO12‧‧‧電晶體

MO13‧‧‧電晶體

MP1‧‧‧電晶體

MS1‧‧‧電晶體

MS2‧‧‧電晶體

N1‧‧‧節點

N2‧‧‧節點

Npsw‧‧‧節點

10‧‧‧記憶體電路

11‧‧‧電路

15‧‧‧記憶體電路

20‧‧‧電路

21‧‧‧電路

22‧‧‧電路

30‧‧‧電路

31‧‧‧電路

40‧‧‧佈線

41‧‧‧佈線

42‧‧‧佈線

43‧‧‧佈線

44‧‧‧佈線

50‧‧‧PSW(電源開關)

51‧‧‧佈線

52‧‧‧佈線

61‧‧‧記憶體電路

62‧‧‧記憶體電路

90‧‧‧電路

100‧‧‧半導體裝置

101‧‧‧半導體裝置

121‧‧‧開關電路

122‧‧‧開關電路

200‧‧‧PLD(可程式邏輯裝置)

211‧‧‧LA(邏輯陣列)

212‧‧‧LA

221‧‧‧SWA(開關陣列)

222‧‧‧SWA

223‧‧‧SWA

224‧‧‧IOA(輸入輸出陣列)

225‧‧‧IOA

230‧‧‧時脈產生器

231‧‧‧組態控制器

232‧‧‧上下文控制器

234‧‧‧行驅動電路

235‧‧‧列驅動電路

240‧‧‧PLE(可程式邏輯元件)

241‧‧‧LCELL(邏輯單元)

242‧‧‧組態記憶體部

243‧‧‧記憶體電路

245‧‧‧PPS(可程式電源開關)

261‧‧‧EXORs(互斥或電路群)

262‧‧‧MUX(多工器)

263‧‧‧SEL(選擇器)

264‧‧‧SEL

265‧‧‧FF(正反器電路)

280‧‧‧PRS(可程式選路開關)

501‧‧‧OS電晶體

502‧‧‧OS電晶體

503‧‧‧OS電晶體

504‧‧‧OS電晶體

510‧‧‧基板

511‧‧‧絕緣層

512‧‧‧絕緣層

513‧‧‧絕緣層

514‧‧‧絕緣層

515‧‧‧絕緣層

516‧‧‧絕緣層

520‧‧‧半導體區域

521‧‧‧半導體層

522‧‧‧半導體層

523‧‧‧半導體層

530‧‧‧導電層

531‧‧‧導電層

532‧‧‧導電層

533‧‧‧導電層

535‧‧‧導電層

536‧‧‧導電層

570‧‧‧導電層

700‧‧‧單晶矽晶圓

701‧‧‧元件層

702‧‧‧元件層

710‧‧‧絕緣物

711‧‧‧n型雜質區域

712‧‧‧n型雜質區域

751‧‧‧導電層

752‧‧‧導電層

761‧‧‧絕緣層

762‧‧‧絕緣層

763‧‧‧絕緣層

771‧‧‧井

772‧‧‧活性層

773‧‧‧低濃度雜質區域

774‧‧‧高濃度雜質區域

775‧‧‧導電性區域

776‧‧‧閘極絕緣層

777‧‧‧閘極電極

900‧‧‧可攜式遊戲機

901‧‧‧外殼

902‧‧‧外殼

903‧‧‧顯示部

904‧‧‧顯示部

905‧‧‧麥克風

906‧‧‧揚聲器

907‧‧‧操作鍵

908‧‧‧觸控筆

910‧‧‧可攜式資訊終端

911‧‧‧外殼

912‧‧‧外殼

913‧‧‧顯示部

914‧‧‧顯示部

915‧‧‧連接部

916‧‧‧操作鍵

920‧‧‧個人電腦

921‧‧‧外殼

922‧‧‧顯示部

923‧‧‧鍵盤

924‧‧‧指向裝置

930‧‧‧電冷藏冷凍箱

931‧‧‧外殼

932‧‧‧冷藏室門

933‧‧‧冷凍室門

940‧‧‧視頻攝影機

941‧‧‧外殼

942‧‧‧外殼

943‧‧‧顯示部

944‧‧‧操作鍵

945‧‧‧透鏡

946‧‧‧連接部

950‧‧‧汽車

951‧‧‧車體

952‧‧‧車輪

953‧‧‧儀表板

954‧‧‧燈

7000‧‧‧電子組件

7001‧‧‧引線

7002‧‧‧印刷基板

7003‧‧‧電路部

7004‧‧‧電路基板

在圖式中：圖1A是示出半導體裝置的結構示例的方塊圖，圖1B是示出半導體裝置的工作例子的時序圖；圖2A是環形振盪器(RO5)的電路圖，圖2B是示出RO5的工作模擬結果的圖；圖3是示出半導體裝置的結構示例的電路圖；圖4A和4B是出半導體裝置的工作例子的時序圖；圖5A和5B是示出記憶體電路的結構示例的電路圖；圖6是示出半導體裝置的結構示例的電路圖；圖7是示出半導體裝置的工作例子的時序圖；圖8是示出半導體裝置的工作例子的時序圖；圖9是示出開關電路的結構示例的電路圖；圖10是示出開關電路的結構示例的方塊圖；圖11是示出PLD的結構示例的方塊圖；圖12是示出PLE的結構示例的方塊圖；圖13是示出PLE中的邏輯單元(logic cell,LCELL)的結構示例的電路圖；圖14A是示出電子組件的製造方法的例子的流程圖，圖14B是示出電子組件的結構示例的透視示意圖；圖15A至15F是說明電子裝置的結構的一個例子的圖；圖16A是示出OS電晶體的結構示例的俯視圖，圖16B是線y1-y2之間的剖面圖，圖16C是線x1-x2之間的剖面圖，圖16D是線x3-x4之間的剖面圖；圖17A是圖16B的部分放大圖，圖17B是OS電晶體的能帶圖；圖18A至18C是示出OS電晶體的結構示例的剖面圖；圖19是示出PLD的結構示例的剖面圖；圖20是示出PLD的結構示例的剖面圖；圖21A和21B是示出電晶體的結構示例的剖面圖；圖22是示出前OS FPGA的主要組件的電路圖；圖23是示出本OS FPGA的主要組件的電路圖；圖24是說明PRS(可程式選路開關)的過驅動工作的時序圖；圖25是說明PPS(可程式電源開關)的過驅動工作的時序圖；圖26A是示出OS電晶體及Si電晶體的特性的圖，圖26B是示出OS電晶體及Si電晶體的規格的圖；圖27A和27B是示出利用SPICE模擬計算出的7級環形振盪器的頻率依賴性的圖；圖28是本OS FPGA的方塊圖；圖29是本OS FPGA的PRS的電路圖；圖30是本OS FPGA的PLE的電路圖；圖31是PLE中的組態記憶體塊(configuration memory block,CMB)的時序圖；圖32是本OS FPGA的位準移位器(level shifter,LS)的電路圖；圖33A是本OS FPGA的狀態轉移圖，圖33B是本OS FPGA的工作狀態的表；圖34是本OS FPGA晶片的顯微鏡照片；圖35是PLE測試單元(test element group：TEG)的什穆圖(shmoo plot)；圖36是示出從OR組態上下文切換到AND組態時的PLE TEG的輸入輸出波形的圖；圖37是示出進行載入工作/保存工作時的PLE TEG中的暫存器的輸入輸出波形的圖；圖38是示出對為組合電路(環形振盪器)結構時的本OS FPGA的LVDD進行功耗、最大工作頻率以及功率延遲乘積的測量的結果的圖；圖39是對為時序電路(計數器)結構時的本OS FPGA及對比例的FPGA的LVDD進行功耗、最大工作頻率以及功率延遲乘積測量的結果的圖；圖40是對有/無過驅動的本OS FPGA及對比例的FPGA進行功率延遲乘積的測定的結果的圖；圖41A是示出從4位計算器組態上下文切換到3位計算器組態時的本OS FPGA的輸入輸出波形的圖，圖41B是示出從3位元計算器組態上下文切換到4位計算器組態時的本OS FPGA的輸入輸出波形的圖；圖42是示出3級環形振盪器組態時的本OS FPGA的振盪頻率的時間變化的圖；圖43是示出相對於變化溫度的OS電晶體的特性變化的圖；圖44是示出為3級環形振盪器組態時的本OS FPGA的功率延遲乘積的溫度依賴性的圖；圖45是示出為3級環形振盪器組態時的本OS FPGA的振盪頻率比率的時間變化的溫度依賴性的圖。

以下說明本發明的實施例及實施例。但是，本發明的一個實施例不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本發明在不脫離其精神及其範圍的條件下，其方式及詳細內容可以被變換為各種各樣的形式。因此，本發明的一個實施例不應該被解釋為僅侷限在以下所示的實施例及實施例所記載的內容中。

以下示出的多個實施例及實施例可以適當地組合。另外，當在一個實施例或一個實施例中示出多個結構示例(也包括製造方法的例子及工作方法的例子等)時，既可以適當地組合結構示例，又可以適當地組合其他實施例或其他實施例中所記載的一個或多個結構示例。

在圖式中，有時使用同一元件符號表示同一組件或具有相同功能的組件、由同一材料構成的組件或者同時形成的組件等，並且有時省略重複說明。

在本說明書中，例如，有時將高電源電位VDD簡稱為電位VDD或VDD等。其它組件(例如，信號、電壓、電位、電路、元件、電極及佈線等)也是同樣的。

當使用同一符號，尤其需要將它們區別開來時，有時對該符號附上“_1”、“_2”、“<j>”、“[i，j]”等用來區別的符號。例如，當要將多個佈線WL區別開來時，有時附上位址號碼(列號碼)而將第二行的佈線WL記為佈線WL<2>。

實施例1 《半導體裝置的結構示例1》

在此，說明能夠實現電源閘控的半導體裝置。圖1A是示出半導體裝置的結構示例的方塊圖，圖1B是示出其工作例子的時序圖。圖1A所示的半導體裝置100包括記憶體電路10、電源開關(PSW)50、佈線51、佈線52以及電路90。

電路90包括節點b1及節點b2。節點b1是VH1用輸入節點，節點b2是VL1用輸入節點。VH1是高電源電位(high power supply potential)，VL1是低電源電位(low power supply potential)。佈線51是用來對電路90供應VH1的電源線，佈線52是用來對電路90供應VL1的電源線。節點b2與佈線52電連接。PSW 50具有停止對電路90供應VH1的功能。PSW 50包括電晶體MP1。在此，電晶體MP1是p通道型電晶體。電晶體MP1具有控制佈線51與節點b1之間的導通狀態的功能。電晶體MP1的閘極(節點Npsw)與記憶體電路10的節點a4電連接。節點a4是記憶體電路10的輸出節點。節點Npsw藉由寄生電容(例如，電晶體MP1的閘極電容)與佈線51電容耦合。

記憶體電路10具有儲存用來設定節點Npsw的電位的資料的功能。記憶體電路10包括電路11、電晶體MO3以及節點a4。電晶體MO3是控制節點a3與節點a4之間的導通狀態的傳輸電晶體。信號wr3被輸入到電晶體MO3的閘極。電路11是用來控制電晶體MO3的第一端子(例如，汲極)的電位的電路，還具有儲存資料的功能。節點a3是電路11的輸出節點。由記憶體電路10及PSW 50構成可程式電源開關(PPS)。

《半導體裝置的工作例子》

圖1B示出信號wr3、節點Npsw的電位以及佈線51的電位的波形。在圖1B中，由VH1表示的波形為佈線51的電位的波形。在半導體裝置100中，可以使供應至電路90的VH1變化。圖1B示出使VH1從VH1_H變化到VH1_L的例子。在此，VH1_L是比VH1_H低的電位。Vgp1H是可以使電晶體MP1成為關閉狀態的電位。

藉由使信號wr3成為高(H)位準，使電晶體MO3成為導通狀態。節點Npsw的電位成為對應於節點a3的電位的電位，在此，成為0V。當信號wr3成為低(L)位準，電晶體MO3成為關閉狀態，由此節點Npsw成為浮動節點。藉由使佈線51的電位(VH1)從高電位(VH1_H)變化到低電位(VH1_L)，因電容耦合而節點Npsw的電位也降低，成為負電位Vgp1L。就是說，即使不設置產生負電位的電源電路，也可以使電晶體MP1過驅動。由於負電位產生電路的功率效率低，所以藉由不設置該電路可以減少半導體裝置100的功耗。另外，在半導體裝置100中可以對電路90穩定地供應VH1_L，由此即使為低電源電位也可以使電路90穩定地工作。

在半導體裝置100中，由電晶體MO3及節點Npsw的寄生電容構成一個電晶體一個電容器(1T1C)型的記憶體電路。為了以低電位VH1_L穩定地驅動電路90，被要求儘量抑制電荷從電浮動狀態的電晶體MP1的閘極漏電流。為了實現該目的，可以使用關態電流極小的電晶體作為電晶體MO3。

“關態電流”是指電晶體在處於關閉狀態時流過源極與汲極之間的電流。在n通道型電晶體的情況下，例如可以將當電晶體的臨界電壓為0V至2V左右時，閘極與源極之間的電壓為負電壓時的流過源極與汲極之間的電流稱為關態電流。“關態電流極小”例如是指每通道寬度1μm的關態電流為100zA(100×10^-21A；z：zepto，100×10^-21)以下。由於關態電流越小越好，所以該標準化的關態電流較佳為10zA/μm以下或1zA/μm以下，更佳為10yA/μm(10×10^-24A/μm；y：yocto，10×10^-24)以下。

為了將電晶體的關態電流減為極小，使用能帶間隙較寬的半導體，例如能帶間隙為3.0eV以上的半導體形成通道即可。作為這種半導體，可以舉出包含金屬氧化物的氧化物半導體。包括形成有通道的氧化物半導體層的電晶體(以下，有時稱為OS電晶體)的熱激發所引起的洩漏電流較小，並且關態電流極小。

OS電晶體的氧化物半導體較佳為包含銦(In)和鋅(Zn)中的至少一個。作為構成OS電晶體的氧化物半導體，典型包括In-Ga-Zn氧化物、In-Sn-Zn氧化物。藉由減少用作電子予體(施體)的水分或氫等雜質且減少氧缺損，能夠使氧化物半導體成為i型(本質半導體)或實質上i型。在此，將上述氧化物半導體稱為高純度的氧化物半導體。藉由在高純度的氧化物半導體中形成通道，能夠將以電晶體的通道寬度標準化的OS電晶體的關態電流降低至幾yA/μm以上且幾zA/μm以下左右。關於OS電晶體及氧化物半導體的詳細內容，將在實施例2及3中說明。

藉由計算確認根據本實施例的PPS的工作。設想5級環形振盪器(RO5)作為半導體裝置，利用SPICE模擬計算出振盪頻率比率的Vg依賴性。圖2A示出RO5的電路圖，圖2B示出計算結果。RO5包括5級NOR電路。對各NOR電路設置有由p通道型電晶體構成的電源開關。Vg是p通道型電晶體的閘極電位。

算出在使VH1變化到100mV以上600mV以下(變化量為100mV)，相對於各VH1使Vg從-800mV變化到0mV(變化量為100mV)時的RO5的振盪頻率，然後以Vg是0mV時的值為標準求出振盪頻率比率。由圖2B可知，在以低電壓驅動時藉由對電源開關的閘極施加微小的負電位，RO5的工作能力有很大改善。

《電路結構示例》

下面，對半導體裝置100的更具體的結構進行說明。圖3是示出半導體裝置100的結構示例的電路圖。記憶體電路10包括節點a1、節點a4、電路11及電晶體MO3。記憶體電路10的輸入節點是節點a1，輸出節點是節點a4。例如，為了將節點a1的邏輯維持為“L”，VL1輸入到節點a1。VL1是0V或地電位(GND)即可。

圖3所示的電路11包括電路20、電路30、節點a2及節點a3。VH1、VL1被輸入到電路11。電路30的輸入節點是節點a2，輸出節點是節點a3。

《電路20》

電路20包括電路21、電路22、節點a21及節點a22。節點a21是電路20的輸入節點，與節點a1電連接。節點a22是電路20的輸出節點，與節點a2電連接。電路21包括電晶體MS1及電路AM1。電路22包括電晶體MS2及電路AM2。在節點a21與節點a22之間電晶體MS1與電晶體MS2串聯電連接。電晶體MS1、MS2是控制節點a21與節點a22之間的導通狀態的傳輸電晶體。電晶體MS1的閘極與電路AM1電連接，電晶體MS2的閘極與電路AM2電連接。

<電路AM1>

電路AM1儲存用來設定使電晶體MS1成為導通狀態還是關閉狀態的資料。信號da1是用來設定電晶體MS1的導通狀態/關閉狀態的資料信號。電路AM1包括節點N1、電晶體MO1及電容器C1，且是1T1C型的記憶體電路。另外，由於電路AM1能夠保持類比電位，所以也可以將該電路AM1稱為類比記憶體。節點N1是保持節點，與電晶體MS1的閘極電連接。電容器C1是用來保持節點N1的電荷的儲存電容器。對電容器C1的一個端子輸入VL1，另一個端子與節點N1電連接。電晶體MO1是用來控制被輸入信號da1的節點與節點N1之間的導通狀態的傳輸電晶體。輸入信號wr1被輸入到電晶體MO1的閘極。

<電路AM2>

電路AM2儲存用來設定使電晶體MS2成為導通狀態還是關閉狀態的資料，包括節點N2及電晶體MO2。信號da2是用來設定電晶體MS2的導通狀態/關閉狀態的資料信號。節點N2是保持節點，與電晶體MS2的閘極電連接。電晶體MO2是可以控制被輸入信號da2的節點與節點N2之間的導通狀態的傳輸電晶體。信號wr2被輸入到電晶體MO2的閘極。

由於電路AM2也與電路AM1同樣是1T1C型記憶體電路，能夠保持類比電位，所以將該電路AM2稱為類比記憶體。在電路AM2中，節點N2的儲存電容是節點N2的寄生電容(例如，電晶體MS2的閘極電容)。另外，也可以與電路AM1同樣地對電路AM2特意設置連接於節點N2的電容器。藉由減小節點N2的儲存電容，雖然保持時間變短，但是可以提高對電路AM2的寫入速度。另外，也可以對電路AM1不設置電容器C1。

(電晶體MO1、MO2)

藉由使電晶體MO1成為關閉狀態，節點N1處於電浮動狀態而電路AM1成為保持狀態。與此相同，藉由使電晶體MO2成為關閉狀態，節點N2處於電浮動狀態而電路AM2成為保持狀態。由此，為了延長電路AM1、電路 AM2的保持期間，電晶體MO1、MO2較佳為關態電流極小的電晶體。由此，例如作為電晶體MO1、MO2，也與電晶體MO3同樣地使用OS電晶體，即可。

(保持時間)

以電路AM2為例子，說明藉由將OS電晶體用於寫入電晶體，可以實現長時間的資料的保持，例如可以在85℃的環境下將資料保持10年。

假設電路AM2的記憶容量為1位元。在電源電位為2V以上且3.5V以下，節點N2的記憶容量為21fF，且所允許的保持電位的變動量低於0.5V的情況下，為了在85℃下將在允許範圍內的保持電位的變動量保持10年，需要使從節點N2洩漏的電流量低於33×10^-24A。並使從其他部分洩漏的電流更小，在電流幾乎只從電晶體MO2洩漏的情況下，通道寬度為350nm的電晶體MO2的每通道寬度的洩漏電流值較佳為低於93×10^-24A/μm。藉由使用OS電晶體作為電晶體MO2，電路AM2可以在85℃下將資料保持10年。

另外，在電路AM1等利用OS電晶體的關態電流特性的記憶體電路中，有時在保持期間中對OS電晶體繼續供應規定的電位。例如，有時對OS電晶體的閘極繼續供應使OS電晶體完全成為關閉狀態的電位。另外，有時對OS電晶體的背閘極繼續供應成為常關閉狀態的電位。在此情況下，雖然在保持期間中也對記憶體電路供應電壓，但是電流幾乎不流過，由此幾乎不消耗功率。由於幾乎不消耗功率，所以就算對記憶體電路供應有規定的電壓，實質上，也可以說包括OS電晶體的記憶體電路是具有非揮發性的電路。

<電路30>

電路30具有將節點a2預充電至“H”的功能以及將節點a2的邏輯維持為“H”的功能等。電路30包括電晶體MD2、電路31、節點a2及節點a3。

電晶體MD2是用來使供應有VH1的節點與節點a2之間導通的傳輸電晶體。輸入信號wr4被輸入到電晶體MD2的閘極。藉由使電晶體MD2成為導通狀態，可以將節點a2預充電至H位準。由此，可以將電晶體MD2稱為預充電電路。

電路31包括電晶體MD1及反相器INV1。電路31具有將節點a2的邏輯維持為“H”的功能，有時稱為維持電路。根據需要而設置電路31即可。VH1被輸入到電晶體MD1的源極，電晶體MD1的汲極與節點a2電連接，電晶體MD1的閘極與INV1的輸出節點電連接。INV1的輸入節點與節點a2電連接，INV1的輸出節點與節點a3電連接。VH1、VL1被輸入到INV1。藉由電路31，節點a2的反邏輯被寫入到節點a3。

當在電路31中電晶體MD1處於導通狀態時，節點a2與供應VH1的佈線電連接。由此，在預充電期間中電晶體MD2處於導通狀態，由此，藉由電路31，節點a2的邏輯被維持為“H”，並且節點a3的邏輯被維持為“L”。

可以將電路30稱為動態邏輯電路。電晶體MD2處於導通狀態期間是預充電期間，節點a2被充電至VH1。電晶體MD2處於關閉狀態期間是評價期間，由電晶體MS1、電晶體MS2的導通狀態決定節點a3的邏輯。就是說，由節點N1、節點N2的邏輯決定節點a3的邏輯。在評價期間電晶體MS1和電晶體MS2中的至少一個處於關閉狀態的情況下，節點a3的邏輯被維持為“L”，在電晶體MS1及電晶體MS2處於導通狀態的情況下，節點a3的邏輯從“L”變化到“H”。就是說，記憶體電路10具有從節點a3輸出依賴於儲存在電路AM1、電路AM2中的資料的電位的功能。

下面，參照圖4A和4B說明半導體裝置100的工作例子。以下，將改寫用來儲存組態資料的電路的資料稱為組態或組態工作，將執行組態工作的模式稱為組態模式。

《半導體裝置100的工作例子》

圖4A和4B是示出半導體裝置100的工作例子的時序圖。圖4A示出對電路AM1寫入“H”的例子，圖4B示出對電路AM1寫入“L”的例子。

半導體裝置100的模式在期間P1中為組態模式，而在期間P2中為進行正常工作的通常模式。在期間P1中，為了對節點a2進行預充電，將VH1設定為VH1_H。在期間P2中，為了以低電壓驅動電路90，將VH1設定為低於VH1_H的VH1_L。

在期間P1中，對電路AM1、電路AM2寫入資料。在期間P1中，將信號wr2設定為H位準而使電晶體MO2成為導通狀態。將信號wr3設定為L位準而使電晶體MO3成為關閉狀態。另外，藉由將信號wr4設定為L位準而使電晶體MD2成為導通狀態，使節點a2預充電至H位準。

對電路AM1寫入資料。藉由將信號wr1設定為H位準而使電晶體MO1成為導通狀態，信號da1被寫入到節點N1。在圖4A的例子中節點N1成為“H”，在圖4B的例子中節點N1成為“L”。接著，為了使電晶體MO1成為關閉狀態，將信號wr1設定為L位準。藉由使節點N1成為浮動節點，保持節點N1的電荷來使電路AM1成為保持狀態。

接著，對電路AM2寫入“H”。首先，將信號wr4設定為H位準，使電晶體MD2成為關閉狀態。然後，藉由將信號da2設定為H位準，節點N2從“L”變化到“H”。由此，在圖4A的例子中，電晶體MS1及電晶體MS2都成為導通狀態而使節點a2與節點a1之間成為導通狀態，因此根據供應給節點a1的VL1，節點a2成為“L”。另一方面，在圖4B的例子中，雖然節點N2從“L” 變化到“H”而使電晶體MS2成為導通狀態，但是節點N1為L位準，因此電晶體MS1成為關閉狀態。由此，由於節點a2與節點a1之間是非導通狀態，所以藉由電路31而使節點a2的邏輯被維持為“H”，節點a3的邏輯被維持為“L”。為了使電路AM2成為保持狀態，將信號wr2設定為L位準而使電晶體MO2成為關閉狀態，然後將信號da2設定為L位準。由此，組態工作結束。

另外，當進行對電路AM2的寫入工作時，在使電晶體MO2成為導通狀態之後將信號wr3設定為H位準，以使電晶體MO3成為導通狀態。藉由在節點a4與節點a3之間成為導通狀態，在圖4A的例子中，由於節點a2為“L”，所以節點a4成為“H”。在圖4B的例子中，使節點a4維持為“L”。然後，藉由將信號wr3設定為L位準而使電晶體MO3成為關閉狀態，以使節點a4成為浮動節點，由此由電晶體MP1的閘極的寄生電容及電晶體MO1構成的記憶體電路保持節點a4的電位，亦即電晶體MP1的閘極電位。

在期間P2中，根據在期間P1中設定的節點a4的電位，PSW 50被驅動。在圖4A的例子中，電晶體MP1成為關閉狀態，因此電路90受到電源閘控，VH1的供應被遮斷。另一方面，在圖4B的例子中，電晶體MP1成為導通狀態。藉由將VH1從VH1_H降低到VH1_L，如上所述使電晶體MP1過驅動。電路90被供應VH1_L，而進行正常工作。

就是說，藉由由記憶體電路10控制PSW 50，可以在時間上實現細粒電源閘控。另外，當半導體裝置100包括多個電路90時，藉由對各電路90設置記憶體電路10及PSW 50，可以在空間上實現細粒電源閘控。由此，可以有效地降低半導體裝置100的功耗。另外，在期間P2中不需要驅動電路AM1、電路AM2及電晶體MO3，因此不需要驅動對這些元件供應信號的驅動電路。由此，驅動電路也採用能夠實現電源閘控的結構，在期間P2中進行停止對驅動電路供應電源的電源管理即可。由此，可以進一步降低半導體裝置100的功耗。

<記憶體電路10的變形例>

圖5A和5B示出記憶體電路10的變形例。該變形例與記憶體電路10的不同之處在於：記憶體電路61(圖5A)、記憶體電路62(圖5B)都包括具有背閘極的電晶體MO11、電晶體MO12以及電晶體MO13。

在記憶體電路61中，電晶體MO11、電晶體MO12及電晶體MO13的背閘極與節點OBG電連接。可以由節點OBG的電位控制電晶體MO11、電晶體MO12及電晶體MO13的臨界電壓。另外，當在電晶體MO11、電晶體MO12及電晶體MO13的背閘極與通道形成區域之間的絕緣層中設置電荷儲存層的情況下，在製造記憶體電路61時，也可以進行利用節點OBG對電荷儲存層注入電荷的製程。在進行了該製程的情況下，在實際使用記憶體電路61時，也可以使電晶體MO11、電晶體MO12及電晶體MO13的背閘極處於電浮動狀態而使記憶體電路61工作，而不控制節點OBG的電位。

記憶體電路62的電晶體MO11、電晶體MO12及電晶體MO13的背閘極都與其閘極電連接。藉由採用這種結構，可以提高電晶體MO11、電晶體MO12及電晶體MO13的通態電流特性。另外，也可以使電晶體MO11的背閘極與其源極或汲極電連接。上述情況也同樣適用於電晶體MO12、MO13。

在記憶體電路61、62中，也可以不設置電晶體MO11的背閘極。當電晶體MO11設置背閘極時，背閘極也可以與端子OBG、電晶體MO11的閘極、源極和汲極中的任一個電連接。上述情況也同樣適用於電晶體MO12、MO13。

可以將記憶體電路10用於保持組合電路(例如為查找表、多工器等)所處理的資料的記憶體電路，適用於各種半導體裝置。例如，可以將記憶體電路10適用於儲存PLD(可程式邏輯裝置)的組態資料的組態記憶體。

PLD包括一個可程式邏輯元件(也稱為PLE、邏輯塊)及控制一個PLE與其他PLE之間的導通狀態的一個可程式選路開關(PRS：programmable routing switch)。PLE例如包括查找表(LUT)、多工器等組合電路。

藉由改變選路開關的連接狀態及PLE的結構，可以改變PLD的結構。另外，藉由改變PLE所處理的邏輯，可以改變PLD的功能。用來設定連接結構或邏輯的資料被稱為“組態資料”，用來儲存組態資料的記憶體電路被稱為“組態記憶體”。將組態資料儲存於組態記憶體中的工作被稱為“組態”。尤其是，有時對儲存於組態記憶體中的組態資料進行改寫(更新)的工作被稱為“重組態”(reconfiguration)。藉由產生所希望的組態資料(程式設計)並組態，可以將PLD設定為符合使用者要求的結構。

多上下文PLD(MC-PLD)包括可以儲存多個組態資料組的組態記憶體。MC-PLD藉由改變載入的組態資料組，可以高速地改變結構。另外，MC-PLD可以進行動態組態，在執行處理期間對非選擇的組態資料組進行改寫。例如，藉由應用記憶體電路10，可以構成對應於多上下文的PPS、PRS以及組態記憶體等。圖6示出包括對應多上下文的PPS的半導體裝置的一個例子。

《半導體裝置的結構示例2》

圖6所示的半導體裝置101包括記憶體電路15、PSW 50、佈線51、佈線52及電路90。記憶體電路15是記憶體電路10的變形例，包括n個(大於1的整數)電路20(20<n-1：0>)、電路30、佈線40、n個佈線41(41<n-1：0>)、佈線42、佈線43以及n個佈線44(44<n-1：0>)。半導體裝置101中的電路20、電路30、PSW 50的工作及功能等與半導體裝置100中的電路20、電路30、PSW 50的情況相同。

節點a1與佈線40電連接。佈線40具有能夠供應VL1的功能。在電路20<n-1：0>中，節點a21與節點a1電連接，節點a22與節點a2電連接。就是說，電路20<n-1：0>在節點a1與節點a2之間並聯電連接。

並聯電連接的電路21<n-1：0>形成能夠儲存n個組態資料的組態記憶體。信號cfg可以被用作組態資料信號。佈線41<n-1：0>分別與電晶體MO1<n-1：0>的閘極電連接，對該閘極輸入信號wr1<n-1：0>。信號cfg被輸入到佈線42，佈線42與電晶體MO1<n-1：0>的第一端子電連接。

由電路22<n-1：0>從電路21<n-1：0>中選擇輸出組態資料的一個電路21<j>(j是0以上且(n-1)以下的整數)。電路22<n-1：0>形成用來選擇上下文的選擇器。由此，若不需要上下文功能，則不設置電路22<n-1：0>，即可。信號wr2被輸入到佈線43，佈線43與電晶體MO2<n-1：0>的閘極電連接。信號ctx<n-1：0>被輸入到各佈線44<n-1：0>，各佈線44<n-1：0>與電晶體MO2<n-1：0>的第一端子電連接。信號ctx<n-1：0>是上下文資料信號。另外，可以將信號ctx<n-1：0>稱為用來控制由電路22<n-1：0>構成的選擇器的控制信號。

藉由對記憶體電路15寫入只使信號ctx<n-1：0>中的信號ctx<j>成為“H”的上下文資料，位址j(j行)的電路AM2<j>的電晶體MS2<j>成為導通狀態，從節點a22<j>輸出依賴於電路AM1<j>所儲存的組態資料的邏輯。以下，有時將上述工作表示為“context<j>被選擇”。

《工作例子》

圖7及圖8示出半導體裝置101的工作例子。半導體裝置101與半導體裝置100同樣地工作，由此主要說明兩者之間的不同點。

<組態模式>

在期間P11中，半導體裝置101以組態模式工作。期間P11的半導體裝置101的工作與半導體裝置100的組態工作相同。VH1是VH1_H。首先，依次對電路AM1<n-1：0>寫入組態資料。節點N1<n-1：0>的電位對應於信號cfg的電位位準。

接著，藉由使用信號ctx<n-1：0>，對電路AM2<n-1：0>中的任一個寫入“H”，對剩下的電路寫入“L”。在圖7的例子中，對電路AM2<0>寫入“H”。節點N2<0>成為H位準，節點N2<n-1：1>成為L位準。

當信號wr3成為H位準，節點a2的反邏輯寫入到節點a4，由此節點a4成為“H”。當信號wr3成為L位準，節點a4處於浮動狀態，其邏輯被保持。

<通常模式>

在期間P12中，半導體裝置101以通常模式工作，context<0>被選擇。期間P12的半導體裝置101的工作與半導體裝置100的通常模式相同。VH1從VH1_H變化到VH1_L。節點a4為“H”，由於PSW 50，電路90受到電源閘控，VH1的供應被遮斷。

<上下文切換模式>

在期間P13中，半導體裝置101以上下文切換模式工作。將在電路AM2<0>中保持的資料改寫為“L”，對電路AM2<n-1：1>中的任一個寫入“H”。在此，對電路AM2<1>寫入“H”。

首先，輸入與期間P11相同邏輯位準的信號ctx<n-1：0>。然後，將信號wr2設定為“H”而使電晶體MO2<n-1：0>成為導通狀態，因此對各電路AM2<n-1：0>寫入信號ctx<n-1：0>。

接著，為了更新電路AM2<n-1：0>，將VH1設定為高電位VH1_H。藉由使信號wr4成為L位準，使電晶體MD2成為導通狀態。節點a2被預充電至“H”。電晶體MO3處於關閉狀態，由此節點a4被維持為“H”。並且，藉由將信號ctx<n-1：0>設定為L位準，對電路AM2<n-1：0>寫入“L”，使電晶體MS2<n-1：0>成為關閉狀態。由此，可以防止貫通電流流過節點a1與節點a2之間。

接著，為了使電晶體MD2成為關閉狀態，將信號wr4設定為H位準。藉由將信號ctx<1>設定為H位準且將其他信號ctx設定為L位準，對節點N2<1>寫入 “H”，並且對其他節點N2寫入“L”。電晶體MO2<1>成為導通狀態，但是由於節點N1<1>處於“L”，所以節點a2保持為“H”，並且由於電晶體MO3處於關閉狀態，所以節點a4保持為“H”。

另外，在將信號ctx<n-1：0>寫入到各電路AM2<n-1：0>期間中，將信號wr3設定為H位準而使電晶體MO3成為導通狀態。由此，節點a2的反邏輯被寫入到節點a4，節點a4成為“L”。藉由將信號wr3設定為L位準而使電晶體MO3成為關閉狀態，保持節點a4的電位。

<通常模式>

在期間P14中，半導體裝置101以通常模式工作，context<1>被選擇。由於電晶體MP1處於導通狀態，所以電路90被供應VH1_L，而進行正常工作。

如上所述，半導體裝置101與半導體裝置100同樣，可以在時間及空間上實現細粒電源閘控，由此可以降低功耗。另外，由於半導體裝置100、101是以傳輸電晶體為基本結構的電路，與SRAM相比，可以以更少的元件個數保持資料。由此，可以使組裝有半導體裝置100或101的半導體裝置實現小型化，並且降低功耗。另外，為了使SRAM保持一位元的資料，需要將其互補資料寫入到記憶單元，但是半導體裝置100、101沒有必要如此操作。由此，在半導體裝置100、101中可以使用來驅動電路AM1、AM2及電晶體MO3的電路簡單化。

《開關電路的結構示例》

藉由使用圖6所示的記憶體電路15，可以構成可程式開關電路。圖9及圖10示出這些開關電路的結構示例。

圖9所示的開關電路121包括n個電路20(20<n-1：0>)。開關電路121對應於從記憶體電路15中去除的電路30和電晶體MO3的電路，是對應於多上下文的開關電路。對電路20<n-1：0>中的任一個電路AM2，例如對電路AM2<k>寫入“H”，將電晶體MS2<k>設定為導通狀態。由電晶體MS1<k>的導通狀態決定輸入節點與輸出節點之間的連接狀態。電晶體MS1<k>的通狀態由保持在電路AM1<k>中的組態資料決定。注意，k是0以上且n-1以下的整數。

當不進行上下文切換時，由一個電路21構成開關電路121，即可。

圖10所示的開關電路122包括多個開關電路121。開關電路121被排列為p列q行的陣列狀(p、q為大於1的整數)。根據第j行的p個開關電路121所保持的組態資料，設定輸入節點IN<j>與輸出節點OUT<p-1：0>之間的導通狀態。

《PLD的結構示例》

圖11示出多上下文方式的PLD的一個例子。圖11 所示的PLD 200包括邏輯部、輸入輸出部以及週邊電路。邏輯部包括邏輯陣列(LA)211、212、開關陣列(SWA)221、222以及223。輸入輸出部包括輸入輸出陣列(IOA)224、225。週邊電路包括用來驅動邏輯部及輸入輸出部的功能電路。例如，週邊電路包括時脈產生器230、組態控制器231、上下文控制器232、行驅動電路234以及列驅動電路235。

LA 211、212各包括多個可程式邏輯元件(PLE)240。在圖11所示的例子中，LA 211包括10個PLE 240(PLE_00至PLE_09)，及LA 212包括10個PLE 240(PLE_10至PLE_19)。IOA 224、225具有控制PLD 200的外部端子與LA 211及212之間的信號的輸入及輸出的功能。

IOA 224、225各包括多個輸入輸出電路(IO)。在圖11所示的例子中，IOA 224包括10個輸入輸出電路(IO_00至IO_09)，IOA 225包括10個輸入輸出電路(IO_10至IO_19)。IO_00至IO_19與不同的外部端子電連接。

SWA 221至SWA 223各包括多個PRS 280。PRS 280具有與圖10的開關電路122同樣的結構。表示PRS 280的塊中的記載表示其功能。例如，“PLE0* to IO00”是指該PRS 280為PLE_00至PLE_09的輸出節點與IO_00的輸入節點之間的選路開關，根據組態資料及上下文資料，PRS 280決定PLE_00至PLE_09與IO_00的電連接關係。

時脈產生器230具有由從外部輸入的時脈信號產生在PLD 200中使用的一個或多個時脈信號的功能。行驅動電路234具有產生信號cfg的功能。列驅動電路235具有產生信號wr1的功能。組態控制器231具有控制行驅動電路234及列驅動電路235的功能。上下文控制器232具有控制上下文資料的寫入及改寫的功能。上下文控制器232具有產生信號wr2至wr4及信號ctx的功能。

《PLE的結構示例》

圖12示出PLE 240的結構示例。PLE 240是可程式邏輯電路，包括邏輯單元(LCELL)241及組態記憶體部242。LCELL 241的功能由從組態記憶體部242輸出的組態資料決定。LCELL 241具有產生對應於資料信號datain的邏輯的信號dataout的功能。時脈信號CLK、重設信號RST等控制信號被輸入到LCELL 241。

組態記憶體部242包括多個記憶體電路243。VH1藉由PPS 245被輸入到PLE 240。PPS 245包括電晶體MP1及記憶體電路243。如此，藉由對每一個PLE 240設置PPS 245，可以實現細粒電源閘控。

記憶體電路243具有與記憶體電路15(圖6)同樣的結構。根據上下文的個數，也可以對記憶體電路243設置電路20。另外，記憶體電路243可以採用從記憶體電路15中去除電晶體MO3的結構。

在組態記憶體部242中，記憶體電路243被配置為p列q行的陣列狀(p、q為大於1的整數)。信號wr1<jn-1：(j-1)n>及信號cfg<k-1>被輸入到第j列、第k行的記憶體電路243。j為1以上且p以下的整數，k為1以上且q以下的整數。信號wr2、wr3、wr4、ctx<n-1：0>被輸入到PLE 240中的所有記憶體電路243及PPS 245的記憶體電路243。

另外，PPS 245中的記憶體電路243也可以與配置在組態記憶體部242中的記憶體電路243相同。

《LCELL的結構示例》

圖13示出LCELL 241的結構示例。圖13所示的LCELL 241包括多個邏輯電路。例如，包括互斥或電路群(EXOR)261、多工器(MUX)262、選擇器(SEL)263、264以及正反器電路(FF)265。FF 265被用作暫存器。FF 265包括被輸入資料的端子D、被輸入重設信號RST的端子XR、被輸入時脈信號CLK的端子以及輸出資料的端子Q。根據從組態記憶體部242輸出的組態資料，改變LCELL 241中的組合電路(262至264)的邏輯功能。

資料信號datain_L經由PRS 280輸入到LCELL 241。資料信號dataout_L被輸入到另一PRS 280。由於由多個LCELL 241構成進位鏈，所以在所相鄰的LCELL 241之間傳送進位信號(carry signals)。另外，由於由多個LCELL 241構成暫存器鏈，所以在所相鄰的 LCELL 241之間傳送暫存器鏈信號(register chain signal)。

作為用於感測器網路的裝置，諸如在待機時利用環境發電以低電壓驅動，在進行信號的處理時進行高性能處理等可以靈活改變電路組態的PLD作為較佳為裝置受到期待。

在本實施例的PLD中，藉由細粒電源閘控、常關閉驅動、以及上下文的切換，組態可以被改變為低能量且高速。由此，組合本實施例的PLD與無線通訊裝置及感測器而成的裝置非常適合用作網路感測器裝置。本發明人實際試製FPGA，驗證了上述內容。驗證結果記載於示例1。

《電子組件的製造方法示例以及結構示例》

這裡，作為半導體裝置的一個例子，說明電子組件以及具備電子組件的電子裝置等。圖14A是示出電子組件的製造方法示例的流程圖。電子組件也被稱為半導體封裝、IC用封裝或封裝。電子組件根據端子取出方向或端子的形狀具有多個規格和名稱。在本實施例中，說明其一個例子。

經過組裝製程(後製程)，並且藉由在印刷電路板上組合多個能夠裝卸的組件，完成由電晶體構成的半導體裝置。後製程可以藉由進行圖14A所示的各製程完成。明確而言，在由前製程得到的元件基板完成(步驟S1)之後，進行將基板分成多個晶片的切割(dicing)製程。在將基板分成多個晶片之前使基板薄膜化，這樣可以減少在前製程中產生的基板的翹曲等，而實現電子組件的小型化(步驟S2)。

進行拾取各晶片，並將其安裝且接合於引線框架上的晶片接合(die bonding)製程(步驟S3)。該晶片接合製程中的晶片與引線框架的接合方法選擇適合於產品的方法，即可。例如，藉由利用樹脂或膠帶將它們接合即可。在該晶片接合製程中，在插入物(interposer)上安裝晶片來進行接合。在打線接合(wire bonding)製程中，進行將引線框架的引線與晶片上的電極藉由金屬細線(wire)的電連接(步驟S4)。作為金屬細線可以使用銀線或金線。打線接合可以使用球焊(ball bonding)或楔焊(wedge bonding)。

實施由環氧樹脂等密封進行了打線接合的晶片的模塑(molding)製程(步驟S5)。對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加工(步驟S6)。藉由電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行銲錫。對封裝表面實施印字處理(marking)(步驟S7)。藉由檢驗步驟(步驟S8)完成電子組件(步驟S9)。藉由安裝上述半導體裝置，可以提供低功耗且小型的電子組件。

圖14B示出電子組件的透視示意圖。作為電子組件的一個例子，圖14B示出QFP(Quad Flat Package：四面扁平封裝)。圖14B所示的電子組件7000包括引線7001及電路部7003。在電路部7003中，例如形成有本實施例的PLD。電子組件7000例如安裝於印刷電路板7002。藉由使電子組件7000的組合在印刷電路板7002上彼此電連接，可以將電子組件7000的組合安裝於電子裝置。完成的電路基板7004設置於電子裝置等的內部。

藉由使用根據本實施例的PLD自身作為處理器，或者將PLD組裝在CPU(Central Processing Unit：中央處理器)、MCU(微控制單元)或感測器裝置等，可以被用作執行各種處理的處理器。另外，可以構成電子組件作為將PLD及其他電路安裝在一個半導體晶片(IC晶片)的SoC(System on a Chip；系統單晶片)。在將PLD組裝在感測器裝置的情況下，藉由一個PLD對由多個感測器檢測出的資料進行處理，可以實現電子組件的小型化以及多功能化。另外，根據本實施例的半導體裝置可以降低功耗，由此也可以降低組裝有該半導體裝置的電子組件的功耗。

因此，本實施例的電子組件能夠用於各種領域的電子裝置：數位信號處理、軟體定義的無線電系統(software-defined radio systems)、航空電子系統(如通信系統、導航系統、自動駕駛系統(autopilot systems)、飛行管理系統等與航空有關的電子裝置)、ASIC(application specific integrated circuit：特殊應用積體電路)原型(ASIC prototyping)、醫學影像處理、語音辨識、加密(encryption)、生物資訊學(bioinformatics)、機械裝置的仿真器及射電天文學中的電波望遠鏡等。藉由本實施例，可以實現電子組件的小型化以及功耗的降低。

例如，作為這種電子裝置，可以舉出顯示裝置、個人電腦(PC)或具備儲存媒體的影像再現裝置(讀出如DVD(Digital Versatile Disc：數位影音光碟)等儲存媒體的影像資料並具有顯示其影像的顯示器的裝置)等。另外，可以舉出行動電話、包括可攜式的遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、如視頻攝影機、數位靜態相機等的攝像機、護目鏡型顯示裝置(可穿戴顯示裝置)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機等。圖15A至15F示出這些電子裝置的具體例子。

圖15A所示的可攜式遊戲機900包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907等以及觸控筆908等。

圖15B所示的可攜式資訊終端910包括外殼911、外殼912、顯示部913、顯示部914、連接部915及操作鍵916等。顯示部913設置在外殼911中，顯示部914設置在外殼912中。並且，外殼911與外殼912藉由連接部915連接，外殼911與外殼912所形成的角度可以藉由連接部915改變。由此，根據連接部915中外殼911和外殼912之間的角度，也可以進行顯示部913所顯示的影像的方向的改變及影像的顯示/非顯示的切換。另外，作為顯示部913及/或顯示部914也可以使用設置有觸控感測器的顯示裝置。

圖15C所示的個人電腦920包括外殼921、顯示部922、鍵盤923及指向裝置924等。

圖15D是家庭用電器產品的一個例子，在此示出電冷藏冷凍箱。電冷藏冷凍箱930包括外殼931、冷藏室門932及冷凍室門933等。

圖15E所示的視頻攝影機940包括外殼941、外殼942、顯示部943、操作鍵944、透鏡945以及連接部946等。操作鍵944及透鏡945設置在外殼941中，顯示部943設置在外殼942中。而且，外殼941和外殼942由連接部946連接，由連接部946可以改變外殼941和外殼942之間的角度。另外，根據外殼942與外殼941所形成的角度，也可以進行顯示部943所顯示的影像的方向的改變及影像的顯示/非顯示的切換。

圖15F所示的汽車950包括車體951、車輪952、儀表板953及燈954等。汽車950既可以是以引擎為動力的汽車，又可以是電動汽車或混合動力汽車。

實施例2

在本實施例中，對OS電晶體及具有OS電晶體的半導體裝置進行說明。

《OS電晶體的結構示例1》

圖16A至圖16D示出OS電晶體的結構的一個例子。圖16A是示出OS電晶體的結構的一個例子的俯視圖。圖16B為線y1-y2之間的剖面圖，圖16C為線x1-x2之間的剖面圖，圖16D為線x3-x4之間的剖面圖。在此，有時將線y1-y2的方向稱為通道長度方向，將線x1-x2的方向稱為通道寬度方向。也就是說，圖16B示出OS電晶體的通道長度方向上的剖面結構，圖16C及圖16D示出OS電晶體的通道寬度方向上的剖面結構。注意，為了明確地示出結構，在圖16A中省略一些組件。

OS電晶體501形成在絕緣表面上。在此，OS電晶體501形成在絕緣層511上。絕緣層511形成在基板510表面。OS電晶體501被絕緣層516覆蓋。注意，也可以將絕緣層516視為OS電晶體501的組件。OS電晶體501包括絕緣層512、絕緣層513、絕緣層514、絕緣層515、半導體層521至半導體層523、導電層530、導電層531、導電層532及導電層533。在此，將半導體層521至半導體層523總稱為半導體區域520。

導電層530被用作閘極電極，導電層533被用作背閘電極。導電層531及532分別被用作源極電極或汲極電極。絕緣層511具有使基板510與導電層533電絕緣的功能。絕緣層515構成閘極絕緣層，絕緣層513及514構成靠近背後通道的閘極絕緣層。

注意，通道長度例如是指電晶體的俯視圖中的半導體(或在電晶體處於導通狀態時，半導體中的電流流過的部分)與閘極電極重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)與汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書等中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。

例如，通道寬度是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域、或者形成通道的區域中的源極和汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書等中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。

另外，根據一些電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時實效通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，而不能忽略其影響。例如，在具有微型且立體結構的電晶體中，有時形成在半導體的側面上的通道區域的比例大。在此情況下，實際形成通道時獲得的實效通道寬度大於俯視圖所示的外觀上的通道寬度。

尤其是，在具有立體結構的電晶體中，有時難以藉由實測估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要假定預先知道半導體區域的形狀。因此，當不清楚半導體區域的形狀時，難以正確地測量實效通道寬度。

因此，在本說明書中，有時將在電晶體的俯視圖中半導體區域和閘極電極重疊的區域中的源極與汲極相對的部分的長度，亦即外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地描述為“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地描述為“通道寬度”時，有時是指實效通道寬度。注意，藉由取得剖面TEM影像等並對其進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。

另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度來計算。在此情況下，該值有時與使用實效通道寬度計算的值不同。

如圖16B和圖16C所示，半導體區域520包括依次層疊有半導體層521、半導體層522和半導體層523的部分。絕緣層515覆蓋該疊層部。導電層530隔著絕緣層513與該疊層部重疊。導電層531及導電層532設置在由半導體層521及半導體層522構成的疊層上，並都與該疊層的頂面接觸。半導體層521、522的疊層及導電層531、532的疊層藉由使用同一遮罩的蝕刻製程形成。

半導體層523以覆蓋半導體層521、522及導電層531、532的方式設置。絕緣層515覆蓋半導體層523。在此，使用同一遮罩對半導體層523及絕緣層515進行蝕刻。

當在通道寬度方向的剖面看時，以隔著絕緣層515在通道寬度方向上圍繞半導體層521至523的疊層部分的方式形成有導電層530(參照圖16C)。因此，垂直方向上的閘極電場及橫向方向上的閘極電場施加到該疊層部。在OS電晶體501中，閘極電場是指由施加到導電層530(閘極電極層)的電壓所形成的電場。藉由利用閘極電場，可以電圍繞半導體層521至523的疊層部分的整體，因此有時通道形成在半導體層522整體(塊內)。可以將如OS電晶體501那樣的利用閘極電場電圍繞形成有通道的半導體層的電晶體的結構稱為圍繞的通道(surrounded channel(s-channel))結構。藉由採用s-channel結構，可以提高OS電晶體501的通態電流(on-state current)。另外，藉由採用s-channel結構，可以提高OS電晶體501的高頻特性。明確而言，可以提高截止頻率。

因為s-channel結構能夠得到較高的通態電流，所以可以說s-channel結構適合用於LSI等需要微型電晶體的半導體裝置或者需在高頻下工作的電晶體。包括該帶有s-channel結構的電晶體的半導體裝置可以在高頻下工作。

藉由實現OS電晶體的微型化，可以提供高集成度或小型的半導體裝置。例如，OS電晶體包括其通道長度較佳為10nm以上且小於1μm，更佳為10nm以上且小於100nm，進一步較佳為10nm以上且小於70nm，更進一步較佳為10nm以上且小於60nm，再更進一步較佳為10nm以上且小於30nm的區域。例如，OS電晶體包括其通道寬度較佳為10nm以上且小於1μm，更佳為10nm以上且小於100nm，進一步較佳為10nm以上且小於70nm，更進一步較佳為10nm以上且小於60nm，再更進一步較佳為10nm以上且小於30nm的區域。

因為氧化物半導體的熱導率比矽低，所以在OS電晶體501中，熱容易留在半導體區域520中。如圖16B、圖16D所示那樣，藉由以隔著半導體層523及絕緣層515與導電層530重疊的方式設置導電層531及導電層532，可以使導電層531及導電層532具有釋放產生在半導體區域520(尤其是半導體層522)中的熱的功能。

<絕緣層>

絕緣層511至絕緣層516使用單層結構或疊層結構的絕緣膜形成。作為絕緣膜的材料，例如可以舉出氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等。

注意，在本說明書等中，氧氮化物是指氧含量大於氮含量的化合物，氮氧化物是指氮含量大於氧含量的化合物。在本說明書等中，用於絕緣材料的氧化物包括氮濃度低於1atomic%的氧化物。

由於絕緣層514及絕緣層515與半導體區域520接觸，因此較佳為包含氧化物。尤其是，較佳為包含藉由加熱使一部分氧脫離的氧化物材料。絕緣層514及515較佳為使用其氧含量超過化學計量組成的氧化物。在其氧含量超過化學計量組成的氧化物膜中，藉由加熱使一部分氧脫離。從絕緣層514、515脫離的氧被供應到作為氧化物半導體的半導體區域520，由此可以減少氧化物半導體中的氧缺陷。其結果，可以抑制電晶體的電特性變動，而可以提高可靠性。

例如在TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析中，其氧含量超過化學計量組成的氧化物膜的換算為氧原子的氧的脫離量為1.0×10¹⁸atoms/cm³以上，較佳為3.0×10²⁰atoms/cm³以上。注意，上述TDS分析時的膜的表面溫度較佳為100℃以上且700℃以下或100℃以上且500℃以下。

絕緣層513具有防止絕緣層514中的氧與導電層533中的金屬鍵合而減少絕緣層514中的氧的鈍化功能。絕緣層516具有防止絕緣層515中的氧減少的鈍化功能。

絕緣層511、513及516較佳為具有阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置絕緣層511、513及516，可以防止氧從半導體區域520擴散到外部並防止氫或水等從外部進入半導體區域520。為了具有上述功能，絕緣層511、513及516例如包括至少一個包含氮化矽、氮氧化矽、氮化鋁、氮氧化鋁、氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等的絕緣膜即可。

<導電層>

導電層530至導電層533較佳為包含選自銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、鉑(Pt)、銥(Ir)、鍶(Sr)等的低電阻材料、上述低電阻材料的合金、或以上述材料為主成分的化合物的導電膜的單層或疊層。尤其是，較佳為使用兼有耐熱性和導電性的鎢或鉬等高熔點材料。另外，導電層530至導電層533較佳為使用鋁或銅等低電阻導電材料。並且，當導電層530至導電層533使用Cu-Mn合金時，在與包含氧的絕緣體的介面處形成氧化錳，該氧化錳能夠抑制Cu的擴散，所以是較佳的。

OS電晶體501的導電層531及導電層532使用用來形成半導體層521及半導體層522的疊層的硬遮罩形成。因此，導電層531及導電層532不包括與半導體層521及半導體層522的側面接觸的區域。例如，藉由如下製程可以形成半導體層521、522、導電層531、532。形成構成半導體層521、522的兩層的氧化物半導體膜。在氧化物半導體膜上形成單層或者多層的導電膜。藉由對該導電膜進行蝕刻來形成硬遮罩。藉由使用該硬遮罩對兩層的氧化物半導體膜進行蝕刻，來形成半導體層521和半導體層522的疊層。接著，藉由對硬遮罩進行蝕刻，來形成導電層531及導電層532。

<半導體層>

半導體層522例如是包含銦(In)的氧化物半導體。例如，在半導體層522包含銦時，其載子移動率(電子移動率)增高。此外，半導體層522較佳為包含元素M。元素M較佳為鋁(Al)、鎵(Ga)、釔(Y)或錫(Sn)等。作為可用作元素M的其他元素，有硼(B)、矽(Si)、鈦(Ti)、鐵(Fe)、鎳(Ni)、鍺(Ge)、鋯(Zr)、鉬(Mo)、鑭(La)、鈰(Ce)、釹(Nd)、鉿(Hf)、鉭(Ta)、鎢(W)等。注意，作為元素M，有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。元素M例如是具有增大氧化物半導體的能隙的功能的元素。此外，半導體層522較佳為包含鋅(Zn)。當氧化物半導體包含鋅時，有時容易晶化。

另外，半導體層522不侷限於包含銦的氧化物半導體。半導體層522例如也可以是鋅錫氧化物或鎵錫氧化物等不包含銦但包含鋅、鎵或錫的氧化物半導體等。作為半導體層522例如使用能隙大的氧化物。半導體層522的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。半導體區域520較佳為使用實施例3將所說明的CAAC-OS形成。或者，至少半導體層522使用CAAC-OS形成。

例如，半導體層521及半導體層523是包含一種以上或兩種以上的構成半導體層522的除了氧之外的元素的氧化物半導體。因為半導體層521及半導體層523包含一種以上或兩種以上的構成半導體層522的除了氧之外的元素，所以不容易在半導體層521與半導體層522的介面以及半導體層522與半導體層523的介面處形成介面能階。

另外，在半導體層521是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%且M高於50atomic%，更佳的是：In低於25atomic%且M高於75atomic%。當利用濺射法形成半導體層521時，較佳為使用滿足上述組成的濺射靶材。例如，較佳為In：M：Zn=1：3：2。

此外，在半導體層522是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In高於25atomic%且M低於75atomic%，更佳的是：In高於34atomic%且M低於66atomic%。當利用濺射法形成半導體層522時，較佳為使用滿足上述組成的濺射靶材。例如，較佳為In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=4：2：4.1。尤其是，當使用原子數比為In：Ga：Zn=4：2：4.1的濺射靶材時，所形成的半導體層522的原子數比有時接近於 In：Ga：Zn=4：2：3。

此外，在半導體層523是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%且M高於50atomic%，更佳的是：In低於25atomic%且M高於75atomic%。另外，半導體層523也可以使用與半導體層521相同種類的氧化物。注意，半導體層521或/及半導體層523有時也可以不包含銦。例如，半導體層521或/及半導體層523也可以為氧化鎵。

(能帶結構)

參照圖17A和圖17B對由半導體層521、半導體層522及半導體層523的疊層構成的半導體區域520的功能及效果進行說明。圖17A是圖16B的部分放大圖，是OS電晶體501的活性層(通道部分)的放大圖。圖17B示出OS電晶體501的活性層的能帶結構，示出圖17A中的點劃線z1-z2之間的部分的能帶結構。

在圖17B中，Ec514、Ec521、Ec522、Ec523、Ec515分別示出絕緣層514、半導體層521、半導體層522、半導體層523、絕緣層515的導帶底能量。

這裡，真空能階和導帶底之間的能量差(也稱為“電子親和力”)是從真空能階與價電子帶頂之間的能量差(也稱為游離電位)減去能隙的值。另外，可以利用光譜橢圓偏光計測定能隙。另外，真空能階與價電子帶頂的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置測定。

絕緣層514及絕緣層515是絕緣體，所以Ec514及Ec515比Ec521、Ec522及Ec523更接近於真空能階(絕緣層514和515具有比半導體層521、522和523更小的電子親和力)。

作為半導體層522，使用其電子親和力大於半導體層521及半導體層523的氧化物。例如，作為半導體層522，使用其電子親和力比半導體層521及半導體層523大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下的氧化物。注意，電子親和力是真空能階與導帶底之間的能量差。

注意，銦鎵氧化物的電子親和力小且氧阻擋性高。因此，半導體層523較佳為包含銦鎵氧化物。鎵原子的比率[Ga/(In+Ga)]例如為70%以上，較佳為80%以上，更佳為90%以上。此時，若施加閘極電壓，通道則形成在半導體層521、半導體層522和半導體層523中的電子親和力最大的半導體層522中。

在此，有時在半導體層521與半導體層522之間具有半導體層521和半導體層522的混合區域。另外，有時在半導體層522與半導體層523之間具有半導體層522和半導體層523的混合區域。混合區域的介面態密度較低。因此，在半導體層521、半導體層522和半導體層523的疊層體的能帶結構中，各層之間的介面的能量連續地變化(也稱為連續接合)。

此時，電子不在半導體層521及半導體層523中而主要在半導體層522中移動。如上所述，藉由降低半導體層521與半導體層522的介面處的介面態密度、半導體層522與半導體層523的介面處的介面態密度，在半導體層522中電子移動受到妨礙的情況減少，從而可以提高電晶體的通態電流。

越減少妨礙電子移動的因素，越能夠提高電晶體的通態電流。例如，在沒有妨礙電子移動的因素的情況下，假定電子高效率地移動。例如，在通道形成區域中的物理性凹凸較大的情況下也會發生電子移動的妨礙。或者，例如，在形成有通道的區域中的缺陷態密度高的情況下也會發生電子移動的妨礙。

為了提高OS電晶體501的通態電流，例如，使半導體層522的頂面或底面(被形成面，在此為半導體層521的頂面)的1μm×1μm的範圍內的均方根(RMS：Root-Mean-Square)粗糙度低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。另外，使其1μm×1μm的範圍內的平均表面粗糙度(也稱為Ra)低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。使其1μm×1μm的範圍內的最大高低差(也稱為P-V)低於10nm，較佳為低於9nm，更佳為低於8nm，進一步較佳為低於7nm，即可。RMS粗糙度、Ra以及P-V可以藉由使用掃描探針顯微鏡測定。

例如，在半導體層522具有氧缺陷(也記為“V_O”)的情況下，有時因為氫進入該氧缺陷位點而形成施體能階。下面，有時將氫進入該氧缺陷位點的狀態記為“V_OH”。由於V_OH使電子散射，所以會成為降低電晶體的通態電流的原因。另外，氧進入氧缺陷位點的情況比氫進入氧缺陷位點的情況更加穩定。因此，藉由降低半導體層522中的氧缺陷，有時能夠提高電晶體的通態電流。

例如，在半導體層522的某個深度或某個區域中，使利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測定出的氫濃度為1×10¹⁶atoms/cm³以上且2×10²⁰atoms/cm³以下，較佳為1×10¹⁶atoms/cm³以上且5×10¹⁹atoms/cm³以下，更佳為1×10¹⁶atoms/cm³以上且1×10¹⁹atoms/cm³以下，進一步較佳為1×10¹⁶atoms/cm³以上且5×10¹⁸atoms/cm³以下。

為了減少半導體層522的氧缺陷，例如有將包含於絕緣層515中的過量氧經過半導體層521移動到半導體層522的方法等。此時，半導體層521較佳為具有氧透過性的層(使氧經過或透過的層)。

注意，當OS電晶體501具有s-channel結構時，在整個半導體層522中形成有通道。因此，半導體層522的厚度越大，通道區域越大。亦即，半導體層522越厚，越能夠提高OS電晶體501的通態電流。

此外，為了提高OS電晶體501的通態電流，半導體層523的厚度越小越好。例如，半導體層523可以具有厚度低於10nm，較佳為5nm以下，更佳為3nm以下的區域。另一方面，半導體層523具有阻擋構成相鄰的絕緣體的氧之外的元素(氫、矽等)侵入形成有通道的半導體層522中的功能。因此，半導體層523較佳為具有一定程度的厚度。例如，半導體層523可以具有厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域。另外，為了抑制從絕緣層515等釋放的氧向外擴散，半導體層523較佳為具有阻擋氧的性質。

此外，為了提高OS電晶體501的可靠性，較佳的是，半導體層521較厚且半導體層523較薄。例如，半導體層521可以具有厚度例如為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上的區域。藉由將半導體層521形成得厚，可以拉開從相鄰的絕緣體與半導體層521的介面到形成有通道的半導體層522的距離。注意，為了防止半導體裝置的生產率下降，半導體層521可以具有厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域。

為了對OS電晶體501賦予穩定的電特性，藉由降低半導體區域520中的雜質濃度，來使半導體層522成為本質或實質上本質是有效的。在本說明書等中，“氧化物半導體為實質上本質”是指氧化物半導體膜的載子密度低於8×10¹¹/cm³，較佳為低於1×10¹¹/cm³，更佳為低於1×10¹⁰/cm³，以及為1×10^-9/cm³以上。

對氧化物半導體來說，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。此外，矽引起氧化物半導體中的雜質能階的形成。該雜質能階成為陷阱，有可能使電晶體的電特性劣化。因此，較佳為降低半導體層521、半導體層522及半導體層523中或各介面的雜質濃度。

例如，半導體層522及半導體層521具有矽濃度為1×10¹⁶atoms/cm³以上且低於1×10¹⁹atoms/cm³的區域。矽濃度較佳為1×10¹⁶atoms/cm³以上且低於5×10¹⁸atoms/cm³，更佳為1×10¹⁶atoms/cm³以上且低於2×10¹⁸atoms/cm³。另外，半導體層522及半導體層523具有矽濃度為1×10¹⁶atoms/cm³以上且低於1×10¹⁹atoms/cm³的區域。矽濃度較佳為1×10¹⁶atoms/cm³以上且低於5×10¹⁸atoms/cm³，更佳為1×10¹⁶atoms/cm³以上且低於2×10¹⁸atoms/cm³。矽濃度例如可以利用SIMS測定出。

另外，為了降低半導體層522的氫濃度，較佳為降低半導體層521及半導體層523的氫濃度。半導體層521及半導體層523包括氫濃度為1×10¹⁶atoms/cm³以上且2×10²⁰atoms/cm³以下的區域。氫濃度較佳為1×10¹⁶atoms/cm³以上且5×10¹⁹atoms/cm³以下，更佳為1×10¹⁶atoms/cm³以上且1×10¹⁹atoms/cm³以下，進一步較佳為1×10¹⁶atoms/cm³以上且5×10¹⁸atoms/cm³以下。氫濃度例如可以利用SIMS測定出。

為了降低半導體層522的氮濃度，較佳為降低半導體層521及半導體層523的氮濃度。半導體層521及半導體層523包括氮濃度為1×10¹⁶atoms/cm³以上且低於5×10¹⁹atoms/cm³的區域。氮濃度較佳為1×10¹⁶atoms/cm³以上且5×10¹⁸atoms/cm³以下，較佳為1×10¹⁶atoms/cm³以上且1×10¹⁸atoms/cm³以下，進一步較佳為1×10¹⁶atoms/cm³以上且5×10¹⁷atoms/cm³以下。氮濃度可以利用SIMS測定出。

此外，將如上述那樣的被高度純化了的氧化物半導體用於通道形成區域的電晶體的關態電流極小。例如，可以使源極與汲極之間的電壓為0.1V、5V或10V左右時的以電晶體的通道寬度標準化的關態電流降低到幾yA/μm至幾zA/μm。

圖16A至圖16D示出半導體區域520為三層的例子，但是不侷限於此。例如，也可以採用沒有半導體層521或半導體層523的兩層結構。或者，也可以採用在半導體層521之上或下或者半導體層523之上或之下設置與半導體層521至半導體層523同樣的半導體層而構成四層結構。或者，可以在半導體層521之上、半導體層521之下、半導體層523之上和半導體層523之下中的任兩個以上的位置設置與半導體層521至半導體層523同樣的半導體層而構成n層結構(n為5以上的整數)。

當形成沒有背閘電極的OS電晶體501時，不設置導電層533即可。在此情況下，不設置絕緣層512、絕緣層513而在絕緣層511上形成絕緣層514即可。

〈電荷俘獲層〉

在Si電晶體中，藉由通道摻雜容易控制臨界電壓。相對於此，在OS電晶體中，難以藉由通道摻雜有效地使臨界電壓變化。在OS電晶體中，藉由對電荷俘獲層注入電子，可以使臨界電壓變動。例如，當對電荷俘獲層注入電子時，可以利用穿隧效應。藉由對導電層533施加正電壓，對電荷俘獲層注入穿隧電子。

在OS電晶體501中，可以將電荷俘獲層設置在絕緣層515中。另外，當設置背閘極(導電層533)時，較佳為將電荷俘獲層設置在絕緣層512或絕緣層513中。或者，也可以將絕緣層513自身用作電荷俘獲層。例如，藉由使用氧化鉿、氧化鋁、氧化鉭或矽酸鋁等形成絕緣層513，可以被用作電荷俘獲層。

〈基板〉

作為基板510例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如有玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。作為半導體基板，例如有由矽或鍺等構成的單一材料半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵構成的化合物半導體基板等。半導體基板可以為塊型或在半導體基板上隔著絕緣區域設置有半導體層的SOI(Silicon on Insulator：絕緣層上覆矽)型等。作為導電體基板，有石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，有包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。此外，也可以使用對上述基板設置有元件的基板。作為設置在基板上的元件，有電容元件、電阻元件、切換元件、發光元件、記憶元件等。

基板510也可以為撓性基板。作為在撓性基板上設置電晶體的方法，可以舉出如下方法：在非撓性基板(例如，半導體基板)上形成電晶體之後，剝離電晶體而將該電晶體轉置到具有撓性的基板510上。在此情況下，較佳為在非撓性基板與電晶體之間設置剝離層。作為基板510，也可以使用包含纖維的薄片、薄膜或箔等。基板510也可以具有伸縮性。基板510可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板510的厚度例如為5μm以上且700μm以下，較佳為10μm以上且500μm以下，更佳為15μm以上且300μm以下。藉由將基板510形成得薄，可以實現半導體裝置的輕量化。另外，藉由將基板510形成得薄，即便在使用玻璃等材料的情況下也有時會具有伸縮性或在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩解因掉落等而對基板510上的半導體裝置產生的衝擊等。亦即，能夠提供一種耐久性高的半導體裝置。

作為具有撓性的基板510，例如可以使用金屬、合金、樹脂、玻璃或其纖維等。撓性基板的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。作為撓性基板，例如使用線性膨脹係數為1×10^-3/K以下、5×10^-5/K以下或1×10^-5/K以下的材料即可。作為樹脂，例如有聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂、聚四氟乙烯(PTFE)等。尤其是芳族聚醯胺的線性膨脹係數較低，因此適用於撓性基板的材料。

《OS電晶體的結構示例2》

在OS電晶體501中，可以以導電層530為遮罩對半導體層523及絕緣層515進行蝕刻。圖18A示出經過該製程而形成的OS電晶體的結構示例。在圖18A所示的OS電晶體502中，半導體層523及絕緣層515的端部與導電層530的端部大致對齊。僅在導電層530之下設置半導體層523及絕緣層515。

《OS電晶體的結構示例3》

圖18B所示的OS電晶體503具有在OS電晶體502中追加導電層535及導電層536的結構。用作源極電極及汲極電極的一對電極分別由導電層535與導電層531的疊層以及導電層536與導電層532的疊層構成。

導電層535及導電層536使用單層或多層的導電體形成。例如，可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體。導電體也可以為合金或化合物，例如可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。

導電層535及導電層536也可以具有使可見光線透過的性質。或者，導電層535及導電層536也可以具有藉由將可見光線、紫外線、紅外線或X射線反射或吸收而不使其透過的性質。藉由具有上述性質，有時可以抑制雜散光導致的OS電晶體503的電特性變動。

有時較佳為將不在與半導體層522之間形成肖特基能障的層用於導電層535及導電層536。由此，可以提高OS電晶體503的導通特性。

導電層535及導電層536有時較佳為電阻高於導電層531及導電層532。另外，導電層535及導電層536的電阻有時較佳為低於OS電晶體503的通道(明確而言，半導體層522)的電阻。例如，可以將導電層535及導電層536的電阻率設定為0.1Ωcm以上且100Ωcm以下、0.5Ωcm以上且50Ωcm以下或1Ωcm以上且10Ωcm以下。藉由將導電層535及導電層536的電阻率設定在上述範圍內，可以緩和通道與汲極之間的邊界部的電場集中。因此，可以降低OS電晶體503的電特性變動。另外，也可以降低起因於從汲極產生的電場的衝穿電流。因此，在通道長度短的電晶體中也能夠實現良好的飽和特性。注意，在不調換源極與汲極的電路組態中，有時較佳為只配置導電層535及導電層536中的一個(例如，位於汲極一側的導電層)。

《OS電晶體的結構示例4》

在圖16A至圖16D所示的OS電晶體501中，導電層531及導電層532可以與半導體層521及半導體層522的側面接觸。圖18C示出這種情況的結構示例。圖18C所示的OS電晶體504的導電層531及導電層532與半導體層521的側面及半導體層522的側面接觸。

在半導體裝置的製程中，絕緣體、導電體及半導體可以藉由濺射法、化學氣相沉積(CVD：Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、原子層沉積(ALD：Atomic Layer Deposition)法或脈衝雷射沉積(PLD：Pulsed Laser Deposition)法等形成，即可。CVD法包括熱CVD法、有機金屬CVD(MOCVD：Metal Organic CVD)法及電漿CVD(PECVD：Plasma Enhanced CVD)法等。例如，當利用CVD法，較佳為PECVD法來形成該絕緣膜時，可以提高覆蓋性，所以是較佳的。另外，當利用CVD法進行成膜時，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。另外，當利用濺射法進行成膜時，例如使用對向靶材式濺射裝置或平行平板型濺射裝置等，即可。例如，半導體區域520的半導體層522較佳為利用對向靶材式濺射裝置形成。

《PLD結構示例》

OS電晶體可以層疊在形成有Si電晶體等的元件層上。例如，實施例1的PLD 200(圖11)可以採用層疊有Si電晶體及OS電晶體的裝置結構。圖19示出說明PLD 200的裝置結構的剖面圖。在圖19中，作為代表示出電路20。在圖19中，沒有附加符號及陰影圖案的區域是由絕緣物構成的區域，附加陰影圖案而沒有附加符號的區域是由導電物構成的區域。

PLD 200形成在單晶矽晶圓700上。在單晶矽晶圓700上形成有元件層701及元件層702。元件層701是其中形成有Si電晶體的層，元件層702是其中形成有OS電晶體及電容器的層。在圖19的例子中，在元件層701中形成有電晶體MS1、MS2，在元件層702中形成有電晶體MO1、MO2及電容器C1。

另外，在圖19中，沒有附加符號及陰影圖案的區域是由絕緣物構成的區域。附加陰影圖案而沒有附加符號的區域是由導電物構成的區域，形成佈線及電極。以具有如圖3所示的電路結構的方式，形成在元件層701、702中的元件藉由導電體電連接。

710是用來進行元件分離的絕緣物。711、712 是n型雜質區域。751、752是導電層，分別形成電晶體MO1、MO2的背閘極。761、762及763都是絕緣層。

電晶體MO1、MO2的結構與OS電晶體502(圖18A)相同。電容器C1藉由與電晶體MO1、MO2相同的製程形成。電容器C1的一個電極由電晶體MO1的導電層750構成，另一個電極由與電晶體MO1的閘極電極相同的導電層構成。雖然未圖示，但是電晶體MO3也與電晶體MO2同樣地形成在元件層702中。

藉由將電容器C1形成在不具有電晶體MO1、M02的元件層中，可以在確保節點N1的保持時間的情況下縮小電路20的面積。圖20示出如上所述的例子。在圖20的例子中，電容器C1層疊在元件層702上。

圖19及圖20示出在元件層701中形成有平面型電晶體的例子，也可以形成具有立體結構的電晶體(FIN(鰭)型、TRI-GATE(三閘極)型電晶體等)。圖21A和21B示出鰭型電晶體的一個例子。圖21A示出電晶體的通道長度方向的剖面圖，圖21B示出以E-F線切斷的圖21A的剖面圖。

在圖21A和21B所示的電晶體M70中，活性層(也稱為通道形成區域)772具有凸形狀，沿著其側面及頂面設置有絕緣層776及閘極電極777。771是井，773是低濃度雜質區域，774是高濃度雜質區域。775是導電性區域。778、779是側壁絕緣層。圖21A和21B示出對單晶矽晶圓700進行加工而形成凸部的情況，也可以對 SOI基板進行加工而形成具有凸形狀的半導體層。

實施例3 《氧化物半導體的結構》

在本實施例中，對氧化物半導體的結構進行說明。

氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)、a-like OS(amorphous-like Oxide Semiconductor：類非晶氧化物半導體)以及非晶氧化物半導體等。

從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。

作為非晶結構的定義，一般而言，已知：它處於亞穩態並沒有被固定化，具有各向同性而不具有不均勻結構等。有時將如下結構稱為非晶結構：雖不是長程有序，但可以在從某個原子到與其最接近的原子或第二接近的原子的範圍內具有規律性的結構。

這意味著不能將本質上穩定的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不具有各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。注意，a-like OS在微小區域中具有週期結構，但是同時具有空洞(也稱為void)，是不穩定的結構。因此，a-like OS在物性上近乎於非晶氧化物半導體。

<CAAC-OS>

CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。

在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所得到的CAAC-OS的明視野影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個顆粒。然而，在高解析度TEM影像中，不能觀察到顆粒與顆粒之間的明確的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。

下面，對利用TEM觀察的CAAC-OS進行說明。根據從大致平行於樣本面的方向觀察的CAAC-OS的剖面的高解析度TEM影像可知在顆粒中金屬原子排列為層狀。各金屬原子層的配置反映了形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS的頂面的凸凹並平行於CAAC-OS的被形成面或頂面。

根據高解析度TEM影像可知CAAC-OS具有特有的原子排列。另外可知，有的顆粒為1nm以上，有的顆粒為3nm以上，因顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。注意，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。

根據從大致垂直於樣本面的方向觀察所得到的CAAC-OS的平面的Cs校正高解析度TEM影像可知在顆粒中金屬原子排列為三角形狀、四角形狀或六角形狀。但是，在不同的顆粒之間金屬原子的排列沒有規律性。

接著，說明使用X射線繞射(XRD：X-Ray Diffraction)裝置進行分析的CAAC-OS。例如，當利用out-of-plane法分析包含InGaZnO₄結晶的CAAC-OS的結構時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO₄結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。

注意，當利用out-of-plane法分析CAAC-OS的結構時，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值表示CAAC-OS中的一部分包含不具有c軸配向性的結晶。較佳的是，在利用out-of-plane法分析的CAAC-OS的結構中，在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。

另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近時出現峰值。該峰值來源於InGaZnO₄結晶的(110)面。在CAAC-OS中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也觀察不到明確的峰值。相比之下，在InGaZnO₄的單晶氧化物半導體中，在將2θ固定為56°附近來進行Φ掃描時，觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。

接著，說明利用電子繞射進行分析的CAAC-OS。例如，當對包含InGaZnO₄結晶的CAAC-OS在平行於樣本面的方向上入射束徑為300nm的電子線時，可能會獲得繞射圖案(也稱為選區穿透式電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO₄結晶的(009)面的斑點。因此，由電子繞射也可知CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或CAAC-OS的頂面的方向。另一方面，當對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子線時，觀察到環狀的繞射圖案。因此，由電子繞射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。

如上所述，CAAC-OS是結晶性高的氧化物半導體。因為氧化物半導體的結晶性有時因雜質的混入或缺陷的產生等而降低，這意味著CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。

此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。

當氧化物半導體包含雜質或缺陷時，其特性有時因光或熱等會發生變動。包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。

雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而言，可以使用載子密度小於8×10¹¹/cm³，較佳為小於1×10¹¹/cm³，更佳為小於1×10¹⁰/cm³，且是1×10^-9/cm³以上的氧化物半導體。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷態密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。

<nc-OS>

在nc-OS的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸大多為1nm以上且10nm以下或1nm以上且3nm以下。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體。例如，在nc-OS的高解析度TEM影像中，有時觀察不到明確的晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。

在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大(例如，50nm以上)的電子射線對nc-OS進行電子繞射時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。

如此，由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。

nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比a-like OS或非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。

<a-like OS>

a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。在a-like OS的高解析度TEM影像中有時觀察到空洞。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和觀察不到結晶部的區域。由於a-like OS包含空洞，所以其結構不穩定。有時電子照射引起a-like OS中的結晶部的生長。另一方面，可知在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比是不穩定的結構。

此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。

例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO₄的密度為6.357g/cm³。因此，例如，在原子數比滿足In：Ga：Zn=1：1：1的a-like OS的密度為5.0g/cm³以上且小於5.9g/cm³。另外，例如，在原子數比滿足In：Ga：Zn=1：1：1的nc-OS的密度和CAAC-OS的密度為5.9g/cm³以上且小於6.3g/cm³。

注意，有時不存在相同組成的單晶氧化物半導體。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均估計出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來估計密度。

如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。

示例1

在實施例1中公開了一種過驅動，該過驅動利用了OS電晶體能夠形成實現了理想的電荷保持功能的浮動節點。本發明人設計且試製了使用OS電晶體的 FPGA(OS FPGA)。在本實施例中，說明OS FPGA適用於次臨界電壓驅動的情況。

I.引言

作為感測器網路，提出了設置有極多個感測器裝置的系統。為了實現不需要電池交換等維修且為了提高可維護性，這種系統用裝置被期待在待機時藉由利用自然能源的能量採集，可以實現極低電壓及超低功耗驅動。

作為適用於極低電壓工作的裝置，提出了依據特別的設計準則並利用特殊標準單元及庫(libraries)的ASIC。為了實現極低電壓及超低功耗的驅動而設計的ASIC具有專門用於特殊應用用途的硬體結構，由此如果採用ASIC作為用於感測器網路的裝置，就有不能將該ASIC用於預定應用用途以外的問題。另外，為了實現感測器網路的特殊工作諸如在待機時實現極低電壓及超低功耗驅動，而在信號處理時實現高性能處理，需要各種各樣的裝置，由此能夠對應處理要求而靈活地改變電路組態的FPGA作為最合適的裝置受到期待(非專利文獻1)。

然而，FPGA如只利用與ASIC相似的設計方法則不能實現極低電壓驅動。例如，還需要對如下問題採取對策：引起阻礙正常的邏輯傳達的信號電位的降低；在構成選路開關的傳輸電晶體中臨界電壓(Vth)下降；因低I_on/I_off比而產生靜態洩漏電流(非專利文獻4)。為了實現FPGA的極低電壓驅動，已提出以防止信號電位的Vth下降為目的的作為選路開關使用三態緩衝器代替傳輸電晶體的方法，但是這樣會有電路面積及功耗增加的問題。另外，已提出以降低因低I_on/I_off比而產生的靜態洩漏電流為目的的藉由採用臨界電壓高的電晶體來降低I_off的方法(非專利文獻4)，但是與此同時I_on也會下降，由此難以使用來實現極低電壓驅動的電路最佳化。因此，要實現極低電壓驅動還需要進一步的改進。

在示例1中，說明適用於次臨界值工作的OS FPGA。尤其提出：利用使用OS電晶體能夠形成具有理想的電荷保持功能的浮動節點，將OS電晶體用於控制非揮發性組態記憶體及PLE之間的連接的可程式選路開關(PRS)以及實現細粒電源閘控的可程式電源開關(PPS)，而使用過驅動，以實現極低電壓驅動。

藉由實現如下過驅動，PRS及PPS可以以高I_on/I_off比驅動，從而可期待穩定的極低電壓驅動，該過驅動為：在PRS中將構成因Vth下降而會引起問題的傳輸電晶體的n通道型Si電晶體(nch-Si電晶體)的閘極設定為浮動閘極來使該浮動閘極的電位提高，並且，在PPS中將控制供應到PLE的高電位電源的p通道型Si電晶體(pch-Si電晶體)的閘極設定為浮動閘極來使該浮動閘極的電位降低。在上述結構中，藉由構成將具有極低洩漏電流的OS電晶體用作寫入控制電晶體的浮動閘極來保持過驅動電位，不需要一直提供過驅動電位，從而可以將保持浮動閘極的電位所需的功耗抑制得極低。另外，在PPS的過驅動中，可以在不需要負電源的情況下在浮動閘極產生負過驅動電位，由此可以實現電路結構簡化和低功耗化。

示例1的概括如下。首先，在第II節中思考次臨界值工作的設計中的課題。另外，還說明本示例所公開的上面提出的PRS及PPS的過驅動的方法以及其特徵。在第III節中說明本示例的OS FPGA的系統結構及其工作，在第IV節中示出試製的OS FPGA晶片所具有的各功能的驗證結果，說明對該結果的考察。最後，在第V節中概括本示例。

II.OS FPGA的低電壓設計

在本節中說明OS FPGA的低電壓設計。

II-A.OS FPGA的設計課題

首先，根據本發明人在設計本示例所提出的OS FPGA(以下稱為本OS FPGA)之前設計的OS FPGA(以下稱為前OS FPGA)，確認用於次臨界值工作的設計中的課題。圖22示出注目於前OS FPGA的可程式選路開關及可程式電源開關的電路結構。

注意，在本實施例中使用的圖式中，附加有“OS”的電晶體是OS電晶體，沒有附加“OS”的電晶體是Si電晶體。在本實施例中，OS電晶體的氧化物半導體是具有CAAC結構的In-Ga-Zn氧化物。在此，將使用上述In-Ga-Zn氧化物的OS電晶體稱為IGZO電晶體。

圖22所示的前OS FPGA包括可程式邏輯元件(PLE_pv)、包含nch-Si電晶體的選路開關(PRS_pv)、上下文控制器以及組態控制器。

PRS_pv包括兩個可程式選路開關(PRS_{cfg_pv}、PRS_{ctx_pv})，藉由具有PRS_{ctx_pv}實現多上下文功能。PRS_{cfg_pv}包括OS電晶體、nch-Si電晶體及節點N_{cfg_pv}，受節點N_{cfg_pv}的電位控制。節點N_{cfg_pv}是組態資料(D_{cfg_pv})的保持節點。OS電晶體受寫入信號(W_{cfg_pv})控制。PRS_{ctx_pv}包括nch-Si電晶體及節點N_{ctx_pv}，受節點N_{ctx_pv}的電位控制。節點N_{ctx_pv}是組態資料(D_{ctx_pv})的保持節點。

PLE_pv包括PLE核心(PLE_{core_pv})及可程式電源開關(PPS_pv)。藉由控制PPS_pv，可以實現細粒電源閘控功能。PLE_{core_pv}的電源電壓是VDD。PPS_pv包括pch-Si電晶體及節點N_{pps_pv}，受節點N_{pps_pv}的電位控制。節點N_{pps_pv}是PPS資料(D_{pps_pv})的保持節點。

PRS_pv的各種控制信號由組態控制器及上下文控制器產生，PPS_pv的控制信號從組態記憶體塊供應。各電路的電源電壓是VDD。另外，設置用於上述控制信號的緩衝器。用於D_{ctx_pv}、D_{cfg_pv}、D_{pps_pv}的各緩衝器的電源電壓是VDD，用於W_{cfg_pv}的緩衝器的電源電壓是高於VDD的VDD2。這是OS電晶體的臨界電壓比nch-Si電晶體高的緣故。

本發明的PLE的設計採用可適用於包括ASIC 的一般次臨界值工作的設計準則(非專利文獻5、6)，尤其是電晶體堆疊數量的限制的準則。在此，電晶體堆疊數量的最大限制為2(非專利文獻5)。前設計採用包括NOT、2輸入NAND、2輸入NOR以及組合上述的閘極電路的暫存器的標準單元庫。

作為FPGA固有的課題，需要採取防止構成PRS的傳輸電晶體的臨界電壓(V_th)下降以及因低I_on/I_off(通態電流/關態電流)比而產生的靜態洩漏電流的措施(PRS的課題)。在前OS FPGA中，藉由利用了PRS_{cfg_pv}中的輸入信號線及節點N_{cfg_pv}的電容耦合的升壓，可以改善PRS_pv中的V_th下降。然而，由於在次臨界值工作中輸入信號的振幅變小，所以升壓效應不足，需要採取進一步的措施。另外，關於PRS_{ctx_pv}，也需要有為實現正常的信號傳達的措施。

並且，為了繼承前OS FPGA的低功耗化的關鍵技術的細粒電源閘控功能、上下文切換功能以及影子暫存器(SR)，在次臨界值工作中也需要解決以下課題。

第一、由於細粒電源閘控所需要的PPS的追加而導致電晶體堆疊數量的實質增加，所以要求有解決維持I_on的措施(PPS的課題)。第二、為了實現快速上下文切換(FCS：Fast Context Switch)功能，要求有解決與PRS同樣的選路開關的信號電位的Vth下降的措施(FCS的課題)。第三、為了實現影子暫存器(SR)的功能，要求有解決保存用電晶體的保持電位的Vth下降以及載入用電晶體的I_on電流的降低的措施(SR的課題)。

II-B.過驅動架構

為了解決II-A節中所舉出的PRS的課題及PPS的課題，採用過驅動。在圖22的結構中，藉由對PRS_{cfg_pv}進行向正方向被過驅動的高電位的組態資料的寫入，對PRS_{ctx_pv}的N_{ctx_pv}進行向正方向被過驅動的高電位的上下文選擇信號的寫入，並且對PPS_pv的N_{pps_pv}進行向負方向被過驅動的低電位信號的寫入，來可以實現過驅動。然而，在上述結構中，除了產生上下文選擇信號的高電位電路以外，還需要追加產生負電位的信號的電路，由此在轉換電壓時能量效率的降低或功耗的增加是不可避免的。

於是，在本示例中，為了解決PRS的課題及PPS的課題，採用過驅動，過驅動利用了使用OS電晶體能夠形成具有理想的電荷保持功能的浮動節點。在本驅動方法中，使PRS及PPS的被過驅動的閘極成為浮動閘極，產生高電位信號的電路只在更新該閘極的資料時處於活動狀態。該閘極及OS電晶體形成保持過驅動電壓時所需的功率極小的非揮發性類比記憶體，這在採用本驅動方法時是有效的。

圖23示出本示例的OS FPGA的主要組件。圖23所示的本OS FPGA包括PLE、PRS、上下文控制器、組態控制器以及組態記憶體塊。PLE包括PLE核心(PLE_core)及PPS。PRS包括PRS_cfg以及PRS_ctx。IN_prs_L是 PRS的輸入節點，OUT_prs_L是輸出節點。PRS_cfg、PRS_ctx以及PPS分別相當於組態記憶體、上下文記憶體以及儲存PPS資料的記憶體(PPS記憶體)。

PRS_cfg包括OS電晶體(MO_cfg)、高Vth的傳輸電晶體(MS_cfg)以及節點(N_cfg)。寫入信號(W_cfg_H)及組態資料(D_cfg_H)從組態控制器被輸入到MO_cfg。PRS_ctx包括OS電晶體(MO_ctx)、高Vth的傳輸電晶體(MS_ctx)以及節點(N_ctx)。寫入信號(W_ctx_H)及上下文資料(D_ctx_H)從上下文控制器被輸入到MO_ctx。D_cfg_H被寫入到N_cfg，D_ctx_H被寫入到N_ctx。PRS的導通狀態受D_cfg_H及D_ctx_H的電位控制。

LVDD是PLE_core的電源電壓。PPS包括pch-Si電晶體、OS電晶體(MO_pps)以及節點(N_pps)，控制對PLE_core的LVDD的供應。pch-Si電晶體是電源開關，由供應到N_pps的PPS資料(D_pps_L)控制導通狀態。D_pps_L從組態記憶體塊輸入到PPS。

本OS FPGA包括三個電源域，亦即輸入輸出(IO)域、HVDD域以及LVDD域。另外，對符號末尾追加的符號_H、_L分別表示HVDD域及LVDD域的元件或者於其中產生的信號。

在本OS FPGA中，設置有資料信號用緩衝器及寫入信號用緩衝器。這些緩衝器以對應的電路的電源電壓工作。組態控制器的電源電壓是HVDD_cfg(寫入信號用HVDD_{cfg_w}、資料信號用HVDD_{cfg_d})，上下文控制器的電源電壓是HVDD_ctx(寫入信號用HVDD_{ctx_w}、資料信號用HVDD_{ctx_d})。HVDD_cfg、HVDD_ctx比LVDD高。考慮到過驅動電壓而使資料信號用電源電壓(HVDD_{cfg_d}、HVDD_{ctx_d})比LVDD高，並且考慮到MO_cfg、MO_ctx的Vth而使寫入信號用電源電壓(HVDD_{cfg_w}、HVDD_{ctx_w})比資料信號用電源電壓高，可以抑制寫入電位的偏移。FCS的課題及SR的課題藉由PRS及PPS的過驅動可以解決。下面描述本示例的PRS及PPS的詳細的工作方法。

(PRS的過驅動)

圖24示出PRS的過驅動工作的時序圖。組態工作是藉由在組態時(W_cfg_H=“H”)將組態資料(D_cfg_H)寫入到組態記憶體(PRS_cfg)來執行。N_cfg的電位成為LVDD+△V_cfg或GND。△V_cfg是組態記憶體(PRS_cfg)的過驅動電壓。組態記憶體由於只進行對電容器寫入電位的簡單工作，所以與SRAM不同，改寫及資料保持工作的裕度寬，即使以極低電壓工作也容易進行正常工作。

當組態結束時及上下文切換時，將W_ctx_H設定為“H”，對上下文記憶體(PRS_ctx)寫入上下文資料(D_ctx_H)。N_ctx的電位成為LVDD+△V_ctx或LVDD。△V_ctx是上下文記憶體(PRS_ctx)的過驅動電壓。根據選擇了的上下文的組態資料，決定PRS的導通狀態。

藉由在對組態記憶體寫入組態資料之後使MO_cfg處於關閉狀態(W_cfg_H=“L”)，N_cfg成為浮動節點，以保持高電位資料(LVDD+△V_cfg/GND)。上下文記憶體與此同樣，藉由使MO_ctx處於關閉狀態(W_ctx_H=“L”)，N_ctx成為浮動節點，以保持高電位資料(LVDD+△V_ctx/GND)。MO_cfg及MO_ctx是具有極小的洩漏電流的OS電晶體，由此可以使N_cfg及N_ctx成為其電位變化小的理想的浮動節點，從而可以使組態記憶體及上下文記憶體作為非揮發性類比記憶體工作。

當使MS_cfg成為導通狀態時，高電壓LVDD+△V_cfg被輸入到其閘極，由此MS_cfg被過驅動。MS_ctx與此同樣，LVDD+△V_ctx被輸入到其閘極，MS_ctx被過驅動。藉由該過驅動，可以維持傳輸電晶體(MS_cfg、MS_ctx)的高I_on/I_off比，因此PRS的輸出信號(OUT_prs_L)的電位不降低。

由於可以將組態記憶體及上下文記憶體視為非揮發性類比記憶體，所以保持資料時，亦即在浮動閘極保持過驅動電壓時所需要的功耗低。在組態記憶體中，藉由將W_cfg_H及D_cfg_H設定為低電位，使MO_cfg成為關閉狀態以使N_cfg成為浮動狀態，在上下文記憶體中，藉由將W_ctx_H及D_ctx_H設定為低電位，使MO_ctx成為關閉狀態以使N_ctx浮動狀態。由此，可以只在進行組態資料、上下文資料的寫入期間對組態控制器及上下文控制器供應電源電壓，而在其他期間對HVDD域進行電源閘控。因此，可以高效率地減少功耗。

另外，對W_cfg_H用信號線及W_ctx_H用信號線設置有電源閘控時成為活動狀態的下拉OS電晶體。由此，當進行電源閘控時，這些信號線的電位維持為GND，由此可以確實地維持MO_cfg及MO_ctx的關閉狀態。由於OS電晶體的I_off極小，所以在非活動時，下拉OS電晶體對信號線的影響小得能夠忽略。

(PPS的過驅動)

圖25示出PPS的過驅動的工作時序圖。當組態結束時及上下文切換時，將W_pps_H設定為“H”，來將PPS資料(D_pps_L)寫入到PPS。N_pps的電位是LVDD_h或GND。

在將PPS資料寫入到PPS之後，將W_pps_H設定為“L”而使MO_pps處於關閉狀態，來使N_pps成為浮動節點，以保持電位(LVDD_h/GND)。圖25示出D_pps_L的電位是GND的例子，N_pps的電位成為GND。在此，藉由使LVDD域的電壓從高電位(LVDD_h)降低到低電位(LVDD)，憑藉N_pps(pch-Si電晶體的閘極)與LVDD電源節點之間的寄生電容的電容耦合使N_pps的電位降低。在此，在使LVDD域的電壓降低的情況下，在N_pps的電位是LVDD_h時，pch-Si電晶體處於關閉狀態，因此LVDD電源節點與N_pps的電容耦合小，從而N_pps的電位幾乎沒有變化。另一方面，當N_pps的電位是GND時，該電容耦合大，因此N_pps的電位有大的改變。

就是說，即使不設置產生負電壓的電源電路，也可以進行PPS的pch-Si電晶體的過驅動。由於 MO_pps是OS電晶體，所以在過驅動之後將W_pps_H設定為“L”而使MO_pps成為關閉狀態時，N_pps成為浮動節點，因此可以保持資料(LVDD_h/-△V_pps，在此△V_pps是PPS的過驅動電壓)。

藉由該過驅動，pch-Si電晶體維持高I_on/I_off比，而具有良好的開關特性。PPS可以被視為非揮發性類比記憶體，因此保持資料時，即在浮動閘極保持過驅動電壓時所需要的功耗低。再者，可以只在更新上下文資料期間將LVDD域的電壓設定為高電位(LVDD_h)，而在其他期間設定為低電位，因此可以實現低功耗化。

如實施例1中所說明的環形振盪器RO5的計算結果(圖2B)所示那樣，藉由在低電壓驅動時，使pch-Si電晶體的閘極的電位從0V向負電位一側稍微變化，工作能力有很大改善。就是說，本說明書所公開的過驅動是對次臨界值工作有利的方法。

(過驅動的驗證)

進行SPICE模擬，驗證PRS及PPS的過驅動的效果。對不使用PPS且將七組的PLE及PRS連結為環狀的七級PRS環形振盪器(RO7_prs)、不使用PRS且將七個PLE連結為環狀的七級PPS環形振盪器(RO7_pps)以及只將七個2輸入NOR連結為環狀的七級環形振盪器(RO7_nor)進行驗證。在RO7_prs及RO7_pps中，將PLE_core用作2輸入NOR。

為了進行計算，使用基於0.8μm OS電晶體 /0.18μm CMOS電晶體的混合製程而形成的IGZO電晶體、nch-Si電晶體(NMOS)以及pch-Si電晶體(PMOS)的參數。圖26A示出該製程的IGZO電晶體、nch-Si電晶體及pch-Si電晶體的Id-Vg(汲極電流-閘極電壓)特性，圖26B示出其規格。

在圖26B中，Vd是測定Id-Vg特性時的汲極電壓，Icut(截止電流)是Vg為0V時的Id。IGZO電晶體的Icut小於1×10^-13A，因此IGZO電晶體適用於要求良好的電荷保持的類比記憶體。要求高速工作的邏輯電路使用nch-Si電晶體及pch-Si電晶體構成。

圖27A示出藉由SPICE模擬計算出的F_RO7prs/F_RO7nor的△V_cfg及△V_ctx依賴性，圖27B示出F_RO7pps/F_RO7nor的-△V_pps依賴性。F_RO7prs是RO7_prs的振盪頻率，F_RO7pps是RO7_pps的振盪頻率，F_RO7nor是RO7_nor的振盪頻率。F_RO7prs/F_RO7nor及F_RO7pps/F_RO7nor表示頻率衰減率。在此，LVDD以100mV為單位從100mV增長到600mV。

由圖27A可知，當LVDD是200mV以下且△V_cfg及△V_ctx是400mV以上時，F_RO7prs/F_RO7nor急劇上升而到達0.9。

由圖27B可知，當LVDD是300mV以下時，F_RO7pps/F_RO7nor超過0.9，RO7_pps的頻率特性得到改善。在RO7_pps中，雖然由於追加PPS而使電晶體堆疊數量相當於3，但是即使為200mV的次臨界值工作，也藉由利用-△V_pps=-100mV的過驅動的PPS的I_on，可以使RO7_pps具有與電晶體堆疊數量為2的CMOS電路相等的驅動能量。

該頻率特性的改善是藉由過驅動來使各開關的電阻相對於閘極輸出延遲小得能夠忽略而實現。另外，雖然需要關注因在更新組態資料時使用高電位而導致功率的增加，但是如在IV-B節中所示那樣，已確認到附加功率小，亦即為0.17%以下。就是說，PRS及PPS的過驅動在次臨界值工作上是高效率的。

根據該結果，作為因環境發電而容易供應電源的工作電壓，假設LVDD=200mV，並將△V_cfg及△V_ctx=400mV且-△V_pps=-100mV作為目標，以實現因PRS及PPS的影響所導致的頻率降低的範圍為10%左右的結構。

III.OS FPGA的電路設計

在本節中，對根據上述設計準則設計的本OS FPGA進行說明。

III-A.OS FPGA的結構

圖28是示出本OS FPGA的結構的方塊圖。本OS FPGA對應多上下文，上下文數為2。

IO域具有多個可程式IO電路的輸入輸出塊(PIOB)中的高電位域。HVDD域具有組態控制器(包括列驅動電路及行驅動電路)及上下文控制器。LVDD域具有邏輯陣列塊及PIOB中的低電位域。

邏輯陣列塊包括兩個PLE塊(PLEB)及三個PRS塊(PRSB)。各PLEB包括十個PLE。各PRSB包括多個PRSA(PRS陣列)。PRSA是具有多個PRS的選路開關。表示PRSA的塊內的標記表示其功能。例如，“PLE[0*]to IO[00]”表示PRSA具有控制PLE[00]至PLE[09]的輸出節點與輸入輸出電路IO[00]的輸入節點之間的電連續性的功能。

(PRS)

圖29示出PRS的電路圖。圖29所示的PRS_cfg具有對圖23的PRS_cfg追加電容器C_cfg的結構。藉由使PRS_cfg<0>與PRS_ctx<0>串聯電連接來形成選路開關對，藉由使PRS_cfg<1>與PRS_ctx<1>串聯電連接來形成其他選路開關對。這些選路開關對在IN_prs_L與OUT_prs_L之間並聯電連接。

(PLE)

圖30示出PLE的電路結構。圖30所示的PLE包括PPS、PLE_core以及組態記憶體塊(CMB)。藉由在PLE中設置PPS，可以實現細粒電源閘控。

PLE_core包括五個2輸入EXOR、LUT、多個MUX、兩個SEL、暫存器、多個記憶體電路(MM)、四個輸入節點(IN_ple_L<0>至IN_ple_L<3>)以及一個輸出節點 OUT_ple_L。MM由MO_cm(OS電晶體)及CMB構成，儲存組態資料及上下文資料。W_cm_H是MO_cm的控制信號。

為了實現細粒電源閘控，在暫存器中設置有揮發性暫存器(VR)及影子暫存器(SR)。SR被用作備份VR的資料的非揮發性暫存器，包括保存用電晶體(OS電晶體)、載入用電晶體以及電容器。由保存用電晶體及電容器構成非揮發性類比記憶體。

各種控制信號被輸入到暫存器。對SR輸入由ph1及ph2構成的二相時脈信號、W_S_H(保存信號)以及W_L_H(載入信號)。ph1及ph2由設置在本OS FPGA中的時脈產生器產生。W_S_H控制用來將資料備份在SR的工作(保存工作)。W_S_H從外部被輸入。W_L_H控制將資料從SR寫回到VR的工作(載入工作)。W_L_H由屬於HVDD域的常關閉控制器產生。

藉由利用W_S_H使保存用電晶體過驅動，避開備份資料電位的Vth下降。另外，藉由利用W_L_H被過驅動，載入用電晶體具有比VR內的資料保持用反相閂鎖器高的通態電流，因此可以實現確實的資料的保存以及載入。

(CMB)

CMB包括利用可程式接地(PGC：Programmable Ground Connection)的接地電位供應電路及預充電電路。PGC具有與圖29的PRS相同的結構。在CMB中，輸入節點(IN_prs_L)接地，輸出節點(OUT_prs_L)與預充電電路的輸入節點(N_pc)電連接。與前PLE用記憶體電路相比，元件數量減少了，因此本CMB的面積效率得到提高。預充電電路是由兩個pch-Si電晶體及一個反相器構成的動態邏輯電路。W_pc_H是控制N_pc的預充電工作的信號，由上下文控制器產生。

圖31示出CMB的時序圖。W_pc_H為“H”的期間是CMB(預充電電路)的預充電期間，W_pc_H為“L”的期間是CMB(預充電電路)的評價期間。在預充電工作之後，依賴於組態資料(D_cfg_H)及選擇了的上下文，CMB維持N_pc的LVDD電位或者進行放電。當進行上下文切換工作時，CMB更新輸出資料(更新)。在組態模式中，電源被供應到HVDD域整體，在上下文切換模式中，電源只被供應到上下文控制器。在使用者工作模式中，不需要使HVDD域的電路工作，由此藉由電源閘控來使電源關閉。

(LS)

圖32示出PIOB中的位準移位器(LS)的電路圖。為了容易連接本OS FPGA的內部域與外部電路，在LS中將信號從LVDD電位升壓到IO域電位(IOVDD)。LS被要求高升壓率。以已知的位準移位器(非專利文獻7)為基本結構而追加幾個OS電晶體(MO_pass、MO_ov)。MO_pass及MO_ov具有極小關態洩漏電流以及比低電壓驅動的Si電晶體高的I_on/I_off比。由此，藉由由於MO_pass的閘極與LS的輸出節點(OUT、OUTB)的電容耦合而實現過驅動，可以在不降低LS的驅動能力的情況下降低靜電關態洩漏電流。過驅動電壓藉由MO_ov成為關閉狀態而被保持。當利用與II-B節的SPICE類比(圖27A及27B)相同的參數進行SPICE類比時，因為OS電晶體的追加確認到LS的靜態功耗減少30%左右。本示例的LS對靜態洩漏電力的抑制有很大的貢獻。

III-B.OS FPGA的狀態轉移

圖33A示出本OS FPGA的狀態轉移圖，圖33B示出本OS FPGA的各工作狀態的表。本OS FPGA在組態模式、使用者工作模式、上下文切換模式以及更新模式的四個工作模式中轉移。下面說明這四個工作模式。

在組態模式中，在啟動(電源導通)或系統重設時，將組態資料寫入到所有組態記憶體中，電源被供應到所有域。

在使用者工作模式中，在可程式的區域中，由上下文選擇了的組態資料設定的電路工作被執行，電源只被供應到LVDD域。藉由進行電源閘控，停止對組態控制器、上下文控制器的電源(HVDD_cfg、HVDD_ctx)的供應。

在上下文切換模式中，可程式的區域中的電路工作停止，電源(HVDD_ctx、LVDD)被供應到上下文控制器及LVDD域。在將上下文資料寫入到PLE及PRS的上下文記憶體之後，藉由進行電源閘控，再次停止對上下文控制器的電源(HVDD_ctx)的供應。從使用者工作模式經過上下文切換模式再回到使用者工作模式的轉移，即上下文的切換可以在1個時脈進行。

在更新模式中，進行更新對應於沒有選擇的上下文的組態記憶體的組態資料的工作，繼續進行使用者工作模式的配置區域的電路工作，並對組態控制器及LVDD域供應電源(HVDD_cfg及LVDD)。

在使用者工作模式、上下文切換模式及更新模式中，即使HVDD域的電路在進行電源閘控，由於PLE及PRS中的組態記憶體以及PRS中的上下文記憶體也可以保持資料，由此在不消費電力的情況下維持電路功能。另外，在需要監視內部信號時對IO域供應電源(IOVDD)，即可。

IV.試製晶片

基於0.8μm OS電晶體/0.18μm CMOS電晶體的混合製程試製OS FPGA及PLE TEG(test element group：測試單元)。圖34示出試製出的本OS FPGA晶片的顯微鏡照片。

IV-A.PLE TEG

首先，為了確認是否解決了PPS的課題、FCS的課題以及SR的課題，對PLE TEG的工作進行評價。在此，驗證PPS的過驅動的效果及上下文切換工作。明確而言，採用4輸入OR/4輸入AND組態的2-上下文組態，確認從使用者工作模式(context<0>、4輸入OR)經過上下文切換模式再到使用者工作模式(context<1>、4輸入AND)的轉移工作。

圖35示出為確認5kHz驅動時所希望的工作(輸出信號的pass/fail)而使用的4輸入OR/4輸入AND組態的PLE TEG的相對於LVDD的LVDD_h-LVDD的什穆圖(shmoo plot)。在此，HVDD(HVDD_cfg、HVDD_ctx)是1.1V。在圖35中，當最低工作電壓LVDD=180mV時，最低過驅動LVDD_h=320mV。

圖36示出最低工作電壓LVDD=180mV時的PLE TEG的輸入輸出信號波形。由圖36可確認到PLETEG以最低工作電壓LVDD=180mV進行包括上下文切換的正常工作。另一方面，在不進行過驅動，即當進行上下文切換時在LVDD_h-LVDD=0mV的條件下，最低工作電壓LVDD=320mV。由於PLE TEG不具有PRS，所以最低工作電壓能從320mV降低到180mV是因為受惠於PPS的過驅動。

接著，驗證PLE內的VR與SR之間的載入/保存工作。圖37示出在上述最低工作電壓條件下的LVDD=180mV、LVDD_h=320mV時的以5kHz驅動的情況下PLE TEG內的暫存器的輸入輸出波形。

當IN_reg及OUT_reg為“H”時，進行保存工作(W_S_H=“H”)，然後在IN_reg及OUT_reg為“L”時，進行載入工作(W_L_H=“H”)。藉由進行載入工作，載入保存在SR的“H”的資料，來確認OUT_reg的電位從“L”轉移到“H”。另外，確認在保存/載入工作之前及之後，IN_reg的電位與二相時脈信號ph1、ph2同步地傳輸到OUT_reg的電位，具備SR的暫存器進行正常工作。就是說，由圖37可知PPS的課題、FCS的課題以及SR的課題都得到解決。

IV-B.OS FPGA晶片

接著，驗證本CAAC-IGZO FPGA晶片的各功能。首先，關於組合電路及時序電路的結構，確認過驅動的效果。圖38示出本OS FPGA的最大工作頻率(F_max)、功耗以及功率延遲乘積(PDP)的LVDD依賴性。圖38示出作為組合電路的例子具有3級環形振盪器(RO3)組態的本OS FPGA的工作頻率、功耗及功率延遲乘積(PDP)的LVDD依賴性。圖39示出作為時序電路具有4位計數器(CNT4)組態的本OS FPGA的最大工作頻率(F_max)、功耗以及PDP的LVDD依賴性。

在此，關於各電源電壓，LVDD_h為1.2V，HVDD為2.5V。由PPS對不使用的PLE進行電源閘控。另外，圖39也示出非專利文獻2中的具有基於SRAM的組態記憶體的FPGA(SRAM FPGA)的資料，從非專利文獻2中的圖8及圖9抽出的數值被換算為對應一個CNT4的數值。

本OS FPGA的最低工作電壓在具有RO3組態時為180mV。在CNT4組態中，在LVDD為330mV且F_max為28.6kHz時，最小PDP(PDP min)為3.40pJ。該最小PDP比具有CNT4組態的SRAM FPGA(非專利文獻2)的最小PDP比降低了49%(參照下面的表1)。前OS FPGA(非專利文獻1)的LVDD的900mV時的F_max為33.3kHz，而本OS FPGA的相同電壓時的F_max增加到8.6MHz。就是說，本OS FPGA可以進行低電力驅動及高性能處理。

表1示出本OS FPGA的規格。另外，也示出非專利文獻2及3的SRAM FPGA以及非專利文獻1的前OS FPGA的規格作為對比例子。前OS FPGA的OS電晶體也使用IGZO電晶體。

為了驗證過驅動的貢獻，測定在有PPS的過驅動時以及沒有PPS的過驅動時的本OS FPGA的PDP。圖40示出具有CNT4組態的本OS FPGA的電路結構的PDP的測定結果。當不對PPS進行過驅動時，LVDD=LVDD_h且HVDD=LVDD+1.2V。藉由進行過驅動，最低工作電壓從390mV被降低到180mV。因此，最小 PDP從4.48pJ(工作電壓390mV)降低到3.40pJ(工作電壓330mV)，降低了24%。這是因為在次臨界電壓驅動時PRS的Vth下降受到抑制且由於PPS的I_on增加邏輯電路的I_on/I_off比得到改善的緣故。就是說，上述結果表示PRS的課題已得到解決。

接著，對本OS FPGA的細粒電源閘控功能進行評價。在上述CNT4組態的PDP最小的工作條件(330mV，28.6kHz)下，藉由從設定對16個沒有被利用的PLE供應電源的結構的context<0>切換到設定對沒有被利用的PLE進行電源閘控的結構的context<1>，OS FPGA的待機電流降低到54%(從9.15μA降低到4.20μA)。由此，細粒電源閘控在進行次臨界電壓工作時對待機電流的降低有貢獻。

確認在進行極低電壓工作時本OS FPGA可不可以以高速且低功耗進行上下文切換。圖41A示出驗證結果。在具有CNT4組態且PDP為最小的條件(300mV、28.6kHz)下驗證上下文切換工作。藉由進行上下文切換，電路組態從CNT4變更到CNT3(3位計算器)。圖41A示出本OS FPGA的晶片的輸入輸出波形。由於PIOB的LS，晶片的輸出信號OUT0至OUT3升壓到2.5V。

在進行上下文切換之後，輸出計算器的各位信號的OUT1信號至OUT3信號的頻率都成為1/2倍，從context<0>切換到context<1>的上下文切換工作正常進行。並且，當context<0>被選擇時，OUT3至OUT0對應 4位元的輸出信號CNT[3]至CNT[0]。當context<1>被選擇時，OUT3至OUT1對應CNT[2]至CNT[0]。由於OUT0受到電源閘控而被供應沒有被利用的PLE的輸出，所以成為低位準的固定電位。

圖41B示出在與圖41A相同的工作條件下從CNT3組態切換到CNT4組態的上下文切換工作的驗證結果。在圖41B中上下文切換工作也正常進行，以1個時脈進行從CNT3組態切換到CNT4組態的上下文切換。在圖41B中，當context<0>被選擇時，OUT3對應CNT[2]，OUT0對應CNT[0]。當context<1>被選擇時，OUT3對應CNT[3]，OUT0對應CNT[0]。

使用SPICE類比對在與圖41A相同的條件下進行上下文切換時所需要的能量進行評價。其結果是，藉由本OS FPGA的SPICE類比計算出：進行上下文切換時所需要的能量為6.42nJ；CNT3組態及CNT4組態的平均功率分別為3.86μW及4.46μW。假設每一秒進行上下文切換一次，上下文切換的功率就為正常工作時的0.17%以下。即使在更新組態資料時將LVDD升壓，附加功率也極小。

為了確認過驅動效果的持續時間，測定具有RO3(3級環形振盪器)組態的本OS FPGA的振盪頻率的時間變化。圖42示出LVDD為180mV時的測定結果。當進行上下文切換時，LVDD_h為1200mV。即使在沒有上下文切換工作的情況下，振盪頻率的降低在經過四個小時後也僅停留在4.5%。藉由每小時一次的更新工作可以以1%以內的振盪頻率的降低保持過驅動的效果。

(溫度依賴性)

接著，描述OS FPGA的特性的溫度依賴性。圖43示出在0℃、27℃(室溫)、60℃及85℃的情況下的IGZO電晶體的Id-Vg特性。在IGZO電晶體中，L/W=0.81μm/2.96μm(通道長度L，通道寬度W)，Vd=3.3V。

雖然隨著溫度上升，IGZO電晶體的Vth降低，但是Vth的變動量比Si電晶體小，並且關態電流(I_off)維持為測定下限(1×10^-13A)以下。因此，即使在高溫下工作時，使用OS電晶體的類比記憶體也可以具有良好的保持特性。本OS FPGA的目標是安裝到利用環境發電的裝置，因此對溫度變化有耐性的本OS FPGA是有效的。

圖44示出具有RO3組態時的本OS FPGA的PDP的溫度依賴性。測定溫度與圖43的溫度相同。決定本OS FPGA的動態特性的Si電晶體具有在溫度上升時Vth降低且I_on上升的特性。由此，溫度越上升，本OS FPGA的頻率及功耗越增加。此時，功耗的增加量比頻率的增加量大，因此PDP的最小值增加。在此，最小PDP為4.86pJ(340mV、0℃)、5.51pJ(360mV、27℃)、7.60pJ(380mV、60℃)以及11.1pJ(450mV、85℃)。另外，確認到在與上述相同的條件下本OS FPGA可以以200mV 實現極低電壓驅動。

圖45示出RO3組態的振盪頻率比的時間變化。測定溫度與圖43的溫度相同。在此，振盪頻率比以330mV(CNT4組態的27℃下的PDP成為最小的工作電壓)開始工作時的振盪頻率為基準值。

在OS電晶體中，與溫度的上升同時Vth降低，由此溫度越上升，保持時間越減少。在27℃及0℃的情況下，保持時間為4.5小時以上，在60℃的情況下，保持時間為4.2小時，在85℃的情況下，保持時間為1.8小時。由此可以認為PPS對保持時間的長度有很大貢獻。由於N_pps的負電位越大，OS電晶體的閘極-源極之間的電壓越大，所以來自藉由OS電晶體的浮動節點的關態洩漏電流增加。由於N_pps的電壓降低而使供應到PLE_core的電流值減少，因此最終變得不能正常地發揮邏輯電路的信號傳輸的功能，電路工作停止。藉由設置儲存電容器，可以改善保持時間。另外，為了延長工作時間，利用上下文切換的更新工作是有效的，尤其在高溫時，較佳為使更新工作的間隔變短(例如，在85℃的情況下以25分的間隔降低5%)。

V.結論

如上所述，藉由PLE之間的選路開關用PRS的向正方向的過驅動以及PPS的向負方向的過驅動，可以實現OS FPGA的次臨界電壓工作。試製的OS FPGA在採用組合電路組態時以180mV工作。另外，在具有時序電路組態時，可以以190mV進行12.5kHz工作、以900mV進行8.6MHz工作，在330mV時最小PDP為3.40pJ。這是使用具有極小I_off的OS電晶體能夠形成具有理想的電荷保持功能的浮動節點的情況而實現的。除了以極低電壓進行低功耗驅動以外，還可以在以高電壓驅動時進行MHz的高速處理，因此本OS FPGA可以成為根據用途靈活改變電路結構的裝置。

本OS FPGA具有以使用者工作模式進行穩定的低電壓驅動、藉由細粒電源閘控及非揮發性組態記憶體的待機時的低功耗電力以及由多上下文高速組態切換等的性能，對感測器網路裝置極適合。

下面記載與本說明書等有關的事項。

另外，在圖式中，大小、層的厚度或區域有時為了容易理解而被誇大。因此，本發明並不侷限於圖式中的尺寸。另外，在圖式中，示意性地示出理想的例子，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。

在本說明書中，為了方便起見，有時使用“上”、“下”等表示配置的詞句以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，根據情況可以適當地更換表達方式。

圖式中所示的方塊圖的各電路方塊的配置是為了方便說明而指定位置關係的，雖然示出了使用不同的電路方塊實現不同功能的情況，但是有時在實際的電路方塊中，也有設置為在相同的電路方塊中實現不同功能的情況。此外，各電路方塊的功能是為了方便說明而指定功能的，雖然示出了一個電路方塊，但是有時在實際的電路方塊中，也有將藉由一個電路方塊進行的處理設定為藉由多個電路方塊進行的情況。

在本說明書等中，根據情況或狀態，可以互相調換“膜”和“層”。例如，有時可以將“導電層”更換為“導電膜”。此外，有時可以將“絕緣膜”更換為“絕緣層”。

另外，在本說明書等中，在結晶為三方晶系和菱方晶系的情況下，表述為六方晶系。

在本說明書等中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括角度為-5°以上且5°以下的情況。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此，也包括85°以上且95°以下的角度的情況。另外，“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。

在本說明書等中，即使未指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻元件等)等所具有的所有端子的連接目標，所屬技術領域的普通技術人員有時也能夠構成發明的一個實施例。就是說，可以說，即使未指定連接目標，發明的一個實施例也是明確的。而且，當指定了連接目標的內容記載於本說明書等中時，有時可以判斷未指定連接目標的發明的一個實施例記載於本說明書等中。尤其是在考慮出多個端子連接目標的情況下，該端子的連接目標不必限定在指定的部分。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻元件等)等所具有的一部分的端子的連接目標，能夠構成發明的一個實施例。

另外，在本說明書等中，只要至少指定某一個電路的連接目標，所屬技術領域的普通技術人員就有時可以構成發明。或者，只要至少指定某一個電路的功能，所屬技術領域的普通技術人員就有時可以構成發明。就是說，可以說，只要指定功能，發明的一個實施例就是明確的。另外，有時可以判斷指定了功能的發明的一個實施例記載於本說明書等中。因此，即使未指定某一個電路的功能，只要指定連接目標，就算是所公開的發明的一個實施例，而可以構成發明的一個實施例。另外，即使未指定某一個電路的連接目標，只要指定其功能，就算是所公開的發明的一個實施例，而可以構成發明的一個實施例。

另外，可以構成不包括本說明書等所未規定的內容的發明的一個實施例。另外，當有某一個值的數值範圍的記載(上限值和下限值等)時，藉由任意縮小該範圍或者去除該範圍的一部分，可以構成去除該範圍的一部分的發明的一個實施例。由此，例如，可以規定為本發明的一個實施例的技術範圍內不包括習知技術。

作為具體例子，假設記載有在某個電路中使用第一電晶體至第五電晶體的電路圖。在此情況下，可以將該電路不包含第六電晶體的情況定義為發明。或者，可以將該電路不包含電容器的情況定義為發明。再者，可以將該電路不包含具有特定連接結構的第六電晶體的情況定義為發明。或者，還可以將該電路不包含具有特定連接結構的電容器的情況定義為發明。例如，可以將不包括閘極與第三電晶體的閘極連接的第六電晶體的情況定義為發明。或者，例如，可以將不包括第一電極與第三電晶體的閘極連接的電容器的情況定義為發明。

注意，在本說明書等中，在某一個實施例所描述的圖式或文章中，可以將圖式或文字的一部分取出並構成發明的一個實施例。因此，在記載有說明某一部分的圖式或文章的情況下，取出其一部分的圖式或文章的內容也是作為發明的一個實施例被公開的，所以能夠構成發明的一個實施例。並且，可以說該發明的一個實施例是明確的。因此，例如，可以在記載有主動元件(電晶體、二極體等)、佈線、被動元件(電容器、電阻元件等)、導電層、絕緣層、半導體層、有機材料、無機材料、零件、裝置、工作方法、製造方法等中的一個或多個的圖式或者文章中，可以取出其一部分而構成發明的一個實施例。例如，可以從包括N個(N是整數)電路元件(電晶體、電容器等) 的電路圖中取出M個(M是整數，M<N)電路元件(電晶體、電容器等)來構成發明的一個實施例。作為其他例子，可以從包括N個(N是整數)層而構成的剖面圖中取出M個(M是整數，M<N)層來構成發明的一個實施例。再者，作為其他例子，可以從由N個(N是整數)要素構成的流程圖中取出M個(M是整數，M<N)要素來構成發明的一個實施例。再者，作為其他例子，當從“A包括B、C、D、E或F”的記載中任意抽出一部分的要素時，可以構成“A包括B和E”、“A包括E和F”、“A包括C、E和F”或者“A包括B、C、D和E”等的發明的一個實施例。

注意，在本說明書等中，在某一個實施例所述的圖式或文章中記載有至少一個具體例子的情況下，所屬技術領域的普通技術人員可以很容易地理解一個事實就是由上述具體例子導出該具體例子的上位概念。因此，在某一個實施例所描述的圖式或文章中，記載有至少一個具體例子的情況下，該具體例子的上位概念也是作為發明的一個實施例被公開的，並且能夠構成發明的一個實施例。並且，可以說該發明的一個實施例是明確的。

另外，在本說明書等中，至少圖式中記載的內容(也可以是圖式中的一部分)作為發明的一個實施例被公開，並可以構成發明的一個實施例。因此，只要在圖式中記載某一個內容，即使不使用文章描述，就該內容作為發明的一個實施例被公開，並可以構成發明的一個實施例。同樣地，取出圖式中的一部分的圖式也作為發明的一個實施例被公開，並可以構成發明的一個實施例。並且，可以說該發明的一個實施例是明確的。

在本發明的一個實施例中，作為開關可以使用各種方式的開關。藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。或者，開關具有選擇使電流流過的路徑而切換的功能，例如，具有如下功能，即選擇使路徑1中流過電流還是使路徑2中流過電流而切換。作為開關的一個例子，可以使用電開關或機械開關等。就是說，開關只有能夠控制電流的功能即可，不限制在指定的開關。作為開關的一個例子，有電晶體(例如，雙極電晶體、MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體等)、二極體(例如，PN二極體、PIN二極體、肖特基二極體、MIM(Metal Insulator Metal：金屬-絕緣體-金屬)二極體、MIS(Metal Insulator Semiconductor：金屬-絕緣體-半導體)二極體以及二極體連接的電晶體等)或組合上述的邏輯電路等。作為機械開關的一個例子，有如數位微鏡裝置(DMD)等利用MEMS(微機電系統)技術的開關。該開關包括能夠機械地工作的電極，藉由使電極工作，控制導通及非導通來工作。

在本發明的一個實施例中，對作為元件意圖地設置的電容器的裝置結構沒有特別的限制。例如，既可以使用MIM型電容器，又可以使用MOS型電容器。

本申請案係基於分別在2015年1月29日及2015年8月19日向日本特許廳申請之日本特許申請號第2015- 014997及2015-161815其全部內容係於此併入以作為參考。