KR20160093558A - 반도체 장치, 전자 부품, 및 전자 기기 - Google Patents
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Abstract
본 발명은 저전압 구동에 적합한 반도체 장치를 제공한다.
반도체 장치는 제 1 트랜지스터, 제 2 트랜지스터, 전원선, 회로, 및 기억 회로를 갖는다. 제 1 트랜지스터는 회로와 전원선 사이의 도통 상태를 제어한다. 기억 회로는 제 1 트랜지스터의 게이트 전위를 설정하기 위한 데이터를 기억한다. 제 2 트랜지스터는 기억 회로의 출력 노드와 제 1 트랜지스터의 게이트 사이의 도통 상태를 제어한다. 제 2 트랜지스터는 오프 전류가 극히 작은 트랜지스터, 예를 들어, 산화물 반도체 트랜지스터이다. 회로를 동작시키는 기간에는 전원선에 제 1 전위가 입력되고, 또한 제 2 트랜지스터는 오프 상태가 된다. 제 1 트랜지스터의 게이트 전위를 갱신하는 기간에는 전원선에 제 2 전위가 입력된다. 제 2 전위는 제 1 전위보다 높다.
반도체 장치는 제 1 트랜지스터, 제 2 트랜지스터, 전원선, 회로, 및 기억 회로를 갖는다. 제 1 트랜지스터는 회로와 전원선 사이의 도통 상태를 제어한다. 기억 회로는 제 1 트랜지스터의 게이트 전위를 설정하기 위한 데이터를 기억한다. 제 2 트랜지스터는 기억 회로의 출력 노드와 제 1 트랜지스터의 게이트 사이의 도통 상태를 제어한다. 제 2 트랜지스터는 오프 전류가 극히 작은 트랜지스터, 예를 들어, 산화물 반도체 트랜지스터이다. 회로를 동작시키는 기간에는 전원선에 제 1 전위가 입력되고, 또한 제 2 트랜지스터는 오프 상태가 된다. 제 1 트랜지스터의 게이트 전위를 갱신하는 기간에는 전원선에 제 2 전위가 입력된다. 제 2 전위는 제 1 전위보다 높다.
Description
본 출원의 명세서, 도면, 및 청구범위(이하, "본 명세서 등"이라고 함)에는 반도체 장치, 전자 부품, 및 전자 기기 또한 이들의 동작 방법, 이들의 제작 방법이 기재된다. 예를 들어, 본 발명의 일 형태가 속하는 기술 분야로서는 반도체 장치, 기억 장치, 처리 장치, 스위치 회로(예를 들어, 파워 스위치, 경로 스위치 등), 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 입력 장치, 촬상 장치, 이들의 구동 방법, 및 이들의 제조 방법을 들 수 있다.
프로그래머블 로직 디바이스(PLD: Programmable Logic Device)는 복수의 프로그래머블 로직 엘리먼트(PLE: Programmable Logic Element) 및 프로그래머블 스위치 엘리먼트(Programmable Switch Element)를 갖는다. PLD에서는 각 PLE의 기능의 데이터나 프로그래머블 스위치 엘리먼트에 의한 PLE간의 접속 구조의 데이터를 컨피규레이션(configuration) 데이터로서 컨피규레이션 메모리 내에 저장하고 있다.
또한, 채널이 산화물 반도체층에 형성되는 트랜지스터(이하, "산화물 반도체 트랜지스터", 또는 "OS 트랜지스터"라고 함)의 오프 전류가 극히 작은 것을 이용하여 다양한 응용이 제안되고 있다.
예를 들어 특허문헌 1, 비특허문헌 1에서는, 산화물 반도체 트랜지스터의 소스 및 드레인 중 한쪽을 패스 트랜지스터의 게이트에 접속함으로써 패스 트랜지스터의 게이트에 컨피규레이션 데이터에 상당하는 전위를 유지시키는 비휘발성의 컨피규레이션 메모리를 구비한 필드 프로그래머블 게이트 어레이(FPGA: field-programmable gate array)가 제안되고 있다. 이들 문헌에 기재된 FPGA는 세립도의 파워 게이팅(fine-grained power gating)이나 비휘발성 컨피규레이션 메모리에 의한 대기 시의 저소비 전력화, 컨텍스트에 의한 저소비 전력화와 회로 구성의 고속 전환이 가능한 것으로 되어 있다.
T.Aoki et al.,"Normally-Off Computing with Crystalline InGaZnO-based FPGA",IEEE ISSCC Dig.Tech.Papers,2014,pp.502-503.
P.J.Grossmann et al.,"Minimum Energy Analysis and Experimental Verification of a Latch-Based Subthreshold FPGA",IEEE Trans.Circuit Syst.II,Dec.2012,vol.59,no.12,pp.942-946.
K.-J.Lee et al.,"Demonstration of a Subthreshold FPGA Using Monolithically Integrated Graphene Interconnects",IEEE Trans. on Electron Devices,Jan.2013,Vol.60,No.1,pp.383-390.
B.H.Calhoun et al.,"Flexible Circuits and Architectures for Ultralow Power",Proc.IEEE,Feb.2010,vol.98,no.2,pp.267-282.
N.Lotze and Y.Manoli,"A 62mV 0.13㎛ CMOS Standard-Cell-Based Design Technique Using Schmitt-Trigger Logic",IEEE J.Solid-State Circuits,Jan.2012,vol.47,no.1,pp.47-60.
R.Zimmermann and W.Fichtner,"Low-Power Logic Styles: CMOS Versus Pass-Transistor Logic",IEEE J.Solid-State Circuits,Jul.1997,vol.32,no.7,pp.1079-1090.
S.Ali,S.Tanner,and P.A.Farine,"A Robust,Low Power,High Speed Voltage Level Shifter With Built-in Short Circuit Current Reduction", IEEE ECCTD 2011,pp.142-145.
본 발명의 일 형태는 신규 반도체 장치, 또는 신규 반도체 장치의 동작 방법을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 소비 전력을 삭감하는 것, 저전압 구동으로도 안정된 동작을 가능하게 하는 것, 세립도의 파워 게이팅을 가능하게 하는 것, 전력 효율을 개선하는 것, 저전력 구동과 저소비 전력을 양립하는 것, 서브스레숄드 구동을 가능하게 하는 것 등을 과제 중 하나로 한다.
또한, 복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없다. 또한, 열기한 것 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 이들 과제도 본 발명의 일 형태의 과제가 될 수 있다.
(1) 본 발명의 일 형태는 제 1 트랜지스터, 제 2 트랜지스터, 전원선, 회로, 기억 회로를 갖는 반도체 장치로서, 제 1 트랜지스터는 회로와 전원선 사이의 도통 상태를 제어하는 기능을 갖고, 기억 회로는 제 1 트랜지스터의 게이트의 전위를 설정하기 위한 데이터를 기억하는 기능을 갖고, 제 2 트랜지스터는 채널이 형성되는 산화물 반도체층을 갖고, 제 2 트랜지스터는 기억 회로의 출력 노드와 제 1 트랜지스터의 게이트 사이의 도통 상태를 제어하는 기능을 갖고, 회로를 동작시키는 기간에는 전원선에는 제 1 전위가 입력되고, 또한 제 2 트랜지스터는 오프 상태가 되고, 제 1 트랜지스터의 게이트의 전위를 갱신하는 기간에는, 제 1 전위보다 높은 제 2 전위가 전원선에 입력되고, 또한 제 2 트랜지스터는 온 상태가 되는 반도체 장치이다.
(2) 상술한 형태(1)에 있어서, 회로는 컨피규레이션 데이터를 기억하기 위한 하나 또는 복수의 컨피규레이션 메모리를 가져도 좋다. 컨피규레이션 데이터에 의하여, 상기 회로의 회로 구성이 변경된다.
(3) 본 발명의 일 형태는 제 1 입력 노드, 제 1 출력 노드, 제 1 트랜지스터, 제 1 회로, 다이내믹 로직 회로를 갖는 반도체 장치로서, 제 1 회로는 제 2 입력 노드, 제 2 출력 노드, 제 1 유지 노드, 제 2 유지 노드, 및 제 2 트랜지스터~제 5 트랜지스터를 갖고, 다이내믹 로직 회로는 제 3 입력 노드 및 제 3 출력 노드를 갖고, 제 1 트랜지스터의 제 1 단자는 제 3 출력 노드와 전기적으로 접속되고, 제 1 트랜지스터의 제 2 단자는 제 1 출력 노드와 전기적으로 접속되고, 제 2 입력 노드는 제 1 입력 노드와 전기적으로 접속되고, 제 2 출력 노드는 제 3 입력 노드와 전기적으로 접속되고, 제 2 입력 노드와 제 2 출력 노드 사이에 제 2 트랜지스터와 제 3 트랜지스터가 전기적으로 직렬로 접속되고, 제 2 트랜지스터의 게이트는 제 1 유지 노드와 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 제 2 유지 노드와 전기적으로 접속되고, 제 4 트랜지스터의 제 1 단자는 제 1 유지 노드와 전기적으로 접속되고, 제 4 트랜지스터의 제 2 단자에는 제 1 신호가 입력되고, 제 5 트랜지스터의 제 1 단자는 제 2 유지 노드와 전기적으로 접속되고, 제 5 트랜지스터의 제 2 단자에는 제 2 신호가 입력되고, 제 1 트랜지스터, 제 4 트랜지스터, 및 제 5 트랜지스터는 채널이 형성되는 산화물 반도체층을 갖는 반도체 장치이다.
(4) 본 발명의 일 형태는 제 1 입력 노드, 제 1 출력 노드, 제 1 트랜지스터, n개(n은 1보다 큰 정수(整數))의 제 1 회로, 다이내믹 로직 회로, n개의 제 1 배선, 제 2 배선, 제 3 배선, n개의 제 4 배선을 갖는 반도체 장치로서, n개의 제 1 회로는 각각 제 2 입력 노드, 제 2 출력 노드, 제 1 유지 노드, 제 2 유지 노드, 및 제 2 트랜지스터~제 5 트랜지스터를 갖고, 다이내믹 로직 회로는 제 3 입력 노드 및 제 3 출력 노드를 갖고, 제 1 트랜지스터의 제 1 단자는 제 3 출력 노드와 전기적으로 접속되고, 제 1 트랜지스터의 제 2 단자는 제 1 출력 노드와 전기적으로 접속되고, n개의 제 1 회로에서 각각 제 2 입력 노드와 제 2 출력 노드 사이에 제 2 트랜지스터와 제 3 트랜지스터가 전기적으로 직렬로 접속되고, 또한 제 2 트랜지스터의 게이트는 제 1 유지 노드와 전기적으로 접속되고, 또한 제 3 트랜지스터의 게이트는 제 2 유지 노드와 전기적으로 접속되고, 또한 제 4 트랜지스터의 제 1 단자는 제 1 유지 노드와 전기적으로 접속되고, 또한 제 5 트랜지스터의 제 1 단자는 제 2 유지 노드와 전기적으로 접속되고 있으며, 제 1 입력 노드는 n개의 제 1 회로의 제 2 입력 노드와 전기적으로 접속되고, 제 3 입력 노드는 n개의 제 1 회로의 제 2 출력 노드와 전기적으로 접속되고, n개의 제 1 배선은 n개의 제 1 회로 각각의 제 4 트랜지스터의 게이트와 전기적으로 접속되고, 제 2 배선은 n개의 제 1 회로의 제 4 트랜지스터의 제 2 단자와 전기적으로 접속되고, 제 3 배선은 n개의 제 1 회로의 제 5 트랜지스터의 게이트와 전기적으로 접속되고, n개의 제 4 배선은 n개의 제 1 회로 각각의 제 5 트랜지스터의 제 2 단자와 전기적으로 접속되고, 제 1 트랜지스터, 제 4 트랜지스터, 및 제 5 트랜지스터는 채널이 형성되는 산화물 반도체층을 갖는 반도체 장치이다.
(5) 상술한 형태(3), 형태(4)에 있어서, 다이내믹 로직 회로는 프리차지 기간에 제 3 출력 노드를 고레벨로 프리차지하기 위한 제 2 회로와, 프리차지 기간에 제 3 출력 노드를 고레벨로 유지하기 위한 제 3 회로를 가져도 좋다.
(6) 본 발명의 일 형태는 전원선, 파워 스위치, 제 4 회로를 갖는 반도체 장치로서, 파워 스위치는 기억 회로 및 제 6 트랜지스터를 갖고, 기억 회로는 상기 형태(3)~형태(5) 중 어느 하나의 반도체 장치를 갖고, 제 6 트랜지스터는 제 4 회로와 전원선 사이의 도통 상태를 제어하는 기능을 갖고, 제 6 트랜지스터는 p채널형 트랜지스터이고, 제 6 트랜지스터의 게이트는 기억 회로가 갖는 제 1 출력 노드와 전기적으로 접속되는 반도체 장치이다.
(7) 본 발명의 일 형태는 전원선, 파워 스위치, 제 4 회로를 갖는 반도체 장치로서, 파워 스위치는 제 1 기억 회로 및 제 6 트랜지스터를 갖고, 제 4 회로는 제 2 기억 회로를 갖고, 제 2 기억 회로는 제 4 회로의 구성을 설정하는 데이터를 기억하는 기능을 갖고, 상기 형태(3)~형태(5) 중 어느 하나의 반도체 장치가, 제 1 기억 회로 및 제 2 기억 회로에 각각 제공되고, 제 6 트랜지스터는 제 4 회로와 전원선 사이의 도통 상태를 제어하는 기능을 갖고, 제 6 트랜지스터는 p채널형 트랜지스터이고, 제 6 트랜지스터의 게이트는 제 1 기억 회로가 갖는 제 1 출력 노드와 전기적으로 접속되는 반도체 장치이다.
본 발명의 일 형태는 신규 반도체 장치, 또는 신규 반도체 장치의 동작 방법을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 소비 전력을 삭감할 수 있거나, 저전압 구동으로 안정된 동작이 가능하게 되거나, 세립도의 파워 게이팅이 가능하게 되거나, 전력 효율이 개선되거나, 저전력 구동과 저소비 전력화를 양립할 수 있거나, 또는 서브스레숄드 구동이 가능하게 된다.
복수의 효과의 기재는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 예시한 효과 모두를 가질 필요는 없다. 또한, 본 발명의 일 형태에 대하여 상술한 것 이외의 과제, 효과, 및 신규의 특징은 본 명세서의 기재 및 도면으로부터 저절로 명백해질 것이다.
도 1의 (A)는 반도체 장치의 구성예를 나타낸 블록도, (B)는 반도체 장치의 동작예를 나타낸 타이밍 차트.
도 2의 (A)는 링 오실레이터(RO5)의 회로도, (B)는 RO5의 동작 시뮬레이션 결과를 나타낸 도면.
도 3은 반도체 장치의 구성예를 나타낸 회로도.
도 4는 반도체 장치의 동작예를 나타낸 타이밍 차트.
도 5는 기억 회로의 구성예를 나타낸 회로도.
도 6은 반도체 장치의 구성예를 나타낸 회로도.
도 7은 반도체 장치의 동작예를 나타낸 타이밍 차트.
도 8은 반도체 장치의 동작예를 나타낸 타이밍 차트.
도 9는 스위치 회로의 구성예를 나타낸 회로도.
도 10은 스위치 회로의 구성예를 나타낸 블록도.
도 11은 PLD의 구성예를 나타낸 블록도.
도 12는 PLE의 구성예를 나타낸 블록도.
도 13은 PLE 내의 로직 셀(LCELL)의 구성예를 나타낸 회로도.
도 14의 (A)는 전자 부품의 제작 방법예를 나타낸 흐름도, (B)는 전자 부품의 구성예를 나타낸 사시 모식도.
도 15는 전자 기기의 구성의 일례를 설명하기 위한 도면.
도 16은 OS 트랜지스터의 구성예를 나타낸 도면이고, (A)는 상면도, (B)는 선 y1-y2를 따라 단면도, (C)는 선 x1-x2를 따라 자른 단면도, (D)는 선 x3-x4를 따라 자른 단면도.
도 17의 (A)는 도 16의 (B)의 부분 확대도, (B)는 OS 트랜지스터의 에너지 밴드도.
도 18은 OS 트랜지스터의 구성예를 나타낸 단면도.
도 19는 PLD의 구성예를 나타낸 단면도.
도 20은 PLD의 구성예를 나타낸 단면도.
도 21은 트랜지스터의 구성예를 나타낸 단면도.
도 22는 이전 OS FPGA(previous OS FPGA)의 주요부를 나타낸 회로도.
도 23은 본 OS FPGA의 주요부를 나타낸 회로도.
도 24는 프로그램 가능한 경로 스위치(PRS)의 오버드라이브 동작을 설명하는 타이밍 차트.
도 25는 프로그램 가능한 파워 스위치(PPS)의 오버드라이브 동작을 설명하는 타이밍 차트.
도 26의 (A)는 OS 트랜지스터와 Si 트랜지스터의 특성을 나타낸 도면, (B)는 OS 트랜지스터와 Si 트랜지스터의 사양을 나타낸 도면.
도 27은 SPICE 시뮬레이션으로 추산된 7단 링 오실레이터의 주파수 의존성을 나타낸 도면.
도 28은 본 OS FPGA의 블록도.
도 29는 본 OS FPGA의 PRS의 회로도.
도 30은 본 OS FPGA의 PLE의 회로도.
도 31은 PLE 내의 컨피규레이션 메모리 블록(CMB)의 타이밍 차트.
도 32는 본 OS FPGA의 레벨 시프터(LS)의 회로도.
도 33의 (A)는 본 OS FPGA의 상태 천이도, (B)는 본 OS FPGA의 동작 상태의 일람표.
도 34는 본 OS FPGA칩의 현미경 사진.
도 35는 PLE test element group(TEG)의 쉬무 플롯(shmoo plot).
도 36은 OR 구성에서 AND 구성으로의 컨텍스트 전환 동작에 따른 PLE TEG의 입출력 파형을 나타낸 도면.
도 37은 로드/스토어 동작에 따른 PLE TEG 내의 레지스터의 입출력 파형을 나타낸 도면.
도 38은 조합 회로(링 오실레이터) 구성에서의 본 OS FPGA의 LVDD에 대한, 소비 전력, 최대 동작 주파수, 및 전력 지연곱의 측정 결과를 나타낸 도면.
도 39는 순서 회로(카운터) 구성에서의 본 OS FPGA 및 비교예의 FPGA의 LVDD에 대한, 소비 전력, 최대 동작 주파수, 및 전력 지연곱의 측정 결과를 나타낸 도면.
도 40은 오버드라이브 유무에 따른 본 OS FPGA 및 비교예의 FPGA의 전력 지연곱의 측정 결과를 나타낸 도면.
도 41의 (A)는 4비트 카운터 구성에서 3비트 카운터 구성으로의 컨텍스트 전환에 따른 본 OS FPGA의 입출력 파형을 나타낸 도면, (B)는 3비트 카운터 구성에서 4비트 카운터 구성으로의 컨텍스트 전환에 따른 본 OS FPGA의 입출력 파형을 나타낸 도면.
도 42는 3단 링 오실레이터 구성에서의 본 OS FPGA의 발진 주파수의 시간 변화를 나타낸 도면.
도 43은 온도에 대한 OS 트랜지스터의 특성의 변화를 나타낸 도면.
도 44는 3단 링 오실레이터 구성에서의 본 OS FPGA의 전력 지연곱의 온도 의존성을 나타낸 도면.
도 45는 3단 링 오실레이터 구성에서의 본 OS FPGA의 발진 주파수비의 시간 변화의 온도 의존성을 나타낸 도면.
도 2의 (A)는 링 오실레이터(RO5)의 회로도, (B)는 RO5의 동작 시뮬레이션 결과를 나타낸 도면.
도 3은 반도체 장치의 구성예를 나타낸 회로도.
도 4는 반도체 장치의 동작예를 나타낸 타이밍 차트.
도 5는 기억 회로의 구성예를 나타낸 회로도.
도 6은 반도체 장치의 구성예를 나타낸 회로도.
도 7은 반도체 장치의 동작예를 나타낸 타이밍 차트.
도 8은 반도체 장치의 동작예를 나타낸 타이밍 차트.
도 9는 스위치 회로의 구성예를 나타낸 회로도.
도 10은 스위치 회로의 구성예를 나타낸 블록도.
도 11은 PLD의 구성예를 나타낸 블록도.
도 12는 PLE의 구성예를 나타낸 블록도.
도 13은 PLE 내의 로직 셀(LCELL)의 구성예를 나타낸 회로도.
도 14의 (A)는 전자 부품의 제작 방법예를 나타낸 흐름도, (B)는 전자 부품의 구성예를 나타낸 사시 모식도.
도 15는 전자 기기의 구성의 일례를 설명하기 위한 도면.
도 16은 OS 트랜지스터의 구성예를 나타낸 도면이고, (A)는 상면도, (B)는 선 y1-y2를 따라 단면도, (C)는 선 x1-x2를 따라 자른 단면도, (D)는 선 x3-x4를 따라 자른 단면도.
도 17의 (A)는 도 16의 (B)의 부분 확대도, (B)는 OS 트랜지스터의 에너지 밴드도.
도 18은 OS 트랜지스터의 구성예를 나타낸 단면도.
도 19는 PLD의 구성예를 나타낸 단면도.
도 20은 PLD의 구성예를 나타낸 단면도.
도 21은 트랜지스터의 구성예를 나타낸 단면도.
도 22는 이전 OS FPGA(previous OS FPGA)의 주요부를 나타낸 회로도.
도 23은 본 OS FPGA의 주요부를 나타낸 회로도.
도 24는 프로그램 가능한 경로 스위치(PRS)의 오버드라이브 동작을 설명하는 타이밍 차트.
도 25는 프로그램 가능한 파워 스위치(PPS)의 오버드라이브 동작을 설명하는 타이밍 차트.
도 26의 (A)는 OS 트랜지스터와 Si 트랜지스터의 특성을 나타낸 도면, (B)는 OS 트랜지스터와 Si 트랜지스터의 사양을 나타낸 도면.
도 27은 SPICE 시뮬레이션으로 추산된 7단 링 오실레이터의 주파수 의존성을 나타낸 도면.
도 28은 본 OS FPGA의 블록도.
도 29는 본 OS FPGA의 PRS의 회로도.
도 30은 본 OS FPGA의 PLE의 회로도.
도 31은 PLE 내의 컨피규레이션 메모리 블록(CMB)의 타이밍 차트.
도 32는 본 OS FPGA의 레벨 시프터(LS)의 회로도.
도 33의 (A)는 본 OS FPGA의 상태 천이도, (B)는 본 OS FPGA의 동작 상태의 일람표.
도 34는 본 OS FPGA칩의 현미경 사진.
도 35는 PLE test element group(TEG)의 쉬무 플롯(shmoo plot).
도 36은 OR 구성에서 AND 구성으로의 컨텍스트 전환 동작에 따른 PLE TEG의 입출력 파형을 나타낸 도면.
도 37은 로드/스토어 동작에 따른 PLE TEG 내의 레지스터의 입출력 파형을 나타낸 도면.
도 38은 조합 회로(링 오실레이터) 구성에서의 본 OS FPGA의 LVDD에 대한, 소비 전력, 최대 동작 주파수, 및 전력 지연곱의 측정 결과를 나타낸 도면.
도 39는 순서 회로(카운터) 구성에서의 본 OS FPGA 및 비교예의 FPGA의 LVDD에 대한, 소비 전력, 최대 동작 주파수, 및 전력 지연곱의 측정 결과를 나타낸 도면.
도 40은 오버드라이브 유무에 따른 본 OS FPGA 및 비교예의 FPGA의 전력 지연곱의 측정 결과를 나타낸 도면.
도 41의 (A)는 4비트 카운터 구성에서 3비트 카운터 구성으로의 컨텍스트 전환에 따른 본 OS FPGA의 입출력 파형을 나타낸 도면, (B)는 3비트 카운터 구성에서 4비트 카운터 구성으로의 컨텍스트 전환에 따른 본 OS FPGA의 입출력 파형을 나타낸 도면.
도 42는 3단 링 오실레이터 구성에서의 본 OS FPGA의 발진 주파수의 시간 변화를 나타낸 도면.
도 43은 온도에 대한 OS 트랜지스터의 특성의 변화를 나타낸 도면.
도 44는 3단 링 오실레이터 구성에서의 본 OS FPGA의 전력 지연곱의 온도 의존성을 나타낸 도면.
도 45는 3단 링 오실레이터 구성에서의 본 OS FPGA의 발진 주파수비의 시간 변화의 온도 의존성을 나타낸 도면.
이하에서, 본 발명의 실시형태 및 실시예를 설명한다. 단, 본 발명의 일 형태는 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 쉽게 이해할 수 있다. 따라서, 본 발명의 일 형태는 이하에서 기재하는 실시형태 및 실시예의 내용에 한정하여 해석되는 것이 아니다.
이하에 기재되는 복수의 실시형태 및 실시예는 적절히 조합할 수 있다. 또한 하나의 실시형태 또는 하나의 실시예 중에 복수의 구성예(제작 방법예, 동작 방법예 등도 포함함)가 기재되는 경우는 구성예를 적절히 조합하거나, 다른 실시형태 또는 다른 실시예에 기재된 하나 또는 복수의 구성예와 적절히 조합할 수도 있다.
도면에 있어서 동일한 요소 또는 같은 기능을 갖는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고 그 반복되는 설명을 생략하는 경우가 있다.
본 명세서에 있어서, 예를 들어 고전원 전위(VDD)를 전위(VDD), 또는 VDD 등이라고 생략하여 기재하는 경우가 있다. 이것은 다른 구성 요소(예를 들어 신호, 전압, 회로, 소자, 전극, 배선 등)에 대해서도 마찬가지이다.
또한, 동일한 부호를 사용하는 경우, 그 중에서도 특히 구별할 필요가 있을 때는 부호에 "＿1", "＿2", "＜j＞", "[i, j]" 등의 식별용 부호를 부기하는 경우가 있다. 예를 들어, 복수의 배선(WL)을 각각 구별하는 경우, 주소 번호(행 번호)를 이용하여, 2행째 배선(WL)을 배선(WL＜2＞)이라고 기재하는 경우가 있다.
(실시형태 1)
≪반도체 장치의 구성예 1≫
여기에서는 파워 게이팅이 가능한 반도체 장치에 대하여 설명한다. 도 1의 (A)는 반도체 장치의 구성예를 나타낸 블록도이고, 도 1의 (B)는 같은 동작예를 나타낸 타이밍 차트이다. 도 1의 (A)에 나타낸 반도체 장치(100)는 기억 회로(10), 파워 스위치(PSW)(50), 배선(51), 배선(52), 및 회로(90)를 갖는다.
회로(90)는 노드(b1) 및 노드(b2)를 갖는다. 노드(b1)는 VH1용 입력 노드이고, 노드(b2)는 VL1용 입력 노드이다. VH1은 고전원 전위이고, VL1은 저전원 전위이다. 배선(51)은 회로(90)에 VH1을 공급하기 위한 전원선이고, 배선(52)은 회로(90)에 VL1을 공급하기 위한 전원선이다. 노드(b2)는 배선(52)과 전기적으로 접속되어 있다. PSW(50)는 회로(90)에 VH1을 공급하는 것을 차단하는 기능을 갖는다. PSW(50)는 트랜지스터(MP1)를 갖는다. 여기에서는 트랜지스터(MP1)는 p채널형 트랜지스터이다. 트랜지스터(MP1)는 배선(51)과 노드(b1) 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(MP1)의 게이트(노드(Npsw))는 기억 회로(10)의 노드(a4)와 전기적으로 접속되어 있다. 노드(a4)는 기억 회로(10)의 출력 노드이다. 노드(Npsw)와 배선(51)은 기생 용량(예를 들어, 트랜지스터(MP1)의 게이트 용량)을 통하여 용량 결합되어 있다.
기억 회로(10)는 노드(Npsw)의 전위를 설정하기 위한 데이터를 기억하기 위한 회로이다. 기억 회로(10)는 회로(11), 트랜지스터(MO3), 노드(a4)를 갖는다. 트랜지스터(MO3)는 노드(a3)와 노드(a4) 사이의 도통 상태를 제어하는 패스 트랜지스터이다. 트랜지스터(MO3)의 게이트에는 신호(wr3)가 입력된다. 회로(11)는 트랜지스터(MO3)의 제 1 단자(예를 들어 드레인)의 전위를 제어하기 위한 회로이고, 또한 데이터를 기억하는 기능을 갖는다. 노드(a3)는 회로(11)의 출력 노드이다. 기억 회로(10) 및 PSW(50)에 의하여, 프로그램 가능한 파워 스위치(PPS)가 구성되어 있다.
≪반도체 장치의 동작예≫
도 1의 (B)에 신호(wr3), 노드(Npsw)의 전위, 및 배선(51)의 전위의 파형을 나타내었다. 도 1의 (B)에서, VH1로 나타내어지는 파형이 배선(51)의 전위의 파형이다. 반도체 장치(100)는 회로(90)에 공급하는 VH1을 변화시킬 수 있다. 도 1의 (B)에는 VH1을 VH1＿H에서 VH1＿L로 변화시키는 예를 나타내었다. 여기서 VH1＿L은 VH1＿H보다 낮은 전위이다. Vgp1H는 트랜지스터(MP1)를 오프 상태로 할 수 있는 전위이다.
신호(wr3)를 고(H)레벨로 하여, 트랜지스터(MO3)를 온 상태로 한다. 노드(Npsw)의 전위는 노드(a3)의 전위에 따른 크기가 되고, 여기에서는 0V가 되는 것으로 한다. 신호(wr3)를 저(L)레벨로 함으로써 트랜지스터(MO3)가 오프 상태가 되어, 노드(Npsw)는 부유 노드가 된다. 배선(51)의 전위(VH1)를 고전위(VH1＿H)에서 저전위(VH1＿L)로 변화시킴으로써 용량 결합에 의하여 노드(Npsw)의 전위도 저하하여, 음전위(Vgp1L)가 된다. 즉, 음전위를 생성하는 전원 회로를 제공하지 않아도 트랜지스터(MP1)를 오버드라이브할 수 있다. 음전위 생성 회로는 전력 효율이 낮은 회로이기 때문에 이를 제공하지 않는 것은 반도체 장치(100)의 소비 전력의 저감으로 이어진다. 또한 반도체 장치(100)에서는 회로(90)에 안정적으로 VH1＿L을 공급할 수 있기 때문에 낮은 전원 전위라도 회로(90)는 안정적으로 동작할 수 있다.
반도체 장치(100)에 있어서, 트랜지스터(MO3)와 노드(Npsw)의 기생 용량에 의하여 1트랜지스터 1용량(1T1C)형의 기억 회로가 형성되어 있다. 저전위(VH1＿L)로 회로(90)를 안정적으로 구동시키기 위해서는 전기적으로 부류 상태인 트랜지스터(MP1)의 게이트로부터 전하가 누설되는 것을 가능한 한 억제하는 것이 요구된다. 그 수단으로서, 트랜지스터(MO3)를 오프 전류가 극히 작은 트랜지스터로 하는 것을 들 수 있다.
오프 전류란 트랜지스터가 오프 상태일 때 소스 및 드레인 사이에 흐르는 전류를 말한다. 트랜지스터가 n채널형인 경우, 예를 들어 문턱 전압이 0V~2V 정도이면, 게이트와 소스 사이의 전압이 음의 전압일 때의 소스와 드레인 사이에 흐르는 전류를 오프 전류라고 할 수 있다. 오프 전류가 극히 작다는 것은, 예를 들어 채널 폭 1μm당 오프 전류가 100젭토A(100zA, 100×10-21A) 이하인 것을 말한다. 오프 전류는 작을수록 바람직하기 때문에 이 정규화된 오프 전류가 10zA/μm 이하, 또는 1zA/μm 이하인 것이 바람직하고, 10욕토A/μm(10yA/μm, 10×10-24A/μm) 이하인 것이 더 바람직하다.
트랜지스터의 오프 전류를 극히 작게 하기 위해서는 채널을 밴드 갭이 넓은 반도체, 예를 들어 밴드 갭이 3.0eV 이상인 반도체로 형성하면 좋다. 이러한 반도체로서는 금속 산화물을 포함하는 산화물 반도체를 들 수 있다. 채널이 형성되는 산화물 반도체층을 갖는 트랜지스터(이하, OS 트랜지스터라고도 부를 경우가 있음)는 열 여기로 인한 누설 전류가 작고, 또한 오프 전류가 극히 작다.
OS 트랜지스터의 산화물 반도체는 인듐(In) 및 아연(Zn) 중 적어도 하나를 포함하는 것이 바람직하다. OS 트랜지스터를 구성하는 산화물 반도체로서는 In-Ga-Zn 산화물, In-Sn-Zn 산화물이 대표적이다. 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물을 저감하고, 또한 산소 결손도 저감함으로써 산화물 반도체를 i형(진성 반도체)으로 하거나, 또는 i형에 최대한 가깝게 할 수 있다. 여기에서는 이러한 산화물 반도체는 고순도화된 산화물 반도체라고 부를 수 있다. 고순도화된 산화물 반도체에서 채널을 형성함으로써 채널 폭으로 정규화된 OS 트랜지스터의 오프 전류를 수yA/μm 이상 수zA/μm 이하 정도로 낮게 할 수 있다. OS 트랜지스터, 산화물 반도체의 자세한 사항에 대해서는 실시형태 2 및 실시형태 3에서 설명한다.
본 실시형태에 따른 PPS의 동작을 시뮬레이션으로 확인하였다. 반도체 장치로서 5단 링 오실레이터(RO5)를 상정하여, 발진 주파수비의 Vg 의존성을 SPICE 시뮬레이션으로 산출하였다. 도 2의 (A)에 RO5의 회로도를 나타내고, 도 2의 (B)에 시뮬레이션 결과를 나타내었다. RO5는 5단의 NOR회로를 갖는다. 각 NOR회로에는 p채널형 트랜지스터로 이루어지는 파워 스위치가 제공되어 있다. Vg는 p채널형 트랜지스터의 게이트 전위이다.
VH1을 100mV 이상 600mV 이하(변화량은 100mV)로 변화시켜 각각의 VH1에 대하여 Vg를 -800mV에서 0mV까지(변화량은 100mV) 변화시킨 경우의 RO5의 발진 주파수를 산출하여, Vg의 값이 0mV인 경우를 기준으로 발진 주파수비를 구하였다. 도 2의 (B)에 나타낸 바와 같이 저전압 구동에서는 파워 스위치의 게이트에 약간의 음전위를 인가함으로써 RO5의 동작 능력이 크게 개선되는 것을 알 수 있다.
≪회로 구성예≫
이하, 반도체 장치(100)의 보다 구체적인 구성에 대하여 설명한다. 도 3은 반도체 장치(100)의 구성예를 나타낸 회로도이다. 기억 회로(10)는 노드(a1), 노드(a4), 회로(11) 및 트랜지스터(MO3)를 갖는다. 기억 회로(10)의 입력 노드가 노드(a1)이고, 출력 노드가 노드(a4)이다. 예를 들어, 노드(a1)의 논리를 "L"로 유지하기 위해서 노드(a1)에 VL1이 입력되어 있다. VL1은 0V나 접지전위(GND)로 하면 된다.
도 3의 회로(11)는 회로(20), 회로(30), 노드(a2), 노드(a3)를 갖는다. 회로(11)에는 VH1, VL1이 입력된다. 회로(30)의 입력 노드가 노드(a2)이고, 출력 노드가 노드(a3)이다.
≪회로(20)≫
회로(20)는 회로(21), 회로(22), 노드(a21), 노드(a22)를 갖는다. 노드(a21)는 회로(20)의 입력 노드이고, 노드(a1)와 전기적으로 접속되어 있다. 노드(a22)는 회로(20)의 출력 노드이고, 노드(a2)와 전기적으로 접속되어 있다. 회로(21)는 트랜지스터(MS1) 및 회로(AM1)를 갖는다. 회로(22)는 트랜지스터(MS2) 및 회로(AM2)를 갖는다. 노드(a21)와 노드(a22) 사이에 트랜지스터(MS1)와 트랜지스터(MS2)가 전기적으로 직렬로 접속되어 있다. 트랜지스터(MS1), 트랜지스터(MS2)는 노드(a21)와 노드(a22) 사이의 도통 상태를 제어하는 패스 트랜지스터이다. 트랜지스터(MS1)의 게이트에는 회로(AM1)가 전기적으로 접속되고, 트랜지스터(MS2)의 게이트에는 회로(AM2)가 전기적으로 접속되어 있다.
＜회로(AM1)＞
회로(AM1)는 트랜지스터(MS1)를 온 상태로 할지 오프 상태로 할지를 설정하는 데이터를 기억하기 위한 회로이다. 신호(da1)는 트랜지스터(MS1)의 온/오프 상태를 설정하기 위한 데이터 신호이다. 회로(AM1)는 노드(N1), 트랜지스터(MO1), 및 용량 소자(C1)를 갖고 있으며, 1T1C형의 기억 회로이다. 또한, 회로(AM1)는 아날로그 전위를 유지할 수 있기 때문에 아날로그 메모리라고 부를 수도 있다. 노드(N1)는 유지 노드이고, 트랜지스터(MS1)의 게이트와 전기적으로 접속되어 있다. 용량 소자(C1)는 노드(N1)의 전하를 유지하기 위한 유지 용량이다. 용량 소자(C1)의 한쪽 단자에는 VL1이 입력되고, 다른 쪽 단자는 노드(N1)와 전기적으로 접속되어 있다. 트랜지스터(MO1)는 신호(da1)가 입력되는 노드와 노드(N1) 사이의 도통 상태를 제어하기 위한 패스 트랜지스터이다. 트랜지스터(MO1)의 게이트에는 신호(wr1)가 입력된다.
＜회로(AM2)＞
회로(AM2)는 트랜지스터(MS2)를 온 상태로 할지 오프 상태로 할지를 설정하는 데이터를 기억하기 위한 회로이고, 노드(N2) 및 트랜지스터(MO2)를 갖는다. 신호(da2)는 트랜지스터(MS2)의 온/오프 상태를 설정하기 위한 데이터 신호이다. 노드(N2)가 유지 노드이고, 트랜지스터(MS2)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(MO2)는 신호(da2)가 입력되는 노드와 노드(N2) 사이의 도통을 제어할 수 있는 패스 트랜지스터이다. 트랜지스터(MO2)의 게이트에는 신호(wr2)가 입력된다.
회로(AM1)와 마찬가지로 회로(AM2)도 1T1C형의 기억 회로이고, 아날로그 전위를 유지할 수 있기 때문에 아날로그 메모리라고 부를 수도 있다. 회로(AM2)에서 노드(N2)의 유지 용량은 노드(N2)의 기생 용량(예를 들어, 트랜지스터(MS2)의 게이트 용량)이 된다. 회로(AM1)와 마찬가지로 회로(AM2)에도 노드(N2)에 접속되는 용량 소자를 의도적으로 제공하여도 좋다. 노드(N2)의 유지 용량을 작게 함으로써 유지 시간은 짧게 되지만, 회로(AM2)의 기록 속도를 빠르게 할 수 있다. 또한 회로(AM1)도 용량 소자(C1)를 제공하지 않는 구성으로 할 수 있다.
(트랜지스터(MO1), 트랜지스터(MO2))
트랜지스터(MO1)를 오프 상태로 함으로써 노드(N1)가 전기적으로 부유 상태가 되고, 회로(AM1)는 유지 상태가 된다. 마찬가지로 트랜지스터(MO2)를 오프 상태로 함으로써 노드(N2)가 전기적으로 부유 상태가 되고, 회로(AM2)는 유지 상태가 된다. 따라서, 회로(AM1), 회로(AM2)의 유지 기간을 길게 하기 위해서는 트랜지스터(MO1), 트랜지스터(MO2)가 오프 전류가 극히 작은 트랜지스터인 것이 바람직하다. 그러므로, 예를 들어, 트랜지스터(MO1), 트랜지스터(MO2)도 트랜지스터(MO3)와 마찬가지로 OS 트랜지스터로 하면 된다.
(유지 시간에 대하여)
회로(AM2)를 예로 들어, OS 트랜지스터를 기록 트랜지스터에 사용함으로써 장시간의 데이터 유지(예를 들어, 85℃의 환경하에서 10년동안 데이터를 유지)가 가능한 것을 설명한다.
회로(AM2)의 기억 용량이 1비트인 것으로 한다. 전원 전위를 2V 이상 또한 3.5V 이하, 노드(N2)의 유지 용량을 21fF, 유지 전위의 허용 변동량을 0.5V 미만으로 하는 조건하에서는 85℃, 10년동안, 유지 전위의 변동량을 허용 변동량 미만으로 하기 위해서는 노드(N2)로부터의 누설 전류는 33×10-24A 미만인 것이 필요하다. 다른 곳에서의 누설이 더 작고, 누설 개소가 거의 트랜지스터(MO2)인 경우, 트랜지스터(MO2)의 채널 폭이 350nm일 때, 트랜지스터(MO2)의 채널 폭당의 누설 전류를 93×10-24A/μm 미만으로 하는 것이 바람직하다. 즉, 트랜지스터(MO2)를 OS 트랜지스터로 함으로써, 회로(AM2)는 85℃에서 10년동안 데이터를 유지할 수 있다.
또한 회로(AM1) 등의 OS 트랜지스터의 오프 전류 특성을 이용하는 기억 회로에서는 유지 기간에 있어서, OS 트랜지스터에 소정의 전위가 계속해서 공급되는 경우가 있다. 예를 들어, OS 트랜지스터의 게이트에는, OS 트랜지스터가 완전히 오프 상태가 되는 전위가 계속해서 공급되는 경우가 있다. 또는 OS 트랜지스터의 백 게이트에는 노멀리 오프 상태가 되는 전위가 계속해서 공급되는 경우가 있다. 이러한 경우에는 유지 기간에 있어서, 기억 회로에 전압이 공급되어 있는 것으로 되지만, 전류가 거의 흐르지 않기 때문에 전력을 거의 소비하지 않는다. 따라서, 전력을 거의 소비하지 않기 때문에, 가령, 소정의 전압이 기억 회로에 공급되어 있다고 하더라도, 실질적으로는, OS 트랜지스터를 이용한 기억 회로는 비휘발성이라고 표현할 수 있다.
＜회로(30)＞
회로(30)는 노드(a2)를 "H"로 프리차지하는 기능, 및 노드(a2)의 논리를 "H"로 유지하는 기능 등을 갖는다. 회로(30)는 트랜지스터(MD2), 회로(31), 노드(a2), 및 노드(a3)를 갖는다.
트랜지스터(MD2)는 VH1이 공급되는 노드와 노드(a2) 사이를 도통하기 위한 패스 트랜지스터이다. 트랜지스터(MD2)의 게이트에는 신호(wr4)가 입력된다. 트랜지스터(MD2)를 온 상태로 함으로써 노드(a2)를 H레벨로 프리차지할 수 있다. 그러므로 트랜지스터(MD2)는 프리차지 회로라고 부를 수 있다.
회로(31)는 트랜지스터(MD1) 및 인버터(INV1)를 갖는다. 회로(31)는 노드(a2)의 논리를 "H"로 유지하는 기능을 갖고 있으며, 키퍼 회로라고 불릴 경우가 있다. 회로(31)는 필요에 따라 제공되면 된다. 트랜지스터(MD1)의 소스에는 VH1이 입력되고, 그 드레인은 노드(a2)와 전기적으로 접속되고, 그 게이트는 INV1의 출력 노드와 전기적으로 접속되어 있다. INV1의 입력 노드는 노드(a2)와 전기적으로 접속되고, 그 출력 노드는 노드(a3)와 전기적으로 접속되어 있다. INV1에는 VH1, VL1이 입력된다. 회로(31)에 의하여 노드(a3)에는 노드(a2)의 반전논리가 기록되게 된다.
회로(31)에서는 트랜지스터(MD1)가 온 상태가 되면 노드(a2)가 VH1을 공급하는 배선과 전기적으로 접속되게 된다. 따라서, 프리차지 기간에는 트랜지스터(MD2)가 온 상태가 되기 때문에 회로(31)에 의하여 노드(a2)의 논리는 "H"로 유지되고, 노드(a3)의 논리는 "L"로 유지된다.
회로(30)는 다이내믹 로직 회로라고 부를 수 있다. 트랜지스터(MD2)가 온 상태인 기간이 프리차지 기간이며, 노드(a2)가 VH1에 충전된다. 트랜지스터(MD2)가 오프 상태인 기간이 평가 기간이고, 트랜지스터(MS1), 트랜지스터(MS2)의 도통 상태에 따라 노드(a3)의 논리는 결정된다. 즉, 노드(N1), 노드(N2)의 논리에 따라 노드(a3)의 논리가 결정된다. 평가 기간에 있어서, 트랜지스터(MS1) 및 트랜지스터(MS2) 중 적어도 하나가 오프 상태인 경우는 노드(a3)의 논리는 "L"로 유지되고, 트랜지스터(MS1) 및 트랜지스터(MS2)가 온 상태인 경우는 노드(a3)의 논리는 "L"에서 "H"로 천이되게 된다. 즉, 기억 회로(10)는 회로(AM1), 회로(AM2)에서 기억되어 있는 데이터에 의존하는 전위를 노드(a3)로부터 출력하는 기능을 갖는다.
이하, 도 4를 참조하여, 반도체 장치(100)의 동작예를 설명한다. 이하에서는 컨피규레이션 데이터를 기억하는 회로의 데이터를 재기록하는 것을 컨피규레이션, 또는 컨피규레이션 동작이라고 부르고, 컨피규레이션 동작이 실행되는 컨피규레이션 모드라고 부르기로 한다.
≪반도체 장치(100)의 동작예≫
도 4는 반도체 장치(100)의 동작예를 나타낸 타이밍 차트이다. 도 4의 (A)는 회로(AM1)에 "H"를 기록하는 예를 나타내고, 도 4의 (B)에는 회로(AM1)에 "L"을 기록하는 예를 나타내었다.
반도체 장치(100)의 모드는 기간(P1)에서는 컨피규레이션 모드이고, 기간(P2)에서는 통상 동작이 실행되는 통상 모드이다. 기간(P1)에서는 노드(a2)를 프리차지하기 위하여 VH1은 VH1＿H가 된다. 기간(P2)에서는 회로(90)를 저전압 구동하기 때문에 VH1은 VH1＿H보다 낮은 VH1＿L이 된다.
기간(P1)에서는 회로(AM1), 회로(AM2)에 데이터가 기록된다. 기간(P1)에서는 신호(wr2)를 H레벨로 하여 트랜지스터(MO2)를 온 상태로 한다. 신호(wr3)를 L레벨로 하여 트랜지스터(MO3)를 오프 상태로 한다. 또한 신호(wr4)를 L레벨로 하여 트랜지스터(MD2)를 온 상태로 함으로써 노드(a2)를 H레벨로 프리차지한다.
회로(AM1)에 데이터를 기록한다. 신호(wr1)를 H레벨로 하여, 트랜지스터(MO1)를 온 상태로 함으로써, 노드(N1)에 신호(da1)가 기록된다. 도 4의 (A)에서 나타낸 예에서는 노드(N1)는 "H"가 되고, 도 4의 (B)에서 나타낸 예에서는 "L"이 된다. 다음에 트랜지스터(MO1)를 오프 상태로 하기 위해서 신호(wr1)를 L레벨로 한다. 노드(N1)가 부유 노드가 됨으로써 노드(N1)의 전하가 유지되고, 회로(AM1)는 유지 상태가 된다.
다음에 회로(AM2)에 "H"를 기록한다. 먼저, 신호(wr4)를 H레벨로 하여, 트랜지스터(MD2)를 오프 상태로 한다. 그 후, 신호(da2)를 H레벨로 함으로써 노드(N2)는 "L"에서 "H"가 된다. 그러므로, 도 4의 (A)에서 나타낸 예에서는 트랜지스터(MS1) 및 트랜지스터(MS2)가 함께 온 상태가 되고, 노드(a2)와 노드(a1) 사이가 도통 상태가 되기 때문에 노드(a1)에 공급되어 있는 VL1에 의하여 노드(a2)는 "L"이 된다. 한편, 도 4의 (B)에서 나타낸 예에서는 노드(N2)는 "L"에서 "H"로 천이되기 때문에 트랜지스터(MS2)는 온 상태가 되지만, 노드(N1)가 L레벨이므로 트랜지스터(MS1)는 오프 상태이다. 따라서, 노드(a2)와 노드(a1) 사이가 비도통 상태이기 때문에 회로(31)에 의하여 노드(a2)의 논리는 "H"로 유지되고, 노드(a3)의 논리도 "L"로 유지된다. 회로(AM2)를 유지 상태로 하기 위해서 신호(wr2)를 L레벨로 하여 트랜지스터(MO2)를 오프 상태로 하고, 그 후, 신호(da2)를 L레벨로 한다. 이로써 컨피규레이션 동작이 완료된다.
또한, 회로(AM2)의 기록 동작 시에 있어서, 트랜지스터(MO2)를 온 상태로 한 후, 신호(wr3)를 H레벨로 하여 트랜지스터(MO3)를 온 상태로 한다. 노드(a4)와 노드(a3) 사이가 도통 상태가 되기 때문에 도 4의 (A)에서 나타낸 예에서는 노드(a2)가 "L"이므로 노드(a4)는 "H"가 된다. 도 4의 (B)에서 나타낸 예에서는 노드(a4)는 "L"로 유지된다. 그 후, 신호(wr3)를 L레벨로 하여 트랜지스터(MO3)를 오프 상태로 함으로써 노드(a4)는 부유 노드가 되기 때문에 트랜지스터(MP1)의 게이트 기생 용량 및 트랜지스터(MO1)에 의하여 구성되는 기억 회로에 의하여 노드(a4)의 전위, 즉 트랜지스터(MP1)의 게이트 전위가 유지된다.
기간(P2)에서는 기간(P1)에서 설정된 노드(a4)의 전위에 의하여 PSW(50)가 구동된다. 도 4의 (A)에서 나타낸 예에서는 트랜지스터(MP1)는 오프 상태가 되기 때문에 회로(90)는 파워 게이팅되어, VH1의 공급이 차단된다. 한편, 도 4의 (B)에 나타낸 예에서는 트랜지스터(MP1)는 온 상태가 된다. VH1을 VH1＿H에서 VH1＿L로 저하시킴으로써 상술한 바와 같이, 트랜지스터(MP1)는 오버드라이브된다. 회로(90)는 VH1＿L이 공급되어 통상 동작을 실행한다.
즉, 기억 회로(10)에 의하여 PSW(50)를 제어함으로써 시간적으로 세립도의 파워 게이팅이 가능하게 된다. 또한, 반도체 장치(100)가 복수의 회로(90)를 갖는 경우, 각각에 기억 회로(10) 및 PSW(50)를 제공함으로써, 공간적으로 세립도의 파워 게이팅이 가능하게 된다. 따라서, 반도체 장치(100)의 소비 전력을 효과적으로 저감할 수 있다. 또한, 기간(P2)에서는 회로(AM1), 회로(AM2), 및 트랜지스터(MO3)를 구동시킬 필요가 없기 때문에 이들에 신호를 공급하는 드라이버 회로는 동작시킬 필요가 없다. 그러므로, 드라이버 회로도 파워 게이팅 가능한 구성으로 하여, 기간(P2)에서 드라이버 회로로의 전원 공급을 차단하는 것과 같은 전원 관리를 행하면 좋다. 이로써, 반도체 장치(100)의 소비 전력을 더 저감할 수 있다.
＜기억 회로(10)의 변형예＞
도 5에 기억 회로(10)의 변형예를 나타내었다. 기억 회로(61)(도 5의 (A) 참조), 기억 회로(62)(도 5의 (B) 참조)는 백 게이트를 구비하는 트랜지스터(MO11)~트랜지스터(MO13)를 갖는 점에서 기억 회로(10)와 상이하다.
기억 회로(61)에서는 트랜지스터(MO11)~트랜지스터(MO13)의 백 게이트는 노드(OBG)와 전기적으로 접속되어 있다. 노드(OBG)의 전위에 의하여 트랜지스터(MO11)~트랜지스터(MO13)의 문턱 전압을 제어할 수 있다. 또한 트랜지스터(MO11)~트랜지스터(MO13)의 백 게이트와 채널 형성 영역 사이의 절연층에 전하 축적층을 제공한 경우, 기억 회로(61)의 제작 시에 노드(OBG)를 이용하여 트랜지스터(MO11)~트랜지스터(MO13)의 전하 축적층에 전하를 주입하는 공정을 행할 수도 있다. 이 공정을 한 경우, 기억 회로(61)의 실제 사용시에는 노드(OBG)의 전위를 제어하지 않고 트랜지스터(MO11)~트랜지스터(MO13)의 백 게이트를 전기적으로 부유 상태로 하여 기억 회로(61)를 동작시켜도 좋다.
기억 회로(62)의 트랜지스터(MO11)~트랜지스터(MO13)에서는 각각 백 게이트는 게이트와 전기적으로 접속되어 있다. 이러한 디바이스 구조로 함으로써 트랜지스터(MO11)~트랜지스터(MO13)의 온 전류 특성을 향상시킬 수 있다. 또한, 트랜지스터(MO11)의 백 게이트를 소스 또는 드레인과 전기적으로 접속하여도 좋다. 트랜지스터(MO12), 트랜지스터(MO13)에 대해서도 마찬가지이다.
기억 회로(61), 기억 회로(62)에 있어서 트랜지스터(MO11)의 백 게이트를 제공하지 않는 구성으로 하여도 좋다. 백 게이트를 제공하는 경우, 백 게이트는 단자(OBG), 트랜지스터(MO11)의 게이트, 소스, 드레인 중 어느 하나에 전기적으로 접속되게 하여도 좋다. 이것은 트랜지스터(MO12), 트랜지스터(MO13)에 대해서도 마찬가지이다.
기억 회로(10)는 조합 회로(예를 들어, 룩업 테이블, 멀티플렉서 등)가 처리하는 데이터를 유지하는 기억 회로에 사용될 수 있고, 다양한 반도체 장치에 적용할 수 있다. 예를 들어, PLD(프로그래머블 로직 디바이스)의 컨피규레이션 데이터를 저장하는 컨피규레이션 메모리에 기억 회로(10)를 적용할 수 있다.
PLD는 하나의 프로그래머블 로직 엘리먼트(PLE, 로직 블록이라고도 함)와 하나의 다른 PLE 사이의 도통 상태를 제어하는 프로그램 가능한 경로 스위치(PRS: programmable routing switch)를 갖는다. PLE는 예를 들어, 룩업 테이블(LUT), 및 멀티플렉서 등의 조합 회로를 갖는다.
경로 스위치의 접속 상태나 PLE의 회로 구성을 변경함으로써, PLD의 회로 구성의 변경이 가능하다. 또한 PLE가 처리하는 논리를 변경함으로써 PLD의 기능을 변경할 수 있다. 접속 구조나 논리를 설정하기 위한 데이터가 컨피규레이션 데이터라고 불리고, 컨피규레이션 데이터가 저장되기 위한 기억 회로가 컨피규레이션 메모리라고 불린다. 컨피규레이션 데이터를 컨피규레이션 메모리에 저장하는 것이 컨피규레이션이라고 불린다. 특히, 컨피규레이션 메모리에 저장되어 있는 컨피규레이션 데이터를 재기록(갱신)하는 것을 리컨피규레이션이라고 부를 경우가 있다. PLD를 사용자의 목적에 따른 회로 구성으로 설정하는 것은 원하는 컨피규레이션 데이터를 작성(프로그램)하고, 컨피규레이션함으로써 구현할 수 있다.
멀티 컨텍스트 PLD(MC-PLD)는 컨피규레이션 데이터의 세트를 복수 저장할 수 있는 컨피규레이션 메모리를 갖고 있다. MC-PLD에서는 로드하는 컨피규레이션 데이터의 세트를 전환함으로써 회로 구성을 고속으로 변경할 수 있다. 또한, MC-PLD에서는 동적 컨피규레이션이 가능하며, 처리의 실행 중에 비선택의 컨피규레이션 데이터의 세트를 재기록할 수 있다. 예를 들어 기억 회로(10)를 응용함으로써 멀티 컨텍스트에 대응한 PPS, PRS, 및 컨피규레이션 메모리 등을 구성할 수 있다. 도 6에 멀티 컨텍스트에 대응한 PPS를 구비한 반도체 장치의 일례를 나타내었다.
≪반도체 장치의 구성예 2≫
도 6에 나타낸 반도체 장치(101)는, 기억 회로(15), PSW(50), 배선(51), 배선(52), 및 회로(90)를 갖는다. 기억 회로(15)는 기억 회로(10)의 변형예이고, n(1보다도 큰 정수)의 회로(20(20＜n-1:0＞)), 회로(30), 배선(40), n개의 배선(41(41＜n-1:0＞)), 배선(42), 배선(43), n개의 배선(44(44＜n-1:0＞))을 갖는다. 반도체 장치(101)에 있어서, 회로(20), 회로(30), PSW(50)의 동작 및 기능 등은 반도체 장치(100)와 마찬가지이다.
노드(a1)는 배선(40)과 전기적으로 접속되어 있다. 배선(40)은 VL1을 공급할 수 있는 기능을 갖는다. 회로(20＜n-1:0＞)에 있어서, 노드(a21)는 노드(a1)와 전기적으로 접속되고, 노드(a22)는 노드(a2)와 전기적으로 접속되어 있다. 즉, 회로(20＜n-1:0＞)가 노드(a1)와 노드(a2) 사이에 전기적으로 병렬로 접속되어 있다.
전기적으로 병렬 접속되어 있는 회로(21＜n-1:0＞)는 n개의 컨피규레이션 데이터를 저장할 수 있는 컨피규레이션 메모리를 이루고 있다. 신호(cfg)는 컨피규레이션 데이터 신호로서 기능할 수 있다. 배선(41＜n-1:0＞)은 각각 트랜지스터(MO1＜n-1:0＞)의 게이트와 전기적으로 접속되어 있고, 신호(wr1＜n-1:0＞)가 입력된다. 배선(42)에는 신호(cfg)가 입력되고, 또한 트랜지스터(MO1＜n-1:0＞)의 제 1 단자가 전기적으로 접속되어 있다.
회로(22＜n-1:0＞)에 의하여 회로(21＜n-1:0＞)중에서 컨피규레이션 데이터를 출력하는 하나의 회로(21＜j＞(j는 0 이상 (n-1) 이하의 정수))가 선택된다. 회로(22＜n-1:0＞)는 컨텍스트를 선택하기 위한 셀렉터를 이루고 있다. 따라서, 컨텍스트 기능이 필요 없으면 회로(22＜n-1:0＞)를 제공하지 않는 구성으로 하면 좋다. 배선(43)에는 신호(wr2)가 입력되고, 또한 트랜지스터(MO2＜n-1:0＞)의 게이트가 전기적으로 접속되어 있다. 배선(44＜n-1:0＞)에는 각각 신호(ctx＜n-1:0＞)가 입력되고, 트랜지스터(MO2＜n-1:0＞)의 제 1 단자가 전기적으로 접속되어 있다. 신호(ctx＜n-1:0＞)는 컨텍스트 데이터 신호이다. 또한 신호(ctx＜n-1:0＞)는 회로(22＜n-1:0＞)로 이루어지는 셀렉터를 제어하기 위한 제어 신호라고 부를 수 있다.
신호(ctx＜n-1:0＞) 중 신호(ctx＜j＞)만을 "H"로 한 컨텍스트 데이터를 기억 회로(15)에 기록함으로써, 주소(행) 번호(j)의 회로(AM2＜j＞)의 트랜지스터(MS2＜j＞)가 온 상태가 되고, 회로(AM1＜j＞)가 저장하는 컨피규레이션 데이터에 의존하는 논리가 노드(a22＜j＞)에서 출력되게 된다. 이하, 이 일련의 동작을 'context＜j＞가 선택된다'라고 표현할 수도 있다.
≪동작예≫
도 7, 도 8에 반도체 장치(101)의 동작예를 나타내었다. 반도체 장치(101)는 반도체 장치(100)와 마찬가지로 동작하기 때문에 상이한 점을 중심으로 설명한다.
＜컨피규레이션 모드＞
기간(P11)에서는 반도체 장치(101)는 컨피규레이션 모드이다. 기간(P11)의 반도체 장치(101)의 동작은 반도체 장치(100)의 컨피규레이션 동작과 마찬가지이다. VH1은 VH1＿H이다. 먼저, 회로(AM1＜n-1:0＞)에 순차적으로 컨피규레이션 데이터가 기록된다. 노드(N1＜n-1:0＞)의 전위는 신호(cfg)의 전위 레벨에 대응한 것으로 된다.
다음에 신호(ctx＜n-1:0＞)에 의하여 회로(AM2＜n-1:0＞) 중 어느 하나에 "H"를 기록하고, 나머지에 "L"을 기록한다. 도 7에서 나타낸 예에서는 회로(AM2＜0＞)에 "H"가 기록된다. 노드(N2＜0＞)는 H레벨이 되고, 노드(N2＜n-1:1＞)는 L레벨이 된다.
신호(wr3)가 H레벨이 됨으로써, 노드(a4)에는 노드(a2)의 반전논리가 기록되기 때문에 노드(a4)는 "H"가 된다. 신호(wr3)를 L레벨로 함으로써 노드(a4)는 부유 상태가 되고, 그 논리가 유지된다.
＜통상 모드＞
기간(P12)에서는 반도체 장치(101)는 통상 모드이고, context＜0＞가 선택되어 있다. 기간(P12)의 반도체 장치(101)의 동작은 반도체 장치(100)의 통상 모드와 마찬가지이다. VH1은 VH1＿H에서 VH1＿L이 된다. 노드(a4)는 "H"이기 때문에 PSW(50)에 의하여 회로(90)는 파워 게이팅되어 VH1의 공급이 차단되어 있다.
＜컨텍스트 전환 모드＞
기간(P13)에서는 반도체 장치(101)는 컨텍스트 전환 모드이다. 회로(AM2＜0＞)에서 유지하고 있는 데이터를 "L"로 재기록하고, 회로(AM2＜n-1:1＞) 중 어느 하나에 "H"를 기록한다. 여기에서는 회로(AM2＜1＞)에 "H"를 기록한다.
먼저, 기간(P11)과 같은 논리레벨의 신호(ctx＜n-1:0＞)가 입력된다. 그 후, 신호(wr2)를 "H"로 하여, 트랜지스터(MO2＜n-1:0＞)를 온 상태로 하고, 회로(AM2＜n-1:0＞)에 각각 신호(ctx＜n-1:0＞)를 기록한다.
다음에, 회로(AM2＜n-1:0＞)를 갱신하기 위해서 VH1을 고전위(VH1＿H)로 한다. 신호(wr4)를 L레벨로 함으로써 트랜지스터(MD2)를 온 상태로 한다. 노드(a2)는 프리차지되어 "H"가 된다. 트랜지스터(MO3)가 오프 상태이기 때문에 노드(a4)는 "H"로 유지된다. 그리고, 신호(ctx＜n-1:0＞)를 L레벨로 함으로써, 회로(AM2＜n-1:0＞)에 "L"을 기록하고, 트랜지스터(MS2＜n-1:0＞)를 오프 상태로 한다. 이로써 노드(a1)와 노드(a2) 사이에 관통 전류가 흐르는 것을 방지할 수 있다.
다음에 트랜지스터(MD2)를 오프 상태로 하기 위해서 신호(wr4)를 H레벨로 한다. 신호(ctx＜1＞)를 H레벨로 하고 이 외의 신호(ctx)를 L레벨로 함으로써 노드(N2＜1＞)에 "H"를 기록하고, 이 외의 노드(N2)에 "L"을 기록한다. 트랜지스터(MO2＜1＞)가 온 상태가 되지만, 노드(N1＜1＞)가 "L"이기 때문에 노드(a2)는 "H"인 채이고, 트랜지스터(MO3)가 오프 상태이기 때문에 노드(a4)는 "H"인 채이다.
또한 신호(ctx＜n-1:0＞)를 각각 회로(AM2＜n-1:0＞)에 기록하는 기간에 신호(wr3)를 H레벨로 하여, 트랜지스터(MO3)를 온 상태로 한다. 이로써 노드(a4)에 노드(a2)의 반전논리가 기록되고, 노드(a4)는 "L"이 된다. 신호(wr3)를 L레벨로 하여 트랜지스터(MO3)를 오프 상태로 함으로써 노드(a4)의 전위가 유지된다.
＜통상 모드＞
기간(P14)에서는 반도체 장치(101)는 통상 모드이고 context＜1＞가 선택되고 있다. 트랜지스터(MP1)가 온 상태이기 때문에 회로(90)는 VH1＿L이 공급되어, 통상 동작을 행한다.
이와 같이, 반도체 장치(101)도 반도체 장치(100)와 마찬가지로, 시간적 및 공간적으로 세립도의 파워 게이팅이 가능하기 때문에 소비 전력을 저감할 수 있다. 또한, 반도체 장치(100), 반도체 장치(101)는 패스 트랜지스터를 기본 구조로 한 회로이기 때문에, SRAM에 비하여 적은 소자수로 데이터를 유지할 수 있다. 따라서, 반도체 장치(100), 반도체 장치(101)를 제공한 반도체 장치를 소형화할 수 있고, 소비 전력을 저감할 수 있다. 또한 SRAM은 1비트의 데이터를 유지하기 위하여 상보 데이터를 메모리 셀에 기록할 필요가 있지만, 반도체 장치(100), 반도체 장치(101)는 그럴 필요가 없다. 그러므로, 반도체 장치(100), 반도체 장치(101)에 있어서 회로(AM1), 회로(AM2) 및 트랜지스터(MO3)를 구동하기 위한 회로를 간략화할 수 있다.
≪스위치 회로의 구성예≫
도 6에 나타낸 기억 회로(15)에 의하여 프로그램 가능한 스위치 회로를 구성할 수 있다. 그러한 스위치 회로의 구성예를 도 9, 도 10에 나타내었다.
도 9에 나타낸 스위치 회로(121)는 n개의 회로(20(20＜n-1:0＞))를 갖는다. 스위치 회로(121)는 기억 회로(15)에서 회로(30), 트랜지스터(MO3)를 제외한 회로에 대응하고, 멀티 컨텍스트에 대응한 스위치 회로이다. 회로(20＜n-1:0＞) 중 어느 하나의 회로(AM2)에, 예를 들어 회로(AM2＜k＞)에 "H"를 기록하고, 트랜지스터(MS2＜k＞)를 온 상태로 설정한다. 트랜지스터(MS1＜k＞)의 도통 상태에 따라 입력 노드와 출력 노드 사이의 접속 상태가 결정된다. 트랜지스터(MS1＜k＞)의 도통 상태는 회로(AM1＜k＞)에 유지되는 컨피규레이션 데이터에 의하여 결정된다. 또한 k는 0 이상 n-1 이하의 정수이다.
컨텍스트 전환을 하지 않을 경우에는 하나의 회로(21)로 스위치 회로(121)를 구성하면 좋다.
도 10에 나타낸 스위치 회로(122)는 복수의 스위치 회로(121)를 갖는다. 스위치 회로(121)는 p행 q열의 어레이 형상으로 배열되어 있다(p, q는 1보다 큰 정수). 입력 노드(IN＜j＞)와 출력 노드(OUT＜p-1:0＞) 사이의 도통 상태는 제 j 열에 있는 p개의 스위치 회로(121)로 유지되어 있는 컨피규레이션 데이터에 의하여 설정된다.
≪PLD의 구성예≫
도 11은 멀티 컨텍스트 방식의 PLD의 일례를 나타낸 것이다. 도 11에 나타낸 PLD(200)는 로직부, 입출력부, 및 주변 회로를 갖는다. 로직부는 로직 어레이(LA)(211), 로직 어레이(212), 스위치 어레이(SWA)(211)~스위치 어레이(223)를 갖는다. 입출력부는 입출력 어레이(IOA)(224), 입출력 어레이(225)를 갖는다. 주변 회로는 로직부 및 입출력부를 구동하기 위한 기능 회로를 갖는다. 예를 들어, 주변 회로는 클록 생성 장치(230), 컨피규레이션 컨트롤러(231), 컨텍스트 컨트롤러(232), 열 드라이버 회로(234), 행 드라이버 회로(235)를 갖는다.
LA(211), LA(212)는 각각 복수의 프로그래머블 로직 엘레먼트(PLE)(240)를 갖는다. 도 11의 예에서는 LA(211)는 10개의 PLE(240(PLE＿00-＿09))를 갖고, LA(212)는 10개의 PLE(240(PLE＿10-＿19))를 갖는다. IOA(224), IOA(225)는 PLD(200)의 외부 단자와 LA(211), LA(212) 사이의 신호의 입출력을 제어하는 기능을 갖는다.
IOA(224), IOA(225)는 각각 복수의 입출력 회로(IO)를 갖는다. 도 11의 예에서는 IOA(224)는 10개의 입출력 회로(IO＿00-IO＿09)를 갖고, IOA(225)는 10개의 입출력 회로(IO＿10-IO＿19)를 갖는다. IO＿00-IO＿19는 서로 상이한 외부 단자와 전기적으로 접속되어 있다.
SWA(221)~SWA(223)는 각각 복수의 PRS(280)를 갖는다. PRS(280)는 도 10의 스위치 회로(122)와 같은 회로 구성을 갖는다. PRS(280)를 나타내는 블록 내의 표기는 그 기능을 나타내고 있다. 예를 들어, "PLE0* to IO00"란 PRS(280)가 PLE＿00-＿09의 출력 노드와 IO＿00의 입력 노드 사이의 경로 스위치인 것을 나타내고 있고, 컨피규레이션 데이터 및 컨텍스트 데이터에 따라, PRS(280)는 PLE＿00-＿09와 IO＿00의 전기적인 접속 관계를 결정한다.
클록 생성 장치(230)는 외부로부터 입력되는 클록 신호에서 PLD(200) 내에서 사용되는 하나 또는 복수의 클록 신호를 생성하는 기능을 갖는다. 열 드라이버 회로(234)는 신호(cfg)를 생성하는 기능을 갖는다. 행 드라이버 회로(235)는 신호(wr1)를 생성하는 기능을 갖는다. 컨피규레이션 컨트롤러(231)는 열 드라이버 회로(234) 및 행 드라이버 회로(235)를 제어하는 기능을 갖는다. 컨텍스트 컨트롤러(232)는 컨텍스트 데이터의 기록, 및 재기록을 제어하는 기능을 갖는다. 컨텍스트 컨트롤러(232)는 신호(wr2)~신호(wr4) 및 신호(ctx)를 생성하는 기능을 갖는다.
≪PLE의 구성예≫
도 12는 PLE(240)의 구성예를 나타낸 것이다. PLE(240)는 프로그램 가능한 논리회로이고, 로직 셀(LCELL)(241), 및 컨피규레이션 메모리부(242)를 갖는다. LCELL(241)의 기능은 컨피규레이션 메모리부(242)로부터 출력되는 컨피규레이션 데이터로 결정된다. LCELL(241)은 데이터 신호(datain)의 논리에 응한 신호(dataout)를 생성하는 기능을 갖는다. LCELL(241)에는 클록 신호(CLK), 리셋 신호(RST) 등의 제어 신호가 입력된다.
컨피규레이션 메모리부(242)는 복수의 기억 회로(243)를 갖는다. PLE(240)에는 PPS(245)를 통하여 VH1이 입력된다. PPS(245)는 트랜지스터(MP1) 및 기억 회로(243)를 갖는다. 이와 같이, PLE(240)마다 PPS(245)를 제공함으로써 세립도의 파워 게이팅이 가능하게 된다.
기억 회로(243)는 기억 회로(15)(도 6 참조)와 같은 회로 구성을 갖는다. 컨텍스트의 수에 따라, 회로(20)를 기억 회로(243)에 제공하면 좋다. 또는 기억 회로(243)는 기억 회로(15)에서 트랜지스터(MO3)를 제외한 회로 구성으로 할 수 있다.
컨피규레이션 메모리부(242)에는 기억 회로(243)가 p행 q열의 어레이 형상으로 배치되어 있다(p, q는 1보다 큰 정수). 제 j 행, 제 k 열의 기억 회로(243)에는 신호(wr1＜jn-1:(j-1)n＞), 및 신호(cfg＜k-1＞)가 입력된다. j는 1 이상 p 이하의 정수이고, k는 1 이상 q 이하의 정수이다. PLE(240)가 갖는 모든 기억 회로(243), 및 PPS(245)의 기억 회로(243)에 공통적으로 신호(wr2), 신호(wr3), 신호(wr4), 신호(ctx＜n-1:0＞)가 입력된다.
또한 PPS(245)의 기억 회로(243)는 컨피규레이션 메모리부(242)에 제공되는 기억 회로(243)라도 좋다.
≪LCELL의 구성예≫
도 13은 LCELL(241)의 구성예를 나타낸 것이다. 도 13에 나타낸 LCELL(241)은 복수의 로직 회로를 갖는다. 예를 들어, 배타적 논리합 회로군(EXORs)(261), 멀티플렉서(MUX)(262), 셀렉터(SEL)(263), 셀렉터(264), 및 플립플롭 회로(FF)(265)를 갖는다. FF(265)는 레지스터로서 기능하는 회로이다. FF(265)는 데이터가 입력되는 단자(D), 리셋 신호(RST)가 입력되는 단자(XR), 클록 신호(CLK)가 입력되는 단자, 데이터를 출력하는 단자(Q)를 갖는다. 컨피규레이션 메모리부(242)에서 출력되는 컨피규레이션 데이터에 의하여 LCELL(241) 내의 조합 회로(262~264)의 논리 기능이 변경된다.
데이터 신호(datain＿L)는 PRS(280)를 거쳐 LCELL(241)에 입력된다. 데이터 신호(dataout＿L)는 다른 PRS(280)에 입력된다. 복수의 LCELL(241)에 의하여 캐리 체인을 형성하기 위하여 인접한 LCELL(241) 사이에서 캐리 신호(carry signals)가 전송된다. 또한 복수의 LCELL(241)에 의하여 레지스터 체인을 형성하기 위하여 인접한 LCELL(241) 사이에서 레지스터 체인 신호(register chain signal)가 전송된다.
센서 네트워크를 위한 디바이스에서는 대기 시에는 환경 발전(發電)에 의한 저전압 구동, 신호 처리 시에는 고성능 처리, 이처럼 회로 구성을 유연하게 변경 가능한 PLD가 적합한 디바이스로서 기대되고 있다.
본 실시형태에 따른 PLD는 세립도의 파워 게이팅, 노멀리 오프 구동, 및 컨텍스트 전환에 의한 저에너지 또한 고속의 회로 구성의 변경이 가능하다. 따라서, 본 실시형태에 따른 PLD와 무선 통신 장치 및 센서를 조합한 디바이스는 센서 네트워크 서비스로서 매우 바람직하다. 본 발명자들은 실제로 FPGA를 시제(試製)하여 이를 검증하였다. 검증 결과는 실시예 1에서 기재하였다.
≪전자 부품의 제작 방법예, 및 구성예≫
여기에서는 반도체 장치의 일례로서 전자 부품, 및 전자 부품을 구비하는 전자 기기 등에 대하여 설명한다. 도 14의 (A)는 전자 부품의 제작 방법예를 나타낸 흐름도이다. 전자 부품은, 반도체 패키지, IC용 패키지, 또는 패키지라고도 한다. 전자 부품은 단자 추출 방향이나 단자의 형상에 따라, 복수의 규격이나 명칭이 존재한다. 그래서 본 실시형태에서는 그 일례에 대하여 설명하기로 한다.
트랜지스터로 구성되는 반도체 장치는, 조립 공정(후(後)공정)을 거쳐, 착탈 가능한 복수의 부품이 프린트 기판에 제공됨으로써 완성된다. 후공정은 도 14의 (A)에 나타낸 각 공정을 거침으로써 완료된다. 구체적으로는 전(前)공정에서 얻어지는 소자 기판이 완성(단계(S1))된 후, 기판을 복수의 칩으로 분리하는 다이싱 공정을 행한다. 기판을 복수의 칩으로 분할하기 전에 기판을 박막화하여 전공정에서의 기판의 휘어짐 등을 저감하여 부품의 소형화를 도모한다(단계(S2)).
칩을 픽업하여 리드 프레임 위에 탑재하여 접합하는, 다이 본딩 공정을 수행한다(단계(S3)). 다이 본딩 공정에서의 칩과 리드 프레임의 접착 방법은 제품에 적합한 방법을 선택하면 좋다. 예를 들어, 수지나 테이프에 의하여 이들을 접착하면 좋다. 다이 본딩 공정에서 인터포저 위에 칩을 탑재하여 접합한다. 와이어 본딩(wire bonding) 공정에서 리드 프레임의 리드와 칩 위의 전극을 금속 세선(와이어)으로 전기적으로 접속한다(단계(S4)). 금속 세선에는 은선(silver line)이나 금선(gold line)을 사용할 수 있다. 와이어 본딩으로서는 볼 본딩과 웨지 본딩(wedge bonding) 중의 어느 쪽이라도 좋다.
와이어 본딩이 수행된 칩은, 에폭시 수지 등으로 밀봉하는 몰드 공정이 수행된다(단계(S5)). 다음에 리드 프레임의 리드를 도금 처리한다. 그리고 리드를 절단 및 성형 가공한다(단계(S6)). 도금 처리에 의하여 리드가 녹스는 것을 방지하고, 나중에 프린트 기판에 실장할 때의 납땜을 보다 확실하게 수행할 수 있다. 패키지 표면에 인자 처리(마킹)를 수행한다(단계(S7)). 검사 공정(단계(S8))을 거쳐 전자 부품이 완성된다(단계(S9)). 상술한 반도체 장치를 제공함으로써 저소비 전력이고, 소형인 전자 부품을 제공할 수 있다.
도 14의 (B)는 전자 부품의 사시 모식도이다. 일례로서 도 14의 (B)는 QFP(Quad Flat Package)를 나타낸 것이다. 도 14의 (B)에 나타낸 전자 부품(7000)은 리드(7001) 및 회로부(7003)를 갖는다. 회로부(7003)에는 예를 들어, 본 실시형태에 따른 PLD가 제작되어 있다. 전자 부품(7000)은 예를 들어 프린트 기판(7002)에 실장된다. 이와 같은 전자 부품(7000)이 복수로 조합되고 각각이 프린트 기판(7002) 위에서 서로 전기적으로 접속됨으로써 전자 기기에 탑재할 수 있다. 완성된 회로 기판(7004)은 전자 기기 등의 내부에 제공된다.
본 실시형태에 따른 PLD 자체가, 또는 PLD에 CPU(중앙 연산 처리 장치), MCU(마이크로 컨트롤러 유닛), 및 센서 디바이스 등을 제공한 것이, 각종 처리를 실행하는 프로세서로서 사용될 수 있다. PLD와 다른 회로를 하나의 반도체 칩(IC 칩)에 실장한 System-on-a-chip(SOC, SoC)로서 전자 부품을 구성할 수 있다. 센서 디바이스에 PLD를 제공하는 경우, 복수의 센서로 검출된 데이터를 하나의 PLD로 처리하도록 함으로써 전자 부품의 소형화, 다기능화가 가능하다. 또한 실시형태 1에 따른 반도체 장치는 소비 전력을 저감할 수 있기 때문에 이를 제공한 전자 부품 자체의 소비 전력도 저감할 수 있다.
또한, 본 실시형태에 따른 전자 부품은 디지털 신호 처리, 소프트웨어 무선, 항공 전자 기기(통신 기기, 항법 시스템, 자동 조종 장치, 비행 관리 시스템 등 항공에 관한 전자 기기), ASIC(Application specific integrated circuit)의 프로토타이핑, 의료용 화상 처리, 음성 인식, 암호, 생물 정보학(bioinformatics), 기계 장치의 에뮬레이터, 및 전파 천문학에서의 전파 망원경 등, 폭넓은 분야의 전자 기기에 사용될 수 있다. 본 실시형태에 의하여, 전자 기기의 소형화, 소비 전력의 삭감이 가능하다.
예를 들어, 전자 기기에는, 표시 장치, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(DVD 등의 기록 매체의 화상 데이터를 판독하고 그 화상을 표시하는 디스플레이를 갖는 장치) 등을 들 수 있다. 그 외에 휴대 전화기, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적 단말, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 15에 나타내었다.
도 15의 (A)에 나타낸 휴대형 게임기(900)는, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 및 스타일러스(908) 등을 갖는다.
도 15의 (B)에 나타낸 휴대 정보 단말(910)은 하우징(911), 하우징(912), 표시부(913), 표시부(914), 접속부(915), 및 조작 키(916) 등을 갖는다. 표시부(913)는 하우징(911)에 제공되고, 표시부(914)는 하우징(912)에 제공된다. 하우징(911)과 하우징(912)은 접속부(915)에 의하여 접속되고, 하우징(911)과 하우징(912) 사이의 각도는 접속부(915)에 의하여 변경할 수 있다. 그러므로 접속부(915)에서의 하우징(911)과 하우징(912) 사이의 각도에 따라 표시부(913)에서 표시되는 화상의 방향의 변경이나, 화상의 표시/비표시의 전환을 하는 구성으로 하여도 좋다. 또한, 표시부(913) 및/또는 표시부(914)에 터치 패널이 제공된 표시 장치를 적용하여도 좋다.
도 15의 (C)에 나타낸 퍼스널 컴퓨터(920)는 하우징(921), 표시부(922), 키보드(923), 및 포인팅 디바이스(924) 등을 갖는다.
도 15의 (D)는 가정용 전기 제품의 일례이고, 여기에서는 전기 냉동 냉장고를 나타내었다. 전기 냉동 냉장고(930)는 하우징(931), 냉장실용 도어(932), 및 냉동실용 도어(933) 등을 갖는다.
도 15의 (E)에 나타낸 비디오 카메라(940)는 하우징(941), 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 및 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 하우징(941)에 제공되고, 표시부(943)는 하우징(942)에 제공된다. 그리고, 하우징(941)과 하우징(942)은 접속부(946)에 의하여 접속되고 하우징(941)과 하우징(942) 사이의 각도는 접속부(946)에 의하여 변경이 가능한 구조로 되어 있다. 하우징(941)에 대한 하우징(942)의 각도에 따라, 표시부(943)에 표시되는 화상의 방향의 변경이나, 화상의 표시/비표시의 전환을 하는 구성으로 하여도 좋다.
도 15의 (F)에 나타낸 자동차(950)는 차체(951), 차륜(952), 대시보드(953), 및 라이트(954) 등을 갖는다. 자동차(950)는 엔진을 동력으로 하는 것이라도 좋고, 전기 자동차, 또는 하이브리드 자동차라도 좋다.
(실시형태 2)
본 실시형태에서는 OS 트랜지스터, 및 OS 트랜지스터를 갖는 반도체 장치에 대하여 설명하기로 한다.
≪OS 트랜지스터의 구성예 1≫
도 16에 OS 트랜지스터의 구성의 일례를 나타내었다. 도 16의 (A)는 OS 트랜지스터의 구성의 일례를 나타낸 상면도이다. 도 16의 (B)는 선 y1-y2를 따라 자른 단면도이고, 도 16의 (C)는 선 x1-x2를 따라 자른 단면도이고, 도 16의 (D)는 선 x3-x4를 따라 자른 단면도이다. 여기에서는, 선 y1-y2 방향을 채널 길이 방향, 선 x1-x2 방향을 채널 폭 방향이라고 부를 경우가 있다. 따라서, 도 16의 (B)는 OS 트랜지스터의 채널 길이 방향의 단면 구조를 나타낸 도면이고, 도 16의 (C) 및 (D)는 OS 트랜지스터의 채널 폭 방향의 단면 구조를 나타낸 도면이다. 또한, 명확한 디바이스 구조로 하기 위하여 도 16의 (A)는 일부의 구성 요소가 생략되었다.
OS 트랜지스터(501)는 절연 표면에 형성된다. 여기서는 절연층(511) 위에 형성된다. 절연층(511)은 기판(510) 표면에 형성된다. OS 트랜지스터(501)는 절연층(516)으로 덮여 있다. 또한, 절연층(516)을 OS 트랜지스터(501)의 구성 요소로 간주할 수도 있다. OS 트랜지스터(501)는 절연층(512), 절연층(513), 절연층(514), 절연층(515), 반도체층(521)~반도체층(523), 도전층(530), 도전층(531), 도전층(532) 및 도전층(533)을 갖는다. 여기에서는 반도체층(521)~반도체층(523)을 합쳐서 반도체 영역(520)이라고 부른다.
도전층(530)은 게이트 전극으로서 기능하고, 도전층(533)은 백 게이트 전극으로서 기능한다. 도전층(531), 도전층(532)은 각각 소스 전극 또는 드레인 전극으로서 기능한다. 절연층(511)은 기판(510)과 도전층(533)을 전기적으로 분리하는 기능을 갖는다. 절연층(515)은 게이트 절연층을 구성하고, 절연층(513) 및 절연층(514)은 백 채널 측의 게이트 절연층을 구성한다.
또한, 채널 길이란, 예를 들어, 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서 등에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값을 채널 길이로 한다.
채널 폭이란, 예를 들어, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의, 소스와 드레인이 대향되는 부분의 길이를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서 등에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값을 채널 폭으로 한다.
또한, 트랜지스터의 구조에 따라, 실제로 채널이 형성되는 영역에서의 채널 폭(이하 실효적인 채널 폭이라고 부름)과, 트랜지스터의 상면도에서 나타내어지는 채널 폭(이하 외견상의 채널 폭이라고 부름)이 다른 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이, 트랜지스터의 상면도에서 나타내어지는 외견상의 채널 폭보다도 커지고, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체의 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 그 경우에는, 상면도에서 나타내어지는 외견상의 채널 폭보다도, 실제로 채널이 형성되는 실효적인 채널 폭이 더 크게 된다.
특히, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭의 실측에 의한 추산이 곤란한 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 추산하기 위해서는, 반도체 영역의 형상을 이미 알고 있다는 가정이 필요하다. 따라서, 반도체 영역의 형상을 정확히 모를 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것이 곤란하다.
따라서, 본 명세서에서는 트랜지스터의 상면도에서 반도체 영역과 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 대향되는 부분의 길이를 가리키는 외견상의 채널 폭을 'Surrounded Channel Width(SCW)'라고 부르는 경우가 있다. 또한, 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는, SCW 또는 외견상의 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, SCW 등은, 단면 TEM상 등을 취득하고, 그 화상을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 구하는 경우, SCW를 사용하여 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값을 취하는 경우가 있다.
도 16의 (B) 및 (C)에 나타낸 바와 같이, 반도체 영역(520)은 반도체층(521), 반도체층(522), 반도체층(523)의 순서로 적층하는 부분을 갖는다. 절연층(515)은 이 적층 부분을 덮는다. 도전층(530)은 절연층(513)을 개재(介在)하여 적층 부분과 중첩된다. 도전층(531) 및 도전층(532)은 반도체층(521) 및 반도체층(522)으로 이루어지는 적층 위에 제공되고, 각각 이 적층 상면에 접한다. 반도체층(521)과 반도체층(522), 및 도전층(531)과 도전층(532)의 적층은 같은 마스크를 사용한 에칭 공정을 거침으로써 형성된다.
반도체층(523)은 반도체층(521), 반도체층(522), 및 도전층(531), 도전층(532)을 덮도록 형성된다. 절연층(515)은 반도체층(523)을 덮고 있다. 여기에서는 반도체층(523)과 절연층(515)은 같은 마스크를 사용하여 에칭되어 있다.
채널 폭 방향의 단면으로부터 보았을 때, 절연층(515)을 개재하여 반도체층(521)~반도체층(523)의 적층 부분을 둘러싸도록 도전층(530)이 형성되어 있다(도 16의 (C) 참조). 따라서, 이 적층 부분에는 수직 방향으로부터의 게이트 전계와, 측면 방향으로부터의 게이트 전계도 인가된다. OS 트랜지스터(501)에서 게이트 전계란, 도전층(530)(게이트 전극층)에 인가되는 전압에 의하여 형성되는 전계를 말한다. 게이트 전계에 의하여 반도체층(521)~반도체층(523)의 적층 부분 전체를 전기적으로 둘러쌀 수 있기 때문에, 반도체층(522) 전체(벌크)에 채널이 형성되는 경우가 있다. OS 트랜지스터(501)와 같이, 게이트 전계에 의하여, 채널이 형성되는 반도체층이 전기적으로 둘러싸이는 트랜지스터의 디바이스 구조를 surrounded channel(s-channel) 구조라고 부를 수 있다. s-channel 구조를 취하기 때문에 OS 트랜지스터(501)는 높은 온 전류를 가질 수 있다. 또한 s-channel 구조인 것에 의하여 OS 트랜지스터(501)의 고주파 특성을 향상시킬 수 있다. 구체적으로는 차단 주파수를 향상시킬 수 있다.
s-channel 구조는 높은 온 전류가 얻어지므로 LSI 등 미세화된 트랜지스터가 요구되는 반도체 장치에 적합한 구조라고 할 수 있고, 또한 동작 주파수가 높은 트랜지스터에 적합한 구조라고 할 수 있다. 이 트랜지스터를 갖는 반도체 장치는 높은 주파수로 동작시킬 수 있다.
OS 트랜지스터의 미세화에 따라, 집적도가 높거나, 또는 소형의 반도체 장치를 제공할 수 있다. 예를 들어, OS 트랜지스터는 채널 길이가 바람직하게는 10nm 이상 1μm 미만, 보다 바람직하게는 10nm 이상 100nm 미만, 더 바람직하게는 10nm 이상 70nm 미만, 더욱 바람직하게는 10nm 이상 60nm 미만, 더욱더 바람직하게는 10nm 이상 30nm 미만인 영역을 갖는다. 예를 들어, OS 트랜지스터는, 채널 폭이 바람직하게는 10nm 이상 1μm 미만, 보다 바람직하게는 10nm 이상 100nm 미만, 더 바람직하게는 10nm 이상 70nm 미만, 더욱 바람직하게는 10nm 이상 60nm 미만, 더욱더 바람직하게는 10nm 이상 30nm 미만인 영역을 갖는다.
산화물 반도체는 실리콘보다 열전도율이 낮기 때문에 OS 트랜지스터(501)에 있어서, 반도체 영역(520)은 열이 차기 쉽다. 도 16의 (B) 및 (D)에 나타낸 바와 같이, 도전층(531)과 도전층(532)을 반도체층(523) 및 절연층(515)을 개재하여 도전층(530)과 중첩되도록 제공함으로써 도전층(531), 도전층(532)에 반도체 영역(520)(특히, 반도체층(522))에서 발생하는 열을 방열시키는 기능을 갖도록 할 수 있다.
＜절연층＞
절연층(511)~절연층(516)은 단층 구조 또는 적층 구조의 절연막으로 형성된다. 절연막을 구성하는 재료에는 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등이 있다.
또한, 본 명세서 등에서 산화 질화물이란, 질소보다 산소의 포함량이 많은 화합물을 말하고, 질화 산화물이란, 산소보다 질소의 포함량이 많은 화합물을 말한다. 본 명세서 등에서 절연 재료로 사용되는 산화물에는 질소 농도가 1atomic% 미만인 것도 포함된다.
절연층(514), 절연층(515)은 반도체 영역(520)과 접하기 때문에 산화물을 포함하는 것이 바람직하고, 특히 가열에 의하여 일부의 산소가 탈리되는 산화물 재료를 포함하는 것이 바람직하다. 적합하게는, 화학량론적 조성을 만족시키는 산소보다도 많은 산소를 포함하는 산화물을 사용하는 것이 바람직하다. 화학량론적 조성을 만족시키는 산소보다도 많은 산소를 포함하는 산화물막은, 가열에 의하여 일부의 산소가 탈리된다. 절연층(514), 절연층(515)에서 탈리한 산소는 산화물 반도체인 반도체 영역(520)에 공급되어 산화물 반도체 중의 산소 결손을 저감할 수 있게 된다. 그 결과, 트랜지스터의 전기 특성의 변동을 억제하여, 신뢰성을 높일 수 있다.
화학량론적 조성을 만족시키는 산소보다도 많은 산소를 포함하는 산화물막은, 예를 들어, TDS(Thermal Desorption Spectroscopy) 분석에서, 산소 원자로 환산한 산소의 탈리량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, 이 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위인 것이 바람직하다.
절연층(513)은 절연층(514)에 포함되는 산소가 도전층(533)에 포함되는 금속과 결합되어 절연층(514)에 포함되는 산소가 감소되는 것을 방지하는 패시베이션 기능을 갖는다. 절연층(516)은 절연층(515)에 포함되는 산소가 감소되는 것을 방지하는 패시베이션 기능을 갖는다.
절연층(511), 절연층(513) 및 절연층(516)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 차단할 수 있는 기능을 갖는 것이 바람직하다. 절연층(511), 절연층(513) 및 절연층(516)을 제공함으로써 반도체 영역(520)으로부터 외부로 산소가 확산되는 것과, 외부로부터 반도체 영역(520)에 수소, 물 등이 들어가는 것을 방지할 수 있다. 이러한 기능을 갖게 하기 위해서, 절연층(511), 절연층(513) 및 절연층(516)에는 예를 들어, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등으로 이루어지는 절연막을 적어도 1층 제공하면 좋다.
＜도전층＞
도전층(530)~도전층(533)은 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr)의 저저항 재료로 이루어지는 단체, 또는 합금, 또는 이들을 주성분으로 하는 화합물을 포함한 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한 Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화 망가니즈를 형성하고, 산화 망가니즈가 Cu의 확산을 억제하는 기능을 가지기 때문에 바람직하다.
OS 트랜지스터(501)의 도전층(531) 및 도전층(532)은 반도체층(521)과 반도체층(522)과의 적층을 형성하기 위하여 사용되는 하드 마스크로 제작되어 있다. 그러므로, 도전층(531) 및 도전층(532)은 반도체층(521) 및 반도체층(522)의 측면에 접하는 영역을 갖지 않는다. 예를 들어, 다음과 같은 공정을 거쳐 반도체층(521), 반도체층(522), 도전층(531), 및 도전층(532)을 제작할 수 있다. 반도체층(521) 및 반도체층(522)을 구성하는 2층의 산화물 반도체막을 형성한다. 산화물 반도체막 위에 단층 또는 적층의 도전막을 형성한다. 이 도전막을 에칭하여 하드 마스크를 형성한다. 이 하드 마스크를 사용하여 2층의 산화물 반도체막을 에칭하여 반도체층(521)과 반도체층(522)의 적층을 형성한다. 다음에, 하드 마스크를 에칭하여 도전층(531) 및 도전층(532)을 형성한다.
＜반도체층＞
반도체층(522)은, 예를 들어, 인듐(In)을 포함하는 산화물 반도체이다. 반도체층(522)은, 예를 들어, 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 반도체층(522)은, 원소 M을 포함하면 바람직하다. 원소 M은 알루미늄(Al), 갈륨(Ga), 이트륨(Y) 또는 주석(Sn) 등이 바람직하다. 또한, 원소 M에 적용할 수 있는 다른 원소로서는, 붕소(B), 실리콘(Si), 타이타늄(Ti), 철(Fe), 니켈(Ni), 저마늄(Ge), 지르코늄(Zr), 몰리브데넘(Mo), 란타넘(La), 세륨(Ce), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W) 등을 들 수 있다. 단, 원소 M으로서, 상술한 원소를 복수 조합하여도 상관없는 경우가 있다. 원소 M은, 예를 들어 산소와의 결합 에너지가 높은 원소이다. 예를 들어, 산소와의 결합 에너지가 인듐보다도 높은 원소이다. 또는, 원소 M은, 예를 들어, 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 반도체층(522)은 아연(Zn)을 포함하면 바람직하다. 산화물 반도체는, 아연을 포함하면 결정화하기 쉬워지는 경우가 있다.
또한 반도체층(522)은 인듐을 포함하는 산화물 반도체에 한정되지 않는다. 반도체층(522)은 예를 들어 아연 주석 산화물이나 갈륨 주석 산화물 등, 인듐을 포함하지 않으며, 아연을 포함하는 산화물 반도체, 갈륨을 포함하는 산화물 반도체, 주석을 포함하는 산화물 반도체 등이라도 좋다. 반도체층(522)은, 예를 들어, 에너지 갭이 큰 산화물을 사용한다. 반도체층(522)의 에너지 갭은, 예를 들어, 2.5ev 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다. 반도체 영역(520)은 실시형태 3에서 설명되는 CAAC-OS로 형성되는 것이 바람직하다. 또는, 적어도 반도체층(522)은 CAAC-OS로 형성되는 것이 바람직하다.
예를 들어, 반도체층(521) 및 반도체층(523)은 반도체층(522)을 구성하는 산소를 제외한 1종 이상, 또는 2종 이상의 원소로부터 구성되는 산화물 반도체이다. 반도체층(522)을 구성하는 산소를 제외한 1종 이상, 또는 2종 이상의 원소로부터 반도체층(521) 및 반도체층(523)이 구성됨으로써 반도체층(521)과 반도체층(522)의 계면, 및 반도체층(522)과 반도체층(523)의 계면에 있어서 계면 준위가 형성되기 어렵다.
또한, 반도체층(521)이 In-M-Zn 산화물일 때, In과 M의 합을 100atomic%로 한 경우, 바람직하게는 In을 50atomic% 미만, M을 50atomic%보다 높게 하고, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic%보다 높게 한다. 반도체층(521)을 스퍼터링법으로 성막할 경우, 상술한 조성을 만족시키는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, In:M:Zn=1:3:2가 바람직하다.
또한, 반도체층(522)이 In-M-Zn 산화물일 때, In과 M의 합을 100atomic%로 한 경우, 바람직하게는 In을 25atomic%보다 높게 하고 M을 75atomic% 미만, 더 바람직하게는 In을 34atomic%보다 높게 하고 M을 66atomic% 미만으로 한다. 반도체층(522)을 스퍼터링법으로 성막할 경우, 상기의 조성을 만족시키는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1인 것이 바람직하다. 특히, 스퍼터링 타깃으로서 원자수비가 In:Ga:Zn=4:2:4.1인 것을 사용하는 경우, 성막되는 반도체층(522)의 원자수비는 In:Ga:Zn=4:2:3 근방이 되는 경우가 있다.
또한, 반도체층(523)이 In-M-Zn 산화물일 때, In과 M의 합을 100atomic%로 한 경우, 바람직하게는 In을 50atomic% 미만, M을 50atomic%보다 높게 하고, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic%보다 높게 한다. 또한, 반도체층(523)은 반도체층(521)과 같은 종류의 산화물을 사용하여도 된다. 단, 반도체층(521) 또는/및 반도체층(523)이 인듐을 포함하지 않아도 되는 경우가 있다. 예를 들어, 반도체층(521) 또는/및 반도체층(523)이 산화 갈륨이라도 좋다.
(에너지 밴드 구조)
도 17을 참조하여, 반도체층(521), 반도체층(522), 및 반도체층(523)의 적층에 의하여 구성되는 반도체 영역(520)의 기능 및 그 효과에 대하여 설명한다. 도 17의 (A)는 도 16의 (B)의 부분 확대도이고, OS 트랜지스터(501)의 활성층(채널 부분)을 확대한 도면이다. 도 17의 (B)는 OS 트랜지스터(501)의 활성층의 에너지 밴드 구조이고, 도 17의 (A)의 일점쇄선 z1-z2로 나타낸 부위의 에너지 밴드 구조를 나타낸 것이다.
도 17의 (B)의 Ec(514), Ec(521), Ec(522), Ec(523), Ec(515)는 각각 절연층(514), 반도체층(521), 반도체층(522), 반도체층(523), 및 절연층(515)의 전도대 하단의 에너지를 나타낸 것이다.
여기서, 진공 준위와 전도대 하단의 에너지와의 차('전자 친화력'이라고도 함)는, 진공 준위와 가전자대 상단의 에너지와의 차(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값이 된다. 또한, 에너지 갭은, 분광 엘립소미터를 사용하여 측정될 수 있다. 또한, 진공 준위와 가전자대 상단의 에너지 차는, 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치를 사용하여 측정될 수 있다.
절연층(514)과 절연층(515)은 절연체이기 때문에 Ec(514)와 Ec(515)는 Ec(521), Ec(522), 및 Ec(523)보다 진공 준위에 가깝다(전자 친화력이 작다).
반도체층(522)에는 반도체층(521) 및 반도체층(523)보다도 전자 친화력이 큰 산화물이 사용된다. 예를 들어, 반도체층(522)으로서 반도체층(521) 및 반도체층(523)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물이 사용된다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지와의 차이다.
또한, 인듐 갈륨 산화물은, 작은 전자 친화력과, 높은 산소 블록성을 갖는다. 그러므로 반도체층(523)이 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들어 70％ 이상, 바람직하게는 80％ 이상, 더 바람직하게는 90％ 이상으로 한다. 이 때, 게이트 전압을 인가하면 반도체층(521), 반도체층(522), 및 반도체층(523) 중 전자 친화력이 큰 반도체층(522)에 채널이 형성된다.
여기서, 반도체층(521)과 반도체층(522) 사이에는 반도체층(521)과 반도체층(522)의 혼합 영역을 갖는 경우가 있다. 또한, 반도체층(522)과 반도체층(523) 사이에는 반도체층(522)과 반도체층(523)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮다. 그러므로, 반도체층(521), 반도체층(522) 및 반도체층(523)의 적층체는, 각각의 계면 근방에서 에너지가 연속적으로 변화하는(연속 접합이라고도 함) 밴드 구조가 된다.
이 때, 전자는 반도체층(521) 중 및 반도체층(523) 중이 아니라 반도체층(522) 중을 주로 하여 이동한다. 상술한 바와 같이, 반도체층(521) 및 반도체층(522)의 계면에서의 계면 준위 밀도, 반도체층(522)과 반도체(523)의 계면에서의 계면 준위 밀도를 낮게 함으로써, 반도체층(522) 중에서 전자의 이동이 저해될 일이 적고, 트랜지스터의 온 전류를 높게 할 수 있다.
트랜지스터의 온 전류는, 전자의 이동을 저해하는 요인을 저감할수록, 높게 할 수 있다. 예를 들어, 전자의 이동을 저해하는 요인이 없는 경우, 효율적으로 전자가 이동한다고 추정된다. 전자의 이동은, 예를 들어, 채널 형성 영역의 물리적인 요철이 큰 경우에도 저해된다. 또는, 예를 들어, 채널이 형성되는 영역 내의 결함 준위 밀도가 높은 경우에도, 전자의 이동은 저해된다.
OS 트랜지스터(501)의 온 전류를 높게 하기 위해서는, 예를 들어, 반도체층(522)의 상면 또는 하면(피형성면, 여기서는 반도체층(521)의 상면)의, 1μm×1μm의 범위에서의 제곱 평균 평방근(RMS: Root Mean Square) 거칠기가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1μm×1μm의 범위에서의 평균면 거칠기(Ra라고도 함)가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1μm×1μm의 범위에서의 최대 고저차(P-V라고도 함)가 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더욱 바람직하게는 7nm 미만으로 하면 좋다. RMS 거칠기, Ra 및 P-V는 주사형 프로브 현미경 시스템을 사용하여 측정될 수 있다.
예를 들어, 반도체층(522)이 산소 결손(VO라고도 표기함)을 갖는 경우, 산소 결손의 사이트에 수소가 들어감으로써 도너 준위를 형성하는 경우가 있다. 이하에서는 산소 결손의 사이트에 수소가 들어간 상태를 VOH라고 표기하는 경우가 있다. VOH는 전자를 산란시키기 때문에, 트랜지스터의 온 전류를 저하시킬 요인이 된다. 또한, 산소 결손의 사이트는, 수소가 들어가는 것보다도 산소가 들어가는 것이 더 안정된다. 따라서, 반도체층(522) 내의 산소 결손을 저감함으로써 트랜지스터의 온 전류를 높일 수 있는 경우가 있다.
예를 들어, 반도체층(522) 중 어느 깊이 또는 어느 영역에 있어서, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 수소 농도는 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하로 한다.
반도체층(522)의 산소 결손을 저감하기 위하여, 예를 들어 절연층(515)에 포함되는 과잉 산소를 반도체층(521)을 통하여 반도체층(522)까지 이동시키는 방법 등이 있다. 이 경우, 반도체층(521)은 산소 투과성을 갖는 층(산소를 통과 또는 투과시키는 층)인 것이 바람직하다.
OS 트랜지스터(501)가 s-channel 구조인 경우, 반도체층(522) 전체에 채널이 형성된다. 따라서, 반도체층(522)이 두꺼울수록 채널 영역은 크게 된다. 즉, 반도체층(522)이 두꺼울수록, OS 트랜지스터(501)의 온 전류를 높게 할 수 있다.
또한, OS 트랜지스터(501)의 온 전류를 높게 하기 위해서는, 반도체층(523)의 두께는 작을수록 바람직하다. 반도체층(523)은, 예를 들어, 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하의 영역을 가지면 좋다. 한편, 반도체층(523)은, 채널이 형성되는 반도체층(522)으로, 인접한 절연체를 구성하는 산소 이외의 원소(수소, 실리콘 등)가 들어가지 않도록 차단하는 기능을 갖는다. 그러므로, 반도체층(523)은 어느 정도의 두께를 갖는 것이 바람직하다. 반도체층(523)은, 예를 들어, 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상의 두께의 영역을 가지면 좋다. 또한, 반도체층(523)은 절연층(515) 등으로부터 방출되는 산소의 외방 확산을 억제하기 위하여, 산소를 차단하는 성질을 갖는 것이 바람직하다.
또한 OS 트랜지스터(501)의 신뢰성을 높게 하기 위해서는 반도체층(521)은 두껍고, 반도체층(523)은 얇은 것이 바람직하다. 반도체층(521)은, 예를 들어, 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상의 두께의 영역을 가지면 좋다. 반도체층(521)의 두께를, 두껍게 함으로써, 인접한 절연체와 반도체층(521)의 계면으로부터 채널이 형성되는 반도체층(522)까지의 거리를 떨어뜨리게 할 수 있다. 단, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 반도체층(521)은, 예를 들어, 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하의 두께의 영역을 가지면 좋다.
OS 트랜지스터(501)에 안정된 전기 특성을 부여하기 위해서는 반도체 영역(520) 중의 불순물 농도를 저감하고, 반도체층(522)을 진성 또는 실질적으로 진성으로 하는 것이 유효하다. 또한, 본 명세서 등에서 산화물 반도체가 실질적으로 진성인 경우, 산화물 반도체막의 캐리어 밀도는 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상이다.
산화물 반도체에 있어서 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하며 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체 내에서 불순물 준위의 형성에 기여한다. 상기 불순물 준위는 트랩이 되어, 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 따라서, 반도체층(521), 반도체층(522), 및 반도체층(523)의 층 내 및 이들 각각의 계면에서 불순물 농도를 저감시키는 것이 바람직하다.
예를 들어 반도체층(522) 및 반도체층(521)은 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만인 영역을 갖는다. 실리콘 농도는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만이 바람직하고, 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만인 것이 더 바람직하다. 또한 반도체층(522) 및 반도체층(523)은 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만인 영역을 갖는다. 실리콘 농도는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만이 바람직하고, 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만이 더 바람직하다. 실리콘 농도는 예를 들어 SIMS로 측정될 수 있다.
또한 반도체층(522)의 수소 농도를 저감하기 위하여 반도체층(521) 및 반도체층(523)의 수소 농도를 저감하면 바람직하다. 반도체층(521) 및 반도체층(523)은 수소 농도가 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하인 영역을 갖는다. 수소 농도는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하가 바람직하고, 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하가 더 바람직하고, 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하가 더욱 바람직하다. 수소 농도는 예를 들어 SIMS로 측정될 수 있다.
또한 반도체층(522)의 질소 농도를 저감하기 위하여 반도체층(521) 및 반도체층(523)의 질소 농도를 저감하면 바람직하다. 반도체층(521) 및 반도체층(523)은 질소 농도가 1×1016atoms/cm3 이상 5×1019atoms/cm3 미만인 영역을 갖는다. 질소 농도는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하가 바람직하고, 1×1016atoms/cm3 이상 1×1018atoms/cm3 이하가 더 바람직하고, 1×1016atoms/cm3 이상 5×1017atoms/cm3 이하가 더욱 바람직하다. 질소 농도는 SIMS로 측정될 수 있다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 소스와 드레인 사이의 전압을 0.1(V), 5(V) 또는, 10(V) 정도로 한 경우에, 트랜지스터의 채널 폭으로 정규화된 오프 전류를 수 yA/μm로부터 수 zA/μm까지 저감할 수 있게 된다.
도 16은 반도체 영역(520)이 3층인 예이지만, 이에 한정되지 않는다. 예를 들어, 반도체층(521) 또는 반도체층(523)이 없는 2층 구조로 하여도 좋다. 또는 반도체층(521) 위 또는 아래, 또는 반도체층(523) 위 또는 아래에 반도체층(521)~반도체층(523)과 같은 반도체층을 제공하여, 4층 구조로 하는 것도 가능하다. 또는 반도체층(521) 위, 반도체층(521) 아래, 반도체층(523) 위, 반도체층(523) 아래 중 어느 2곳 이상에 반도체층(521)~반도체층(523)과 같은 반도체층을 제공하여 n층 구조(n은 5 이상의 정수)로 할 수도 있다.
OS 트랜지스터(501)를 백 게이트 전극이 없는 트랜지스터로 하는 경우, 도전층(533)을 제공하지 않으면 된다. 이 경우, 절연층(512), 절연층(513)도 제공하지 않고, 절연층(511) 위에 절연층(514)을 형성하여도 좋다.
＜전하 포획층＞
Si 트랜지스터에서는 채널 도핑에 의하여 문턱 전압을 용이하게 제어할 수 있다. 이에 대하여, OS 트랜지스터는 채널 도핑으로는 문턱 전압을 효과적으로 변화시키는 것이 곤란하다. OS 트랜지스터에서는 전하 포획층에 전자를 주입함으로써 문턱 전압을 변동시킬 수 있다. 예를 들어, 전하 포획층으로 전자를 주입하기 위해서는 터널 효과를 이용하면 좋다. 도전층(533)에 양의 전압을 인가함으로써 터널 전자를 전하 포획층으로 주입한다.
OS 트랜지스터(501)에 있어서는 절연층(515)에 전하 포획층을 제공할 수 있다. 또한 백 게이트(도전층(533))를 제공하는 경우에는 절연층(512) 또는 절연층(513)에 전하 포획층을 제공하는 것이 바람직하다. 또는, 절연층(513) 자체를 전하 포획층으로서 형성하여도 좋다. 예를 들어, 절연층(513)을 산화 하프늄, 산화 알루미늄, 산화 탄탈럼, 알루미늄 실리케이트 등으로 형성함으로써 전하 포획층으로서 기능시킬 수 있다.
＜기판＞
기판(510)으로서는, 예를 들어, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는, 예를 들어, 실리콘, 저마늄 등의 단체 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 반도체 기판은 벌크형이라도 좋고, 반도체 기판에 절연 영역을 개재하여 반도체층이 제공되어 있는 SOI(Silicon On Insulator)형이라도 좋다. 도전체 기판으로서는 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 갖는 기판, 금속의 산화물을 갖는 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 상술한 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
기판(510)은 가요성 기판이라도 좋다. 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비가요성 기판(예를 들어 반도체 기판) 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하여, 가요성 기판인 기판(510)에 전치(轉置)하는 방법도 있다. 그 경우에는 비가요성 기판과 트랜지스터 사이에 박리층을 제공하면 좋다. 또한 기판(510)으로서는 섬유를 이용한 시트, 필름 또는 박(箔) 등을 사용여도 좋다. 또한 기판(510)이 신축성을 가져도 좋다. 또한, 기판(510)은 접기나 당기기를 멈췄을 때, 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(510)의 두께는 예를 들어, 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하로 한다. 기판(510)을 얇게 하면, 반도체 장치를 경량화할 수 있다. 또한, 기판(510)을 얇게 함으로써 유리와 같은 소재라도 신축성을 갖거나, 접기나 당기기를 멈췄을 때, 원래의 형상으로 되돌아가는 성질을 갖는 경우가 있다. 그러므로, 낙하 등에 의하여 기판(510) 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(510)으로서는, 예를 들어, 금속, 합금, 수지, 또는 유리, 또는 이들의 섬유 등을 이용할 수 있다. 가요성 기판은 선 팽창률이 낮을수록 환경에 의한 변형이 억제되어 바람직하다. 가요성 기판에는, 예를 들어 선 팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는, 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴, 폴리테트라플루오로에틸렌(PTFE) 등이 있다. 특히, 아라미드는 선 팽창률이 낮기 때문에, 가요성 기판의 재료로서 적합하다.
≪OS 트랜지스터의 구성예 2≫
OS 트랜지스터(501)는 도전층(530)을 마스크로 하여, 반도체층(523) 및 절연층(515)을 에칭할 수 있다. 그러한 공정을 거친 OS 트랜지스터의 구성예를 도 18의 (A)에 나타내었다. 도 18의 (A)의 OS 트랜지스터(502)에서는 반도체층(523) 및 절연층(515)의 단부는 도전층(530)의 단부와 거의 일치하게 된다. 도전층(530)의 하부에만 반도체층(523) 및 절연층(515)이 존재한다.
≪OS 트랜지스터의 구성예 3≫
도 18의 (B)에 나타낸 OS 트랜지스터(503)는 OS 트랜지스터(502)에 도전층(535), 도전층(536)을 추가한 디바이스 구조를 갖는다. 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극은 도전층(535)과 도전층(531)의 적층, 및 도전층(536)과 도전층(532)의 적층으로 구성된다.
도전층(535), 도전층(536)은 단층 또는 적층의 도전체로 형성된다. 예를 들어, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종 이상을 포함하는 도전체를 사용할 수 있다. 도전체는 합금이나 화합물이라도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
도전층(535), 도전층(536)은 가시광선을 투과시키는 성질을 가져도 좋다. 또는 도전층(535), 도전층(536)은 가시광선, 자외선, 적외선 또는 X선을 반사 또는 흡수함으로써 투과시키지 않는 성질을 가져도 좋다. 이러한 성질을 가짐으로써, 미광(迷光)에 의한 OS 트랜지스터(503)의 전기 특성의 변동을 억제할 수 있는 경우가 있다.
반도체층(522) 등과의 사이에 쇼트키 장벽을 형성하지 않는 층을, 도전층(535), 도전층(536)에 사용하는 것이 바람직한 경우가 있다. 이렇게 함으로써 OS 트랜지스터(503)의 온 특성을 향상시킬 수 있다.
도전층(535), 도전층(536)에는, 도전층(531), 도전층(532)보다도 고저항의 막을 사용하면 바람직한 경우가 있다. 또한 도전층(535), 도전층(536)은 OS 트랜지스터(503)의 채널(구체적으로는 반도체층(522))보다도 저항이 낮은 것이 바람직한 경우가 있다. 예를 들어, 도전층(535), 도전층(536)의 저항률을, 0.1Ωcm 이상 100Ωcm 이하, 또는 0.5Ωcm 이상 50Ωcm 이하, 또는 1Ωcm 이상 10Ωcm 이하로 하면 된다. 도전층(535), 도전층(536)의 저항률을 상술한 범위로 함으로써, 채널과 드레인의 경계부에서의 전계 집중을 완화할 수 있다. 그러므로, OS 트랜지스터(503)의 전기 특성의 변동을 저감할 수 있다. 또한, 드레인으로부터 발생하는 전계에 기인한 펀치스루 전류를 저감할 수 있다. 그러므로, 채널 길이가 짧은 트랜지스터에서도, 포화 특성을 양호하게 할 수 있다. 또한, 소스와 드레인이 바뀌지 않는 회로 구성이라면, 도전층(535) 및 도전층(536) 중 어느 한쪽(예를 들어, 드레인측)만을 배치하는 것이 더 바람직한 경우가 있다.
≪OS 트랜지스터의 구성예 4≫
도 16에 나타낸 OS 트랜지스터(501)는 도전층(531) 및 도전층(532)이 반도체층(521), 반도체층(522)의 측면과 접하여도 좋다. 그러한 구성예를 도 18의 (C)에 나타내었다. 도 18의 (C)에 나타낸 OS 트랜지스터(504)는 도전층(531) 및 도전층(532)이 반도체층(521)의 측면 및 반도체층(522)의 측면과 접한다.
반도체 장치의 제작 공정에 있어서 절연체, 도전체, 반도체의 성막은 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법, 또는 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법 등으로 하면 좋다. CVD법은 열CVD법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법, 플라즈마 CVD(PECVD: Plasma Enhanced CVD)법 등을 포함한다. 예를 들어, 절연막을 CVD법, 바람직하게는 PECVD법에 의하여 성막하면, 피복성을 향상시킬 수 있어 바람직하다. 또한, CVD법으로 성막하는 경우, 플라즈마로 인한 대미지를 저감하기 위해서는 열CVD법, MOCVD법 또는 ALD법이 바람직하다. 또한 스퍼터링법으로 성막할 경우, 예를 들어 대향 타깃형의 스퍼터 장치, 평행 평판형 스퍼터 장치 등을 사용하면 좋다. 예를 들어, 반도체 영역(520)의 반도체층(522)은 대향 타깃형 스퍼터 장치로 성막하는 것이 바람직하다.
≪PLD의 디바이스 구조예≫
OS 트랜지스터는 Si 트랜지스터 등이 제작된 소자층에 적층하는 것이 가능하다. 예를 들어, 실시형태 1의 PLD(200)(도 11 참조)를 Si 트랜지스터와 OS 트랜지스터가 적층된 디바이스 구조로 할 수 있다. 도 19는 PLD(200)의 디바이스 구조를 설명하는 단면도이다. 도 19에는 대표적으로 회로(20)를 나타내었다. 도 19에 있어서, 부호 및 해칭이 붙어 있지 않은 영역은 절연물로 형성되어 있는 영역이고, 부호가 붙어 있지 않지만, 해칭이 붙어 있는 영역은 도전체로 형성되는 영역이다.
PLD(200)는 단결정 실리콘 웨이퍼(700)에 형성되어 있다. 단결정 실리콘 웨이퍼(700)에는 소자층(701), 소자층(702)이 제작된다. 소자층(701)은 Si 트랜지스터가 제작되는 층이고, 소자층(702)은 OS 트랜지스터 및 용량 소자가 제작되는 층이다. 도 19의 예에서는 소자층(701)에, 트랜지스터(MS1), 트랜지스터(MS2)가 제작되고, 소자층(702)에 트랜지스터(MO1), 트랜지스터(MO2), 용량 소자(C1)가 제작되어 있다.
또한 도 19에 있어서, 부호 및 해칭이 붙어 있지 않은 영역은 절연체로 형성되어 있다. 해칭이 붙어 있지만 부호가 붙어 있지 않은 영역은 도전체로 이루어지고, 배선이나 전극을 구성한다. 도 3에 나타낸 회로 구성이 되도록 도전체에 의하여 소자층(701) 및 소자층(702)에 제작되는 소자가 전기적으로 접속되어 있다.
710은 소자 분리를 위한 절연물이다. 711, 712는 n형 불순물 영역이다. 751, 752는 도전층이고, 각각 트랜지스터(MO1) 및 트랜지스터(MO2)의 백 게이트를 구성하고 있다. 761~763은 절연층이다.
트랜지스터(MO1) 및 트랜지스터(MO2)의 디바이스 구조는 OS 트랜지스터(502)(도 18의 (A) 참조)와 마찬가지이다. 용량 소자(C1)는 트랜지스터(MO1) 및 트랜지스터(MO2)와 같은 공정으로 제작된다. 용량 소자(C1)의 한쪽 전극은 트랜지스터(MO1)의 도전층(750)으로 구성되고 다른 쪽 전극은 트랜지스터(MO1)의 게이트 전극과 같은 도전층으로 형성되어 있다. 나타내지 않았지만, 트랜지스터(MO3)도 트랜지스터(MO2)와 마찬가지로 소자층(702)에 제작되어 있다.
용량 소자(C1)를 트랜지스터(MO1) 및 트랜지스터(MO2)와 다른 소자층에 형성함으로써 노드(N1)의 유지 시간을 확보하면서 회로(20)의 면적을 축소할 수 있다. 그러한 예를 도 20에 나타내었다. 도 20의 예에서는 용량 소자(C1)는 소자층(702)에 적층되어 있다.
도 19, 도 20에 소자층(701)에 플레이너형 트랜지스터를 제작한 예를 나타내었지만, 입체 구조를 갖는 트랜지스터(핀(FIN)형, 트라이게이트형 등)를 제작하여도 좋다. 도 21에 핀형 트랜지스터의 일례를 나타내었다. 도 21의 (A)는 트랜지스터의 채널 길이 방향의 단면도이고, 도 21의 (B)는 선 E-F를 따라 절단한 도 21의 (A)의 단면도이다.
도 21에 나타낸 트랜지스터(M70)는 활성층(채널 형성 영역이라고도 부름)(772)이 볼록 형상을 갖고, 그 측면 및 상면을 따라 게이트 절연층(776) 및 게이트 전극(777)이 제공되어 있다. 771은 웰이고, 773은 저농도 불순물 영역이고, 774는 고농도 불순물 영역이다. 775는 도전성 영역이다. 778, 779는 측벽 절연층이다. 도 21에는 단결정 실리콘 웨이퍼(700)를 가공하여 볼록부를 형성하는 경우를 나타내었지만 SOI 기판을 가공하여 볼록 형상을 갖는 반도체층을 형성하여도 좋다.
(실시형태 3)
≪산화물 반도체의 구조≫
본 실시형태에서는 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는, 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나뉜다. 비단결정 산화물 반도체로서는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), a-like OS(amorphous-like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나뉠 수 있다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로 준안정 상태로 고정화되어 있지 않은 것, 등방적이며 불균질 구조를 갖지 않는 것 등이 알려져 있다. 또한, 장거리 질서성을 갖지 않지만, 어떤 원자로부터 최근접 원자 또는 제 2 근접 원자까지의 범위에서 질서성을 갖고 있어도 되는 구조를 비정질 구조라고 부를 경우가 있다.
반대의 견해로 보면, 본질적으로 안정된 산화물 반도체의 경우, 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한, 등방적이 아닌(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를, 완전한 비정질 산화물 반도체라고 부를 수는 없다. 단, a-like OS는, 미소한 영역에서 주기 구조를 갖지만, 공동(보이드라고도 함)을 갖고, 불안정한 구조이다. 그러므로 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
＜CAAC-OS＞
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체 중 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여, CAAC-OS의 명시야상과 회절 패턴과의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM상에서는 펠릿끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없다. 그러므로, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는, TEM에 의하여 관찰한 CAAC-OS에 대하여 설명한다. 시료면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM상에서는, 펠릿에서 금속 원자가 층상으로 배열되어 있는 것이 확인된다. 금속 원자의 각 층의 배열은, CAAC-OS의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영하고 있어, CAAC-OS의 피형성면 또는 상면과 평행하게 된다.
또한, 고분해능 TEM 이미지에 의하여 CAAC-OS는 특징적인 원자 배열을 갖는 것을 확인할 수 있다. 펠릿 하나의 크기는 1nm 이상인 것이나, 3nm 이상인 것이 있고, 펠릿과 펠릿의 기울기에 의하여 생기는 틈의 크기는 0.8nm 정도인 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
또한, 시료면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지에서는, 펠릿에서는 금속 원자가 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 펠릿 사이에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
이어서, X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4의 결정을 포함하는 CAAC-OS의 구조 해석을 수행하면, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되는 점에서, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한, CAAC-OS의 out-of-plane법에 의한 구조 해석에서는, 2θ가 31° 근방일 때의 피크 이외에, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는, CAAC-OS 중의 일부에, c축 배향성을 갖지 않은 결정이 포함되는 것을 나타내고 있다. 더 바람직한 CAAC-OS는, out-of-plane법에 의한 구조 해석에서는 2θ가 31° 근방일 때 피크를 나타내고, 2θ가 36° 근방일 때 피크를 나타내지 않는다.
한편, c축에 실질적으로 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의하여 CAAC-OS의 구조 해석을 수행하면, 2θ가 56° 근방에 피크가 나타난다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ 축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하여도, 명료한 피크가 나타나지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체이면, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
이어서, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 포함하는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자선을 시료면에 평행하게 입사시키면, 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 같은 시료에 대하여 프로브 직경이 300nm인 전자선을 시료면에 수직으로 입사시킨 경우, 고리 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, 반대의 견해로 보면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 천이 금속 원소 등이 있다. 예를 들어, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흩어지게 하며, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 어지럽히고, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등에 의하여 특성이 변동되는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 중의 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상의 캐리어 밀도의 산화물 반도체로 할 수 있다. 그러한 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체라고 부른다. CAAC-OS는, 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
＜nc-OS＞
nc-OS는, 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부는, 1nm 이상 10nm 이하 또는 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체라고 부를 경우가 있다. nc-OS는, 예를 들어 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에 있어서의 펠릿과 기원을 같이 할 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 부를 경우가 있다.
nc-OS는, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에 있어서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 확인되지 않는다. 따라서, nc-OS는, 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다. 예를 들어, nc-OS에 대하여 펠릿보다도 큰 직경의 X선을 사용한 경우, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크는 검출되지 않는다. 또한, nc-OS에 대하여 펠릿보다도 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자 회절을 행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 행하면, 원을 그리듯이(고리 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 고리 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이, 펠릿(나노 결정) 사이에서는 결정 방위가 규칙성을 갖지 않은 점에서, nc-OS를 RANC(Random-Aligned nanocrystals)를 갖는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는, 비정질 산화물 반도체보다도 규칙성이 높은 산화물 반도체이다. 그러므로, nc-OS는 a-like OS나 비정질 산화물 반도체보다도 결함 준위 밀도가 낮다. 단, nc-OS는, 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는, CAAC-OS와 비교하여 결함 준위 밀도가 높다.
＜a-like OS＞
a-like OS는, nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다. a-like OS는, 고분해능 TEM상에 있어서 공동이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에서는 결정부가 명확히 확인되는 영역과 결정부가 확인되지 않는 영역이 있다. 공동을 갖기 때문에, a-like OS는 불안정한 구조이다. a-like OS는, 전자 조사에 의하여 결정부의 성장이 보이는 경우가 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사에 의한 결정부의 성장이 거의 보이지 않는 것을 알 수 있다. 즉, a-like OS는, nc-OS 및 CAAC-OS에 비하여, 불안정한 구조인 것을 알 수 있다.
또한, 공동을 갖기 때문에, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는 a-like OS의 밀도는 같은 조성의 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성의 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이 된다. 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 성막하는 것 자체가 곤란하다.
예를 들어, In:Ga:Zn=1:1:1[원자수 비]을 만족시키는 산화물 반도체에 있어서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예를 들어 In:Ga:Zn=1:1:1[원자수 비]을 만족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수 비]을 만족시키는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성을 갖는 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 다른 단결정을 조합함으로써, 원하는 조성의 단결정에 상당하는 밀도를 추산할 수 있다. 원하는 조성의 단결정에 상당하는 밀도는, 조성이 상이한 단결정을 조합하는 비율에 대하여 가중 평균을 사용하여 추산하면 된다. 단, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 추산하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 여러 가지 구조를 취하고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는, 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 갖는 적층막이라도 된다.
(실시예 1)
실시형태 1에서는 OS 트랜지스터가 이상적인 전하 유지 기능을 발현시키는 부유 노드를 구성할 수 있는 것을 이용한 오버드라이브 구동을 기재하였다. 본 발명자들은 OS 트랜지스터를 적용한 FPGA(OS FPGA)를 설계하여 시제하였다. 본 실시예에서는 OS FPGA가 서브스레숄드 전압 구동에 적합한 것을 설명한다.
I. 인트로덕션
센서 네트워크로서 극히 다수의 센서 디바이스를 부설(敷設)하는 시스템이 제안되고 있다. 이러한 시스템을 위한 디바이스에서는 배터리 교환 등의 메인터넌스가 필요 없고, 보수성을 높게 하기 위하여 대기 시에 자연 에너지로부터의 환경 발전에 의한 극저전압 및 초저소비 전력 구동의 실현이 기대되고 있다.
극저전압 동작을 위한 디바이스로서 특별한 설계 지침에 따라 특수한 스탠더드 셀이나 라이브러리를 이용한 ASIC가 제안되고 있다. 극저전압 및 초저소비 전력 구동을 위하여 설계된 ASIC는 고유의 애플리케이션에 특화된 하드웨어 구성이기 때문에 센서 네트워크를 위한 디바이스로서 채용하면 상정한 애플리케이션 이외에 이용할 수 없다는 문제가 있다. 또한, 센서 네트워크 특유의 동작인 대기 시에는 극저전압 및 초저소비 전력 구동을, 신호 처리 시에는 고성능 처리를 실현하는, 다종다양한 디바이스가 요구되므로 처리 요구에 따라 회로 구성을 유연하게 변경 가능한 FPGA가 최적의 디바이스로서 기대되고 있다(비특허문헌 1).
그러나, FPGA는 ASIC와 같은 설계 기법만으로는 극저전압 구동을 실현할 수 없다는 문제가 있다. 예를 들어, 정상인 논리 전달을 저해하는 신호 전위의 저하를 일으키는, 경로 스위치를 구성하는 패스 트랜지스터에서의 문턱 전압(Vth)의 강하나 저Ion/Ioff비로 인한 정적 누설 전류에 대한 대처가 필요하다(비특허문헌 4). FPGA의 극저전압 구동을 위하여 신호 전위의 Vth 강하를 막는 목적으로 경로 스위치를 패스 트랜지스터 대신 3상태 버퍼로 변경하는 방법이 제안되고 있지만, 회로 면적 및 소비 전력이 증가된다는 문제가 있다. 또한, 저Ion/Ioff비로 인한 정적 누설 전류를 저감하는 목적으로 문턱 전압이 높은 트랜지스터를 채용하여, Ioff를 낮게 하는 방법(비특허문헌 4)이 제안되고 있지만, Ion도 낮게 되기 때문에, 극저전압 구동을 위한 회로의 최적화가 어렵다. 그러므로, 극저전압화를 실현하기 위한 개선이 더 요구된다.
본 실시예에서는 서브스레숄드 동작에 적합한 OS FPGA에 대하여 설명한다. 특히 OS 트랜지스터가 이상적인 전하 유지 기능을 갖는 부유 노드를 구성할 수 있는 것을 이용하여, 비휘발성 컨피규레이션 메모리, PLE 사이에 접속을 제어하는 프로그램 가능한 경로 스위치(PRS), 및 세립도의 파워 게이팅을 실현하는 프로그램 가능한 파워 스위치(PPS)에 OS 트랜지스터를 적용하고 오버드라이브를 채용함으로써 극저전압 구동을 실현하는 방법을 제안한다.
PRS는 Vth 강하가 문제가 되는, 패스 트랜지스터를 구성하는 n채널형 Si 트랜지스터(nch-Si 트랜지스터)의 게이트를 부유 게이트로 하고, 상기 부유 게이트의 전위를 향상시키는 오버드라이브를 구현, PPS는 PLE의 고전위전위의 공급을 제어하는 p채널형 Si 트랜지스터(pch-Si 트랜지스터)의 게이트를 부유 게이트로 하고, 상기 부유 게이트의 전위를 저하시키는 오버드라이브를 구현함으로써 PRS 및 PPS는 고Ion/Ioff비의 구동이 가능하게 되고, 안정된 극저전압 구동이 기대된다. 상기 구성에서는 극저 누설 전류의 OS 트랜지스터를 기록 제어 트랜지스터로 하는 부유 게이트를 구성하여 오버드라이브 전위를 유지하기 때문에 오버드라이브 전위를 항상 공급할 필요도 없으므로 부유 게이트의 전위 유지에 필요한 소비 전력을 극히 낮게 억제할 수 있다. 또한, PPS의 오버드라이브 구동에서는 음전원이 필요 없고, 부유 게이트에 음의 오버드라이브 전위를 생성할 수 있기 때문에 회로 구성의 간소화와 소비 전력의 저감이 가능하다.
본 실시예의 개요는 이하와 같다. 먼저, II절에서 서브스레숄드 동작용 설계에서의 과제를 정리한다. 또한 본 실시예에서 기재하는, 위에서 제안한 PRS와 PPS의 오버드라이브 구동의 방법과 그 특징을 설명한다. III절에서 본 실시예의 OS FPGA의 시스템 구성과 그 동작을 설명하고, IV절에서 시제한 OS FPGA칩이 갖는 각 기능의 검증 결과를 나타내고, 그 결과에 대한 고찰을 설명한다. 마지막으로 V절에서 본 실시예를 총괄한다.
II. OS FPGA의 저전압 설계
본 절에서는 OS FPGA의 저전압 설계에 대하여 설명한다.
II-A. OS FPGA의 설계 과제
먼저 본 실시예에서 제안하는 OS FPGA(이하 본 OS FPGA)에 앞서 본 발명자들이 설계한 OS FPGA(이하 이전 OS FPGA)를 바탕으로 서브스레숄드 동작용 설계의 과제를 확인한다. 도 22에 이전 OS FPGA의 프로그램 가능한 경로 스위치와 프로그램 가능한 파워 스위치에 주목한 회로 구성을 나타내었다.
또한, 본 실시예에서 참조하는 도면에 있어서, "OS"가 부기된 트랜지스터는 OS 트랜지스터이고, "OS"가 부기되지 않는 트랜지스터는 Si 트랜지스터이다. 본 실시예에서 OS 트랜지스터의 산화물 반도체는 CAAC구조를 갖는 In-Ga-Zn 산화물이다. 여기에서는 이러한 In-Ga-Zn 산화물이 사용된 OS 트랜지스터를 IGZO 트랜지스터라고 부르기로 한다.
도 22에 나타낸 이전 OS FPGA는 프로그래머블 로직 엘레먼트(PLEpv), nch-Si 트랜지스터로 구성되는 경로 스위치(PRSpv), 컨텍스트 컨트롤러, 컨피규레이션 컨트롤러를 갖는다.
PRSpv는 2개의 프로그램 가능한 경로 스위치(PRScfg ＿ pv, PRSctx ＿ pv)를 갖고 있고, PRSctx＿pv를 가짐으로써 멀티 컨텍스트 기능을 실현한다. PRScfg ＿ pv는 OS 트랜지스터, nch-Si 트랜지스터, 및 노드(Ncfg ＿ pv)를 갖고 있고, 노드(Ncfg ＿ pv)의 전위로 제어된다. 노드(Ncfg＿pv)는 컨피규레이션 데이터(Dcfg ＿ pv)의 유지 노드이다. OS 트랜지스터는 기록 신호(Wcfg ＿ pv)로 제어된다. PRSctx ＿ pv는 nch-Si 트랜지스터, 노드(Nctx ＿ pv)를 갖고 있고, 노드(Nctx ＿ pv)의 전위로 제어된다. 노드(Nctx＿pv)는 컨텍스트 데이터(Dctx ＿ pv)의 유지 노드이다.
PLEpv는 PLE코어(PLEcore ＿ pv), 프로그램 가능한 경로 스위치(PPSpv)를 갖는다. PPSpv를 제어함으로써 세립도의 파워 게이팅 기능이 실현된다. PLEcore ＿ pv의 전원 전압은 VDD이다. PPSpv는 pch-Si 트랜지스터 및 노드(Npps ＿ pv)를 갖고, 노드(Npps ＿ pv)의 전위로 제어된다. 노드(Npps＿pv)는 PPS데이터(Dpps ＿ pv)의 유지 노드이다.
PRSpv의 각종 제어 신호는 컨피규레이션 컨트롤러, 컨텍스트 컨트롤러로 생성되고, PPSpv의 제어 신호는 컨피규레이션 메모리 블록으로부터 공급된다. 각 회로의 전원 전압은 VDD이다. 또한, 이들 제어 신호를 위하여 버퍼가 제공되어 있다. Dctx ＿ pv, Dcfg＿pv, Dpps ＿ pv용의 각 버퍼의 전원 전압은 VDD이고, Wcfg ＿ pv용의 버퍼의 전원 전압은 VDD보다 높고, VDD2이다. 이것은 OS 트랜지스터의 문턱 전압이 nch-Si 트랜지스터보다 높기 때문이다.
본 발명자들의 PLE의 설계에서는 ASIC를 포함하고 일반적인 서브스레숄드 동작에 적용 가능한 설계지침(비특허문헌 5, 6), 특히, 트랜지스터 스택의 개수 제한을 채용한다. 여기에서는 트랜지스터 스택의 최대수는 2로 제한된다(비특허문헌 5). 이전 설계에서는 NOT, 2입력 NAND, 2입력 NOR, 및 이들의 게이트 회로를 조합한 레지스터를 포함하는 스탠더드 셀 라이브러리가 채용되고 있다.
FPGA 고유의 과제로서 PRS를 구성하는 패스 트랜지스터의 문턱 전압(Vth) 강하에 대한 대책, 및 저Ion/Ioff(온 전류/오프 전류)비에 의한 정적 누설 전류에 대한 대책이 요구된다(PRS의 과제). 이전 OS FPGA에서는 PRScfg ＿ pv에서의 입력 신호선과 노드(Ncfg＿pv)와의 용량 결합을 이용한 부스팅에 의하여, PRSpv에서의 Vth 강하를 개선할 수 있다. 그러나 서브스레숄드 동작으로는 입력 신호의 진폭이 작게 되기 때문에 부스팅 효과로는 충분하지 않으며 대책이 더 요구된다. 또한, PRSctx ＿ pv에 대해서도 정상적인 신호 전달을 위한 대책이 요구되고 있다.
또한, 이전 OS FPGA의 저소비 전력화의 핵심 기술인 세립도의 파워 게이팅 기능, 컨텍스트 전환 기능, 및 섀도우 레지스터(SR)를 계승하기 위하여 다음과 같은 과제를 서브스레숄드 동작에서도 해소하는 것이 요구된다.
첫 번째로, 세립도의 파워 게이팅에 필요한 PPS의 추가는 트랜지스터 스택의 개수의 실질적인 증가가 되기 때문에 Ion를 유지하는 대책이 요구된다(PPS의 과제). 두 번째로 고속 컨텍스트 전환(FCS, Fast Context Switch) 기능을 실현하기 위해서는 PRS와 마찬가지의 경로 스위치에서 신호 전위가 Vth 강하되는 것에 대한 대책이 요구된다(FCS의 과제). 세 번째로 섀도우 레지스터(SR)의 기능을 실현하기 위해서는 스토어용 트랜지스터의 유지 전위의 Vth 강하와, 로드용 트랜지스터의 Ion 전류의 저하를 해결하는 대책이 요구된다(SR의 과제).
II-B. 오버드라이브 아키텍처(architecture)
II-A절에서 예를 든 PRS 및 PPS의 과제를 해결하기 위하여 오버드라이브 구동이 채용되고 있다. 도 22의 구성에 있어서, PRScfg ＿ pv에 양으로 오버드라이브된 고전위의 컨피규레이션 데이터의 기록, PRSctx ＿ pv의 Nctx ＿ pv에 양으로 오버드라이브된 고전위의 컨텍스트 선택 신호의 기록, 및 PPSpv의 Npps ＿ pv에 음으로 오버드라이브된 저전위 신호의 기록에 의하여, 오버드라이브 구동이 가능하다. 그러나 이 구조이면 컨텍스트 선택 신호를 생성하는 고전위 회로에 더하여 음전위의 신호를 생성하는 회로의 추가가 필요하며, 전압 변환으로 인한 에너지 효율의 저하나 소비 전력의 증가는 피할 수 없다.
그래서, 본 실시예에서는 PRS 및 PPS의 과제를 해결하기 위하여 OS 트랜지스터가 이상적인 전하 유지 기능을 갖는 부유 노드를 구성할 수 있는 것을 이용한 오버드라이브가 채용된다. 본 구동 방법에서는 PRS 및 PPS의 오버드라이브되는 게이트는 부유 게이트화되고, 고전위 신호를 생성하는 회로는 상기 게이트의 데이터를 갱신하는 경우에만 액티브이다. 상기 게이트와 OS 트랜지스터는 오버드라이브 전압의 유지에 필요한 전력이 극히 낮은 비휘발성 아날로그 메모리를 이루어, 이것은 본 구동 방법의 채용에 효과적이다.
도 23에 본 실시예의 OS FPGA의 주요부를 나타내었다. 도 23에 나타낸 본 OS FPGA는 PLE, PRS, 컨텍스트 컨트롤러, 컨피규레이션 컨트롤러, 컨피규레이션 메모리 블록을 갖는다. PLE는 PLE코어(PLEcore), PPS를 갖는다. PRS는 PRScfg, PRSctx를 갖는다. INprs＿L은 PRS의 입력 노드이고, OUTprs＿L은 출력 노드이다. PRScfg, PRSctx 및 PPS는 각각 컨피규레이션 메모리, 컨텍스트 메모리, 및 PPS 데이터를 기억하는 메모리(PPS메모리)에 상당한다.
PRScfg는 OS 트랜지스터(MOcfg), 고Vth의 패스 트랜지스터(MScfg), 및 노드(Ncfg)를 갖는다. MOcfg에는 컨피규레이션 컨트롤러로부터 기록 신호(Wcfg＿H), 컨피규레이션 데이터(Dcfg＿H)가 입력된다. PRSctx는 OS 트랜지스터(MOctx), 고Vth의 패스 트랜지스터(MSctx), 노드(Nctx)를 갖는다. MOctx에는 컨텍스트 컨트롤러로부터 기록 신호(Wctx＿H), 컨텍스트 데이터(Dctx＿H)가 입력된다. Dcfg＿H는 Ncfg에 기록되고, Dctx＿H는 Nctx에 기록된다. PRS의 도통 상태는 Dcfg＿H, Dctx＿H의 전위에 의하여 제어된다.
LVDD는 PLEcore의 전원 전압이다. PPS는 pch-Si 트랜지스터, OS 트랜지스터(MOpps), 노드(Npps)를 갖고, PLEcore로의 LVDD의 공급을 제어한다. pch-Si 트랜지스터는 파워 스위치이며, Npps에 공급된 PPS 데이터(Dpps＿L)에 의하여 도통 상태가 제어된다. Dpps＿L은 컨피규레이션 메모리 블록으로부터 PPS에 입력된다.
본 OS FPGA는 3개의 전원 도메인: 입출력(IO) 도메인, HVDD 도메인, LVDD 도메인을 갖는다. 또한, 부호의 말미에 추가된 부호＿H, 부호＿L은 각각 HVDD 도메인, LVDD 도메인의 요소나, 거기서 생성되는 신호인 것을 나타내고 있다.
본 OS FPGA에는 데이터 신호용 버퍼, 기록 신호용 버퍼가 제공되어 있다. 이들 버퍼는 대응하는 회로의 전원 전압으로 동작한다. 컨피규레이션 컨트롤러의 전원 전압은 HVDDcfg(기록 신호용 HVDDcfg ＿w, 데이터 신호용 HVDDcfg ＿d)이고, 컨텍스트 컨트롤러의 전원 전압은 HVDDctx(기록 신호용 HVDDctx＿w, 데이터 신호용 HVDDctx＿d)이다. HVDDcfg, HVDDctx는 LVDD보다 높다. 오버드라이브 전압을 고려하여 데이터 신호용 전원 전압(HVDDcfg ＿d, HVDDctx ＿d)을 LVDD보다 높게 하고, 또한 MOcfg, MOctx의 Vth를 고려하여 기록 신호용 전원 전압(HVDDcfg ＿w, HVDDctx ＿w)을 데이터 신호용 전원 전압보다 높게 함으로써, 기록 전위의 편차를 억제할 수 있다. FCS의 과제와 SR의 과제는 PRS 및 PPS의 오버드라이브 구동에 의하여, 해결된다. 이하, 본 실시예의 PRS, PPS의 자세한 동작 방법을 나타낸다.
(PRS의 오버드라이브)
도 24에 PRS의 오버드라이브 동작의 타이밍 차트를 나타내었다. 컨피규레이션 동작은 컨피규레이션 시(Wcfg＿H="H")에 컨피규레이션 데이터(Dcfg＿H)를 컨피규레이션 메모리(PRScfg)에 기록함으로써 실행된다. Ncfg의 전위는 LVDD+ΔVcfg 또는 GND가 된다. ΔVcfg는 컨피규레이션 메모리(PRScfg)의 오버드라이브 전압이다. 컨피규레이션 메모리는 용량에 전위를 기록하는 단순한 동작을 행하기 때문에, SRAM과 달리 재기록, 및 데이터 유지 동작의 마진이 넓으며 극저전압에서도 정상적인 동작이 용이하다.
컨피규레이션 완료 시와 컨텍스트 전환 시에는, Wctx＿H를 "H"로 하여 컨텍스트 데이터(Dctx＿H)를 컨텍스트 메모리(PRSctx)에 기록한다. Nctx의 전위는 LVDD+ΔVctx 또는 LVDD가 된다. ΔVctx는 컨텍스트 메모리(PRSctx)의 오버드라이브 전압이다. 선택된 컨텍스트의 컨피규레이션 데이터에 대응하여 PRS의 도통 상태가 결정된다.
컨피규레이션 메모리에 컨피규레이션 데이터를 기록한 후, MOcfg를 오프 상태로 함으로써 (Wcfg＿H="L"), Ncfg는 부유 노드가 되고, 고전위 데이터(LVDD+ΔVcfg/GND)를 유지한다. 컨텍스트 메모리도 마찬가지로, MOctx를 오프 상태로 함으로써(Wctx＿H="L"), Nctx는 부유 노드가 되고, 고전위 데이터(LVDD+ΔVctx/GND)를 유지한다. MOcfg, MOctx는 극히 작은 누설 전류를 갖는 OS 트랜지스터이기 때문에 Ncfg 및 Nctx를 전위의 변화가 작은 이상적인 부유 노드로 할 수 있기 때문에 컨피규레이션 메모리 및 컨텍스트 메모리는 비휘발성 아날로그 메모리로서 동작한다.
MScfg를 온 상태로 하는 경우, 그 게이트에 고전압(LVDD+ΔVcfg)이 입력되기 때문에 MScfg는 오버드라이브된다. MSctx도 마찬가지로 게이트에 LVDD+ΔVctx가 입력됨으로써 MSctx는 오버드라이브된다. 상기 오버드라이브에 의하여 패스 트랜지스터(MScfg, MSctx)의 고Ion/Ioff비가 유지되기 때문에 PRS의 출력 신호(OUTprs＿L)의 전위는 저하하지 않는다.
컨피규레이션 메모리, 컨텍스트 메모리는 비휘발성 아날로그 메모리로 간주할 수 있기 때문에 데이터 유지, 즉, 오버드라이브 전압을 부유 게이트에서 유지하는 데 필요한 소비 전력은 낮다. 컨피규레이션 메모리에서는 Wcfg＿H, Dcfg＿H를 저전위로 함으로써 MOcfg를 오프 상태로 하고 Ncfg를 부유 상태로 하고, 컨텍스트 메모리에서는 Wctx＿H, Dctx＿H를 저전위로 함으로써 MOctx를 오프 상태로 하고, Nctx를 부유 상태로 한다. 따라서, 컨피규레이션 데이터, 컨텍스트 데이터의 기록을 행하는 기간에만 컨피규레이션 컨트롤러, 및 컨텍스트 컨트롤러에 전원 전압을 공급하여, 그 외의 기간에는 HVDD 도메인을 파워 게이팅할 수 있다. 따라서, 소비 전력을 효과적으로 저감할 수 있다.
또한, Wcfg＿H용 신호선, Wctx＿H용 신호선에는 파워 게이팅 시에 액티브가 되는 풀다운(pull-down)용 OS 트랜지스터가 제공되어 있다. 따라서, 파워 게이팅 중에 이들 신호선의 전위는 GND로 유지되기 때문에 MOcfg, MOctx의 오프 상태는 확실히 유지된다. OS 트랜지스터는 극소Ioff를 가지므로, 비(非)액티브 시에는 신호선에 미치는 풀다운용 OS 트랜지스터의 영향은 무시할 수 있을 만큼 작다.
(PPS의 오버드라이브)
도 25에 PPS의 오버드라이브의 동작 타이밍 차트를 나타내었다. 컨피규레이션 완료 시와 컨텍스트 전환 시에 Wpps＿H를 "H"로 하고, PPS에 PPS데이터(Dpps＿L)를 기록한다. Npps의 전위는 LVDDh 또는 GND이다.
PPS에 PPS데이터를 기록한 후, Wpps＿H를 "L"로 하고 MOpps를 오프 상태로 하면, Npps는 부유 노드가 되고, 전위(LVDDh/GND)를 유지한다. 도 25는 Dpps＿L의 전위가 GND인 예를 나타낸 것이고, Npps의 전위는 GND가 된다. 여기서, LVDD 도메인의 전압을 고전위(LVDDh)로부터 저전위(LVDD)로 저하시킴으로써, Npps(pch-Si 트랜지스터의 게이트)와 LVDD 전원 노드 사이의 기생 용량을 통한 용량 결합에 의하여 Npps의 전위가 저하된다. 여기서 LVDD 도메인의 전압을 저하시킬 때, Npps의 전위가 LVDDh일 경우는, pch-Si 트랜지스터는 오프 상태이기 때문에 LVDD 전원 노드와 Npps와의 용량 결합이 작아, Npps의 전위는 거의 변화하지 않는다. 한편, Npps의 전위가 GND일 때 용량 결합이 크기 때문에 Npps의 전위는 크게 변화된다.
즉, 음전압을 생성하는 전원 회로를 제공하지 않아도, PPS의 pch-Si 트랜지스터의 오버드라이브를 할 수 있다. MOpps는 OS 트랜지스터이기 때문에 오버드라이브 후에 Wpps＿H를 "L"로 하여 MOpps를 오프 상태로 하면, Npps는 부유 노드가 되고, 데이터(LVDDh/-ΔVpps, 여기서 ΔVpps는 PPS의 오버드라이브 전압임)를 유지할 수 있다.
상기 오버드라이브에 의하여, pch-Si 트랜지스터는 고Ion/Ioff비를 유지하고, 양호한 스위칭 특성을 갖는다. PPS는 비휘발성 아날로그 메모리라고 간주할 수 있기 때문에 데이터 유지, 즉, 오버드라이브 전압을 부유 게이트에 유지하는 데 필요한 소비 전력은 낮다. 또한, 컨텍스트 데이터의 갱신 시에만, LVDD 도메인의 전압을 고전위(LVDDh)로 하고, 그 외의 기간에는 저전위로 할 수 있기 때문에 저소비 전력화가 가능하다.
실시형태 1에서 설명한 링 오실레이터(RO5)의 시뮬레이션 결과(도 2의 (B) 참조)가 나타낸 바와 같이, 저전압 구동에서는 pch-Si 트랜지스터의 게이트 전위를 0V로부터 약간 음전위 측으로 변화함으로써 동작 능력이 크게 개선된다. 즉, 본 명세서에서 기재하는 오버드라이브는 서브스레숄드 동작에 유리한 방법이다.
(오버드라이브의 검증)
SPICE 시뮬레이션을 행하여, PRS 및 PPS의 오버드라이브의 효과를 검증하였다. PPS를 사용하지 않고 7쌍의 PLE와 PRS를 루프형으로 연결한 7단 PRS 링 오실레이터(RO7prs)와, PRS를 사용하지 않고 7개의 PLE를 루프형으로 연결한 7단 PPS 링 오실레이터(RO7pps)와, 7개의 2입력NOR만을 루프형으로 연결한 7단 링 오실레이터(RO7nor)에 대하여 검증하였다. RO7prs, RO7pps에서는 PLEcore를 2입력NOR로서 기능시킨다.
시뮬레이션을 위하여, 0.8μm OS 트랜지스터/0.18μm CMOS 트랜지스터의 하이브리드 프로세스를 기초로 하여 만들어진 IGZO 트랜지스터, nch-Si 트랜지스터(NMOS), 및 pch-Si 트랜지스터(PMOS)의 파라미터를 사용하였다. 도 26의 (A)에 같은 프로세스의 IGZO 트랜지스터, nch-Si 트랜지스터, pch-Si 트랜지스터의 Id-Vg(드레인 전류-게이트 전압) 특성, 및 도 26의 (B)에 이들의 사양을 나타내었다.
도 26의 (B)에 있어서, Vd는 Id-Vg 특성을 측정하였을 때의 드레인 전압이고, Icut(컷오프 전류)는 Vg가 0V일 때의 Id이다. IGZO 트랜지스터의 Icut는 1×10-13A 미만이기 때문에 IGZO 트랜지스터는 전하 유지가 양호한 것이 요구되는 아날로그 메모리에 적합하다. 고속 동작이 요구되는 논리회로는 nch-Si 트랜지스터 및 pch-Si 트랜지스터로 구성된다.
도 27의 (A)에는 SPICE 시뮬레이션에 의하여 추산된 FRO7prs/FRO7nor의 ΔVcfg, ΔVctx 의존성을 나타내고, 도 27의 (B)는 FRO7pps/FRO7nor의 -ΔVpps의존성을 나타내었다. FRO7prs는 RO7prs의 발진 주파수이고, FRO7pps는 RO7pps의 발진 주파수이고, FRO7nor은 RO7nor의 발진 주파수이다. FRO7prs/FRO7nor, FRO7pps/FRO7nor은 주파수 감쇠율을 나타내었다. 여기에서는 LVDD를 100mV로부터 600mV 사이에서 100mV마다 변화시켰다.
도 27의 (A)에서 FRO7prs/FRO7nor은 LVDD가 200mV 이하이고, 또한 ΔVcfg, ΔVctx가 400mV 이상인 경우, 급격하게 상승하여 0.9에 달하고 있다.
도 27의 (B)에서 LVDD가 300mV 이하인 경우에, FRO7pps/FRO7nor은 0.9를 넘어, RO7pps의 주파수 특성이 개선된다. RO7pps에서 PPS의 추가에 의하여 트랜지스터의 스택 개수는 3에 상당하지만, 200mV의 서브스레숄드 동작이라도, -ΔVpps=-100mV의 오버드라이브 구동에 의한 PPS의 Ion에 의하여 RO7pps는 트랜지스터의 스택 개수가 2인 CMOS 회로와 동급의 구동 능력을 갖는다.
이 주파수 특성의 개선은, 각 스위치의 저항이 게이트 출력 지연에 대하여 무시할 수 있을 만큼 오버드라이브에 의하여 작게 되기 때문이다. 또한 컨피규레이션 데이터 갱신 시의 고전위 사용으로 인한 전력 증가가 우려될 사항이기는 하지만 IV-B절에서 설명한 바와 같이, 오버 헤드 전력은 0.17% 이하로, 작다는 것을 확인하였다. 즉, PRS 및 PPS의 오버드라이브가 서브스레숄드 동작에 있어서 고효율이다.
이 결과로부터, 환경 발전에 의한 전원 공급이 용이한 동작 전압으로서 LVDD=200mV를 상정하고, PRS 및 PPS의 영향으로 인한 주파수의 저하를 10% 정도 허용하는 구성을 얻기 위하여 ΔVcfg, ΔVctx=400mV, 및 -ΔVpps=-100mV를 타깃으로 한다.
III. OS FPGA의 회로 설계
본절에 있어서, 상기 설계 지침에 기초하여 설계한 본 OS FPGA에 대하여 설명한다.
III-A. OS FPGA의 구성
도 28은 본 OS FPGA의 구성을 나타낸 블록도이다. 본 OS FPGA는 멀티 컨텍스트에 대응하고 있고, 컨텍스트 개수는 2이다.
IO도메인에는 복수의 프로그램 가능한 IO회로를 갖는 입출력 블록(PIOB)의 고전위 도메인이 속한다. HVDD 도메인에는 컨피규레이션 컨트롤러(행 드라이버 회로, 열 드라이버 회로를 포함함)와, 컨텍스트 컨트롤러가 속한다. LVDD 도메인에는 로직 어레이 블록과 PIOB의 저전위 도메인이 속한다.
로직 어레이 블록은 2개의 PLE 블록(PLEB)과, 3개의 PRS 블록(PRSB)을 갖는다. 각 PLEB는 10개의 PLE를 갖는다. PRSB는 복수의 PRSA(PRS 어레이)를 갖는다. PRSA는 복수의 PRS를 갖는 경로 스위치다. PRSA를 나타내는 블록 내의 표기는 그 기능을 나타내고 있다. 예를 들어, "PLE[0*] to IO[00]"란, PRSA가 PLE[00]-PLE[09]의 출력 노드와 입출력 회로(IO[00])의 입력 노드 사이의 도통 상태를 제어하는 기능을 갖는 것을 나타내고 있다.
(PRS)
도 29에 PRS의 회로도를 나타내었다. 도 29의 PRScfg는 도 23의 PRScfg에 용량 소자(Ccfg)를 추가한 회로 구성을 갖는다. PRScfg＜0＞와 PRSctx＜0＞가 전기적으로 직렬로 접속되어 경로 스위치쌍을 구성하고, PRScfg＜1＞와 PRSctx＜1＞가 전기적으로 직렬로 접속되고 다른 경로 스위치쌍을 구성한다. 이들 경로 스위치쌍은 INprs＿L과 OUTprs＿L 사이에 병렬로 전기적으로 접속되어 있다.
(PLE)
도 30에 PLE의 회로 구성을 나타내었다. 도 30에 나타낸 PLE는 PPS, PLEcore, 및 컨피규레이션 메모리 블록(CMB)을 갖는다. PLE에 PPS를 제공함으로써 세립도의 파워 게이팅이 가능하다.
PLEcore는 5개의 2입력(EXOR), LUT, 복수의 MUX, 2개의 SEL, 레지스터, 및 복수의 메모리 회로(MM), 4개의 입력 노드(INple＿L＜0＞-INple＿L<3>), 하나의 출력 노드(OUTple＿L)를 갖는다. MM는 MOcm(OS 트랜지스터)와 CMB로 구성되고, 컨피규레이션 데이터 및 컨텍스트 데이터를 기억한다. Wcm＿H는 MOcm의 제어 신호이다.
세립도의 파워 게이팅을 위하여 레지스터에는 휘발성 레지스터(VR)와 섀도우 레지스터(SR)가 제공되어 있다. SR는 VR의 데이터를 백업하기 위한 비휘발성 레지스터이고, 스토어용 트랜지스터(OS 트랜지스터), 로드용 트랜지스터, 및 용량 소자를 포함한다. 스토어용 트랜지스터와 용량 소자에 의하여 비휘발성 아날로그 메모리가 구성된다.
레지스터에는 각종 제어 신호가 입력된다. SR에는 ph1, ph2로 이루어지는 2상 클록 신호, WS＿H(스토어 신호), WL＿H(로드 신호)가 입력된다. ph1, ph2는 본 OS FPGA에 제공된 클록 생성 장치로 생성된다. WS＿H는 SR에 데이터를 백업하기 위한 동작(스토어 동작)을 제어한다. WS＿H는 외부로부터 입력된다. WL＿H는 SR로부터 VR로 데이터를 재기록 동작(로드 동작)을 제어한다. WL＿H는 HVDD 도메인에 속하는 노멀리 오프 컨트롤러로 생성된다.
스토어용 트랜지스터를 WS＿H에 의하여 오버드라이브함으로써 백업 데이터 전위의 Vth 강하를 회피한다. 또한, WL＿H로 오버드라이브됨으로써 로드용 트랜지스터는 VR 내의 데이터 유지용 인버터 래치보다도 높은 온 전류를 가지기 때문에 확실한 데이터의 스토어 및 로드를 할 수 있다.
(CMB)
CMB는 프로그램 가능한 접지 접속(PGC, programmable ground connection)을 사용한 접지 전위 공급 회로와 프리차지 회로를 갖는다. PGC는 도 29의 PRS와 같은 회로 구성을 갖는다. CMB에 있어서는 입력 노드(INprs＿L)가 접지 접속되고, 출력 노드(OUTprs＿L)가 프리차지 회로의 입력 노드(Npc)에 전기적으로 접속되어 있다. 이전의 PLE용 메모리 회로에 비하여 소자 수가 저감되기 때문에 본 CMB의 면적 효율은 향상된다. 프리차지 회로는 2개의 pch-Si 트랜지스터와 하나의 인버터로 구성되어 있는 다이내믹 로직 회로이다. Wpc＿H는 Npc의 프리차지 동작을 제어하는 신호이며, 컨텍스트 컨트롤러로 생성된다.
도 31에 CMB의 타이밍 차트를 나타내었다. Wpc＿H가 "H"인 기간은 CMB(프리차지 회로)의 프리차지 기간이고, Wpc＿H가 "L"인 기간은 CMB(프리차지 회로)의 평가 기간이다. 프리차지 동작 후에 컨피규레이션 데이터(Dcfg＿H) 및 선택된 컨텍스트에 의존하여, CMB는 Npc의 LVDD 전위를 유지 또는 방전한다. 컨텍스트 전환 동작 시에, CMB는 출력 데이터를 갱신한다(리프레시한다). 컨피규레이션 모드에서는 HVDD 도메인 전체에 전원이 공급되고, 컨텍스트 전환 모드에서는 컨텍스트 컨트롤러에만 전원이 공급된다. 사용자 동작 모드에서는 HVDD 도메인의 회로는 동작할 필요가 없기 때문에 파워 게이팅에 의하여 전원이 오프된다.
(LS)
도 32에 PIOB에서의 레벨 시프터(LS)의 회로도를 나타내었다. 본 OS FPGA의 내부 도메인과 외부 회로의 접속을 용이하게 하기 위해서 LS는 LVDD 전위로부터 IO 도메인 전위(IOVDD)로 신호를 승압한다. LS는 승압 배율이 높은 것이 요구된다. 공지의 레벨 시프터(비특허문헌 7)를 기초로 하여, 몇 개의 OS 트랜지스터(MOpass, MOov)가 추가된다. MOpass, MOov는 극소 오프 누설 전류를 갖고, 또한 저전압 구동의 Si 트랜지스터보다 고Ion/Ioff비를 갖는다. 따라서, MOpass의 게이트와 LS의 출력 노드(OUT, OUTB)와의 용량 결합에 의한 오버드라이브에 의하여 LS의 구동 능력을 저하시키지 않고 정적 오프 누설 전류를 저감할 수 있다. 오버드라이브 전압은 MOov가 오프 상태가 되는 것으로 유지된다. II-B절의 SPICE 시뮬레이션(도 27 참조)과 같은 파라미터를 사용하여 SPICE 시뮬레이션을 행하여, OS 트랜지스터의 추가에 의하여 LS의 정적 소비 전력이 약 30% 저감하는 것이 확인되었다. 따라서, 본 실시예의 LS는 정적 누설 전력의 억제에 크게 기여한다.
III-B. OS FPGA의 상태 천이
도 33의 (A)에 본 OS FPGA의 상태 천이도를 나타내고, 도 33의 (B)에 본 OS FPGA의 각 동작 상태의 일람표를 나타내었다. 본 OS FPGA는 컨피규레이션 모드, 사용자 동작 모드, 컨텍스트 전환 모드, 갱신 모드의 4가지 동작 상태를 천이한다. 이하 4가지 동작 상태에 대하여 설명한다.
컨피규레이션 모드에서는 기동(전원 온)시 또는 시스템 리셋 시에 컨피규레이션 데이터를 모든 컨피규레이션 메모리에 기록하고 모든 도메인에 전원이 공급된다.
사용자 동작 모드에서는 프로그램 가능한 영역에서, 컨텍스트에 따라 선택된 컨피규레이션 데이터에 의하여 설정되는 회로 동작이 실행되고, LVDD 도메인에만 전원이 공급된다. 파워 게이팅에 의하여 컨피규레이션 컨트롤러, 컨텍스트 컨트롤러로의 전원(HVDDcfg, HVDDctx)의 공급은 정지된다.
컨텍스트 전환 모드에서는 프로그램 가능한 영역에서의 회로 동작은 정지되고, 컨텍스트 컨트롤러, 및 LVDD 도메인에 전원(HVDDctx, LVDD)이 공급된다. PLE, PRS의 컨텍스트 메모리에 컨텍스트 데이터를 기록한 후는 파워 게이팅에 의하여 컨텍스트 컨트롤러로의 전원(HVDDctx) 공급은 다시 정지된다. 사용자 동작 모드로부터 컨텍스트 전환 모드를 거쳐 사용자 동작 모드로 되돌아가는 천이, 즉, 컨텍스트의 전환은 1클록으로 가능하다.
갱신 모드에서는 선택되어 있지 않은 컨텍스트에 대응하는 컨피규레이션 메모리의 컨피규레이션 데이터를 갱신하는 동작을 행하여, 사용자 동작 모드의 컨피규레이션 영역의 회로 동작을 계속하고, 컨피규레이션 컨트롤러, 및 LVDD 도메인에 전원(HVDDcfg, LVDD)을 공급한다.
사용자 동작 모드, 컨텍스트 전환 모드, 갱신 모드에서는 HVDD 도메인의 회로가 파워 게이팅 중이라도, PLE 및 PRS 내의 컨피규레이션 메모리, PRS 내의 컨텍스트 메모리는 데이터를 유지할 수 있기 때문에 전력을 소비하지 않고 회로 기능을 유지한다. 또한, IO 도메인에는 내부 신호를 모니터할 필요가 있을 때, 전원(IOVDD)을 공급하면 좋다.
IV. 시제칩
0.8μm OS/0.18μm CMOS 하이브리드 프로세스에서 OS FPGA 및 PLE TEG(test element group)를 시제하였다. 도 34에 시제한 본 OS FPGA칩의 현미경 사진을 나타내었다.
IV-A. PLE TEG
먼저, PPS의 과제, FCS의 과제 및 SR의 과제의 해결을 확인하기 위하여 PLE TEG의 동작을 평가하였다. 여기에서는 PPS의 오버드라이브의 효과와 컨텍스트 전환 동작에 대하여 검증한다. 구체적으로는 4입력OR/4입력AND의 2-컨텍스트 구성으로 하여, 컨텍스트 전환 모드를 통한 사용자 동작 모드(context＜0＞, 4입력OR)로부터 사용자 동작 모드(context＜1＞, 4입력AND)로의 천이 동작을 확인한다.
도 35에 5kHz 구동 시의 원하는 동작(출력 신호의 pass/fail)의 확인에 사용된, 4입력OR/4입력AND 구성의 PLE TEG의 LVDD에 대한 LVDDh-LVDD의 쉬무 플롯을 나타내었다. 여기서, HVDD(HVDDcfg, HVDDctx)는 1.1V이다. 도 35에서는 최저 동작 전압LVDD=180mV에서의 최저 오버드라이브LVDDh=320mV로 하고 있다.
도 36에 최저 동작 전압LVDD=180mV에서의 PLE TEG의 입출력 신호 파형을 나타내었다. 도 36에서 PLE TEG는 컨켁스트 전환을 포함하고, 최저 동작 전압LVDD=180mV로 정상적으로 동작하는 것을 확인할 수 있다. 한편, 오버드라이브를 하지 않는, 즉, 컨텍스트 전환 시에 LVDDh-LVDD=0mV로 하는 조건에서는 최저 동작 전압LVDD=320mV이다. PLE TEG는 PRS를 갖지 않기 때문에 최저 동작 전압이 320mV로부터 180mV로 저감되는 것은 PPS의 오버드라이브 구동의 기여에 의한다.
PLE 내의 VR와 SR 사이에서의 로드/스토어 동작을 검증하였다. 도 37에는 상술한 최저 동작 전압 조건인, LVDD=180mV, LVDDh=320mV에서의 5kHz 구동에서의 PLE TEG 내의 레지스터의 입출력 파형을 나타내었다.
INreg 및 OUTreg가 "H"일 때에 스토어 동작(WS＿H="H")을 행하고, 그 후, INreg 및 OUTreg가 "L"일 때, 로드 동작(WL＿H="H")을 행하고 있다. 로드 동작에 의하여 SR에 스토어한 "H"의 데이터를 로드함으로써, OUTreg의 전위가 "L"에서 "H"로 천이되는 것이 확인된다. 또한 스토어/로드 동작의 전후에서 2상 클록 신호(ph1, ph2)에 동기하고 INreg의 전위가 OUTreg의 전위로 전반(傳搬)되어 있으며, SR을 구비한 레지스터가 정상적으로 동작하는 것이 확인된다. 즉, 도 37에서 PPS의 과제, FCS의 과제, 및 SR의 과제가 해결된 것이 확인된다.
IV-B. OS FPGA칩
다음에 본 OS FPGA칩의 각 기능을 검증한다. 먼저 조합 회로 및 순서 회로의 구성에 대하여 오버드라이브의 효과를 확인한다. 도 38에는 본 OS FPGA의 최대 동작 주파수(Fmax), 소비 전력, 및 전력 지연곱(PDP: power-delay product)의 LVDD 의존성을 나타내었다. 도 38은 조합 회로의 예로서 3단 링 오실레이터(RO3) 구성을 갖는 본 OS FPGA의 동작 주파수, 소비 전력, 및 전력 지연곱(PDP)의 LVDD 의존성을 나타내었다. 도 39에는 순서 회로의 예로서 4비트 카운터(CNT4) 구성의 본 OS FPGA의 최대 동작 주파수(Fmax), 소비 전력, PDP의 LVDD 의존성을 나타내었다.
여기서, 각 전원 전압은 LVDDh가 1.2V이고, HVDD가 2.5V이다. 사용되지 않는 PLE는 PPS에 의하여 파워 게이팅되어 있다. 또한 도 39에는 SRAM을 기초로 한 컨피규레이션 메모리를 갖는 FPGA(SRAM FPGA)의 비특허문헌 2의 도 8, 도 9에서 추출된 수치를 하나의 CNT4로 환산한 데이터도 나타내었다.
본 OS FPGA의 최저 동작 전압은 RO3 구성으로 180mV이다. 최소 PDP(PDPmin)는 CNT4 구성으로 LVDD가 330mV이고, Fmax가 28.6kHz일 때 3.40pJ이다. 이 PDPmin는 CNT4 구성의 SRAM FPGA(비특허문헌 2)와 비교하여 약 49% 저감되어 있다(하기 표 1 참조). 이전 OS FPGA(비특허문헌 1)의 LVDD가 900mV일 때의 Fmax는 33.3kHz인 것에 대하여, 본 OS FPGA의 같은 전압에서의 Fmax는 8.6MHz로 증가하였다. 즉, 본 OS FPGA는 저전력 구동과 고성능 처리가 가능하다.
표 1에 본 OS FPGA의 사양을 나타내었다. 또한 비교예로서 비특허문헌 2, 비특허문헌 3의 SRAM FPGA 및 비특허문헌 1의 이전 OS FPGA의 사양도 나타내었다. 이전 OS FPGA의 OS 트랜지스터도 IGZO 트랜지스터이다.
| 사양 | SRAM을 기초로 한 FPGA [2] | SRAM을 기초로 한 FPGA [3] |
이전
OS FPGA [1] |
본
OS FPGA |
|
| 프로세스 노드 | 0.18 μm-SOI | 0.18 μm-CMOS | 0.5 μm-SOI + 1.0 μm-OS |
0.18 μm-SOI + 0.8 μm-OS | |
| 칩 면적 | 4.1 mm×4.4 mm | 2.55 mm2 (Active area) |
4.52 mm×5.52 mm | 4.52 mm×5.52 mm | |
| 컨피규레이션 메모리 | 휘발성 (SRAM) | 휘발성 (SRAM) |
비휘발성 (IGZO Tr. + C) |
비휘발성 (IGZO Tr. + C) |
|
| PLE의 개수 | 148 | 25 (50 LUT) | 20 | 20 | |
| 경로 스위치의 구체화 | 멀티플렉서 | 패스 트랜지스터 + 센서 앰프 |
패스 트랜지스터 | 패스 트랜지스터 + IGZO 트랜지스터 |
|
| 배선 경로 | 48 | 16 | 32 | 32 | |
| 컨피규레이션 | 4비트 카운터 | 3단 파이프라인 멀티플렉서 | 10단 시프터 | 4비트 카운터 | |
| 최저 동작 전압 (Vmin) | 260 mV | 300 mV | 900 mV | 900 mV (Vmin of [1]) |
190 mV |
| Vmin 시의 Fmax | 332 kHz | - | 33.3 kHz | 8.6 MHz | 12.5 kHz |
| 최소 PDP | 6.72 pJ at Vmin |
8.7 pJ at 450 mV | 13.5 pJ at Vmin | 12.9 pJ at Vmin |
3.40 pJ at 330 mV |
※ [1]: 비특허문헌 1
※ [2]: 비특허문헌 2
※ [3]: 비특허문헌 3
오버드라이브의 기여를 검증하기 위하여 PPS의 오버드라이브의 유무에 따른 본 OS FPGA의 PDP를 측정하였다. 도 40에 PDP의 측정 결과를 나타내었다. 본 OS FPGA의 회로 구성은 CNT4 구성이다. PPS를 오버드라이브하지 않을 때에는 LVDD=LVDDh이고, HVDD=LVDD+1.2V이다. 오버드라이브에 의하여 최저 동작 전압은 390mV에서 180mV까지 저하된다. 이에 따라 최소 PDP는 4.48pJ(동작 전압 390mV)에서 3.40pJ(동작 전압 330mV)까지 저하되어, 24% 저감된다. 이것은 서브스레숄드 전압 동작 시에 PRS에 있어서의 Vth 강하의 억제, 및 PPS의 Ion의 증가에 의하여 논리회로의 Ion/Ioff비가 개선되기 때문이다. 즉, 상기 결과는 PRS의 과제가 해결된 것을 나타내고 있다.
다음에 본 OS FPGA의 세립도의 파워 게이팅 기능을 평가한다. 상술한 CNT4 구성에서의 PDP최소의 동작 조건(330mV, 28.6kHz)에 있어서, 이용되지 않은 16개의 PLE에 전원을 공급하는 구성으로 설정하는 context＜0＞에서, 이용되지 않은 PLE를 파워 게이팅하는 구성으로 설정하는 context＜1＞로 전환함으로써, OS FPGA의 대기 전류는 54%(9.15μA에서 4.20μA로) 저감된다. 따라서, 세립도의 파워 게이팅은 서브스레숄드 전압 동작에서도 대기 전류의 저감에 기여할 수 있다.
극저전압 동작에 있어서, 본 OS FPGA가 컨텍스트 전환을 고속 또한 저전력으로 실행할 수 있는지를 확인한다. 도 41의 (A)에 검증 결과를 나타내었다. CNT4 구성에서 PDP가 최소가 되는 조건(300mV, 28.6kHz)으로 컨텍스트 전환 동작을 검증하였다. 컨텍스트 전환에 의하여 회로 구성은 CNT4에서 CNT3(3비트 카운터)으로 변경된다. 도 41의 (A)는 본 OS FPGA의 칩의 입출력 파형을 나타내었다. PIOB의 LS에 의하여 칩의 출력 신호(OUT0-OUT3)는 2.5V로 승압된다.
컨텍스트 전환 후, 카운터의 각 비트 신호를 출력하는 OUT1-OUT3 신호의 주기가 각각 1/2배가 되어 있으며, context＜0＞에서 context＜1＞로 컨텍스트 전환 동작이 정상적으로 행해지고 있다. 또한 context＜0＞가 선택되어 있을 때는 OUT3-OUT0은 4비트의 출력 신호(CNT[3]-CNT[0])에 대응한다. context＜1＞가 선택되어 있을 때는 OUT3-OUT1이 CNT[2]-CNT[0]에 대응한다. OUT0은 파워 게이팅되어 이용되어 있지 않은 PLE의 출력이 공급되므로 저레벨의 고정 전위가 된다.
도 41의 (B)에는 도 41의 (A)와 같은 동작 조건에 있어서의 CNT3 구성에서 CNT4 구성으로의 컨텍스트 전환 동작의 검증 결과를 나타내었다. 도 41의 (B)도 컨텍스트 전환 동작은 정상적으로 행해지며, CNT3 구성에서 CNT4 구성으로의 컨텍스트 전환이 1클록으로 실행된다. 도 41의 (B)에서 context＜0＞가 선택되어 있을 때는 OUT3은 CNT[2]에, OUT0은 CNT[0]에 대응한다. context＜1＞가 선택되어 있을 때는 OUT3은 CNT[3]에, OUT0은 CNT[0]에 대응한다.
도 41의 (A)와 같은 조건에서 컨텍스트 전환에 필요한 에너지를 SPICE 시뮬레이션으로 평가하였다. 그 결과, 본 OS FPGA의 SPICE에 의하여 컨텍스트 전환에 필요한 에너지는 6.42nJ이라고 추산되고, CNT3 구성, CNT4 구성의 평균 전력은 각각 3.86μW, 4.46μW라고 추산된다. 가령, 1초에 한번 컨텍스트 전환을 하는 경우에도 컨텍스트 전환의 전력은 통상 동작시의 0.17% 이하이고, 컨피규레이션 데이터 갱신 시에 LVDD를 승압하여도 오버 헤드 전력은 극히 작다.
오버드라이브 효과의 지속 기간을 확인하는 목적으로 RO3(3단 링 오실레이터) 구성에서의 본 OS FPGA의 발진 주파수의 시간변화를 측정하였다. 도 42에 LVDD가 180mV일 때의 측정 결과를 나타내었다. 컨텍스트 전환 시에는 LVDDh는 1200mV이다. 컨텍스트 전환 동작이 없는 경우에도 발진 주파수의 저하는 4시간에 4.5%에 머문다. 1시간에 한 번의 빈도의 리프레시 동작은 1% 이내의 발진 주파수의 저하로 오버드라이브의 효과를 지속시킬 수 있다.
(온도 의존성)
다음에 OS FPGA 특성의 온도 의존성에 대하여 설명한다. 도 43에 0℃, 27℃(실온), 60℃, 85℃에서의 IGZO 트랜지스터의 Id-Vg 특성을 나타내었다. IGZO 트랜지스터에서 L/W=0.81μm/2.96μm(채널 길이(L), 채널 폭(W))이며, Vd=3.3V이다.
온도의 상승에 따라, IGZO 트랜지스터의 Vth가 저하되어 있지만, Vth의 변동량은 Si 트랜지스터에 비하여 작고, 또한 오프 전류(Ioff)는 측정 하한(1×10-13A) 이하를 유지한다. 이로써 고온 동작 시에서도 OS 트랜지스터를 사용한 아날로그 메모리는 양호한 유지 특성을 가질 수 있다. 본 OS FPGA는 환경 발전은 이용한 디바이스를 목표로 하고 있으므로 OS 트랜지스터가 온도 변화에 강한 것은 본 OS FPGA에 유효하다.
도 44에 RO3 구성 시의 본 OS FPGA의 PDP 온도 의존성을 나타내었다. 측정 온도는 도 43과 같다. 본 OS FPGA의 동특성을 결정하는 Si 트랜지스터는 온도가 상승하면 Vth는 저하되고 Ion는 상승하는 특성을 갖는다. 그러므로, 온도의 상승에 따라 본 OS FPGA의 주파수와 소비 전력이 증가된다. 이 때, 주파수의 증가량보다 소비 전력의 증가량이 웃돌기 때문에 PDP의 최저값은 증가된다. 여기에서는 최소 PDP는 4.86pJ(340mV, 0℃), 5.51pJ(360mV, 27℃), 7.60pJ(380mV, 60℃), 11.1pJ(450mV, 85℃)이다. 또한 같은 온도 조건에서 본 OS FPGA가 200mV에서의 극저전압 구동이 가능한 것을 확인하였다.
도 45에 RO3 구성에서의 발진 주파수비의 시간 변화를 나타내었다. 측정 온도는 도 43과 같다. 여기에서는 발진 주파수비는 330mV(CNT4 구성에 있어서의 27℃에서의 PDP가 최소가 되는 동작 전압)에서의 동작 개시 시점의 발진 주파수를 기준값으로 하였다.
온도의 상승과 함께 OS 트랜지스터는 Vth가 저하되기 때문에, 온도가 상승하면 유지 시간이 저하된다. 27℃, 0℃에서는 4.5시간 이상이고, 60℃에서는 4.2시간이고, 85℃에서는 1.8시간이다. 유지 시간에는 PPS의 기여가 크다고 생각할 수 있다. Npps의 음전위가 큰 만큼, OS 트랜지스터의 게이트-소스 사이의 전압이 크게 되기 때문에 OS 트랜지스터를 통한 부유 노드에서의 오프 누설 전류가 증가된다. Npps의 전압 저하는 PLEcore에 공급하는 전류값을 감소시키기 때문에 결과적으로 논리회로의 신호 전달이 정상적으로 기능하지 않게 되어, 회로 동작이 정지된다. 유지 용량을 제공함으로써 유지 시간을 개선할 수 있다. 또한, 동작 시간의 연장에는 컨텍스트 전환을 이용한 리프레시 동작이 유효하고, 특히 고온일 때에는 리프레시 동작의 간격을 짧게 하는 것(예를 들어, 85℃이면 25분 간격으로 5%의 저하)이 바람직하다.
V. 요약
상술한 바와 같이, PLE 사이의 경로 스위치용 PRS의 양의 오버드라이브와, PPS의 음의 오버드라이브에 의하여, OS FPGA의 서브스레숄드 전압 동작을 구현할 수 있다. 시제한 OS FPGA는 조합 회로 구성에서 180mV로 동작한다. 또한, 순서 회로 구성에서 190mV로 12.5kHz 동작이, 900mV로 8.6MHz 동작이 가능하고, 최소 PDP가 330mV로 3.40pJ이다. 이것은 극소 Ioff를 갖는 OS 트랜지스터에 의한 이상적인 전하 유지 특성을 갖는 부유 노드에 의하여 구현된다. 극저전압에 의한 저소비 전력 구동에 더하여 고전압 구동 시에는 MHz의 고속 처리가 가능하므로 본 OS FPGA는 용도에 따른 유연한 회로 구성을 구현하는 디바이스가 될 수 있다.
본 OS FPGA는 사용자 동작 모드에서의 안정된 저전압 구동, 세립도의 파워 게이팅이나 비휘발성 컨피규레이션 메모리에 의한 대기 시의 저소비 전력, 및 멀티 컨텍스트에 의한 회로 구성의 고속 전환 등의 성능을 구비하고 있으며, 센서 네트워크 디바이스에 극히 적합하다.
이하에 본 명세서 등에 관한 사항을 기재한다.
도면에 있어서, 크기, 층의 두께, 또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 실시형태는 반드시 그 스케일에 한정되지 않는다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어, 노이즈 또는 타이밍의 차이에 의한 신호, 전압, 또는 전류의 편차가 포함될 수 있다.
본 명세서에서, "위에", "아래에" 등의 배치를 설명하기 위한 어구는, 도면들을 참조하여 구성 요소들간의 위치 관계를 설명하는데 있어서 편의상 사용되고 있는 경우가 있다. 또한, 구성 요소들간의 위치 관계는, 각 구성을 묘사하는 방향에 따라 적절히 달라진다. 따라서, 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라서 적절히 바꿔 말할 수 있다.
도면에 나타낸 볼록도에서의 각 회로 볼록의 배치는, 설명하기 위하여 위치 관계를 특정한 것에 불과하고, 상이한 회로 블록에서 서로 다른 기능들이 실현되도록 나타내어지더라도, 실제의 회로 블록에서는 같은 회로 블록 내에서 다른 기능들이 실현되도록 제공되는 경우도 있다. 또한, 각 회로 블록의 기능은 설명하기 위하여 기능이 특정된 것에 불과하고, 하나의 회로 블록에 의하여 처리하는 것으로 나타내어지더라도 실제로는 복수의 회로 블록에 의하여 처리하도록 제공되는 경우도 있다.
또한, 본 명세서 등에서 "막"이라는 말과 "층"이라는 말은 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 예를 들어, "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다.
또한, 본 명세서에 있어서 삼방정 또는 능면체정(rhombohedral crystal system)은 육방정계에 포함된다.
본 명세서 등에서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
본 명세서 등에서는 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 모든 소자에 대하여, 그 접속처를 특정하지 않아도 당업자라면 발명의 일 형태를 구성하는 것이 가능한 경우가 있다. 즉, 접속처를 특정하지 않아도, 발명의 일 형태가 명확하다고 말할 수 있다. 그리고 접속처가 특정된 내용이 본 명세서 등에 기재되어 있는 경우, 접속처가 특정되지 않은 발명의 일 형태가 본 명세서 등에 기재되어 있다고 판단할 수 있는 경우가 있다. 특히, 단자의 접속처에 대하여 복수의 경우가 고려될 때, 그 단자의 접속처를 특정한 부분에 한정할 필요는 없다. 따라서, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 일부의 단자에 대해서만 그 접속처를 특정함으로써 발명의 일 형태를 구성할 수 있는 경우가 있다.
또한, 본 명세서 등에 있어서는, 어떤 회로에 대하여, 적어도 접속처를 특정하면, 당업자라면 발명을 특정하는 것이 가능한 경우가 있다. 또한 어떤 회로에 대하여 적어도 기능을 특정하면 당업자라면 발명을 특정하는 것이 가능한 경우가 있다. 즉, 기능을 특정하면 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 기능이 특정된 발명의 일 형태가 본 명세서 등에 기재되어 있다고 판단할 수 있는 경우가 있다. 따라서, 어떤 회로에 대하여 기능이 특정되지 않더라도 접속처가 특정되어 있으면 발명의 일 형태로서 기재되어 있는 것이며 그것으로 발명의 일 형태를 구성할 수 있다. 또는, 어떤 회로에 대하여 접속처가 특정되지 않더라도 기능이 특정되면 발명의 일 형태로서 기재되어 있는 것이며 그것으로 발명의 일 형태를 구성할 수 있다.
본 명세서 등에 있어서 규정되지 않은 내용에 대해서는, 그 내용을 제외함을 규정하는 발명의 일 형태를 구성할 수 있다. 또는, 어떤 값에 관하여, 상한값과 하한값 등으로 나타내어지는 수치 범위가 기재되어 있는 경우, 그 범위를 임의적으로 좁히거나 또는 그 범위 내의 한 지점을 제외함으로써 그 범위의 일부를 제외한 발명의 일 형태를 규정할 수 있다. 이로써, 예를 들어 종래 기술이 본 발명의 일 형태의 기술적 범위 내에 들어가지 않음을 규정할 수 있다.
구체예로서는, 어떤 회로에 있어서, 제 1~제 5 트랜지스터를 사용하고 있는 회로도가 기재되어 있다고 한다. 그 경우, 그 회로가 제 6 트랜지스터를 갖고 있지 않은 것을 발명으로서 규정하는 것이 가능하다. 또는, 그 회로가 용량 소자를 갖고 있지 않은 것을 규정하는 것이 가능하다. 또한, 그 회로가 어떤 특정한 접속 구조를 취하고 있는 제 6 트랜지스터를 갖고 있지 않다고 규정하여 발명을 구성할 수 있다. 또는, 그 회로가 어떤 특정한 접속 구조를 취하고 있는 용량 소자를 갖고 있지 않다고 규정하여 발명을 구성할 수 있다. 예를 들어, 게이트가 제 3 트랜지스터의 게이트와 접속되어 있는 제 6 트랜지스터를 갖고 있지 않다고 발명을 규정할 수 있다. 또는 예를 들어 제 1 전극이 제 3 트랜지스터의 게이트와 접속되어 있는 용량 소자를 갖고 있지 않다고 발명을 규정할 수 있다.
또한, 본 명세서 등에 있어서는, 어떤 하나의 실시형태에 있어서 서술하는 도면 또는 문장에 있어서, 그 일부분을 취출하여, 발명의 일 형태를 구성하는 것은 가능하다. 따라서, 어떤 부분을 서술하는 도면 또는 문장이 기재되어 있는 경우, 그 일부분의 도면 또는 문장을 추출한 내용도, 발명의 일 형태로서 기재되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능한 것으로 한다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다. 따라서, 예를 들어, 능동 소자(트랜지스터, 다이오드 등), 배선, 수동 소자(용량 소자, 저항 소자 등), 도전층, 절연층, 반도체층, 유기 재료, 무기 재료, 부품, 장치, 동작 방법, 제조 방법 등이 단수 또는 복수 기재된 도면 또는 문장에서, 그 일부분을 추출하여 발명의 일 형태를 구성하는 것이 가능한 것으로 한다. 예를 들어, N개(N은 정수)의 회로 소자(트랜지스터, 용량 소자 등)를 가지고 구성되는 회로도로부터, M개(M은 정수이고, M<N)의 회로 소자(트랜지스터, 용량 소자 등)를 추출하여, 발명의 일 형태를 구성하는 것은 가능하다. 다른 예로서는, N개(N은 정수)의 층을 가지고 구성되는 단면도로부터, M개(M은 정수이고, M<N)의 층을 추출하여, 발명의 일 형태를 구성하는 것은 가능하다. 또한 다른 예로서는, N개(N은 정수)의 요소를 가지고 구성되는 흐름도로부터, M개(M은 정수이고, M<N)의 요소를 추출하여, 발명의 일 형태를 구성하는 것은 가능하다. 또 다른 예로서는, 'A는, B, C, D, E, 또는, F를 갖는다'라고 기재되어 있는 문장으로부터, 일부의 요소를 임의로 빼내어, 'A는, B와 E를 갖는다', 'A는, E와 F를 갖는다', 'A는, C와 E와 F를 갖는다', 또는, 'A는, B와 C와 D와 E를 갖는다' 등의 발명의 일 형태를 구성하는 것은 가능하다.
본 명세서 등에서는, 어떤 하나의 실시형태에서 설명하는 도면 또는 문장으로 적어도 하나의 구체예가 기재되어 있는 경우, 그 구체예의 상위 개념을 도출하는 것은 당업자에게는 용이한 일이다. 따라서, 어떤 하나의 실시형태에서 설명하는 도면 또는 문장으로 적어도 하나의 구체예가 기재되는 경우, 그 구체예의 상위 개념도 발명의 일 형태로서 기재되는 것이고 발명의 일 형태를 구성할 수 있다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다.
본 명세서 등에 있어서 적어도 도면에 기재된 내용(도면 중 일부라도 좋다)은 발명의 일 형태로서 기재된 것이며, 발명의 일 형태를 구성할 수 있다. 따라서, 어떤 내용에 대하여 도면에 기재되어 있으면, 문장으로 설명하지 않아도 그 내용은 발명의 일 형태로서 기재된 것이고, 발명의 일 형태를 구성할 수 있다. 마찬가지로, 도면의 일부를 추출한 도면에 대해서도 발명의 일 형태로서 기재되어 있는 것이며 발명의 일 형태를 구성할 수 있다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다.
본 발명의 일 형태에서 스위치로서는 다양한 형태의 것을 사용할 수 있다. 스위치는, 도통 상태(온 상태) 또는, 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 흘리지 않을지를 제어하는 기능을 갖고 있다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖고 예를 들어, 경로 1로 전류를 흘릴 수 있게 할지 경로 2로 전류를 흘릴 수 있게 할지를 선택하여 전환하는 기능을 갖는다. 스위치의 일례로서는 전기적 스위치 또는 기계적 스위치 등을 사용할 수 있다. 즉, 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정한 것에 한정되지 않는다. 스위치의 일례로서는, 트랜지스터(예를 들어, 바이폴러 트랜지스터, MOS(Metal Oxide Semiconductor) 트랜지스터 등), 다이오드(예를 들어, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등), 또는 이들을 조합한 논리회로 등이 있다. 기계적 스위치의 일례로서는, DMD(Digital Micromirror Device)와 같이, MEMS(microelectro mechanical systems) 기술을 사용한 스위치가 있다. 그 스위치는 기계적으로 움직일 수 있는 전극을 갖고, 그 전극이 움직임으로써 도통 상태와 비도통 상태를 제어하여 동작한다.
본 발명의 일 형태에서 소자로서 의도적으로 제공되는 용량 소자의 디바이스 구조에 특별한 제약은 없다. 예를 들어, MIM형 용량 소자를 사용할 수도 있고, MOS형 용량 소자를 사용할 수도 있다.
a1: 노드
a2: 노드
a3: 노드
a4: 노드
a21: 노드
a22: 노드
AM1: 회로
AM2: 회로
b1: 노드
b2: 노드
C1: 용량 소자
INV1: 인버터
M70: 트랜지스터
MD1: 트랜지스터
MD2: 트랜지스터
MO1: 트랜지스터
MO2: 트랜지스터
MO3: 트랜지스터
MO11: 트랜지스터
MO12: 트랜지스터
MO13: 트랜지스터
MP1: 트랜지스터
MS1: 트랜지스터
MS2: 트랜지스터
N1: 노드
N2: 노드
Npsw: 노드
10: 기억 회로
11: 회로
15: 기억 회로
20: 회로
21: 회로
22: 회로
30: 회로
31: 회로
40: 배선
41: 배선
42: 배선
43: 배선
44: 배선
50: PSW(파워 스위치)
51: 배선
52: 배선
61: 기억 회로
62: 기억 회로
90: 회로
100: 반도체 장치
101: 반도체 장치
121: 스위치 회로
122: 스위치 회로
200: PLD(프로그래머블 로직 디바이스)
211: LA(로직 어레이)
212: LA
221: SWA(스위치 어레이)
222: SWA
223: SWA
224: IOA(입출력 어레이)
225: IOA
230: 클록 생성 장치
231: 컨피규레이션 컨트롤러
232: 컨텍스트 컨트롤러
234: 열 드라이버 회로
235: 행 드라이버 회로
240: PLE(프로그래머블 로직 엘레먼트)
241: LCELL(로직 셀)
242: 컨피규레이션 메모리부
243: 기억 회로
245: PPS(프로그램 가능한 파워 스위치)
261: EXORs(배타적 논리합 회로군)
262: MUX(멀티플렉서)
263: SEL(셀렉터)
264: SEL
265: FF(플립플롭 회로)
280: PRS(프로그램 가능한 경로 스위치)
501: OS 트랜지스터
502: OS 트랜지스터
503: OS 트랜지스터
504: OS 트랜지스터
510: 기판
511: 절연층
512: 절연층
513: 절연층
514: 절연층
515: 절연층
516: 절연층
520: 반도체 영역
521: 반도체층
522: 반도체층
523: 반도체층
530: 도전층
531: 도전층
532: 도전층
533: 도전층
535: 도전층
536: 도전층
570: 도전층
700: 단결정 실리콘 웨이퍼
701: 소자층
702: 소자층
710: 절연물
711: n형 불순물 영역
712: n형 불순물 영역
751: 도전층
752: 도전층
761: 절연층
762: 절연층
763: 절연층
771: 웰
772: 활성층
773: 저농도 불순물 영역
774: 고농도 불순물 영역
775: 도전성 영역
776: 게이트 절연층
777: 게이트 전극
900: 휴대형 게임기
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
910: 휴대 정보 단말
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 접속부
916: 조작 키
920: 퍼스널 컴퓨터
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
930: 전기 냉동 냉장고
931: 하우징
932: 냉장실용 도어
933: 냉동실용 도어
940: 비디오 카메라
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
950: 자동차
951: 차체
952: 차륜
953: 대시보드
954: 라이트
7000: 전자 부품
7001: 리드
7002: 프린트 기판
7003: 회로부
7004: 회로 기판
a2: 노드
a3: 노드
a4: 노드
a21: 노드
a22: 노드
AM1: 회로
AM2: 회로
b1: 노드
b2: 노드
C1: 용량 소자
INV1: 인버터
M70: 트랜지스터
MD1: 트랜지스터
MD2: 트랜지스터
MO1: 트랜지스터
MO2: 트랜지스터
MO3: 트랜지스터
MO11: 트랜지스터
MO12: 트랜지스터
MO13: 트랜지스터
MP1: 트랜지스터
MS1: 트랜지스터
MS2: 트랜지스터
N1: 노드
N2: 노드
Npsw: 노드
10: 기억 회로
11: 회로
15: 기억 회로
20: 회로
21: 회로
22: 회로
30: 회로
31: 회로
40: 배선
41: 배선
42: 배선
43: 배선
44: 배선
50: PSW(파워 스위치)
51: 배선
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61: 기억 회로
62: 기억 회로
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100: 반도체 장치
101: 반도체 장치
121: 스위치 회로
122: 스위치 회로
200: PLD(프로그래머블 로직 디바이스)
211: LA(로직 어레이)
212: LA
221: SWA(스위치 어레이)
222: SWA
223: SWA
224: IOA(입출력 어레이)
225: IOA
230: 클록 생성 장치
231: 컨피규레이션 컨트롤러
232: 컨텍스트 컨트롤러
234: 열 드라이버 회로
235: 행 드라이버 회로
240: PLE(프로그래머블 로직 엘레먼트)
241: LCELL(로직 셀)
242: 컨피규레이션 메모리부
243: 기억 회로
245: PPS(프로그램 가능한 파워 스위치)
261: EXORs(배타적 논리합 회로군)
262: MUX(멀티플렉서)
263: SEL(셀렉터)
264: SEL
265: FF(플립플롭 회로)
280: PRS(프로그램 가능한 경로 스위치)
501: OS 트랜지스터
502: OS 트랜지스터
503: OS 트랜지스터
504: OS 트랜지스터
510: 기판
511: 절연층
512: 절연층
513: 절연층
514: 절연층
515: 절연층
516: 절연층
520: 반도체 영역
521: 반도체층
522: 반도체층
523: 반도체층
530: 도전층
531: 도전층
532: 도전층
533: 도전층
535: 도전층
536: 도전층
570: 도전층
700: 단결정 실리콘 웨이퍼
701: 소자층
702: 소자층
710: 절연물
711: n형 불순물 영역
712: n형 불순물 영역
751: 도전층
752: 도전층
761: 절연층
762: 절연층
763: 절연층
771: 웰
772: 활성층
773: 저농도 불순물 영역
774: 고농도 불순물 영역
775: 도전성 영역
776: 게이트 절연층
777: 게이트 전극
900: 휴대형 게임기
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
910: 휴대 정보 단말
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 접속부
916: 조작 키
920: 퍼스널 컴퓨터
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
930: 전기 냉동 냉장고
931: 하우징
932: 냉장실용 도어
933: 냉동실용 도어
940: 비디오 카메라
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
950: 자동차
951: 차체
952: 차륜
953: 대시보드
954: 라이트
7000: 전자 부품
7001: 리드
7002: 프린트 기판
7003: 회로부
7004: 회로 기판
Claims (20)
- 반도체 장치에 있어서,
제 1 트랜지스터;
채널이 형성되는 산화물 반도체층을 포함하는 제 2 트랜지스터;
전원선;
회로; 및
기억 회로를 포함하고,
상기 제 1 트랜지스터는 상기 회로와 상기 전원선 사이의 도통 상태를 제어하고,
상기 기억 회로는 상기 제 1 트랜지스터의 게이트의 전위를 설정하기 위한 데이터를 기억하고,
상기 제 2 트랜지스터는 상기 기억 회로의 출력 노드와 상기 제 1 트랜지스터의 상기 게이트 사이의 도통 상태를 제어하고,
상기 회로를 동작시키는 기간에, 제 1 전위가 상기 전원선에 입력되고, 상기 제 2 트랜지스터는 오프 상태가 되고,
상기 제 1 트랜지스터의 상기 게이트의 상기 전위가 갱신되는 기간에, 상기 제 1 전위보다 높은 제 2 전위가 상기 전원선에 입력되고, 상기 제 2 트랜지스터가 온 상태가 되는, 반도체 장치. - 제 1 항에 있어서,
상기 회로는 컨피규레이션 데이터를 기억하기 위한 컨피규레이션 메모리를 포함하는, 반도체 장치. - 전자 부품에 있어서,
제 1 항에 따른 반도체 장치; 및
상기 반도체 장치와 전기적으로 접속되는 리드를 포함하는, 전자 부품. - 전자 기기에 있어서,
제 1 항에 따른 반도체 장치; 및
표시 장치, 터치 패널, 마이크로폰, 스피커, 조작 키, 및 하우징 중 적어도 하나를 포함하는, 전자 기기. - 반도체 장치에 있어서,
제 1 입력 노드;
제 1 출력 노드;
제 1 트랜지스터;
제 2 입력 노드, 제 2 출력 노드, 제 1 유지 노드, 제 2 유지 노드, 및 제 2 트랜지스터~제 5 트랜지스터를 포함하는 제 1 회로; 및
제 3 입력 노드 및 제 3 출력 노드를 포함하는 다이내믹 로직 회로를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 3 출력 노드와 전기적으로 접속되고,
상기 제 1 트랜지스터의 제 2 단자는 상기 제 1 출력 노드와 전기적으로 접속되고,
상기 제 2 입력 노드는 상기 제 1 입력 노드와 전기적으로 접속되고,
상기 제 2 출력 노드는 상기 제 3 입력 노드와 전기적으로 접속되고,
상기 제 2 트랜지스터와 상기 제 3 트랜지스터는 상기 제 2 입력 노드와 상기 제 2 출력 노드 사이에 전기적으로 직렬로 접속되고,
상기 제 2 트랜지스터의 게이트는 상기 제 1 유지 노드와 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트는 상기 제 2 유지 노드와 전기적으로 접속되고,
상기 제 4 트랜지스터의 제 1 단자는 상기 제 1 유지 노드와 전기적으로 접속되고,
제 1 신호가 상기 제 4 트랜지스터의 제 2 단자에 입력되고,
상기 제 5 트랜지스터의 제 1 단자는 상기 제 2 유지 노드와 전기적으로 접속되고,
제 2 신호가 상기 제 5 트랜지스터의 제 2 단자에 입력되고,
상기 제 1 트랜지스터, 상기 제 4 트랜지스터, 및 상기 제 5 트랜지스터는 채널이 형성되는 산화물 반도체층을 각각 포함하는, 반도체 장치. - 제 5 항에 있어서,
상기 다이내믹 로직 회로는 제 2 회로 및 제 3 회로를 더 포함하고,
상기 제 2 회로는 프리차지 기간에, 상기 제 3 출력 노드를 고레벨로 프리차지하고,
상기 제 3 회로는 상기 프리차지 기간에, 상기 제 3 출력 노드를 상기 고레벨로 유지하는, 반도체 장치. - 반도체 장치에 있어서,
전원선;
제 5 항에 따른 반도체 장치를 포함하는 기억 회로, 및 제 6 트랜지스터를 포함하는 파워 스위치; 및
제 4 회로를 포함하고,
상기 제 6 트랜지스터는 상기 제 4 회로와 상기 전원선 사이의 도통 상태를 제어하고,
상기 제 6 트랜지스터는 p채널형 트랜지스터이고,
상기 제 6 트랜지스터의 게이트는 상기 기억 회로의 상기 제 1 출력 노드와 전기적으로 접속되는, 반도체 장치. - 반도체 장치에 있어서,
전원선;
제 5 항에 따른 반도체 장치를 포함하는 제 1 기억 회로, 및 제 6 트랜지스터를 포함하는 파워 스위치; 및
제 5 항에 따른 반도체 장치를 포함하는 제 2 기억 회로를 포함하는 제 4 회로를 포함하고,
상기 제 2 기억 회로는 상기 제 4 회로의 구성을 설정하기 위한 데이터를 기억하고,
상기 제 6 트랜지스터는 상기 제 4 회로와 상기 전원선 사이의 도통 상태를 제어하고,
상기 제 6 트랜지스터는 p채널형 트랜지스터이고,
상기 제 6 트랜지스터의 게이트는 상기 제 1 기억 회로의 상기 제 1 출력 노드와 전기적으로 접속되는, 반도체 장치. - 전자 부품에 있어서,
제 5 항에 따른 반도체 장치; 및
상기 반도체 장치와 전기적으로 접속되는 리드를 포함하는, 전자 부품. - 전자 기기에 있어서,
제 5 항에 따른 반도체 장치; 및
표시 장치, 터치 패널, 마이크로폰, 스피커, 조작 키, 및 하우징 중 적어도 하나를 포함하는, 전자 기기. - 반도체 장치에 있어서,
제 1 입력 노드;
제 1 출력 노드;
제 1 트랜지스터;
제 2 입력 노드, 제 2 출력 노드, 제 1 유지 노드, 제 2 유지 노드, 및 제 2 트랜지스터~제 5 트랜지스터를 각각 포함하는 n개의 제 1 회로;
제 3 입력 노드 및 제 3 출력 노드를 포함하는 다이내믹 로직 회로;
n개의 제 1 배선;
제 2 배선;
제 3 배선; 및
n개의 제 4 배선을 포함하고,
n은 1보다 큰 정수이고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 3 출력 노드와 전기적으로 접속되고,
상기 제 1 트랜지스터의 제 2 단자는 상기 제 1 출력 노드와 전기적으로 접속되고,
상기 n개의 제 1 회로 각각에서, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 상기 제 2 입력 노드와 상기 제 2 출력 노드 사이에 전기적으로 직렬로 접속되고,
상기 n개의 제 1 회로 각각에서, 상기 제 2 트랜지스터의 게이트는 상기 제 1 유지 노드와 전기적으로 접속되고,
상기 n개의 제 1 회로 각각에서, 상기 제 3 트랜지스터의 게이트는 상기 제 2 유지 노드와 전기적으로 접속되고,
상기 n개의 제 1 회로 각각에서, 상기 제 4 트랜지스터의 제 1 단자는 상기 제 1 유지 노드와 전기적으로 접속되고,
상기 n개의 제 1 회로 각각에서, 상기 제 5 트랜지스터의 제 1 단자는 상기 제 2 유지 노드와 전기적으로 접속되고,
상기 제 1 입력 노드는 상기 n개의 제 1 회로 각각의 상기 제 2 입력 노드와 전기적으로 접속되고,
상기 제 3 입력 노드는 상기 n개의 제 1 회로 각각의 상기 제 2 출력 노드와 전기적으로 접속되고,
상기 n개의 제 1 배선은 상기 n개의 제 1 회로 각각의 상기 제 4 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제 2 배선은 상기 n개의 제 1 회로 각각의 상기 제 4 트랜지스터의 제 2 단자와 전기적으로 접속되고,
상기 제 3 배선은 상기 n개의 제 1 회로 각각의 상기 제 5 트랜지스터의 게이트와 전기적으로 접속되고,
상기 n개의 제 4 배선은 상기 n개의 제 1 회로 각각의 상기 제 5 트랜지스터의 제 2 단자와 전기적으로 접속되고,
상기 제 1 트랜지스터, 상기 제 4 트랜지스터, 및 상기 제 5 트랜지스터는 채널이 형성되는 산화물 반도체층을 각각 포함하는, 반도체 장치. - 제 11 항에 있어서,
상기 다이내믹 로직 회로는 제 2 회로 및 제 3 회로를 더 포함하고,
상기 제 2 회로는 프리차지 기간에, 상기 제 3 출력 노드를 고레벨로 프리차지하고,
상기 제 3 회로는 상기 프리차지 기간에, 상기 제 3 출력 노드를 상기 고레벨로 유지하는, 반도체 장치. - 반도체 장치에 있어서,
전원선;
제 11 항에 따른 반도체 장치를 포함하는 기억 회로, 및 제 6 트랜지스터를 포함하는 파워 스위치; 및
제 4 회로를 포함하고,
상기 제 6 트랜지스터는 상기 제 4 회로와 상기 전원선 사이의 도통 상태를 제어하고,
상기 제 6 트랜지스터는 p채널형 트랜지스터이고,
상기 제 6 트랜지스터의 게이트는 상기 기억 회로의 상기 제 1 출력 노드와 전기적으로 접속되는, 반도체 장치. - 반도체 장치에 있어서,
전원선;
제 11 항에 따른 반도체 장치를 포함하는 제 1 기억 회로, 및 제 6 트랜지스터를 포함하는 파워 스위치; 및
제 11 항에 따른 반도체 장치를 포함하는 제 2 기억 회로를 포함하는 제 4 회로를 포함하고,
상기 제 2 기억 회로는 상기 제 4 회로의 구성을 설정하기 위한 데이터를 기억하고,
상기 제 6 트랜지스터는 상기 제 4 회로와 상기 전원선 사이의 도통 상태를 제어하고,
상기 제 6 트랜지스터는 p채널형 트랜지스터이고,
상기 제 6 트랜지스터의 게이트는 상기 제 1 기억 회로의 상기 제 1 출력 노드와 전기적으로 접속되는, 반도체 장치. - 전자 부품에 있어서,
제 11 항에 따른 반도체 장치; 및
상기 반도체 장치와 전기적으로 접속되는 리드를 포함하는, 전자 부품. - 전자 기기에 있어서,
제 11 항에 따른 반도체 장치; 및
표시 장치, 터치 패널, 마이크로폰, 스피커, 조작 키, 및 하우징 중 적어도 하나를 포함하는, 전자 기기. - 반도체 장치에 있어서,
제 1 로직 블록;
제 2 로직 블록;
제 1 p채널형 트랜지스터를 포함하는 제 1 파워 스위치;
제 2 p채널형 트랜지스터를 포함하는 제 2 파워 스위치;
제 1 입력 노드, 제 1 출력 노드, 제 1 유지 노드, 제 2 유지 노드, 및 제 1 트랜지스터~제 4 트랜지스터를 각각 포함하는 복수의 회로;
다이내믹 로직 회로, 제 5 트랜지스터, 제 2 입력 노드, 및 제 2 출력 노드를 각각 포함하는 복수의 기억 회로; 및
제 3 입력 노드 및 제 3 출력 노드를 포함하는 경로 스위치를 포함하고,
상기 복수의 회로 중 n개의 회로는 상기 복수의 기억 회로에 제공되고, 상기 복수의 회로 중 다른 n개의 회로는 상기 경로 스위치에 제공되고, n은 1보다 큰 정수이고,
상기 복수의 기억 회로 중 k개의 기억 회로는 상기 제 1 로직 블록에 제공되고, 상기 복수의 기억 회로 중 j개의 기억 회로는 상기 제 2 로직 블록에 제공되고, 상기 복수의 기억 회로 중 하나는 상기 제 1 파워 스위치에 제공되고, 상기 복수의 기억 회로 중 다른 하나는 상기 제 2 파워 스위치에 제공되고, k 및 j는 각각 0보다 큰 정수이고,
상기 복수의 회로 각각에서, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 제 1 입력 노드와 상기 제 1 출력 노드 사이에 전기적으로 직렬로 접속되고,
상기 복수의 회로 각각에서, 상기 제 1 트랜지스터의 게이트는 상기 제 1 유지 노드와 전기적으로 접속되고,
상기 복수의 회로 각각에서, 상기 제 2 트랜지스터의 게이트는 상기 제 2 유지 노드와 전기적으로 접속되고,
상기 복수의 회로 각각에서, 상기 제 3 트랜지스터의 제 1 단자는 상기 제 1 유지 노드와 전기적으로 접속되고,
상기 복수의 회로 각각에서, 제 1 신호는 상기 제 3 트랜지스터의 제 2 단자에 입력되고,
상기 복수의 회로 각각에서, 상기 제 4 트랜지스터의 제 1 단자는 상기 제 2 유지 노드와 전기적으로 접속되고,
상기 복수의 회로 각각에서, 제 2 신호는 상기 제 4 트랜지스터의 제 2 단자에 입력되고,
상기 복수의 회로 각각에서, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 채널이 형성되는 산화물 반도체층을 각각 포함하고,
상기 복수의 기억 회로 각각에서, 상기 n개의 회로는 상기 제 2 입력 노드와 상기 다이내믹 로직 회로의 입력 노드 사이에 전기적으로 병렬로 접속되고,
상기 복수의 기억 회로 각각에서, 상기 제 5 트랜지스터는 상기 다이내믹 로직 회로의 출력 노드와 상기 제 2 출력 노드 사이의 도통 상태를 제어하고,
상기 복수의 기억 회로 각각에서, 상기 제 5 트랜지스터는 채널이 형성되는 산화물 반도체층을 포함하고,
상기 경로 스위치의 n개의 기억 회로는 상기 제 3 입력 노드와 상기 제 3 출력 노드 사이에 전기적으로 병렬로 접속되고,
상기 제 3 입력 노드는 상기 제 1 로직 블록의 출력 노드와 전기적으로 접속되고,
상기 제 3 출력 노드는 상기 제 2 로직 블록의 입력 노드와 전기적으로 접속되고,
상기 제 1 p채널형 트랜지스터의 게이트는 상기 제 1 파워 스위치의 기억 회로의 상기 제 2 출력 노드와 전기적으로 접속되고,
상기 제 2 p채널형 트랜지스터의 게이트는 상기 제 2 파워 스위치의 기억 회로의 상기 제 2 출력 노드와 전기적으로 접속되고,
상기 제 1 로직 블록으로의 전원 공급은 상기 제 1 p채널형 트랜지스터로 제어되고,
상기 제 2 로직 블록으로의 전원 공급은 상기 제 2 p채널형 트랜지스터로 제어되는, 반도체 장치. - 제 17 항에 있어서,
상기 다이내믹 로직 회로는 프리차지 기간에, 상기 다이내믹 로직 회로의 상기 입력 노드를 고레벨로 프리차지하고, 상기 다이내믹 로직 회로의 상기 입력 노드를 상기 고레벨로 유지하는, 반도체 장치. - 전자 부품에 있어서,
제 17 항에 따른 반도체 장치; 및
상기 반도체 장치와 전기적으로 접속되는 리드를 포함하는, 전자 부품. - 전자 기기에 있어서,
제 17 항에 따른 반도체 장치; 및
표시 장치, 터치 패널, 마이크로폰, 스피커, 조작 키, 및 하우징 중 적어도 하나를 포함하는, 전자 기기.
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