TW201633519A - 用於影像感測器之保護環 - Google Patents

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Abstract

本揭露的一些實施例係提供影像感測器。影像感測器包含像素感測器陣列，其包含複數個光感測器配置於半導體基板中。在半導體基板中或在半導體基板上配置周圍電路，並且與像素感測器陣列相隔。保護環環繞像素感測器陣列的外部周圍，並且將像素感測器陣列與周圍電路分隔。保護環具有大於20微米的環形寬度。保護環包含第一環於鄰近像素感測器陣列的基板中，第二環環繞第一環並且在第一p-n接面與第一環交會，以及第三環環繞第二環並且在第二p-n接面與第二環交會。

Description

用於影像感測器之保護環
本揭露係關於用於影像感測器之保護環。
數位相機與光學影像裝置皆使用影像感測器。影像感測器將光學影像轉換為數位數據，其可顯示為數位影像。影像感測器包含光感測器陣列，其係將光學影像轉換為數位數據的單元裝置。光學感測器通常是電荷耦合的裝置(charge-coupled device，CCD)或是互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)裝置。然而，近來CMOS光學感測器已受到更多關注。相對於CCD光學感測器，CMOS光學感測器提供較低的功率消耗、較小尺寸、以及較快速的影像處理。再者，CMOS光學感測器提供直接的數據數位輸出，並且相較於CCD光學感測器，CMOS光學感測器通常具有較低的製造成本。
本揭露的一些實施例提供一種裝置，其包括像素感測器陣列，其包含複數個光感測器配置於半導體基板中；周圍電路，其配置於該半導體基板中或該半導體基板上，並且與該像素感測器陣列相隔；以及保護環，其環繞該像素感測器的外部周圍，並且將該像素感測器陣列與該周圍電路分隔；該保護環具有大於20微米的環形寬度以及包含第一環於該基板中並且鄰接該像素感測器陣列，第二環環繞該 第一環並且在第一p-n接面與該第一環交會，以及第三環環繞該第二環並且在第二p-n接面與該第二環交會。
本揭露的一些實施例提供一種形成影像感測器的方法， 其包括提供半導體基板，其包含像素感測器陣列區以及周圍電路區；在該半導體基板上方提供第一遮罩，其中該第一遮罩具有第一周圍開口在該周圍電路區上方，並且具有第一組類環形開口環繞該像素感應器陣列；經由該第一周圍開口同時植入對應於第一導電型態的離子，以於該周圍電路區中形成第一摻雜區，並且穿過該第一組類環形開口以形成第一複數個同心環，將該像素感應器陣列與該周圍電路區分隔；在該半導體基板上方提供第二遮罩，其中該第二遮罩在該周圍電路區上方具有第二周圍開口，其係不同於該第一周圍開口，並且具有第二組類環形開口環繞該像素感測器陣列；以及經由該第二周圍開口同時植入對應於第二導電型態的離子，以於該周圍電路區中形成第二摻雜區，並且穿過該第二組類環形開口以形成第二複數個同心環，其穿插該第一複數個同心環，用以將該像素感應器陣列與該周圍電路區分隔。
本揭露的一些實施例提供一種裝置，其包括半導體光感 測器的陣列，其配置在半導體基板中或是半導體基板上內；周圍電路，其配置在該半導體基板中或是該半導體基板上，並且與光感測器的該陣列相隔；以及保護環，其環繞該陣列的外部周圍，並且將該陣列與該周圍電路分隔；該保護環包含第一p型環於該基板中並且與該陣列相鄰，第二n型環環繞該第一環並且在第一p-接合與該第一環交會，第三p型環環繞該第二環並且在第二p-n接面與該第二環交會，第四n型環環繞該第三環並且在第三p-n接面與該第三環交會，以及第五p型環環繞該第四環並且在第四p-n接面與該第四環交會。
100‧‧‧影像感測器
102‧‧‧像素感測器陣列
104‧‧‧周圍電路
106‧‧‧光感測器
108‧‧‧保護環
132‧‧‧基板接地觸點
110、110’‧‧‧第一環
112、112’‧‧‧第二環
114、114’‧‧‧第三環
116、116’‧‧‧第四環
118、118’‧‧‧第五環
120‧‧‧第一p-n接面
122‧‧‧第二p-n接面
124‧‧‧第三p-n接面
126‧‧‧在第四p-n接面
130‧‧‧半導體基板
130a‧‧‧基板表面
136‧‧‧互連結構
138‧‧‧隔離結構
140‧‧‧微透鏡陣列
120’‧‧‧第六環
122’‧‧‧第七環
1100‧‧‧像素感測器
1102‧‧‧光二極體
1103‧‧‧光子
1102a‧‧‧陽極區
1102b‧‧‧陰極區
1106‧‧‧轉移電晶體
1104‧‧‧浮接擴散節點
1108‧‧‧重設電晶體
1110‧‧‧源極隨耦器電晶體
1112‧‧‧列選擇電晶體
1200‧‧‧影像感測器
130’‧‧‧半導體基板
1201‧‧‧處理基板
1203‧‧‧裝置層
1205‧‧‧絕緣層
102’‧‧‧像素感測器陣列
106’‧‧‧光感測器
1202‧‧‧p型區域
1204‧‧‧n型區域
1206、1208‧‧‧p-n區域
1210‧‧‧轉移電晶體
1212‧‧‧通道區
1214‧‧‧轉移閘極介電結構
1216‧‧‧轉移閘極
1218‧‧‧轉移閘極電壓植入區
1220‧‧‧轉移閘極側壁結構
1222‧‧‧浮接擴散節點
1224‧‧‧槽區
134‧‧‧濾色器陣列
1300‧‧‧像素
1302‧‧‧第一光二極體接面
1304‧‧‧第二光二極體接面
1306‧‧‧第三光二極體接面
1308‧‧‧N摻雜區
1310‧‧‧鰭
1314‧‧‧第一鰭
1312‧‧‧n型區
1316‧‧‧第一柱狀N摻雜區
1318‧‧‧第二鰭
1320‧‧‧第三柱狀N摻雜區
1322‧‧‧至第三鰭
1334‧‧‧列選擇電晶體
137‧‧‧溝槽
1602‧‧‧第一遮罩
1702‧‧‧第二遮罩
1704‧‧‧離子
1706‧‧‧p槽
1802‧‧‧第三遮罩
1804‧‧‧離子
1806‧‧‧n槽
1902‧‧‧p型CMOS電晶體
1904‧‧‧n型CMOS電晶體
144‧‧‧ILD層
146‧‧‧接點
140‧‧‧微透鏡陣列
為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時參考附件圖示及其詳細文字敘述說明。請注意為遵循業界標準作法，本專利說明書中的圖式不一定按照正確的比例繪製。在某些圖式中，尺寸可能刻意放大或縮小，以協助讀者清楚了解其中的討論內容。
圖1是根據一些實施例說明使用由一系列交錯同心p-n區域所製造之保護環的影像感測器之俯視圖。
圖2是說明圖1的影像感測器之剖面圖。
圖3至圖6是根據一些實施例說明使用保護環之影像感測器的俯視圖。
圖7至圖10是根據一些實施例說明使用保護環之影像感測器的俯視圖。
圖11是根據一些實施例說明影像感測器的光感測器之電路圖。
圖12是根據一些實施例說明包含一些單側光感測器的影像感測器之剖面圖。
圖13是說明由多個單色偵測層彼此堆疊所製成的光感測器之剖面圖。
圖14是根據一些實施例說明製造影像感測器的方法之流程圖，該影像感測器包含保護環，用於將影像像素感測器陣列與周圍電路分離。
圖15至圖21是根據一些實施例說明製造影像感測器的方法之一系列剖面圖。
本揭露提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。為簡化說明起見，本揭露也同時描述了特定 零組件與佈置的範例。請注意提供這些特定範例的目的僅在於示範，而非予以任何限制。舉例而言，在以下說明第一特徵如何在第二特徵上或上方的敘述中，可能會包括某些實施例，其中第一特徵與第二特徵為直接接觸，而敘述中也可能包括其他不同實施例，其中第一特徵與第二特徵中間另有其他特徵，以致於第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種範例可能使用重複的參考數字和/或文字註記，以使文件更加簡單化和明確，這些重複的參考數字與註記不代表不同的實施例與配置之間的關聯性。
另外，本揭露在使用與空間相關的敘述詞彙，如 “在...之下”，“低”，“下”，“上方”，“之上”，“下”，“頂”，“底”和類似詞彙時，為便於敘述，其用法均在於描述圖示中一個元件或特徵與另一個(或多個)元件或特徵的相對關係。除了圖示中所顯示的角度方向外，這些空間相對詞彙也用來描述該裝置在使用中以及操作時的可能角度和方向。該裝置的角度方向可能不同(旋轉90度或其它方位)，而在本揭露所使用的這些空間相關敘述可以同樣方式加以解釋。
許多可攜式電子裝置，例如相機、手機、個人數位助理 (personal digital assistant，PDA)、MP3播放器、電腦以及其他裝置，包含捕捉影像的影像感測器。影像感測的範例之一是互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)影像感測器100，如圖1所示，其亦可稱為「CIS」。影像感測器100係位於半導體基板上，並且包含像素感測器陣列102，其係被周圍電路104環繞。周圍電路104可包含邏輯電路用於支援像素感測器陣列102的運作，並且可包含例如電晶體、電容器、電阻器、電感、以及/或二極體。像素感測器陣列102通常包含個別的光感測器106，其配置為一連串的M欄與N列，其中M與N為正整數。在圖1的範例中，個別的光感測器106可包含個別的光二極體於其中，為清楚說明，已標示為P column ,P row ，可 理解M與N依不同實施方式可為相等或不相等。例如，P 1,1 代表在第一欄與第一列交叉處的光感測器，以及P M,N 代表在第M欄與第N列交叉處的光感測器。
個別的光感測器106越來越縮小以降低像素間隔(亦即相鄰像 素之間的距離)至次微米尺寸(例如，小於0.75微米)，以及接近像素感測器陣列102的邊緣之光感測器係被隔開更接近環繞的周圍電路104。在此種尺寸，製造過程中的電荷建立成為問題。在一些實施例中，在影像感測器100的製造過程中，乾式蝕刻(例如，反應性離子蝕刻(reactive ion etching，RIE))可造成過多電荷累積在最接近像素感測器陣列102的周圍電路104之閘極上，或是累積在基板接地觸點132上，藉由基板接地觸點132，影像感測器100所配置處之基板接地。如果達到足夠的電荷量，則受到抑制的電荷可能潛在地突然釋出，並且藉由例如電弧像素感測器陣列102之外邊緣上的個別光感測器106而強烈放電。此放電可能會嚴重破壞像素感測器陣列102邊緣上的個別光感測器，可能造成「白像素」，其在運算過程中報導小的或是無有用的影像數據。
基於上述說明，本揭露使用保護環108，用於分離像素感測 器陣列102與環繞的周圍電路104及/或基板接地觸點132。此保護環108係由一連串的同心環製成，該同心環具有交錯的導電型態並且外接像素感測器陣列102的外周圍。例如，保護環108可包含第一(最內)環110，其具有第一導電型態；第二環112環繞第一環110並且具有第二導電型態；第三環114環繞第二環112並且具有第一導電型態；第四環116環繞第三環並且具有第二導電型態；以及第五(例如，最外)環118環繞第四環116並且具有第一導電型態。在圖1所示的實施例中，第一導電型態為p型，第二導電型態為n型，然而在其他實施例中，第一與第二導電型態可互換。這些環的交錯導電型態共同建立一連串的p-n接面，其阻止受到抑制的電荷放電至光感測器106。例如，第一與第二環110、112可交會在第一p-n接面120，第二與第三環112、114可交會在第二p-n接面122。第三與第四環114、116可交會在第三p-n接面124，以及第四與第五環116、118交會在第四p-n接面126。因此，這些環110-118及其對應的p-n接面減少白像素發 生，並且提供具有較佳影像感測功能的影像感測器。
如圖2之影像感測器100的剖面圖所示，保護環108與其他結 構係位於半導體基板130中或半導體基板130上。例如，半導體基板130可為絕緣體上半導體(semiconductor on insulator，SOI)基板或是大塊矽、鍺、或III族與V族元素基板。濾色器陣列(color filter array，CFA)134可視需要存在於半導體基板130的背面上，在基板表面130a的上表面上方配置互連結構136，其可路由光感測器106之間與/或周圍電路104及/或其間的信號，該互連結構136通常係由交錯的導電層與絕緣層製成，並且可包含閘極、導線、通路、與接點。在一些實施方式中，可有微透鏡陣列140，其有助於導引撞擊光子(例如，202、204)朝向其對應的像素感應器(例如，分別為P1,1、PM,1)。
如圖所示，保護環108包含同心環110-118，其分別具有個別 的外部直徑OD1-OD5。雖然本揭露使用「直徑」一詞，然而此詞並非必須解釋為環為圓形，而是可為正方形、矩形、以及其他類環形的幾何形狀。同樣地，第一環110鄰近像素感測器陣列102，第二環112外接第一環110，第三環114外接第二環112，第四環116外接第三環114，以及第五環118外接第四環116。例如，在一些實施例中，這些環100-118的最上部接近基板上表面130a，並且可鄰接基板上表面130a。環110-118在像素感測器陣列102的外周圍附近持續延伸，通常沒有任何斷裂；以及個別環的摻質通常不會延伸至個別的光感測器106中。隔離結構138，例如配置在從基板上表面130a向下延伸之溝槽中的介電材料，可將個別的光感測器106彼此分隔，用以減少彼此之間的串音與雜訊。
測量最內環(例如，ID1)的內直徑(inner diameter，ID)與最外 環(例如，OD5)的外直徑(outer diameter，OD)之間成為保護環108的總環形寬度w pr 。此總環形寬度w pr 可變化很大，但是在一些實施例中係大於200微米(μm)；以及/或範圍從大於20微米至約300微米，以及/或在在一些實施例中係50微米與100微米之間。通常，增加保護環108的環形寬度w pr 係提供更多保護對抗潛在的破壞放電，但是由於面積/覆蓋區(footprint)增加因而亦需要更高的製造成本。 在圖2的實施例中，所示的個別環110-118分別具有寬度w 1 -w 5 ，其彼此相等或實質相等。在一些實施例中，這些寬度w 1 -w 5 各自的範圍係從約10奈米至約1000微米，或是從約10奈米至約500微米。然而，經由以下說明可知，個別環110-118的寬度不需要相等，並且在其他實施方式中可彼此不同。
依照實施方式，個別環110-118的摻雜濃度可有不同形式。在 一些實施例中，第一環110的p型摻質濃度範圍係從約1x1011/cm3至約1x1013/cm3；第二環112的n型摻質濃度範圍係從約1x1011/cm3至約1x1013/cm3；第三環114的p型濃度範圍係從約1x1011/cm3至約1x1013/cm3；第四環116的n型摻質濃度範圍係從約1x1011/cm3至約1x1013/cm3；以及第五環118的p型摻質濃度範圍係從約1x1011/cm3至約1x1013/cm3。在一些實施例中，環110-118可具有彼此相同或是實質相同的摻雜濃度；然而，在其他實施例中，摻雜濃度可分級。例如，個別環的摻雜濃度可從最內環往最外環而一環(例如，單調且/或遞增)增加至下一環；或是個別環的摻雜濃度可從最內環往最外環而一環(單調且/或遞增)降低至下一環。在其他實施例中，由最內環往最外環移動時，個別環的摻雜濃度可在連續環之間增加與減少。
依照實施方式的需求，個別環110-118的深度亦可不同。在一 些實施例中，環110-118中的一或多個之深度d範圍係從約0.2微米至約5微米。 在一些實施例中，環110-118的深度可彼此相同或實質相同；然而，在其他實施例中，深度可分級。例如，從最內環至最外環，可(例如，單調且/或遞增)增加一個環至下一環之個別環的深度；或是從最內環至最外環，一環至下一環的個別環之深度可(例如，單調且/或遞增)減少。在其他實施例中，從最內環至最外環，在連續環之間的個別環之深度可增加或減少。因此，在厚度約775微米的300毫米晶圓上形成環的實施例中(或是在厚度約925微米的450毫米晶圓上形成環的實施例中)，環的深度可小於基板之Si總厚度的1%。
圖3至圖6是根據一些實施例說明保護環之不同配置的俯視 圖。在一些實施例中，這些環的非限制範例為具有不同寬度的保護環，其在放 電保護與成本之間提供一些不同的權衡。
在圖3中，其僅包含三個環110’-114’，第一環110’的第一寬度 是從像素感應器陣列102的外周圍至第一p-n接面120所量測，以及第二環112’的第二寬度是從第一p-n接面120至第二p-n接面122所量測。第二寬度大於第一寬度。第三寬度114’的第三寬度是從第二p-n接面122至第三環的外直徑所量測，以及第三寬度等或或實質等於第一寬度。在一些實施例中，第二寬度係比第一寬度大至少約兩倍，也可更大(例如，比第一寬度大數個數量級)。在一些實施例中，第一寬度：第二寬度：第三寬度的比例係約為1：4：1。第二寬度大於第一與/或第三寬度係有助於增加放電保護。
圖4類似於圖3，差別在於圖4中加入第四與第五環116’、 118’，在像素感測器陣列102與周圍電路104(未繪示，但配置於第五環118’外部)之間提供進一步隔離。在圖4中，第四與第五環116’、118’具有與第一及第三環110’、114’相同寬度。因此，在一些實施例中，第一寬度：第二寬度：第三寬度：第四寬度：第五寬度的比例約為1：4：1：1：1。
圖5是說明另一實施例，其中第四環116’的寬度大於其他環的 寬度。在一些實施例中，第四寬度比第一寬度大至少約兩倍，並且可為更大(例如，比第一寬度大數個數量級)。因此，在一些實施例中，第一寬度：第二寬度：第三寬度：第四寬度：第五寬度的比例約為1：1：1：4：1。
圖6是說明具有其他環，稱為第六環120’與第七環122’。可理 解可有任何數目的環，範圍從三環至許多環。
圖7至圖10是說明保護環之不同配置的範例，其通常對應於 圖3至圖6，然而環的導電型態可與圖3至圖6交換。可理解圖3至圖6所示的實施例可比圖7至圖10所示之實施例具有較佳的效能，這是由於電子比電洞具有更高的移動性，兩種傳導配置皆落在本揭露的範圍之內。再者，雖然本揭露的圖式中的保護環為正方形，然而在其他未繪示的實施例中之保護環可為矩形或是其他多邊形。再者，在其他實施例中的保護環亦可為圓形，並且/或具有圓角。 圓形且/或圓環較難製造，但有助於提供平滑的電場，因而降低熱載體效應，以對於突然放電提供良好的保護。
參閱圖11，其係提供例如圖1的光感測器106之像素感測器 1100的一些實施例之電路圖。像素感測器1100包含光二極體1102，其可實施為pn接合或是在p-n接面介面有絕緣體的pn接合光二極體(PIN接合光二極體)。當有足夠能量的光子1103撞擊光二極體1102時，產生電子-電洞對。如果在接合的消耗區域中或是距離一擴散長度發生吸收，則消耗區域的內建電場會從接合清除此電子-電洞對的載體。因此，電洞往光二極體1102的陽極區1102a移動，電子往光二極體1102的陰極區1102b移動，以及產生光電流。通過光二極體1102的總電流是暗電流(無光中產生的電流)與光電流的總和。光二極體1102係藉由轉移電晶體(transfer transistor，TX)1106而電連接至浮接擴散節點(floating diffusion node，FDN)1104。轉移電晶體1106從光二極體1102選擇性轉移電荷至FDN 1104。重設電晶體1108電連接於DC電壓供應終端Vdd與FDN 1104之間，以於FDN 1104選擇性清除電荷。源極隨耦器電晶體1110電連接於Vdd與輸出Vout之間，並且受到FDN 1104閘控，以使在FDN 1104的電荷量被觀察而不移除電荷。列選擇電晶體1112電連接於源極隨耦器電晶體1110與輸出Vout之間，以選擇性輸出與於FDN 1104的電荷成正比之電壓。
在使用過程中，像素感應器1110暴露於光學影像達預定的整 合期間。在此時間期間，像素感應器藉由累積與光強度成正比之電荷，而記錄入射於光二極體1102上的光強度。在預定的整合期間之後，讀取累積的電荷量。在一些實施例中，藉由瞬間啟動重設電晶體1108以清除儲存於FDN 1104的電荷，而讀取光二極體1102之累積的電荷量。此後，啟動列選擇電晶體1112，藉由啟動轉移電晶體1106達預定的轉移期間，將光二極體1102之累積的電荷轉移至FDN 1104。在預定的轉移期間過程中，監視在輸出Vout的電壓。隨著電荷轉移，輸出Vout的電壓改變，通常是降低。在預定的轉移期間之後，在輸出Vout觀察的電荷是與在光二極體1102所記錄的光強度成正比。
參閱圖12，其是根據一些實施例說明更詳細的影像感測器 1200的剖面圖，該影像感測器1200包含如圖11所述之光二極體。影像感測器1200係配置在半導體基板130’上方與/或半導體基板130’內。半導體基板130’係如SOI基板，其包含處理基板1201、裝置層1203、以及絕緣層1205。處理基板1201通常向下薄化，並且通常係由矽製成，以及裝置層1203通常係磊晶形成並且由矽製成。在其他實施例中，處理基板1201與或裝置層1203可包括鍺、或是III族與V族元素。絕緣層1205係或包含介電質，例如氮化矽、二氧化矽、或氮氧化矽，並且將處理基板1201與裝置層1203彼此分離。
配置多個個別的光感測器106’，其可為光二極體，以建立像 素感測器陣列102’。藉由陣列隔離結構138，將光感測器106’彼此隔離。陣列隔離結構138用於防止光感測器106之間的漏電荷與/或串音，並且可為介電材料所製成的淺溝槽隔離(shallow trench isolation，STI)區域或是深溝槽隔離(deep trench isolation，DTI)區域。
在一些實施例中，裝置層1203為p型矽。因而，在像素感應 器陣列102’內，每一個光感測器106’包含p型區域1202與n型區域1204，其符合pn接合並且製成光二極體。此p型區域1202作為陽極，n型區域1204作為陰極。 亦可有其他較深的p-n區域1206、1208，並且提供陰極功能性。
轉移電晶體1210配置接近n型區域1204，以通道區1212鄰接n 型區域1204。通道區1212是形成反轉通道的區域。轉移電晶體1210包含配置在半導體基板130’上方的轉移閘極介電結構1214與轉移閘極1216。在半導體基板130’與轉移閘極1216之間配置轉移閘極介電結構1214，將轉移閘極1216與半導體基板130’電性隔離。例如，轉移閘極介電結構1214與轉移閘極1216分別為二氧化矽與多晶矽。在一些實施例中，轉移閘極電壓植入區1218是配置在轉移閘極1216下方的半導體基板130’中。轉移閘極電壓植入區1218對應於半導體基板130’的摻雜區，用於調節臨界電壓。通常，轉移閘極電壓植入區1218與半導體基板130’具有相同的摻雜型態。位在轉移閘極1216與轉移閘極介電結構1214的 側壁上與/或沿著轉移閘極1216與轉移閘極介電結構1214，轉移電晶體1210包含轉移閘極側壁結構1220。例如，轉移閘極側壁結構1220是介電質，例如二氧化矽或是氮化矽。
浮接擴散節點(FDN)1222配置在半導體基板130’中，鄰接通 道區1212，並且如n型區域1204在通道區1212的對側上。當轉移電晶體1210啟動時(例如，施加電壓至轉移閘極1216)，在通道區1212中形成反轉通道，因而使得累積的電荷從n型區1204流至FDN 1222。FDN 1222是半導體基板130’的摻雜區，其與較深的n型區1206具有相同的摻雜型態，例如n型。FDN 1222與n型區1204是作為轉移電晶體1210的源極/汲極區。
在一些實施例中，槽區1224配置於半導體基板130’內，並且 延伸於隔離結構138下方。槽區1224對於光二極體提供隔離，並且通常具有第一摻雜型態，其濃度高於半導體基板130’的摻雜濃度。
由於光感測器106’的光二極體可為多色感測器用於偵測廣範 圍的電磁光譜(例如，色盲(color blind))，因而濾色器陣列134可配置在此像素感測器陣列102’前方，使得像素感測器陣列102’分配色調至各個光二極體106’。 在一些實施例中，在已經製造影像感測器之後，濾色器陣列134附著或是接合至影像感測器，在這方面是可選擇的元件。
在其他實施例中，像素感測器陣列中的個別光感測器106’是 「堆疊的」光感測器，其各自可區分光的不同顏色。在此「堆疊的」像素中，個別像素具有不同垂直區域，其偵測撞擊光的不同波長。例如，堆疊的光二極體可具有第一深度的第一區域用於偵測紅光，第二深度的第二區域用於偵測濾光，以及第三深度的第三區域用於偵測藍光。第一、第二與第三深度是不同的，通常第一是最大的，而第三是最小的。圖13是根據一些實施例說明像素1300的範例，其包含彼此堆疊之不同的單色偵測層。此像素1300包含不同的光二極體，其配置與半導體基板相距不同深度，其中不同深度對應於不同光二極體所偵測之不同的單色波長。例如，在所述之實施例中，第一光二極體接面 1302係配置於第一深度d1，其便於偵測紅光；第二光二極體接面1304係配置於第二深度d2，其便於偵測綠光；以及第三光二極體接面1306係配置於第三深度d3，其便於偵測藍光。柱狀的N摻雜區1308係配置於半導體基板中，用於將不同的光二極體接面耦合至對應的鰭1310，所產生的電荷係儲存於該鰭上。例如，第一光二極體接面1302具有耦合至第一鰭1314的n型區1312；第一柱狀N摻雜區1316從第二光二極體接面1304向上延伸至第二鰭1318；以及第三柱狀N摻雜區1320從第三光二極體接面向上延伸至第三鰭1322。亦可有列選擇電晶體1334。
參閱圖14，其係根據一些實施例說明製造影像感測器的方法 之流程圖，該影像感測器例如圖1的影像感測器。雖然本揭露所繪示與描述的方法(例如，流程圖1400所述之方法)是一連串的操作或事件，然而可理解的是這些操作或事件之所述順序並非限制本揭露。例如，一些操作可用不同順序進行或與非本揭露所繪示且/或描述之其他操作或事件一起進行。再者，並非所有揭露的操作都必須實施在本揭露的一或多個實施例中，以及本揭露之一或多個該些操作可於一或多個不同的操作中進行。
在1402中，提供半導體基板。半導體基板包含像素感測器陣 列區以及周圍電路區。在1404中，在半導體基板的像素感測器陣列區中的一或多個像素區附近與之間的半導體基板中，形成隔離結構。在1406中，形成保護環。保護環包含半導體基板中的複數個同心環。同心環具有交錯的導電型態，並且將像素感測器陣列區與周圍電路區分隔。在1408中，在對應的像素區上方與對應的像素區中，形成對應於複數個像素區的光感測器。在1410中，在周圍電路區中，形成邏輯電路，例如CMOS電晶體。在1412中，在半導體基板的背面表面上，配置濾色器陣列與透鏡陣列。
在一些實施例中，此流程圖1400的優點在於形成光感測器與/ 或邏輯電路的過程中使用的乾式蝕刻(例如，反應性離子蝕刻(RIE))可造成過多電荷累積在周圍電路的閘極上或是半導體基板上所形成的其他結構上。保護環 阻止受到抑制的電荷突然釋放且強烈放電至個別光感測器106中，因而在製造過程中防止災難破壞。
參閱圖15至21，其是根據一些實施例說明圖1之影像感測器 在不同製造階段的剖面圖，說明與圖14之流程圖相符的一些實施方式。雖然圖15至21的描述是關於方法，然而可理解的是圖15至21所揭露的結構不限於方法，而是可單獨為與方法無關的結構。同樣地，雖然圖14的方法描述於圖15至21，然而可理解的是這些剖面圖僅為與圖14之方法相符的範例，且圖14的方法並不受限於圖15至21所描述的結構。
圖15是根據一些實施例說明對應於圖14的操作1402之剖面圖 1500。
如圖15所示，提供一半導體基板130。半導體基板130包含像 素感測器陣列區102，以及周圍電路區104，其係藉由保護環區108而彼此分隔。例如，半導體基板130是矽、鍺、或III族與V族元素的大塊基板。或者，例如，半導體基板130是絕緣體上半導體(SOI)基板。如果有，SOI基板包含例如處理基板以及磊晶成長的裝置層垂直堆疊於絕緣層的對側上。處理基板與裝置層包含例如矽、鍺、或III族與V族元素。絕緣層可包含介電質，例如氮化矽、二氧化矽、或氮氧化矽。在許多例子中，在製造過程中，半導體基板130是半導體晶圓，並且其直徑可為例如1吋(25公釐)；2吋(51公釐)；3吋(76公釐)；4吋(100公釐)；5吋(130公釐)或125公釐(4.9吋)；150公釐(5.9吋，通常係指「6吋」)；200公釐(7.9吋；通常係指「8吋」)；300公釐(11.8吋，通常係指「12吋」；450公釐(17.7吋，通常係指「18吋」)。
圖16是根據一些實施例說明對應於圖14之操作1404的剖面圖 1600。
如圖16所示，在半導體基板130的上基板表面130a上方，形 成第一遮罩1602，並且用第一遮罩1602進行第一蝕刻以於一或多個光感測器區106附近與其間形成一系列溝槽137。第一遮罩1602可為光阻層與/或硬遮罩層。 例如，溝槽137的寬度至少約0.15微米，例如約0.5-1微米，以及/或深度至少約3微米，例如約7-10微米。在半導體基板130為SOI基板的一些實施例中，第一蝕刻可延伸穿過裝置層至絕緣層。在已經形成溝槽之後，可用例如介電材料之隔離材料填充溝槽，並且可將所得的結構化學機械拋光(亦即chemically mechanically polished，CMP)，以於一或多個光感測器區106附近與其間形成隔離結構138。經由此CMP製程，可移除第一遮罩1602，或是可在此CMP製程之前移除第一遮罩1602。
圖17至18是根據一些實施例說明對應於圖14之操作1406的剖 面圖1700、1800。更特別地，圖17至18是說明保護環的形成，其是由具有交錯導電型態的多個同心環110、112、114、116、118製成。圖17中形成第一導電型態(例如，p型)的環110、114、118，以及圖18中形成第二導電型態(例如，n型)的環112、116。
在圖17中，在半導體基板130上方，提供第二遮罩1702。經 由第二遮罩1702的開口，同時植入對應於第一導電型態(例如，p型)的離子1704至周圍電路區104的第一區與複數個同心環的第一組中。例如，在圖17所示之實施例中，第一導電型態的離子用於分別形成第一、第三與第五環110、114、118；以及周圍電路區104中的p槽1706。由於p槽1706於先前的技術世代已經到位，因而第一、第三與第五環110、114、118可分別輕易整合至此先前的技術世代中，而不需要額外的昂貴的遮罩。雖然圖17說明環110、114及118與p槽同時形成，然而可理解的是在其他實施例中，環110、114、118可與周圍電路中以及/或像素感測器陣列102中的其他p型結構同時形成。例如，該環可與光二極體的陽極區、p型隔離區、p型源極/汲極區、p型Vt植入區、p型槽區、或其他植入區同時形成，用以限制製程中所使用的遮罩總數目。
在圖18中，在半導體基板130上方，提供第三遮罩1802。將 對應於第二導電型態(例如，n型)的離子1804同時經由開口植入周圍電路區104的第二區中以及複數個同心環的第二組中。例如，在圖18所示的實施例中，第二導電型態的離子用於形成第二與第四環112、116；以及周圍電路區104中的n 槽1806。由於n槽1806在先前技術世代已經到位，因而第二與第四環112、116可輕易整合至該先前技術世代中，而不需要額外昂貴的遮罩。雖然圖18說明環112、116與n槽1806同時形成，然而可理解的是在其他實施例中，環112、116可與周圍電路中以及/或像素感測器陣列中的其他n型結構同時形成。例如，該環可與光二極體的陰極、n型隔離區、n型源極/汲極區、n型Vt植入區、n槽區或是其他植入區形成，用以限制製程中所使用的遮罩總數目。
圖19是根據一些實施例說明對應於圖14之操作1408-1410的 剖面圖1900。
如圖19所示，在像素感應器陣列102內對應的像素區中，形 成光感測器。通常，在光感測器與像素區之間，有一對一的對應。在半導體基板130中選擇性植入n或p型摻質，以及在半導體基板130上方形成電晶體閘極1216，形成光感測器。在周圍電路區104中，形成邏輯電路，例如p型CMOS電晶體1902以及n型CMOS電晶體1904。
如圖20所示，在基板上表面130a與光感測器上方，形成ILD 層144。ILD層144包含例如二氧化矽、低介電常數的介電質、或是超低介電常數的介電質。形成接點146穿過ILD層144至像素感測器。接點146包含金屬，例如銅或鎢。而後，形成其他交錯的金屬與絕緣層(例如，金屬1(M1)、ILD1、金屬2(M2)、ILD2等)以建立互連層，其中通路垂直延伸於鄰近的金屬層之間，用以實施對應於圖11之電路範例的剖面圖200。
圖21是根據一些實施例說明圖14之操作1412的剖面圖2100。
如圖21所示，在半導體基板的背面表面上方，可形成濾色器 陣列134。在一些實施例中，在基板已經切割為個別晶粒之後，分別製造濾色器陣列134，並附貼至半導體基板130的背面表面；然而，濾色器陣列是附貼至晶圓級的半導體基板130。微透鏡陣列140亦可附貼至濾色器陣列134的背面表面。可理解的是「第一」與「第二」並非指任何形式的順序、置放或是與其他元件的暫時關係；而是「第一」與「第二」以及其他類似的指稱僅為一般指稱，並且在其他實施方式中，可交換或是重新排列這些元件。例如，圖1所描 述的「第一層」可不需要對應於其他圖式或是未繪示的實施例之「第一層」，並且實際上可對應於其他實施例中的「第二層」。
因此，由上可知，本揭露提供影像感測器。該影像感測器包 含像素感測器陣列，其包含複數個光感測器配置於半導體基板中。周圍電路配置於半導體基板中或是半導體基板上，並且與像素感測器陣列相隔。保護環環繞像素感測器陣列的外部周圍，並且將像素感測器陣列與周圍電路分隔。保護環的環形寬度大於20微米。保護環包含鄰近像素感測器陣列之基板中的第一環、環繞第一環且在第一p-n接面與第一環相會的第二環，以及環繞第二環且在第二p-n接面與第二環相會的第三環。
其他實施例係關於形成影像感測器的方法。在此方法中，提 供半導體基板，其包含像素感測器陣列區以及周圍電路區。在半導體基板上方，提供第一遮罩。第一遮罩在周圍電路區上方具有第一周圍開口，並且具有環繞像素感測器陣列之第一組類環形開口。將對應於第一導電型態的離子經由第一周圍開口同時植入，以於周圍電路區中形成第一摻雜區，並且穿過第一組類環形開口，以形成第一複數個同心環，其分隔像素感測器陣列與周圍電路區。在半導體基板上方，提供第二遮罩。第二遮罩在周圍電路區上方具有第二周為開口，其係不同於第一周圍開口，並且具有環繞像素感測器陣列之第二組類環形開口。將對應於第二導電型態的離子經由第二周圍開口同時植入，以於周圍電路區中形成第二摻雜區，並且穿過第二組類環形開口，以形成第二複數個同心環，其穿插於第一複數個同心環，用以分隔像素感測器陣列與周圍電路區。
其他實施例係關於裝置，其包含在半導體基板中或是 在半導體基板上配置半導體光感測器的陣列。在此裝置中，周圍電路係配置在半導體基板中或是在半導體基板上，並且與光感測器之陣列相隔。保護環環繞陣列的外部周圍，並且將陣列與周圍電路相隔。保護環包含第一p型環在與陣列相鄰的基板中。第二n型環環繞第一環，並且在第一p-n接面與第一環交會。第三n型環環繞第二環，並且在第 二p-n接面與第二環交會。第四n型環環繞第三環，並且在第三p-n接面與第三環交會。第五p型環環繞第四環，並且在第四p-n接面與第四環交會。
前述內容概述一些實施方式的特徵，因而熟知此技藝 之人士可更加理解本揭露之各方面。熟知此技藝之人士應理解可輕易使用本揭露作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施例具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本揭露揭示內容的精神與範圍，並且熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本揭露之精神與範圍。
100‧‧‧影像感測器
102‧‧‧像素感測器陣列
104‧‧‧周圍電路
106‧‧‧光感測器
108‧‧‧保護環
132‧‧‧基板接地觸點
110‧‧‧第一環
112‧‧‧第二環
114‧‧‧第三環
116‧‧‧第四環
118‧‧‧第五環
120‧‧‧第一p-n接面
122‧‧‧第二p-n接面
124‧‧‧第三p-n接面
126‧‧‧在第四p-n接面

Claims (10)

  1. 一種裝置，其包括：一像素感測器陣列，其包含複數個光感測器配置於一半導體基板中；周圍電路，其配置於該半導體基板中或該半導體基板上，並且與該像素感測器陣列相隔；以及一保護環，其環繞該像素感測器的外部周圍，並且將該像素感測器陣列與該周圍電路分隔；該保護環具有大於20微米的環形寬度以及包含於該基板中並且鄰接該像素感測器陣列之一第一環，一第二環環繞該第一環並且一在第一p-n接面與該第一環交會，以及一第三環環繞該第二環並且在一第二p-n接面與該第二環交會。
  2. 如申請專利範圍第1項所述之裝置，其中該第一環具有一第一寬度，其係從該像素感測器陣列的該外部周圍至該第一p-n接面所量測，以及其中該第二環具有一第二寬度，其係從該第一p-n接面至該第二p-n接面所量測，其中該第二寬度係大於該第一寬度。
  3. 如申請專利範圍第1項所述之裝置，其中該保護環進一步包含一第四環，其環繞該第三環並且在一第三p-n接面與該第三環交會。
  4. 如申請專利範圍第3項所述之裝置，其中該第一環為p型，該第二環為n型，該第三環為p型、以及該第四環為n型。
  5. 如申請專利範圍第4項所述之裝置，其中該第四環具有第四寬度，其係從該第三p-n接面至該第四環的最外範圍所量測，其中該第四寬度係大於該第二環的一第二寬度，該第二環的該第二寬 度係從該第一p-n接面至該第二p-n接面所量測。
  6. 一種形成影像感測器的方法，其包括：提供一半導體基板，其包含一像素感測器陣列區以及一周圍電路區；在該半導體基板上方提供一第一遮罩，其中該第一遮罩具有一第一周圍開口在該周圍電路區上方，並且具有一第一組類環形開口環繞該像素感應器陣列；經由該第一周圍開口同時植入對應於一第一導電型態的離子，以於該周圍電路區中形成一第一摻雜區，並且穿過該第一組類環形開口以形成一第一複數個同心環，將該像素感應器陣列與該周圍電路區分隔；在該半導體基板上方提供一第二遮罩，其中該第二遮罩在該周圍電路區上方具有一第二周圍開口，其係不同於該第一周圍開口，並且具有一第二組類環形開口環繞該像素感測器陣列；以及經由該第二周圍開口同時植入對應於一第二導電型態的離子，以於該周圍電路區中形成一第二摻雜區，並且穿過該第二組類環形開口以形成一第二複數個同心環，其穿插該第一複數個同心環，用以將該像素感應器陣列與該周圍電路區分隔。
  7. 如申請專利範圍第6項所述之方法，其中該第一與第二複數個同心環共同定義一保護環，其具有一最內同心環的一最內直徑與一最外同心環的一最外直徑之間的一總環形寬度，以及其中該總環形寬度係大於20微米。
  8. 如申請專利範圍第7項所述之方法，進一步包括：在已經形成該保護環之後，在該影像感測器上進行一乾式蝕刻製程，因而造成局部化的電荷累積在該影像感測器的導電區中；以及 其中該保護環係用於防止該局部化的電荷從該周圍電路突然且劇烈放電至該像素感測器陣列區中。
  9. 如申請專利範圍第7項所述之方法，其中該保護環包括：一第一環，其鄰近該陣列；一第二環，其環繞該第一環並且在一第一p-n接面與該第一環交會，其中該第一環具有一第一寬度，其係從該陣列的一外部周圍至該第一p-n接面所量測；以及一第三環，其環繞該第二環並且在一第二p-n接面與該第二環交會，其中該第二環具有一第二寬度，其係從該第一p-n接面至該第二p-n接面所量測，其中該第二寬度係大於該第一寬度。
  10. 一種裝置，其包括：半導體光感測器的一陣列，其配置在一半導體基板中或是該半導體基板上內；周圍電路，其配置在該半導體基板中或是該半導體基板上，並且與光感測器的該陣列相隔；以及一保護環，其環繞該陣列的一外部周圍，並且將該陣列與該周圍電路分隔；該保護環包含一第一p型環於該基板中並且與該陣列相鄰，一第二n型環環繞該第一環並且在一第一p-接合與該第一環交會，一第三p型環環繞該第二環並且在一第二p-n接面與該第二環交會，一第四n型環環繞該第三環並且在一第三p-n接面與該第三環交會，以及一第五p型環環繞該第四環並且在一第四p-n接面與該第四環交會。
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