KR20160109991A - 영상 센서용 보호링 - Google Patents

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Abstract

본 개시의 일부 실시형태는 영상 센서를 제공한다. 이 영상 센서는 반도체 기판 내에 배치되는 복수의 포토센서를 구비하는 화소 센서 어레이를 포함한다. 주변 회로부는 반도체 기판 내에 또는 반도체 기판 상에 배치되며, 화소 센서 어레이로부터 이격되어 배치된다. 보호링은 화소 센서 어레이의 외주를 둘러싸며, 주변 회로부로부터 화소 센서 어레이를 분리한다. 보호링은 20 미크론 보다 더 큰 환형 폭을 가진다. 보호링은 기판 내에서 화소 센서 어레이에 이웃하는 제1링, 이 제1 링을 둘러싸며 제1 p-n 접합에서 제1 링과 만나는 제2 링, 제2 링을 둘러싸며 제2 p-n 접합에서 제2 링과 만나는 제3 링을 포함한다.

Description

영상 센서용 보호링{PROTECTION RING FOR IMAGE SENSORS}
본 발명은 영상 센서용 보호링에 관한 것이다.
디지털 카메라 및 광학 촬상(imaging) 디바이스는 영상 센서를 사용한다. 영상 센서는 광학 영상을 디지털 영상으로서 디스플레이될 수 있는 디지털 데이터로 변환한다. 영상 센서는 광학 영상을 디지털 데이터로의 변환을 위한 유닛 디바이스인 포토센서의 어레이를 포함한다. 포토센서는 종종 전하 결합 소자(charge-coupled device; CCD) 또는 상보형 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 디바이스로서 나타내어 진다.
그러나, CMOS 포토센서는 최근에 더욱 관심을 받고 있다. CCD 포토 센서에 비하여, CMOS 포토센서는 전력 소비가 낮고, 사이즈를 더 작게 할 수 있고, 데이터 처리가 더 빠르다. 또한, CMOS 포토센서는 데이터를 직접적으로 디지털 출력하며, 일반적으로 CCD 포토 센서와 비교하여 제조 비용이 낮다.
이에 따라서, 이상으로부터 이해할 수 있는 바와 같이, 본 개시는 영상 센서를 제공한다. 영상 센서는 반도체 기판 내에 배치되는 복수의 포토센서를 포함하는 화소 센서 어레이를 포함한다. 주변 회로부는 반도체 기판 내에 또는 이 반도체 기판 상에 배치되며, 화소 센서 어레이로부터 이격되어 배치된다. 보호링은 화소 센서의 외주를 둘러싸며, 주변 회로부로부터 화소 센서 어레이를 분리한다. 보호링은 화소 센서 어레이의 외주를 둘러싸고, 주변 회로부로부터 화소 센서 어레이를 분리한다. 보호링은 20 미크론보다 더 큰 환형 폭을 가진다. 보호링은, 기판 내에 있고 화소 센서 어레이와 이웃하는 제1 링, 이 제1 링을 둘러싸며 제1 p-n 접합에서 제1 링과 만나는 제2 링, 및 이 제2 링을 둘러싸며 제2 p-n 접합에서 제2 링과 만나는 제3 링을 포함한다.
다른 실시형태들은 영상 센서를 형성하는 방법에 관한 것이다. 이 방법에서, 반도체 기판이 제공되고, 화소 센서 어레이 영역 및 주변 회로부 영역을 포함한다. 제1 마스크는 반도체 기판 위에 제공된다. 제1 마스크는 주변 회로부 영역 위에 제1 주변 개구를 가지며, 화소 센서 어레이를 둘러싸는 제1 세트의 링형 개구들을 가진다. 제1 도전성 타입에 대응하는 이온은 상기 주변 회로부 영역 내에 제1 도핑된 영역을 형성하기 위하여 상기 제1 주변 개구를 통하여 그리고 상기 주변 회로부 영역으로부터 상기 회소 센서 어레이를 분리하는 복수의 제1 동심링들을 형성하기 위하여 상기 제1 세트의 링형 개구들을 통하여 동시에 주입된다. 제2 마스크는 반도체 기판 위에 제공된다. 제2 마스크는 주변 회로부 영역 위에 제1 주변 개구와 상이한 제2 주변 개구를 가지며, 화소 센서 어레이를 둘러싸는 제2 세트의 링형 개구를 가진다. 제2 도전성 타입에 대응하는 이온은, 주변 회로부 영역 내에 제2 도핑된 영역을 형성하기 위하여 제2 주변 개구를 통하여 그리고 복수의 제2 동심링을 형성하기 위하여 제2 세트의 링형 개구를 통하여 동시에 주입되며, 복수의 제2 동심링 사이에는 주변 회로부 영역으로부터 화소 센서 어레이를 분리하기 위하여 복수의 제1 동심링이 배치된다.
또 다른 실시형태들은 반도체 기판 내에 또는 반도체 기판 상에 배치되는 반도체 포토센서의 어레이를 포함하는 디바이스에 관한 것이다. 이 디바이스에서, 주변 회로부는 반도체 기판 내에 또는 반도체 기판 상에 배치되며, 포토센서의 어레이로부터 이격되어 배치된다. 보호링은 어레이의 외주를 둘러싸며 주변 회로부로부터 어레이를 분리한다. 보호링은 어레이에 이웃하는 기판 내에 제1 p-형 링을 포함한다. 제2 n-형은 제1 링을 둘러싸며, 제 1 p-n 접합에서 제1 링과 만난다. 제3 p-형 링은 제2 링을 둘러싸며, 제2 p-n 접합에서 제2 링과 만난다. 제4 n-형 링은 제3 링을 둘러싸며, 제3 p-n 접합에서 제3 링과 만난다. 제5 p-형 링은 제4 링을 둘러싸며, 제4 p-n 접합에서 제4 링과 만난다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 특징부들이 축척비율대로 그려지는 것은 아니라는 점에 유의해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명료성을 위해 임의로 증가되거나 축소될 수 있다.
도 1은 일련의 교번하는 동심 p-n 영역들로 구성되는 보호링을 사용하는 영상 센서의 일부 실시형태들의 평면도를 나타낸다.
도 2는 도 1의 영상 센서의 횡단면도를 나타낸다.
도 3 내지 도 6은 보호링을 사용하는 영상 센서의 대안적인 실시형태들의 일부 예시적인 평면도를 나타낸다.
도 7 내지 도 10은 보호링을 사용하는 영상 센서의 대안적인 실시형태들의 일부 추가 예시적인 평면도를 나타낸다.
도 11은 일부 실시형태들에 따른 영상 센서의 포토센서의 일부 실시형태의 회로도를 나타낸다.
도 12는 일부 실시형태들에 따른 복수의 단색 포토센서를 포함하는 영상 센서의 횡단면도를 나타낸다.
도 13은 서로 위에 적층된 복수의 단색 검출층으로 구성되는 포토센서의 횡단면도를 나타낸다.
도 14는 주변 회로부로부터 영상 화소 센서 어레이를 분리하는 보호링을 포함하는 영상 센서를 제조하기 위한 방법의 일부 실시형태의 흐름도를 나타낸다.
도 15 내지 도 21은 일부 실시형태들에 따른 영상 화소를 제조하는 방법을 집합적으로 묘사하는 일련의 횡단면도를 나타낸다.
본 개시는 이러한 개시 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 장치의 특정 예가 이하에서 설명된다. 물론, 이들은 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 상의 또는 그 위의 제1 특징부는, 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부들이 형성될 수 있는 실시형태들도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "아래의", "아래쪽의", "낮은", "위의", "상부의" 등과 같은 공간적으로 상대적인 용어들이, 도면에 나타낸 하나의 요소 또는 특징부에 대한 또 다른 요소(들) 또는 특징부(들)의 관계를 논의하기 위해 설명의 편의상 여기에 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 장치의 상이한 배향들을 포괄하도록 의도된 것이다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향) 여기서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수 있다.
카메라, 셀룰라 폰, PDA(personal digital assistant), MP3 플레이어, 컴퓨터 및 기타 디바이스와 같은 많은 휴대용 전자 디바이스들은 영상을 포착하기 위한 영상 센서를 포함한다. 이러한 영상 센서의 하나의 예는 도 1에 예시된 상보형 금속 산화물 반도체(CMOS) 영상 센서(100)이며, 이는 또한 “CIS”로도 지칭될 수 있다. 영상 센서(100)는 반도체 기판 상에 배치되며, 주변 회로부에 의해 둘러싸인 화소 센서 어레이(102)를 포함한다. 주변 회로부(104)는 화소 센서 어레이(102)의 동작을 지원하기 위하여 논리 회로를 포함할 수도 있으며, 예컨대 트랜지스터, 커패시터, 저항, 인덕터 및/또는 다이오드를 포함할 수 있다. 화소 센서 어레이(102)는 일반적으로 개별 포토센서(106)를 포함하며, 이는 일련의 M 열 및 N 행에 배치되며, 여기서 M 및 N은 양의 정수이다. 도 1의 예에서, 내부에 각각의 포토다이오드를 포함할 수 있는 개별 포토센서(106)는 명료화를 위하여 Pcolumn, Prow로 라벨화되어 있으며, M 및 N은 구현에 따라서 동일하거나 동일하지 않을 수 있음을 이해하여야 한다. 예를 들어, P1,1은 제1 열 및 제1 행의 교차 지점에서의 포토센서를 나타내며, PM,N은 M번째 열 및 N번째 행의 교차 지점에서의 포토센서를 나타낸다.
점점 더, 개별 포토센서(106)는 화소 피치(즉, 이웃하는 화소들 사이의 거리)를 서브-마이크로미터 치수(예를 들어, 0.75 마이크로미터 미만)까지 감소시키기 위하여 축소되고 있고, 화소 센서 어레이(102)의 엣지 부근의 포토센서는 주위의 주변 회로부(104)에 더 가까이에 배치되고 있다. 이러한 치수에 있어서, 제조 동안의 전하 증가(build-up)는 문제가 된다. 일부 실시형태들에 있어서, 영상 센서(100)의 제조 동안에, 건식 에칭(예컨대, 반응성 이온 에칭(RIE))은, 화소 센서 어레이(102)의 엣지에 가장 가까운 주변 회로부(104)의 게이트들 상에 또는 영상 센서(100)가 배치되는 기판이 접지되는 기판 그라운딩 컨택트(132) 상에 과도한 전하가 축적되게 할 수 있다. 충분한 전하 레벨이 달성되면, 억눌린 전하는, 예컨대 화소 센서 어레이(102)의 외부 에지들 상의 개별 포토센서(106)에 아킹(arcing)함으써, 잠재적으로 갑작스럽고 강렬한 방전 상태로 릴리즈된다. 이러한 방전은 화소 센서 어레이(102)의 엣지 상의 개별 포토센서를 아주 크게 손상시킬 수 있고, 가능하게는 이들이 동작 동안에 약간의 유용한 또는 유용하지 않은 영상 데이터를 리포트하는“화이트 화소”로서 나타내게 할 수 있다.
전술한 내용을 고려하면, 본 개시는 주위의 주변 회로부(104)로부터 및/또는 기판 그라운딩 컨택트(132)로부터 화소 센서 어레이(102)를 분리하는 보호링(108)을 사용한다. 이 보호링(108)은 교번하는 도전성 타입들을 가지며 화소 센서 어레이(102)의 외주를 둘러싸는 일련의 동심링들로 구성된다. 예컨대, 보호링(108)은 제1 도전성 타입을 가지는 제1(예컨대, 최내의) 링(110); 상기 제1 링(110)을 둘러싸며 제2 도전성 타입을 가지는 제2 링(112); 상기 제2 링(112)을 둘러싸며 제1 도전성 타입을 가지는 제3 링(114); 상기 제3 링(114)을 둘러싸며 제2 도전성 타입을 가지는 제4 링(116); 및 제4 링(116)을 둘러싸며 제1 도전성 타입을 가지는 제5(예컨대, 최외의) 링(118)을 포함할 수 있다. 도 1의 예시된 실시형태에서, 제1 도전성 타입 및 제2 도전성 타입은 다른 구현들에서 변경될 수 있지만, 제1 도전성 타입은 p-형인 것으로 예시되며, 제2 도전성 타입은 n-형인 것으로 예시된다. 이러한 링들의 교번하는 도전성은, 억눌린 전하가 포토센서(106)로 방전되는 것을 지연시키는 일련의 p-n 접합을 집합적으로 확립한다. 예컨대, 제1 및 제2 링(110, 112)은 제1 p-n 접합(120)에서 만날 수 있고, 제2 및 제3 링(112, 114)은 제2 p-n 접합(122)에서 만날 수 있다. 제3 및 제4 링(114, 116)은 제 3 p-n 접합(124)에서 만날 수 있고, 제4 및 제5 링(116, 118)은 제4 p-n 접합(126)에서 만날 수 있다. 이에 따라서, 이러한 링(110-118)들 및 이들에 대등하는 p-n 접합은 화이트 화소의 발생을 감소시키고, 더 나은 영상 감지 기능을 가진 영상 센서들을 제공한다.
도 2의 영상 센서(100)의 횡단면도에 도시된 바와 같이, 보호링(108) 및 기타 구조들은 반도체 기판(130) 내에 또는 반도체 기판(130) 상에 배치된다. 반도체 기판(130)은 예를 들어, SOI(semiconductor on insulator) 기판; 또는 실리콘, 게르마늄 또는 Ⅲ 족 및 Ⅴ 족 원소의 벌크 기판으로서 나타내어 질 수 있다.
컬러 필터 어레이(CFA)(134)는 반도체 기판(130)의 이면(130b) 상에 옵션적으로 존재할 수도 있고, 종종 교번하는 도전성 층 및 절연성 층으로 구성되며, 게이트, 와이어, 비아 및 컨택트를 포함할 있는 상호연결 구조(136)는, 상위 기판 표면(130a) 위에 배치되며, 포토센서(106) 사이에 및/또는 주변 회로부(104) 사이에 및/또는 이들 사이에 신호들을 보낼 수 있다. 마이크로-렌즈 어레이(140)는 또한 일부 구현들에서 존재할 수도 있고, 이들의 대응하는 화소 센서들(예컨대, 각각 P1,1, PM,1)을 향하여 충돌 광자(예컨대, 202, 204)를 조종하도록 도울 수 있다.
도시된 바와 같이, 보호링(108)은 동심링(110 내지 118)을 포함하며, 이는 각각 각각의 외주(OD1-OD5)를 가진다. “직경”이라는 용어가 여기에 사용되지만, 이러한 용어는, 링이 원형이라는 해석을 반드시 언급할 필요는 없지만, 사각형, 직사각형 및 여전히 링형인 다른 기학 구조와 관련 될 수 있다. 또한, 제1 링(110)은 화소 센서 어레이(102)에 이웃하며, 제2 링(112)은 제1 링(110)을 둘러싸며, 제3 링(114)은 제2 링(112)을 둘러싸며, 제4 링(116)은 제3 링(114)을 둘러싸며, 제5 링(118)은 제4 링(116)을 둘러싼다. 일부 실시형태들에 있어서, 이들 링(110-118)의 최외 범위는 상위 기판 표면(130a)에 근접하며, 예를 들어 상부 기판 표면(130a)에 인접할 수 있다. 링(110-118)은, 일반적으로 어떤 중단 없이 화소 센서 어레이(102)의 외주 주위로 계속해서 연장되며, 일반적으로 각각의 링들의 도펀트들은 개별 포토센서(106)까지 연장되지 않는다. 상위 기판 표면(130a)로부터 하향으로 연장되는 트렌치들 내에 배치되는 유전체 물질과 같은 격리 구조(138)는, 개별 포토 센서(106) 사이의 크로스토크 및 노이즈를 감소시키기 위하여 개별 포토센서(106)를 서로 분리할 수 있다.
보호링(108)의 전체 환형 폭(wpr)은, 최내 링(예컨대, ID1)의 내경(ID)과 최외 링(예컨대, OD5)의 외경(OD) 사이에서 측정된다. 전체 환형 폭(wpr)은 넓게 변할 수 있지만, 일부 실시형태들에서는, 200 마이크로미터(㎛)보다 더 크며; 및/또는 20 ㎛ 초과 내지 대략 300 ㎛의 범위를 가지며, 및/또는 일부 실시형태에서는 50 ㎛ 내지 100 ㎛이다. 일반적으로, 보호링(108)의 환형폭(wpr)에서의 증가는, 방전의 잠재적인 손상에 대한 보호를 대응하여 증가시키지만, 또한 증가된 영역/풋프린트로 인해 제조하는데 더 많은 비용이 든다. 도 2의 예시적인 실시형태에서, 각각 폭(w1-w5)을 가진 개별 링(110- 118)이 도시되며, 이는 서로 동일하거나 실질적으로 동일하다. 일부 실시형태들에서, 이들 폭(w1-w5)의 각각은 대략 10 nm 내지 대략 1000 ㎛의 범위를 가지거나 또는 대략 10 nm 내지 대략 500 ㎛의 범위를 가진다. 그러나, 이하에서 추가로 이해될 수 있는 바와 같이, 개별 링들(110- 118)의 폭들은 동일할 필요는 없고, 다른 구현들에서는 서로 다를 수 있다.
각각의 링(110-118)의 도핑 농도는 또한 구현에 따라서 상이한 형태를 취할 수 있다. 일부 실시형태들에서, 제1 링(110)은 대략 1*1011/cm3 내지 대략 1*1013/cm3의 범위의 p-형 도펀트 농도를 나타낼 수 있고, 제2 링(112)은 대략 1*1011/cm3 내지 대략 1*1013/cm3의 범위의 n-형 도펀트 농도를 나타낼 수 있고, 제3 링(114)은 대략 1*1011/cm3 내지 대략 1*1013/cm3의 범위의 p-형 도펀트 농도를 나타낼 수 있고, 제4 링(116)은 대략 1*1011/cm3 내지 대략 1*1013/cm3의 범위의 n-형 도펀트 농도를 나타낼 수 있고, 제5 링(118)은 대략 1*1011/cm3 내지 대략 1*1013/cm3의 범위의 p-형 도펀트 농도를 나타낼 수 있다. 일부 실시형태들에서, 링(110-118)은 서로 동일한 도핑 농도 또는 실질적으로 서로 동일한 도핑 농도를 가질 수 있지만, 다른 실시형태들에서는, 도핑 농도가 등급화될 수 있다. 예컨대, 각각의 링들의 도핑 농도는, 최내 링으로부터 최외 링으로 이동할 때 하나의 링으로부터 다음 링까지 증가(예컨대, 점점 증가 및/또는 증분)할 수 있거나 또는 대안적으로 각각의 링들의 도핑 농도는, 최내 링으로부터 최외 링으로 이동할 때 하나의 링으로부터 다음 링까지 감소(예컨대, 점점 감소 및/또는 감소)할 수 있다. 또 다른 실시형태들에서, 각각의 링들의 도핑 농도는 최내 링으로부터 최외 링까지 이동할 때 연속적인 링들 사이에 증감할 수 있다.
각각의 링(110-118)의 깊이는 또한 구현에 따라서 상이한 형상을 취할 수 있다. 일부 실시형태들에서, 하나 이상의 링(110-118)의 깊이(d)는 대략 0.2 ㎛ 내지 대략 5 ㎛의 범위를 가진다. 일부 실시형태들에서, 링(110-118)은 서로 동일한 깊이 또는 실질적으로 서로 동일한 깊이를 가질 수 있지만, 다른 실시형태들에서는, 깊이는 등급화될 수 있다. 예컨대, 각각의 링들의 깊이는, 최내 링으로부터 최외 링으로 이동할 때 하나의 링으로부터 다음 링까지 증가(예컨대, 점점 증가 및/또는 증분)할 수 있거나 또는 대안적으로 각각의 링들의 깊이는, 최내 링으로부터 최외 링으로 이동할 때 하나의 링으로부터 다음 링까지 감소(예컨대, 점점 감소 및/또는 감소)할 수 있다. 또 다른 실시형태들에서, 각각의 링의 깊이는 최내 링으로부터 최외 링으로 이동할 때 연속적인 링들 사이에서는 증감할 수 있다. 이에 따라서, 링이 약 775 ㎛의 두께를 가지는 300 mm 웨이퍼 상에 형성되는 실시형태들에서(또는 링이 약 925 ㎛의 두께를 가지는 450 mm 웨이퍼 상에 형성되는 실시형태들에서), 링의 깊이는 기판에 대한 Si의 전체 두께의 1% 미만일 수 있다.
도 3 내지 도 6은 일부 실시형태들에 따른 보호링의 여러 가지 배열의 일부 예시적인 평면도를 나타낸다. 일부 실시형태들에서, 이러한 링은 방전 보호와 비용 사이의 일부 상이한 트레이드오프를 제공하는 상이한 폭을 가진 보호링의 일부 비제한적인 예를 나타낸다.
단지 3개의 링(110'-114')을 포함하는 도 3에서, 제1 링(110')은 화소 센서 어레이(102)의 외주로부터 제1 p-n 접합(120)까지 측정되는 제1 폭을 가지며, 제2 링(112')은 제1 p-n 접합(120)으로부터 제2 p-n 접합(122)까지 측정되는 제2 폭을 가진다. 제2 폭은 제1 폭보다 더 크다. 제3 링(114')은 제2 p-n 접합(122)으로부터 제3 링의 외주까지 측정되는 제3 폭을 가지며, 제3 폭은 제1 폭과 동일하거나 또는 이 제1 폭과 실질적으로 동일한 것으로서 예시된다. 일부 실시형태들에서, 제2 폭은 제1 폭보다 적어도 대략 2배 더 크지만, 훨씬 더 클 수도 있다(예컨대, 제1 폭보다 더 큰 크기순으로 커짐). 일부 실시형태들에서, 제1 폭: 제2 폭: 제3 폭의 비율은 대략 1: 4: 1이다. 제2 폭이 제1 및/또는 제3 폭보다 더 크면, 방전 보호를 증가시키도록 돕는다.
도 4는, 도 4에서 제4 및 제5 링(116', 118')이 화소 센서 어레이(102)와 주변 회로부(104)(도시되지는 않지만, 제5 링(118')의 외부에 배치됨) 사이에 추가적인 격리를 제공하기 위하여 또한 추가되었다는 점을 제외하고는 도 3과 유사하다. 도 4에서, 제4 및 제5 링(116', 118')이 제1 및 제3 링(110', 114')과 동일한 폭을 가진다. 이에 따라서, 일부 실시형태들에서, 제1 폭: 제2 폭: 제3 폭: 제4 폭: 제5 폭의 비율이 대략 1: 4: 1: 1이다.
도 5는 제4 링(116')은 다른 링들보다 더 큰 폭을 가지는 다른 실시형태를 나타낸다. 일부 실시형태들에서, 제4 폭은 제1 폭보다 적어도 대략 2배 더 큰 폭이지만, 휠씬 더 커질 수도 있다(예컨대, 제1 폭보다 더 큰 크기순으로 커짐). 이에 따라서, 일부 실시형태들에 있어서, 제1 폭; 제2 폭: 제3 폭: 제4 폭: 제5 폭의 비율은 대략 1: 1: 1: 4: 1이다.
도 6은 부가적인 링 즉 제6 링(120') 및 제7 링(122')이 존재하는 예를 나타낸다. 3개의 링부터 매우 큰 수의 링까지의 범위에 있는 임의의 수의 링이 존재할 수 있음을 이해하여야 한다.
도 7 내지 도 10은 일반적으로 도 3 내지 도 6에 대응하는 보호링의 여러 가지 배치의 일부 예를 나타내지만, 도전성 타입의 링들은 도 3 내지 도 6에 대하여 변경(filp)되어 있다. 도 3 내지 도 6에 나타낸 실시형태들은 전자가 홀보다 더 높은 이동도를 가지지만 양자의 도전성 배열은 본 개시의 범위 내에 포함되는 것으로 고려된다는 점으로 인해 도 7 내지 도 10의 실시형태보다 더 나은 성능을 나타낼 수도 있다는 것을 이해하여야 한다. 또한, 보호링들이 본 개시의 도면에서 정사각형으로 예시되어 있지만, 다른 예시되지 않은 실시형태들에서의 보호링은 또한 직사각형일 수 있거나 또는 다른 다각형 형상을 나타낸다. 또한, 또 다른 실시형태들에서의 보호링은 또한 원형일 수 있거나 및/또는 둥근 코너를 가질 수 있다. 원형 및/또는 둥근 링은, 제조하기가 더욱 어렵지만 스무드한(smooth) e-필드를 제공하는 것을 도울 수 있어 핫 캐리어 효과를 감소시키므로 갑작스런 방전에 대하여 양호한 보호를 제공한다.
도 11을 참조하면, 도 1이 포토 센서(106)와 같은 화소 센서(1100)의 일부 실시형태의 회로도가 제공된다. 화소 센서(1100)는 포토다이오드(1102)를 포함하며, 이는 pn 접합 포토다이오드 또는 p-n 접합 인터페이스(PIN 접합 다이오드)에서의 절연체를 가진 pn 접합 포토다이오드로서 구현될 수 있다. 충분한 에너지의 광자(1103)가 포토다이오드(1102)에 부딪칠 때, 전자-홀 쌍이 생성된다. 흡착이 접합의 공핍 영역 또는 이 공핍 영역으로부터 떨어진 하나의 확산 길이에서 발생하면, 이 전자-홀 상의 캐리어는 공핍 영역의 빌드인 전계에 의해 접합으로부터 제거된다. 이에 따라서 홀들이 포토다이오드(1102)의 애노드 영역(102a)을 향하여 이동하고, 전자들은 포토다이오드(1102)의 캐소드 영역(1102b)을 향하여 이동하고, 광전류가 생성된다. 포토다이오드(1102)를 통한 전체 전류는 다크 전류(광의 부재시에 생성되는 전류)와 광전류의 합이다. 포토다이오드(1102)는 트랜스퍼 트랜지스터(TX)에 의해 부동 확산 노드(FDN)에 전기적으로 연결된다. 트랜스퍼 트랜지스터(1106)는 포토다이오드(1102)로부터 FDN(1104)까지의 전하를 선택적으로 트랜스퍼시킨다. 리셋 트랜지스터(1108)은 DC 전압 공급 단자(Vdd)와 FDN(1104) 사이에 전기적으로 연결되어, FDN(1104)에서의 전하를 선택적으로 제거한다. 소스 팔로워 트랜지스터(1110)는 Vdd와 출력(Vout) 사이에 전기적으로 연결되고, FDN(1104)에 의해 게이팅되어, FDN(1104)에서의 전하 레벨을 전하를 제거하지 않고 관찰할 수 있게 한다. 로우(row) 선택 트랜지스터(1112)는 소스 팔로워 트랜지스터(1110)와 출력(Vout) 사이에 전기적으로 연결되어 FDN(1104)에서 전하에 비례하는 전압을 선택적으로 출력한다.
사용 동안에, 화소 센서(1110)는 미리 정해진 통합 기간 동안에 광학 영상에 노출된다. 이러한 기간에 걸쳐서, 화소 센서는 광 강도에 비례하는 전하를 축적함으로써 포토다이오드(1102)에 입사되는 광의 강도를 기록한다. 미리 정해진 통합 기간 이후에, 축적된 전하량이 판독된다. 일부 실시형태들에 있어서, 포토다이오드(1102)의 축적된 전하량은, FDN(1104)에서 저장된 전하를 제거하기 위하여 리셋 트랜지스터(1108)를 잠시 동안 활성화시킴으로써 판독된다. 그 후, 로우 선택 트랜지스터(1112)는 활성화되고, 포토다이오드(1102)의 축적된 전하는 미리 정해진 이송 기간 동안에 트랜스퍼 트랜지스터(1106)를 활성화시킴으로써 FDN(1104)에 이송된다. 미리 정해진 이송 기간 동안에, 출력(Vout)에서의 전압이 모니터링된다. 전하가 이송되기 때문에, 출력(Vout)에서의 전압이 변화하며, 통상적으로는 감소한다. 미리 정해진 이송 기간 이후에, 출력(Vout)에서 관찰되는 전합의 변화는 포토다이오드(1102)에서 기록되는 광의 강도에 비례한다.
도 12를 참조하면, 도 11과 관련하여 설명되는 바와 같은 포토다이오드를 포함하는 더 상세한 영상 센서(1200)의 일부 실시형태의 횡단면도이다. 영상 센서(1200)는 반도체 기판(130') 위에 및/또는 그 내에 배치된다. 반도체 기판(130')은 SOI 기판으로서 예시되며, 이 SOI 기판은 핸들 기판(1201), 디바이스 층(1203) 및 절연층(1205)을 포함한다. 핸들 기판(1201)은 종종 아래쪽으로 얇아지고, 종종 실리콘으로 구성되며, 디바이스 층(1203)은 종종 에픽택셜적으로 성장되며 실리콘으로 구성된다. 다른 실시형태들에 있어서, 핸들 기판(1201) 및/또는 디바이스 층(1203)은 게르마늄 또는 Ⅲ족 원소 및 V족 원소를 구비할 수 있다. 절연층(1205)은 예컨대 실리콘 니트라이드, 실리콘 디옥사이드 또는 실리콘 옥시니트라이드와 같은 유전체이거나 또는 이와 달리 이들을 포함하며, 핸들 기판(1201)과 디바이스 층(1203)을 서로 분리한다.
포토다이오드로서 나타내어 질 수 있는 복수의 개별 포토센서(106')는 화소 센서 어레이(102')를 확립하기 위하여 배치된다. 포토센서(106')는 어레이 격리 구조(138)에 의해 서로 격리된다. 어레이 격리 구조(138)는 포토센서(106)들 사이의 전하의 누설 및/또는 크로스토크를 방지하기 위하여 기능하며, 유전체 물질로 구성되는 얕은 트렌치 격리(STI) 영역 또는 깊은 트렌치 격리(DTI) 영역으로서 나타내어 질 수도 있다.
일부 실시형태들에서, 디바이스 층(1203)은 p-형 실리콘이다. 이에 따라서, 화소 센서 어레이(102') 내에서, 각 포토센서(106')는 p-형 영역(1202) 및 n-형 영역(1204)을 포함하며, 이는 pn 접합에서 만나며, 포토다이오드를 구성한다. 이러한 p-형 영역(1202)은 애노드로서 기능하며, n-형 영역(1204)은 캐소드로서 기능한다. 추가적인 더 깊은 n-형 영역(1206, 1208)이 또한 존재할 수도 있고, 캐소드 기능을 제공한다.
트랜스퍼 트랜지스터(1210)는 채널 영역(1212)이 n-형 영역(1204)에 인접한 상태로 n-형 영역(1204)에 가장 가까이에 배치된다. 채널 영역(1212)은 반전 채널이 형성되는 영역이다. 트래스퍼 트랜지스터(1210)는 반도체 기판(130') 위에 배치된 트랜스퍼 게이트 유전체 구조(1214) 및 트랜스터 게이트(1216)를 포함한다. 트랜스퍼 게이트 유전체 구조(1214)는, 트랜스퍼 게이트(1216)를 반도체 기판(130')으로부터 전기적으로 격리시키기 위하여 반도체 기판(130')과 트랜스퍼 게이트(1216) 사이에 배치된다. 트랜스퍼 게이트 유전체 구조(1214) 및 트랜스퍼 게이트(1216)는 각각 예컨대 실리콘 디옥사이드 및 폴리실리콘이다. 일부 실시형태들에 있어서, 트랜스퍼 게이트 전압 주입 영역(1218)은 반도체 기판(130') 내에서 트랜스퍼 게이트(1216) 아래에 배치된다. 트랜스퍼 게이트 전압 주입 영역(1218)은 임계 전압을 조정하기 위하여 사용되는 반도체 기판(130')의 도핑된 영역에 대응한다. 일반적으로, 트랜스퍼 게이트 전압 주입 영역(1218)은 반도체 기판(130')과 동일한 도핑 타입을 가진다. 트랜스퍼 트랜지스터(1210)는 트랜스퍼 게이트(1216) 및 트랜스퍼 게이트 유전체 구조(1214)의 측벽들 위에 및/또는 이러한 측벽들을 따라 배치되며, 트랜스퍼 트랜지스터(1210)는 트랜스퍼 게이트 측벽 구조(1220)를 포함한다. 트랜스퍼 게이트 측벽 구조(1220)는 예컨대 실리콘 디옥사이드 또는 실리콘 니트라이드와 같은 유전체이다.
부동 확산 노드(FDN)(1222)는 반도체 기판(130') 내에서 채널 영역(1212)에 인접하여 배치되며, n-형 영역(1204)으로서 채널 영역(1212)의 반대 측부 상에 배치된다. 트랜스퍼 트랜지스터(1210)가 활성화될 때(예컨대, 트랜스퍼 게이트(1216)에 전압을 인가함), 반전 채널은 채널 영역(1212) 내에 형성되어, 축적된 전하가 n-형 영역(1204)으로부터 FDN(1222)까지 흐르도록 허용한다. FDN(1222)은 예컨대 n-형과 같은 더 깊은 n-형 영역(1206)과 동일한 도핑 타입을 가지는 반도체 기판(130')의 도핑된 영역이다. FDN(1222) 및 n-형 영역(1204)은 트랜스퍼 트랜지스터(1210)에 대한 소스/드레인 영역들로서 기능한다.
일부 실시형태들에 있어서, 웰 영역(1224)은 반도체 기판(130') 내에 배치되며, 격리 구조(138) 아래로 연장된다. 웰 영역(1224)은 포토다이오드를 위한 격리를 제공하고, 일반적으로 반도체 기판(130')보다 더 높은 도핑 농도를 가진 제1 도핑 타입을 가진다.
포토센서(106')의 포토다이오가 전자기 스펙트럼의 넓은 범위를 검출하는 다색 센서(예컨대,‘컬러 블라인드’)일 수 있기 때문에, 컬러 필터 어레이(134)는 이러한 화소 센서 어레이(102')의 앞에 배치되어 화소 센서 어레이(102')로 하여금 각 포토 센서(106')에 컬러 톤을 할당하게 한다. 일부 실시형태들에 있어서, 컬러 필터 어레이(134)는 영상 센서가 제조된 이후에 영상 센서에 부착 또는 접착되고, 그것과 관련해서는 광학 소자가 있다.
다른 실시형태들에서, 화소 센서 어레이 내의 개별 포토센서(106')는, 광의 상이한 컬러들 사이를 각각 구별할 수 있는 “적층된”포토센서이다. 이러한 “적층된”화소에서, 개별 화소는 충돌 광의 상이한 파장들을 검출하는 상이한 수직 영역들을 가진다. 예컨대, 적층된 포토센서는 제1 깊이에서의 적색 광을 검출하기 위한 제1 영역, 제2 깊이에서의 녹색 광을 검출하기 위한 제2 영역, 및 제3 깊이에서의 청색 광을 검출하기 위한 제3 영역을 가질 수 있다. 제1, 제2, 및 제3 깊이는 상이하며, 제1 깊이가 종종 가장 크고, 제3 깊이가 가장 작다. 도 13은 일부 실시형태들에 따라 서로 위에 적층된 상이한 단색 검출층을 포함하는 화소(1300)의 예를 나타낸다. 화소(1300)는 반도체 기판의 이면으로부터 상이한 깊이로 배치되는 상이한 포토다이오드를 포함하며, 여기서 상이한 깊이는 여러 가지 포토다이오드에 의해 검출될 상이한 단색 파장들에 대응한다. 예컨대, 예시된 실시형태에 있어서, 제1 포토다이오드 접합(1302)은 적색 광의 검출을 용이하게 하는 제1 깊이(d1)에 배치되며, 제2 포토다이오드 접합(1304)은 녹색 광의 검출을 용이하게 하는 제2 깊이(d2)에 배치되며, 제3 포토다이오드 접합(1306)은 청색 광의 검출을 용이하게 하는 제3 깊이(d3)에 배치된다. 원주형(columnar)의 N-도핑 영역(1308)은, 생성된 전하가 저장되는 대응하는 핀(1310)들에 여러 가지 포토다이오드 접합들을 결합하도록 반도체 기판 내에 배치된다. 예컨대, 제1 포토다이오드 접합(1302)은 제1 핀(1314)에 결합되는 n-형 영역(1312)을 가지며, 제1 원주형 N-도핑 영역(1316)은 제2 포토다이오드 접합(1304)로부터 제2 핀(1318)까지 상향 연장되며, 제3 원주형 N-도핑 영역(1320)은 제3 포토다이오드 접합으로부터 제3 핀(1322)까지 상향 연장된다. 로우 선택 트랜지스터(1334)가 또한 존재할 수 있다.
도 14를 참조하면, 도 1의 영상 센서와 같은 영상 센서를 제조하기 위한 방법의 일부 실시형태들의 흐름도(1400)가 제공된다. 개시된 방법들(예컨대, 흐름도(1400)에 의해 나타낸 방법)은 일련의 동작 또는 이벤트로서 여기서 예시 및 설명되지만, 이러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되어서는 안된다는 점을 이해해야 한다. 예를 들어, 일부 동작은 여기서 예시 및/또는 설명되는 동작을 제외하고 다른 동작 또는 이벤트와는 다른 순서 및/또는 동시에 발생할 수도 있다. 또한, 모든 예시된 동작은 여기서 설명의 하나 이상의 양태 또는 실시형태들을 구현하기 위하여 필요하게 될 수 있고, 여기서 묘사된 하나 이상의 동작은 하나 이상의 별도의 동작 및/또는 단계(phase)에서 수행될 수도 있다.
단계 1402에서, 반도체 기판이 제공된다. 반도체 기판은 화소 센서 어레이 영역 및 주변 회로부 영역을 포함한다. 단계 1404에서, 격리 구조들은, 반도체 기판 내에서, 반도체 기판의 화소 센서 어레이 영역에서의 하나 이상의 화소 영역들 주위에 그리고 하나 이상의 화소 영역들 사이에 형성된다. 단계 1406에서, 보호링이 형성된다. 보호링은 반도체 기판 내의 복수의 동심링을 포함한다. 동심링은 교번하는(alternating) 도전성 타입을 가지며, 주변 회로부 영역으로부터 화소 센서 어레이 영역을 분리한다. 단계 1408에서, 복수의 화소 영역들에 대응하는 포토센서들은 대응하는 화소 영역들을 위에 또는 화소 영역들 내에 형성된다. 단계 1410에서, 예컨대 CMOS 트랜지스터들과 같은 논리 회로가 주변 회로부 영역에 형성된다. 단계 1412에서, 컬러 필터 어레이 및 마이크로-렌즈 어레이는 반도체 기판의 이면 위에 배치된다.
일부 실시형태들에 있어서, 이 흐름도(1400)는 포토센서들 및/또는 논리 회로의 형성 동안에 사용되는 건식 에칭(예컨대, 반응성 이온 에칭(reactive ion etching (RIE))이 반도체 기판 상에 형성되는 다른 구조들 또는 주변 회로부의 게이트들 상에 과도한 전하가 축적되게 할 수 있다는 점에서 유리할 수 있다. 보호링은 억눌린 전하가 개별 포토센서(106)로의 갑작스럽고 강렬한 방전 상태로 릴리징되는 것을 중지시키고, 이에 따라서 제조 프로세스 동안의 커다란 손상을 중지시킨다.
도 15 내지 도 21을 참조하면, 여러 가지 제조 단계들에서의 도 1의 영상 센서의 일부 실시형태들의 횡단면도가 도 14의 흐름도와 일치되는 일부 실시형태들을 예시하기 위하여 제공된다. 도 15 내지 도 21이 방법에 관하여 설명되지만, 도 15 내지 도 21에 개시되는 구조들은 이러한 방법으로 제한되지 않고, 그 대신에 이 방법과 관계없는 구조로서 독립될 수도 있음을 이해하여야 한다. 이와 유사하게, 도 14의 방법이 도 15 내지 도 21에 관하여 설명되지만, 이러한 단면들은 도 14와 일치되는 방법의 예들이며, 도 14의 방법은 도 15 내지 도 21에 개시된 구조들로 제한되지 않음을 이해하여야 한다.
도 15는 도 14의 동작(1402)에 대응하는 일부 실시형태들의 횡단면도(1500)를 나타낸다.
도 15에 의해 도시된 바와 같이, 반도체 기판(130)이 제공된다. 반도체 기판(130)은 보호링 영역(108)에 의해 서로 이격되어 배치되는 화소 센서 어레이 영역(102) 및 주변 회로부 영역(104)을 포함한다. 반도체 기판(130)은 예를 들어 실리콘, 게르마늄 또는 Ⅲ 족 원소 및 Ⅴ 족 원소의 벌크 기판이다. 대안적으로, 반도체 기판(130)은 예컨대 SOI(semiconductor-on-insulator) 기판이다. 현재의 SOI 기판이 예컨대 핸들 기판을 포함하면, 에피택셜적으로 성장된 디바이스 층이 절연층의 반대 측에 수직으로 적층된다. 핸들 기판 및 디바이스 층은 예컨대 실리콘, 게르마늄 또는 Ⅲ 족 원소 및 Ⅴ 족 원소이거나 또는 이와 달리 이들을 포함한다. 절연층은 예컨대 실리콘 니트라이드, 실리톤 디옥사이드 또는 실리콘 옥시니트라이드와 같은 유전체이거나 또는 이와 달리 이들을 포함한다. 많은 경우들에 있어서, 반도체 기판(130)은 제조 프로세스 동안에 반도체 웨이퍼로서 나타내어지며, 예를 들어 1-인치(25 mm): 2-인치(51 mm); 3-인치(76 mm); 4-인치 (100 mm); 5-인치(130 mm) 또는 125 mm(4.9 인치); 150 mm(5.9 인치, 통상“6 인치”로 지칭됨); 200 mm(7.9 인치, 통상“8 인치”로 지칭됨); 300 mm(11.8인치, 통상“12 인치”로 지칭됨); 450 mm(17.7 인치, 통상 "18 인치"로 지칭됨)의 직경을 가질 수 있다.
도 16은 도 14의 동작(1404)에 대응하는 일부 실시형태들의 횡단면도(1600)를 나타낸다.
도 16에 의해 도시된 바와 같이, 제1 마스크(1602)는 반도체 기판(130)의 상위 기판 표면(130a) 위에 형성되고, 제1 에칭은 하나 이상의 포토센서 영역(106) 주위에 그리고 하나 이상의 포토센서 영역(106) 사이에 일련의 트렌치(137)를 형성하기 위한 자리에 제1 마스크(1602)를 이용하여 제1 에칭을 수행한다. 제1 마스크(1602)는 포토레지스트 층 및/또는 하드마스크 층일 수 있다. 트렌치(137)는 예컨대, 폭이 약 0.5 내지 1 마이크로미터와 같은 적어도 약 0.15 마이크로미터 및/또는 깊이가 약 7 내지 10 마이크로미터와 같은 적어도 약 3 마이크로미터이다. 반도체 기판(130)이 SOI 기판인 일부 실시형태들에 있어서, 제1 에칭은 디바이스 층을 통하여 절연층에 까지 연장될 수 있다. 트렌치들이 형성된 이후에, 트렌치들은 유전체 물질과 같은 격리 물질로 충전될 수 있고, 이렇게 하여 생성된 구조는 하나 이상의 포토센서 영역(106) 주위에 그리고 하나 이상의 포토센서 영역(106) 사이에 격리 구조(138)를 형성하기 위하여 화학적 기계적 연마(즉, CMP)될 수 있다. 제1 마스크(1602)는 이러한 CMP 프로세스를 통하여 제거되거나 또는 이러한 CMP 프로세스 이전에 제거될 수 있다.
도 17 및 도 18은 도 14의 동작(1406)에 대응하는 일부 실시형태들의 횡단면도(1700, 1800)를 예시한다. 특히, 도 17 및 도 18은 교번하는 도전성 타입을 가지는 복수의 동심링(110, 112, 114, 116, 118)으로 구성된 보호링의 형성을 예시한다. 제1 도전성 타입(예컨대, p-형)의 링(110, 114. 118)은 도 17에 형성되며, 제2 도전성 타입(예컨대, n-형)의 링(112, 116)은 도 18에 형성된다.
도 17에 있어서, 반도체 기판(130) 위에제 제2 마스크(1702)가 제공된다. 제1 도전성 타입(예컨대, p-형)에 대응하는 이온(1704)들은 제2 마스크(1702) 내의 개구들을 통하여 주변 회로부 영역(104)의 제1 영역과 복수의 동심링들의 제1 서브셋 양쪽으로 동시에 주입된다. 예컨대, 도 17의 예시된 실시형태에서, 제1 도전성 타입의 이온들은 각각 제1, 제3 및 제5 링(110, 114,118)을 형성할 뿐만 아니라 주변 회로부 영역(104) 내에 p-웰(1706)을 형성하는데 사용된다. p-웰(1706)이 이미 이전의 기술 노드들을 위한 자리에 있기 때문에, 제1, 제3 및 제5 링(110, 114, 118)은 각각 추가적인 고가의 마스크들에 대한 필요성없이 이러한 이전의 기술 노드로 용이하게 통합될 수 있다. 도 17은 링들(110, 114, 및 118)이 p-웰(1706)과 동시에 형성되는 예를 나타내지만, 다른 실시형태들에서, 링들(110. 114, 118)은 주변 회로부 및/또는 화소 센서 어레이(102)에서 다른 p-형 구조들과 함께 동시에 형성될 수 있음을 이해하여야 한다. 예컨대, 링들은 프로세스에서 사용되는 마스크들의 전체 개수를 제한하기 위하여 포토다이오드의 애노드 영역, p-형 격리 영역들, p-형 소스/드레인 영역들, p-형 Vt 주입 영역들, p-형 웰 영역들 또는 다른 주입된 영역들과 함께 동시에 형성될 수 있다.
도 18에 있어서, 제3 마스크(1802)는 반도체 기판(130) 위에 제공된다. 제2 도전성 타입(예컨대, n-형)에 대응하는 이온(1804)들은, 주변 회로부 영역(104)의 제2 영역과 복수의 동심링들의 제2 서브셋 양쪽에 제3 마스크 내의 개구들을 통하여 동시에 주입된다. 예컨대, 도 18의 예시된 실시형태에서, 제2 도전성 타입의 이온들은 제2 및 제4 링(112, 116)을 형성할 뿐만 아니라 주변 회로부 영역(104) 내에 n-웰(1806)을 형성하는데 사용된다. n-웰(1806)은 이미 이전의 기술 노드들을 위한 자리에 있기 때문에, 제2 및 제4 링(112, 116)은 추가적인 고가의 마스크들에 대한 필요성없이 이러한 이전의 기술 노드로 용이하게 통합될 수 있다. 도 18은 링(112, 116)이 n-웰(1806)과 함께 동시에 형성되는 예를 나타내지만, 다른 실시형태들에서, 링(112, 116)은 주변 회로부 및/또는 화소 센서 어레이 내의 다른 n-형 구조와 함께 동시에 형성될 수 있음을 이해하여야 한다. 예컨대, 링들은 프로세스에 사용되는 마스크의 전체 수를 제한하기 위하여 포토다이오드의 캐소드 영역, n-형 격리 영역, n-형 소스/드레인 영역, n-형 Vt 주입 영역, n-웰 영역 또는 다른 주입 영역들로 형성될 수 있다.
도 19는 도 14의 동작(1408 내지 1410)에 대응하는 일부 실시형태의 횡단면도(1900)를 나타낸다.
도 19에 도시된 바와 같이, 포토센서는 화소 센서 어레이(102) 내의 대응하는 화소 영역에 형성된다. 일반적으로, 포토센서와 화소 영역 사이에 일대일 대응이 존재한다. 포토센서는 n-형 도펀트 또는 p-형 도펀트를 반도체 기판(130)에 선택적으로 주입하고, 반도체 기판(130) 위에 트랜지스터 게이트(1216)를 형성함으로써 형성된다. 예컨대 p-형 CMOS 트랜지스터(1902) 및 n-형 CMOS 트랜지스터(1904)와 같은 논리 회로가 주변 회로부 영역(104)에 형성된다.
도 20에 의해 도시된 바와 같이, ILD 층(144)은 상부 기판 표면(130a) 및 포토센서 위에 형성된다. ILD 층(144)는 예를 들어, 실리콘 디옥사이드, 저-ĸ 유전체 또는 극저-ĸ 유전체이거나 또는 이와 달리 이들을 포함한다. 컨택트(146)는 ILD 층(144)를 통하여 화소 센서에 까지 형성된다. 컨택트(146)는 예를 들어 구리 또는 텅스텐과 같은 금속이거나 또는 이와 달리 이들을 포함한다. 부가적인 대안적인 금속 및 절연층(예컨대, 금속 1(M1), ILD1, 금속 2(M2), ILD2 등)은 상호연결 층을 축적(build up)하기 위하여 형성되며, 여기서 비아는 예컨대 도 11의 회로에 대응하는 횡단면도(200)를 구현하기 위하여, 이웃하는 금속 층들 사이에 수직으로 연장된다.
도 21은 도 14의 동작(1412)에 대응하는 일부 실시형태들의 횡단면도(2100)를 예시한다.
도 21에 도시된 바와 같이, 컬러 필터 어레이(134)는 반도체 기판의 이면 위에 형성될 수 있다. 일부 실시형태들에 있어서, 컬러 필터 어레이(134)는 기판이 개별적인 다이로 다이싱된 이후에, 개별적으로 제조되어 반도체 기판(130)의 이면에 부착되며, 그러나 다른 실시형태에서는, 컬러 필터 어레이는 웨이퍼 레벨에서 반도체 기판(130)에 부착된다. 마이크로-렌즈 어레이(140)는 또한 컬러 필터 어레이(134)의 이면에 부착될 수 있다. “제1” 및 “제2”와 같은 식별자는 다른 엘리먼트들에 대하여 임의의 타입의 순서, 배치 또는 시간적 관계를 암시하기 보다는“제1” 및 “제2” 그리고 다른 유사한 식별자는 단지 포괄적인 식별자이며, 이러한 엘리먼트는 다른 구현들에 있어서 교환 또는 변경될 수 있다. 예컨대, 제1 도면과 관련하여 설명되는“제1 층”은 다른 도면 또는 예시되지 않은 실시형태와 관련하여 설명되는“제1 층”에 반드시 대응하지는 않으며, 실제로 다른 실시형태에서의 “제2 층”에 대응할 수도 있다.
상기의 설명은, 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 수 개의 실시형태들의 특징들을 약술한다. 당업자라면, 여기서 소개된 실시형태들과 동일한 목적을 달성 및/또는 동일한 이점을 달성하기 위한 기타의 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해하여야 한다. 당업자라면, 또한 이러한 등가의 구성이 본 개시의 사상과 범위로부터 벗어나지 않으며, 본 개시의 사상과 범위로부터 벗어나지 않고 다양한 변경, 대체, 및 변형을 가할 수 있는 있다는 것을 인식해야 한다.

Claims (10)

  1. 디바이스에 있어서,
    반도체 기판 내에 배치되는 복수의 포토센서를 포함하는 화소 센서 어레이와,
    상기 반도체 기판 내에 또는 상기 반도체 기판 상에 배치되며, 상기 화소 센서 어레이로부터 이격되어 배치되는 주변 회로부와,
    상기 화소 센서 어레이의 외주(outer perimeter)를 둘러싸며, 상기 화소 센서 어레이를 상기 주변 회로부로부터 분리하는 보호링
    을 포함하며,
    상기 보호링은 20 미크론(micron) 보다 더 큰 환형 폭을 가지며, 상기 기판 내에 있고 상기 화소 센서 어레이에 이웃하는 제1 링, 상기 제1 링을 둘러싸며 제1 p-n 접합에서 상기 제1 링과 만나는 제2 링, 및 상기 제2 링을 둘러싸며 제2 p-n 접합에서 상기 제2 링과 만나는 제3 링을 포함하는 것인 디바이스.
  2. 제1항에 있어서, 상기 제1 링은 상기 화소 센서 어레이의 외주로부터 상기 제1 p-n 접합까지 측정된 제1 폭을 가지고, 상기 제2 링은 상기 제1 p-n 접합으로부터 상기 제2 p-n 접합 까지 측정된 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 더 큰 것인 디바이스.
  3. 제1항에 있어서, 상기 보호링은 상기 제3 링을 둘러싸며 제3 p-n 접합에서 상기 제3 링과 만나는 제4 링을 더 포함하는 것인 디바이스.
  4. 제3항에 있어서, 상기 제1 링은 p-형이고, 상기 제2 링은 n-형이고, 상기 제3 링은 p-형이고, 상기 제4 링은 n-형인 것인 디바이스.
  5. 제3항에 있어서, 상기 제1 링은 상기 어레이의 외주로부터 상기 제1 p-n 접합까지 측정된 제1 폭을 가지며, 상기 제3 링은 상기 제2 p-n 접합으로부터 상기 제3 p-n 접합까지 측정된 제3 폭을 가지며, 상기 제1 및 제3 폭은 적어도 동일한 것인 디바이스.
  6. 제3항에 있어서, 상기 보호링은 상기 제4 링을 둘러싸며 제4 p-n 접합에서 상기 제4 링과 만나는 제5 링을 더 포함하는 것인 디바이스.
  7. 영상 센서를 형성하는 방법에 있어서,
    화소 센서 어레이 영역 및 주변 회로부 영역을 포함하는 반도체 기판을 제공하는 단계와,
    상기 반도체 기판 위에 제1 마스크를 제공하는 단계로서, 상기 제1 마스크는 상기 주변 회로부 영역 위에 제1 주변 개구를 가지며, 상기 화소 센서 어레이를 둘러싸는 제1 세트의 링형 개구들을 가지는 것인 상기 제1 마스크를 제공하는 단계와,
    상기 주변 회로부 영역 내에 제1 도핑된 영역을 형성하기 위하여 상기 제1 주변 개구를 통하여 그리고 상기 주변 회로부 영역으로부터 상기 화소 센서 어레이를 분리하는 복수의 제1 동심링들을 형성하기 위하여 제1 세트의 링형 개구들을 통하여 제1 도전성 타입에 대응하는 이온들을 동시에 주입하는 단계와,
    상기 반도체 기판 위에 제2 마스크를 제공하는 단계로서, 상기 제2 마스크는 상기 주변 회로부 영역 위에 상기 제1 주변 개구와는 상이한 제2 주변 개구를 가지며, 상기 화소 센서 어레이를 둘러싸는 제2 세트의 링형 개구들을 가지는 것인 상기 제2 마스크를 제공하는 단계와,
    상기 주변 회로부 영역 내에 제2 도핑된 영역을 형성하기 위하여 상기 제2 주변 개구를 통하여 그리고 상기 주변 회로부 영역으로부터 상기 회소 센서 어레이를 분리하도록 복수의 제2 동심링들을 형성하기 위하여 상기 제2 세트의 링형 개구들을 통하여, 제2 도전성 타입에 대응하는 이온들을 동시에 주입하는 단계로서, 상기 복수의 제2 동심링 사이에는 상기 복수의 제1 동심링들이 배치되는 것인 상기 이온들을 동시에 주입하는 단계를 포함하는 영상 센서를 형성하는 방법.
  8. 제7항에 있어서, 상기 제1 및 제2 복수의 동심링들은, 최내(innermost) 동심링의 최내 직경과 최외 동심링의 최외 직경 사이에서 전체 환형 폭을 가지는 보호링을 총괄적으로 규정하며, 상기 전체 환형 폭은 20 미크론보다 더 큰 것인 영상 센서를 형성하는 방법.
  9. 제7항에 있어서,
    상기 화소 센서 어레이 엉역 위에 또는 상기 화소 센서 어레이 영역 내에 복수의 화소 영역들에 대응하는 포토센서들을 형성하는 단계와.
    상기 주변 회로부 영역 내에 논리 회로부를 형성하는 단계와,
    상기 반도체 기판의 이면 위에 컬러 필터 어레이 및 마이크로-렌즈 어레이를 배치하는 단계를 더 포함하는 것인 영상 센서를 형성하는 방법.
  10. 디바이스에 있어서,
    반도체 기판 내에 또는 상기 반도체 기판 상에 배치되는 반도체 포토센서들의 어레이와,
    상기 반도체 기판 내에 또는 상기 반도체 기판 상에 배치되며, 상기 반도체 포토센서들의 어레이로부터 이격되어 배치되는 주변 회로부와,
    상기 어레이의 외주를 둘러싸며 상기 주변 회로부로부터 상기 어레이를 분리하는 보호링
    을 포함하며,
    상기 보호링은, 상기 기판 내에 있고 상기 어레이에 이웃하는 p-형 제1 링, 상기 제1 링을 둘러싸며 제1 p-n 접합에서 상기 제1 링과 만나는 n-형 제2 링, 상기 제2 링을 둘러싸며 제2 p-n 접합에서 상기 제2 링과 만나는 p-형 제3 링, 상기 제3 링을 둘러싸며 제3 p-n 접합에서 상기 제3 링과 만나는 n-형 제4 링, 및 상기 제4 링을 둘러싸며 제4 p-n 접합에서 상기 제4 링과 만나는 p-형 제5 링을 포함하는 것인 디바이스.
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