TW201630135A - 晶片封裝體及其製造方法 - Google Patents

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Abstract

本發明實施例揭露一種晶片封裝體，包括一第一基底，具有一元件區且具有一第一表面及與其相對的一第二表面。一介電層，設置於第一基底的該第二表面上且包括一導電墊結構與元件區電性連接，且第一基底完全覆蓋導電墊結構。一第二基底，設置於第一基底的第二表面上，且介電層位於第一基底與第二基底之間。第二基底具有一第一開口露出導電墊結構的一表面，且一重佈線層順應性設置於第一開口的一側壁及露出的導電墊結構的表面上。本發明亦揭露一種晶片封裝體的製造方法。

Description

晶片封裝體及其製造方法
本發明係有關於一種晶片封裝技術，特別為有關於一種晶片封裝體及其製造方法。
晶片封裝製程是形成電子產品過程中之重要步驟。晶片封裝體除了將晶片保護於其中，使其免受外界環境污染外，還提供晶片內部電子元件與外界之電性連接通路。
一般的晶片封裝體製造中，通常在晶圓針測(circuit probing，CP)階段藉由將介電層中的導電墊結構的一表面露出，以透過針測儀器測試其電性特性。
然而，上述晶片封裝體的製造會增加晶片封裝體的製造成本，且會降低晶片封裝體的結構強度，進而影響晶片封裝體的可靠度。
因此，有必要尋求一種新穎的晶片封裝體及其製造方法，其能夠解決或改善上述的問題。
本發明實施例係提供一種晶片封裝體，包括一第一基底，具有一元件區且具有一第一表面及與其相對的一第二表面。一介電層，設置於第一基底的該第二表面上，其中介電層內包括一導電墊結構與元件區電性連接，且其中第一基底完 全覆蓋導電墊結構。一第二基底，設置於第一基底的第二表面上，其中介電層位於第一基底與第二基底之間，且其中第二基底具有一第一開口露出導電墊結構的一表面。一重佈線層，順應性設置於第一開口的一側壁及露出的導電墊結構的表面上。
本發明實施例係提供一種晶片封裝體的製造方法，包括提供一第一基底，具有一元件區且具有一第一表面及其相對的一第二表面，第一基底的第二表面上具有一介電層，其中該介電層內包括一導電墊結構電性連接元件區，且該第一基底內不具有露出導電墊結構的開口。形成一第二基底於第一基底的第二表面上，其中該介電層位於第一基底與第二基底之間。形成一第一開口，其貫穿第二基底並延伸至介電層內以露出導電墊結構的一表面。順應性形成一重佈線層於第一開口的一側壁及該導電墊結構的表面上。依序對第二基底及第一基底進行切割。
100‧‧‧第一基底
100a‧‧‧第一表面
100b‧‧‧第二表面
110‧‧‧元件區
120‧‧‧內連線結構
130‧‧‧介電層
140‧‧‧導電墊結構
140a、140b、140c‧‧‧導電墊
150‧‧‧導電插塞
160‧‧‧第二基底
160a‧‧‧第一表面
160b‧‧‧第二表面
165‧‧‧側壁部分
165’‧‧‧側壁部分
170‧‧‧光學元件
180‧‧‧第一開口
190‧‧‧絕緣層
200‧‧‧重佈線層
200a‧‧‧末端
210‧‧‧間隔層
220‧‧‧鈍化保護層
230‧‧‧空腔
240‧‧‧第二開口
240’‧‧‧第二開口
250‧‧‧導電結構
260‧‧‧蓋板
270‧‧‧晶片區
300、400、500、600‧‧‧晶片封裝體
SC‧‧‧切割道
第1A至1G圖係繪示出根據本發明一實施例之晶片封裝體的製造方法的剖面示意圖。
第2圖係繪示出根據本發明另一實施例之晶片封裝體的剖面示意圖。
第3圖係繪示出根據本發明另一實施例之晶片封裝體的剖面示意圖。
第4A至4E圖係繪示出根據本發明另一實施例之晶片封裝體的製造方法的剖面示意圖。
第5A圖係繪示出根據第1C圖之晶片封裝體虛線圈選部分的底視圖。
第5B圖係繪示出根據第4A圖之晶片封裝體虛線圈選部分的底視圖。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。
本發明一實施例之晶片封裝體可用以封裝微機電系統晶片。然其應用不限於此，例如在本發明之晶片封裝體的實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System,MEMS)、生物辨識元件、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package,WSP)製程對影像感測裝置、 發光二極體(light-emitting diodes,LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、指紋辨識器、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓力感測器(process sensors)或噴墨頭(ink printer heads)等半導體晶片進行封裝。
其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之晶片封裝體。
請參照第1G圖，其繪示出根據本發明一實施例之晶片封裝體300的剖面示意圖。為了說明本發明實施例，此處使用背照式(backside illumination,BSI)感測裝置作為範例。然而，本發明實施例不限定於任何特定的應用。在本實施例中，晶片封裝體300包括一第一基底100、一介電層130、一第二基底160及一重佈線層(redistribution layer,RDL)200。
第一基底100具有一第一表面100a及與其相對的一第二表面100b，且第一表面100a為一平坦面。在本實施例中，第一基底100可為一矽基底或其他適合的半導體基底，且第一基底100具有一元件區110。元件區110可包括影像感測元件(例如，光電二極體(photodiode)、光電晶體(phototransistor)或其他光感測器)或其他積體電路的電子元件。再者，第一基 底100內可具有控制上述影像感測元件的積體電路(例如，互補型金屬氧化物半導體電晶體(complementary metal oxide semiconductor,CMOS)、電阻或其他的半導體元件)。
在一實施例中，一光學元件170可設置於第一基底100的第一表面100a上，且對應於元件區110。舉例來說，光學元件170可為用於影像感測裝置的微透鏡陣列、彩色濾光片陣列或其組合或其他適合的光學元件。
介電層130設置於第一基底100的第二表面100b上，且介電層130內包括一個或一個以上的導電墊結構140，且第一基底100完全覆蓋導電墊結構140。亦即，對應於導電墊結構140的第一基底100內並無任何貫穿開口。在本實施例中，介電層130可由一層或多層介電材料(例如，氧化矽、氮化矽、氮氧化矽或其組成或其他適合的介電材料)所構成。在一實施例中，導電墊結構140可包括單一導電墊或多個彼此電性連接且垂直堆疊的導電墊，且可由導電材料(例如，銅、鋁或其合金或其他適合的接墊材料)所構成。為簡化圖式，此處僅以三個垂直堆疊的導電墊140a、140b及140c作為範例說明，且僅繪示出單一介電層130內的兩個導電墊結構140作為範例說明。介電層130內的導電墊140a、導電墊140b及導電墊140c彼此隔開，且透過導電插塞150彼此電性連接。再者，導電墊140c、導電墊140b及導電墊140a依序沿著自第二表面100b朝第一表面100a的方向垂直堆疊，導電墊結構140可透過內連線結構與元件區110電性連接。為了簡化圖示，此處僅以“虛線”表示用以電性連接導電墊140a與元件區110的內連線結構120。
第二基底160設置於第一基底100的第二表面100b上，且介電層130位於第一基底100與第二基底160之間。第二基底160具有相鄰於介電層130的第一表面160a及與其相對的第二表面160b。在一實施例中，第二基底160可為一不具有任何元件形成於內的基底。再者，第二基底160具有一第一開口180露出導電墊結構140其中一者的一表面(例如，導電墊140c的一表面)。在本實施例中，第一開口180具有露出導電墊結構140的表面的一第一側及與其相對的一第二側，其中第一側的開口尺寸小於第二側的開口尺寸。再者，第二基底160更包括一第二開口240，第二開口240沿著第二基底160的側壁延伸且貫穿第二基底160，使第二基底160在第一開口180與第二開口240之間形成一側壁部分165。在本實施例中，側壁部分165的厚度等於第二基底160的厚度，使第一開口180與第二開口240不連通。
一絕緣層190順應性設置於第二基底160的第二表面160b上，且延伸至第一開口180內，並暴露出導電墊140c的表面。在本實施例中，絕緣層190可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂(polyimide)、苯環丁烯(butylcyclobutene，BCB)、聚對二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、或丙烯酸酯(acrylates))或其他適合的絕緣材料。
重佈線層200設置於絕緣層190上，且順應性延伸至第一開口180內，並位於露出的導電墊結構140的表面上(亦 即，重佈線層200延伸至導電墊140c的表面上)，而未延伸至第二開口240內。在一些實施例中，重佈線層200可經由第一開口180直接電性接觸或間接電性連接露出的導電墊140c。因此，第一開口180內的重佈線層200也稱為基底通孔電極(through substrate via,TSV)，且重佈線層200可透過絕緣層190與第二基底160電性隔離。在一實施例中，重佈線層200可包括銅、鋁、金、鉑、鎳、錫、前述之組合、導電高分子材料、導電陶瓷材料(例如，氧化銦錫或氧化銦鋅)或其他適合的導電材料。
一鈍化保護層220設置於第二基底160的第二表面160b上，且部分填入第一開口180及第二開口240，以覆蓋重佈線層200。在一實施例中，鈍化保護層220可包括環氧樹脂、綠漆(solder mask)、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、或丙烯酸酯)或其他適合的絕緣材料。
在一實施例中，鈍化保護層220可具有不平坦的表面。再者，鈍化保護層220未填滿第一開口180，使第一開口180內的重佈線層200與鈍化保護層220之間具有一空腔230。舉例來說，空腔230具有朝鈍化保護層220方向凸起的一拱形輪廓。
第二基底160的第二表面160b上的鈍化保護層220具有開口，露出重佈線層200的一部份。再者，複數導電結構250(例如，焊球、凸塊或導電柱)分別設置於鈍化保護層220的開口內，以與露出的重佈線層200電性連接。在一實施例中，導電結構250可包括一焊球且由錫、鉛、銅、金、鎳、或前述 之組合所構成。
請參照第2、3、4E圖，其分別繪示出本發明其他實施例之晶片封裝體400、500及600的剖面示意圖，其中相同於第1G圖中的部件係使用相同的標號並省略其說明。
第2、3圖中的晶片封裝體400及500之結構類似於第1G圖中的晶片封裝體300之結構，差異處在於晶片封裝體400及500還包括一間隔層(或稱作圍堰(dam))210，設置於第一基底100的第一表面100a上。在第2圖的實施例中，間隔層210圍繞元件區110。在第3圖的實施例中，間隔層210覆蓋光學元件170。在一實施例中，間隔層210大致上不吸收水氣。在一實施例中，間隔層210可具有黏性並可作為一暫時性黏著層(例如，一可移除式膠帶)，具有黏性的間隔層210可不與任何的黏著膠接觸，以確保間隔層210之位置不因黏著膠而移動。同時，由於不需使用黏著膠，可避免黏著膠溢流而污染光學元件170。在本實施例中，間隔層210可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、或丙烯酸酯)、光阻材料或其他適合的絕緣材料。
第4E圖中的晶片封裝體600之結構類似於第1G圖中的晶片封裝體300之結構，差異處在於晶片封裝體600的第二基底160於第一開口180與第二開口240之間的側壁部分165’的厚度小於第二基底160的厚度，使第一開口180與第二開口240連通。
根據本發明的上述實施例，由於第一基底100並未具有露出導電墊結構140的開口，因此第一基底100能夠完全覆蓋導電墊結構140而增加晶片封裝體的平均厚度。如此一來，能夠提升晶片封裝體的結構強度或可靠度。
請參照第1A至1G圖，其繪示出根據本發明一實施例之晶片封裝體300的製造方法的剖面示意圖。為了說明本發明實施例，此處使用背照式(BSI)感測裝置作為範例。然而，本發明實施例不限定於任何特定的應用。
在第1A圖中，提供一第一基底100，其具有一第一表面100a及與其相對的一第二表面100b，且包括複數晶片區。為簡化圖式，此處僅繪示出一完整的晶片區270及與其相鄰的晶片區的一部分，晶片區270之間具有切割道SC。在一實施例中，第一基底100可為一矽基底或其他適合的半導體基底。在另一實施例中，第一基底100為一矽晶圓，以利於進行晶圓級封裝製程。
第一基底100的第一表面100a為一平坦面，且晶片區270的第一基底100內具有一元件區110。元件區110可包括影像感測元件(例如，光電二極體、光電晶體或其他光感測器)或其他積體電路的電子元件。再者，第一基底100內可具有控制上述影像感測元件的積體電路(例如，互補型金屬氧化物半導體電晶體)、電阻或其他的半導體元件)。
第一基底100的第二表面100b上具有一介電層130，且介電層130內包括一個或一個以上的導電墊結構140，且第一基底100內不具有露出導電墊結構140的貫穿開口。在本 實施例中，介電層130可由一層或多層介電材料(例如，氧化矽、氮化矽、氮氧化矽或其組成或其他適合的介電材料)所構成。在一實施例中，導電墊結構140可包括單一導電墊或多個彼此電性連接且垂直堆疊的導電墊，且可由導電材料(例如，銅、鋁或其合金或其他合適的接電材料)所構成。為簡化圖式，此處僅以三個垂直堆疊的導電墊140a、140b及140c作為範例說明，且僅繪示出單一介電層130內的兩個導電墊結構140作為範例說明。介電層130內的導電墊140a、導電墊140b及導電墊140c彼此隔開，且透過導電插塞150彼此電性連接。再者，導電墊140c、導電墊140b及導電墊140a依序沿著自第二表面100b朝第一表面100a的方向垂直堆疊，導電墊結構140可透過內連線結構與元件區110電性連接。為了簡化圖示，此處僅以“虛線”表示用以電性連接導電墊140a與元件區110的內連線結構120。
接著，形成一第二基底160於第一基底100的第二表面100b上，其中介電層130位於第一基底100與第二基底160之間。在本實施例中，第二基底160為一不具有任何元件形成於內的基底。
在形成第二基底160之後，可形成一光學元件170於第一基底的100的第一表面100a上，且對應於元件區110。在本實施例中，光學元件170可為用於影像感測裝置的微透鏡陣列、彩色濾光片陣列或其組合或其他適合的光學元件。
請參照第1B圖，透過形成一間隔層(或稱作圍堰)210將一蓋板260接合至第一基底100的第一表面100a上，蓋板260用以提供承載、支撐及保護的功能。在本實施例中，間 隔層210圍繞元件區110，且蓋板260覆蓋間隔層210及元件區110。在其他實施例中，間隔層可完全210覆蓋光學元件170及第一基底100，且蓋板260形成於間隔層210及光學元件170上方。在一實施例中，間隔層210大致上不吸收水氣。在一實施例中，間隔層210可具有黏性並可作為一暫時性黏著層(例如，一可移除式膠帶)，具有黏性的間隔層210可不與任何的黏著膠接觸，以確保間隔層210之位置不因黏著膠而移動。同時，由於不需使用黏著膠，可避免黏著膠溢流而污染光學元件170。在本實施例中，間隔層210可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、或丙烯酸酯)、光阻材料或其他適合的絕緣材料。在一實施例中，蓋板260可包括玻璃或其他適合的基底材料。
請參照第1C圖，在依序形成光學元件170、間隔層210及蓋板260於第一基底100的第一表面100a之後，以蓋板260作為承載基板，對第二基底160的第二表面160b進行薄化製程(例如，蝕刻製程、銑削(milling)製程、磨削(grinding)製程或研磨(polishing)製程)，以減少第二基底160的厚度(例如，小於大約100μm)。
接著，透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)，在每一晶片區270的第二基底160內同時形成複數第一開口180及第二開口240，第一開口180及第二開口240露 出介電層130。在其他實施例中，可分別透過刻痕(notching)製程以及微影及蝕刻製程形成第一開口180以及第二開口240。在本實施例中，第一開口180對應於導電墊結構140且貫穿第二基底160。
第二開口240沿著相鄰晶片區270之間的切割道SC延伸且貫穿第二基底160，使得相鄰晶片區270的第二基底160彼此分離。如第5A圖所示，相鄰兩晶片區270內的複數第一開口180沿著第二開口240延伸方向間隔排列，且第一開口180與第二開口240之間具有一側壁部分165，且側壁部分165的厚度等於第二基底160的厚度，使第一開口180與第二開口240不連通。
在一實施例中，第二開口240可沿著晶片區270延伸而環繞第一開口180。在本實施例中，第一開口180的上視輪廓不同於第二開口240的上視輪廓，舉例來說，第一開口180具有圓形的上視輪廓，而第二開口240具有矩形或矩形環的上視輪廓，如第5A圖所示。可以理解的是，第一開口180及第二開口240可具有其他形狀的上視輪廓，而並不限定於此。
請參照第1D圖，可透過塗佈製程或沉積製程(例如，物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在第二基底160的第二表面160b上順應性形成一絕緣層190，並順應性形成於第一開口180及第二開口200的側壁及底部上。在本實施例中，絕緣層190可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲 苯、萘聚合物、氟碳化物、或丙烯酸酯)或其他適合的絕緣材料。
接著，可透過微影製程及蝕刻製程，去除第一開口180底部的絕緣層190及其下方部分的介電層130，使得第一開口180延伸至介電層130內而露出對應的導電墊結構140其中一者的一表面(例如，導電墊140c的一表面)。在本實施例中，第一開口180具有露出導電墊結構140的表面的第一側與其相對的第二側，第一側的開口尺寸小於第二側的開口尺寸，進而降低後續形成於第一開口180內的膜層的製程難度，並提高可靠度。舉例來說，由於第一開口180露出導電墊結構140的表面的第一側的開口尺寸小於與其相對的第二側的開口尺寸，因此後續形成於第一開口180內的膜層(例如，絕緣層及重佈線層)能夠較輕易地沉積於第一開口180的底部(鄰近第一側)的角落，以避免影響電性連接路徑或產生漏電流的問題。
可透過塗佈製程或沉積製程(例如，物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程或其他適合的製程)、微影製程及蝕刻製程，在絕緣層190上形成圖案化的重佈線層200。重佈線層200順應性形成於第一開口180的側壁及底部，而未延伸至第二開口240內，且重佈線層200延伸至第一開口180與第二開口240之間的側壁部分165上。重佈線層200可透過絕緣層190與第二基底160電性隔離，且可經由第一開口180直接電性接觸或間接電性連接露出的導電墊結構140的一表面。在一實施例中，重佈線層200可包括鋁、銅、金、鉑、鎳、錫、前述之組合、導電高分子材料、導電陶瓷材料(例如， 氧化銦錫或氧化銦鋅)或其他適合的導電材料。
請參照第1E圖，可透過沉積製程，在第二基底160的第二表面160b上形成一鈍化保護層220，其部分填入第一開口180及第二開口240內，且位於重佈線層200上。在一實施例中，鈍化保護層220可包括環氧樹脂、綠漆、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、或丙烯酸酯)或其他適合的絕緣材料。
在本實施例中，鈍化保護層220未填滿第一開口180，使得一空腔230形成於第一開口180內的重佈線層200與鈍化保護層220之間，其中空腔230具有朝鈍化保護層230方向凸起的一拱形輪廓。由於鈍化保護層220部分填充於第一開口180而留下空腔230，因此在後續製程中進行熱處理時，空腔230能夠作為鈍化保護層220與重佈線層200之間的緩衝，以降低鈍化保護層220與重佈線層200之間由於熱膨脹係數不匹配所引發不必要的應力，且防止外界溫度或壓力劇烈變化時鈍化保護層220會過度拉扯重佈線層200，進而可避免靠近導電墊結構140的重佈線層200剝離而發生斷路的問題。
接著，可透過微影製程及蝕刻製程，在第二基底160的第二表面160b上的鈍化保護層220內形成開口，以露出圖案化的重佈線層200的一部分。接著，可透過電鍍製程、網版印刷製程或其他適合的製程，在鈍化保護層220的開口內填入導電結構250(例如，焊球、凸塊或導電柱)，以與露出的重佈線層200電性連接。在一實施例中，導電結構250可包括錫、鉛、 銅、金、鎳、或前述之組合。
接著，沿著第二開口(即，沿著切割道SC)依序對第二基底160及第一基底100進行切割，進而形成複數獨立的晶片封裝體，如第1F圖所示。舉例來說，可進行雷射切割製程，以避免上下膜層發生位移。
請參照第1G圖，在形成複數獨立的晶片封裝體之後，將蓋板260及間隔層210自第一基底100的第一表面100a去除，而露出光學元件170。在其他實施例中，間隔層210保留於第一基底100的第一表面100a上。
請參照第4A至4E圖，其繪示出根據本發明另一實施例之晶片封裝體600的製造方法的剖面示意圖，其中相同於第1A至1G圖中的部件係使用相同的標號並省略其說明。為了說明本發明實施例，此處使用背照式(BSI)感測裝置作為範例。然而，本發明實施例不限定於任何特定的應用。
請參照第4A圖，提供如第1B圖之實施例所示的一結構。以蓋板260作為承載基板，對第二基底160的第二表面160b進行薄化製程(例如，蝕刻製程、銑削製程、磨削製程或研磨製程)，以減少第二基底160的厚度。
接著，透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)，在每一晶片區270的第二基底160內同時形成複數第一開口180及第二開口240’，第一開口180及第二開口240’露出介電層130。在其他實施例中，可分別透過刻痕製程以及微影及蝕刻製程形成第一開口180以及第二開口240’。在本實 施例中，第一開口180對應於導電墊結構140而貫穿第二基底160。
第二開口240’相似於第1C圖所示的第二開口240。如第5B圖所示，其繪示出根據第4A圖之晶片封裝體虛線圈選部分的底視圖。相鄰兩晶片區270內的複數第一開口180沿著第二開口240’延伸方向間隔排列，其中第一開口180與第二開口240’之間具有一側壁部分165’。不同於第1C圖及第5A圖所示之實施例，本實施例中側壁部分165’的厚度小於第二基底160的厚度，使第一開口180與第二開口240’連通。
由於第一開口180與第二開口240’彼此連通，而並非透過第二基底160的一部分(即，側壁部分165’)完全隔離，因此能夠防止應力累積於第一開口180與第二開口240’之間的第二基底160的側壁部分165’。再者，可藉由第二開口240’緩和及釋放應力，進而避免第二基底160的側壁部分165’出現破裂。
請參照第4B圖，可透過塗佈製程或沉積製程(例如，物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在第二基底160的第二表面160b上順應性形成一絕緣層190，並順應性形成於第一開口180及第二開口240’的側壁及底部上。接著，去除第一開口180底部的絕緣層190及其下方部分的介電層130，使得第一開口180延伸至介電層130內而露出對應的導電墊結構140其中一者的一表面。如前實施例所述，第一開口180具有露出導電墊結構140的表面的第一側與其相對的第二側，第一側的開口尺寸小於第二側的開口尺寸。
之後，在絕緣層190上形成圖案化的重佈線層 200。重佈線層200順應性形成於第一開口180的側壁及底部，而未延伸至第二開口240’內，且重佈線層200延伸至第一開口180與第二開口240’之間的側壁部分165’上。再者，由於第一開口180與第二開口240彼此連通，因此重佈線層220的一端200a僅延伸至第一開口180的側壁上而未覆蓋側壁部分165’的上表面。
請參照第4C圖，在第二基底160的第二表面160b上形成一鈍化保護層220，其部分填入第一開口180及第二開口240，且位於重佈線層200上。
如前實施例所述，鈍化保護層220未填滿第一開口190，使得一空腔230形成於第一開口180內的重佈線層200與鈍化保護層220之間。重佈線層200的一端200a位於第一開口180內的空腔230內，且空腔230具有朝鈍化保護層220方向凸起的一拱形輪廓。空腔230能夠作為鈍化保護層220與重佈線層200之間的緩衝，且防止靠近導電墊結構140的重佈線層220剝離。
接著，在第二基底160的第二表面160b上的鈍化保護層220內形成開口，以露出圖案化的重佈線層200的一部分。接著，在鈍化保護層220的開口內填入導電結構250(例如，焊球、凸塊或導電柱)，以與露出的重佈線層200電性連接。
之後，沿著第二開口240’(即，沿著切割道SC)依序對第二基底160及第一基底100進行切割，進而形成複數獨立的晶片封裝體，如第4D圖所示。
請參照第4E圖，在形成複數獨立的晶片封裝體600之後，將蓋板260及間隔層210自第一基底100的第一表面100a 去除，而露出光學元件170。在其他實施例中，間隔層210保留於第一基底100的第一表面100a上。
根據本發明的上述實施例，由於第一基底100內不具有露出導電墊結構140的開口，因此不需要透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)去除部分的第一基底100以露出導電墊結構140(即，減少製程步驟)，進而降低晶片封裝體的製作成本。
再者，由於第一基底100內不具有露出導電墊結構140的開口，因此第一基底100可具有一平坦的第一表面100a(即，表面並無上下起伏)，使光學元件170可以在此表面穩定的使用單一的塗佈製程形成於此平坦面上，進而降低形成光學元件的成本與提升光學元件的光學效能。
另外，由於第一基底100內不具有露出導電墊結構140的開口，第一基底100具有較大的平均厚度支撐介電層130，避免在形成第一開口180與第二開口240時介電層130出現破裂，進而提升晶片封裝體的結構強度。
再者，將蓋板260自第一基底100去除可有利於大幅降低晶片封裝體的整體高度，且增加晶片封裝體的透光率。再者，由於蓋板260僅作為暫時性基底而並不會影響晶片封裝體的感測能力，因此無須使用高品質的玻璃材料作為蓋板260，且亦可選擇性使用不透光的基底材料作為蓋板260。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不 脫離本發明之精神和範圍內，當可更動與組合上述各種實施例。
100‧‧‧第一基底
100a‧‧‧第一表面
100b‧‧‧第二表面
110‧‧‧元件區
120‧‧‧內連線結構
130‧‧‧介電層
140‧‧‧導電墊結構
140a、140b、140c‧‧‧導電墊
150‧‧‧導電插塞
160‧‧‧第二基底
160a‧‧‧第一表面
160b‧‧‧第二表面
165‧‧‧側壁部分
170‧‧‧光學元件
180‧‧‧第一開口
190‧‧‧絕緣層
200‧‧‧重佈線層
220‧‧‧鈍化保護層
230‧‧‧空腔
240‧‧‧第二開口
250‧‧‧導電結構
270‧‧‧晶片區
300‧‧‧晶片封裝體
SC‧‧‧切割道

Claims (28)

  1. 一種晶片封裝體，包括：一第一基底，具有一元件區且具有一第一表面及與其相對的一第二表面；一介電層，設置於該第一基底的該第二表面上，其中該介電層內包括一導電墊結構與該元件區電性連接，且其中該第一基底完全覆蓋該導電墊結構；一第二基底，設置於該第一基底的該第二表面上，其中該介電層位於該第一基底與該第二基底之間，且其中該第二基底具有一第一開口露出該導電墊結構的一表面；以及一重佈線層，順應性設置於該第一開口的一側壁及露出的該導電墊結構的該表面上。
  2. 如申請專利範圍第1項所述之晶片封裝體，更包括一間隔層，設置於該第一基底的該第一表面上，且圍繞該元件區。
  3. 如申請專利範圍第1項所述之晶片封裝體，其中該第一基底的該第一表面為一平坦面。
  4. 如申請專利範圍第1項所述之晶片封裝體，更包括一光學元件，設置於該第一基底的該第一表面上且對應於該元件區。
  5. 如申請專利範圍第4項所述之晶片封裝體，更包括一間隔層，該間隔層覆蓋該光學元件。
  6. 如申請專利範圍第1項所述之晶片封裝體，其中該導電墊結構包括垂直堆疊的複數個導電墊，且其中該第一開口露出該等導電墊其中一者的一表面。
  7. 如申請專利範圍第1項所述之晶片封裝體，更包括一鈍化保 護層，該鈍化保護層部分填入該第一開口且位於該重佈線層上，使得該第一開口內的該重佈線層與該鈍化保護層之間具有一空腔。
  8. 如申請專利範圍第7項所述之晶片封裝體，其中該空腔具有朝該鈍化保護層方向凸起的一拱形輪廓。
  9. 如申請專利範圍第1項所述之晶片封裝體，其中該第一開口具有露出該導電墊結構的該表面的一第一側及與其相對的一第二側，該第一側的開口尺寸小於該第二側的開口尺寸。
  10. 如申請專利範圍第1項所述之晶片封裝體，其中該第二基底更包括一第二開口，該第二開口沿著該第二基底的側壁延伸且貫穿該第二基底，使該第二基底在該第一開口與該第二開口之間形成一側壁部分。
  11. 如申請專利範圍第10項所述之晶片封裝體，其中該側壁部分的厚度小於該第二基底的厚度，使該第一開口與該第二開口連通。
  12. 如申請專利範圍第11項所述之晶片封裝體，更包括一鈍化保護層，該鈍化保護層部分填入該第一開口及該第二開口，使得該第一開口內的該重佈線層與該鈍化保護層之間具有一空腔。
  13. 如申請專利範圍第12項所述之晶片封裝體，其中該空腔具有朝該鈍化保護層方向凸起的一拱形輪廓。
  14. 如申請專利範圍第10項所述之晶片封裝體，其中該側壁部分的厚度等於該第二基底的厚度，使該第一開口與該第二開口不連通。
  15. 一種晶片封裝體的製造方法，包括：提供一第一基底，具有一元件區且具有一第一表面及其相對的一第二表面，該第一基底的該第二表面上具有一介電層，其中該介電層內包括一導電墊結構電性連接該元件區，且該第一基底內不具有露出該導電墊結構的開口；形成一第二基底於該第一基底的該第二表面上，其中該介電層位於該第一基底與該第二基底之間；形成一第一開口，其貫穿該第二基底並延伸至該介電層內以露出該導電墊結構的一表面；順應性形成一重佈線層於該第一開口的一側壁及該導電墊結構的該表面上；以及依序對該第二基底及該第一基底進行切割。
  16. 如申請專利範圍第15項所述之晶片封裝體的製造方法，更包括在形成該第一開口之前，在該第一基底的該第一表面上依序形成一間隔層及一蓋板，其中該間隔層圍繞該元件區且該蓋板覆蓋該間隔層及該元件區。
  17. 如申請專利範圍第15項所述之晶片封裝體的製造方法，其中該第一基底的該第一表面為一平坦面。
  18. 如申請專利範圍第15項所述之晶片封裝體的製造方法，更包括在形成該第一開口前，形成一光學元件於該第一基底的該第一表面上且對應於該元件區。
  19. 如申請專利範圍第18項所述之晶片封裝體的製造方法，更包括在形成該第一開口前，在該第一基底的該第一表面上依序形成一間隔層及一蓋板，其中該間隔層覆蓋該光學元 件且該蓋板覆蓋該間隔層及該光學元件。
  20. 如申請專利範圍第15項所述之晶片封裝體的製造方法，其中該導電墊結構包括垂直堆疊的複數個導電墊，且其中該第一開口露出該等導電墊其中一者的一表面。
  21. 如申請專利範圍第15項所述之晶片封裝體的製造方法，更包括形成一鈍化保護層，該鈍化保護層部分填入該第一開口且位於該重佈線層上，使一空腔形成於該第一開口內的該重佈線層與該鈍化保護層之間。
  22. 如申請專利範圍第21項所述之晶片封裝體的製造方法，其中該空腔具有朝該鈍化保護層方向凸起的一拱形輪廓。
  23. 如申請專利範圍第15項所述之晶片封裝體的製造方法，其中該第一開口具有露出該導電墊結構的該表面的一第一側及與其相對的一第二側，該第一側的開口尺寸小於該第二側的開口尺寸。
  24. 如申請專利範圍第15項所述之晶片封裝體的製造方法，更包括在切割該第二基底及該第一基底前，在該第二基底內形成一第二開口，其中該第二開口貫穿該第二基底，使該第二基底在該第一開口與該第二開口之間具有一側壁部分，且其中沿著該第二開口切割該第二基底。
  25. 如申請專利範圍第24項所述之晶片封裝體的製造方法，其中該側壁部分的厚度小於該第二基底的厚度，使該第一開口與該第二開口連通。
  26. 如申請專利範圍第24項所述之晶片封裝體的製造方法，更包括形成一鈍化保護層，該鈍化保護層部分填入該第一開 口及該第二開口，使一空腔形成於該第一開口內的該重佈線層與該鈍化保護層之間。
  27. 如申請專利範圍第26項所述之晶片封裝體的製造方法，其中該空腔具有朝該鈍化保護層方向凸起的一拱形輪廓。
  28. 如申請專利範圍第24項所述之晶片封裝體的製造方法，其中該側壁部分的厚度等於該第二基底的厚度，使該第一開口與該第二開口不連通。
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