TW201629969A - 電阻性記憶體裝置 - Google Patents

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Abstract

一電阻性記憶體裝置包括有多個電阻性記憶體胞元陣列及多個記憶體存取電路。記憶體存取電路中之一不同者係耦合至各該陣列。各該記憶體存取電路包括有用以讀取和寫入與記憶體存取電路耦合之陣列之電阻性記憶體胞元的控制電路系統、以及用以改變控制電路系統之一參數的一可規劃元件。用於存取電阻性記憶體胞元之控制電路系統的操作係藉由改變該參數來變更。

Description

電阻性記憶體裝置
本發明係有關於電阻性記憶體裝置。
電阻性記憶體係隨著儲存胞元電阻變化記錄資訊的資料儲存裝置。電阻性記憶體提供非依電性儲存器，而且電阻性記憶體胞元可比使用其他記憶體技術所建構的儲存胞元相對更小。因此，電阻性記憶體技術有可能以比習知的記憶體技術更低的成本產生更高密度的儲存器。
依據本發明之一實施例，係特地提出一種電阻性記憶體裝置，其包含有：多個電阻性記憶體胞元陣列；多個記憶體存取電路，該等記憶體存取電路中之一不同者係耦合至各該陣列，各該記憶體存取電路包含有：控制電路系統，係用以讀取和寫入與該記憶體存取電路耦合之該陣列的該等電阻性記憶體胞元；以及一可規劃元件，係用以改變該控制電路系統的 一參數，其中改變該控制電路系統之該參數變更該控制電路系統用於存取由該記憶體存取電路所控制之該陣列的各該電阻性記憶體胞元之操作。
102‧‧‧電阻性記憶體裝置
104‧‧‧記憶體存取電路/存取控制電路
106‧‧‧控制電路系統
108‧‧‧可規劃元件
110‧‧‧記憶體胞元陣列
202‧‧‧感測電路
204‧‧‧驅動電路
206‧‧‧時序電路
208‧‧‧測試電路
300、400‧‧‧方法
302~306、406‧‧‧方塊
500‧‧‧系統
502‧‧‧電阻性記憶體測試器
602‧‧‧電腦/處理器
604‧‧‧儲存器
606‧‧‧電阻性記憶體校準邏輯組成內容
608‧‧‧陣列測試邏輯組成內容
610‧‧‧陣列評估邏輯組成內容
612‧‧‧陣列控制更新邏輯組成內容
各種實例的詳細說明現將參照附圖來描述，其中：圖1展示電阻性記憶體裝置的方塊圖，該電阻性記憶體裝置包括有根據各種實例最佳化電阻性記憶體胞元存取的可規劃參數；圖2展示根據各種實例之電阻性記憶體胞元陣列及相關存取控制電路系統的方塊圖；圖3至圖4展示根據各種實例用於調整影響電阻性記憶體胞元存取之電阻性記憶體裝置參數之方法的流程圖；圖5展示根據各種實例用於調整影響電阻性記憶體胞元存取之電阻性記憶體裝置參數之系統的方塊圖；以及圖6展示根據各種實例用於測試並調整電阻性記憶體裝置參數之系統的方塊圖。
以下說明及請求項中的某些用語係用於指述特定系統組件。所屬技術領域中具有通常知識者將了解的是，不同公司可能以不同名稱來稱呼同一組件。本文件並非意欲區別名稱不同但功能沒有不同的組件。在以下論述 及請求項中，「包括有」及「包含有」等詞使用時具有開放式概念，從而應解讀為意味著「包括有，但不限於…」。同樣地，「耦合」一詞係意欲意味著間接或直接有線或無線連接。因此，若第一裝置耦合至第二裝置，那樣的連接可經由其他裝置及連接透過直接連接或透過間接連接來達成。
在電阻性記憶體裝置中，電阻性記憶體胞元的電氣特性(例如高狀態及低狀態電阻、電壓臨界、電流臨界等)可以有很大的變動範圍。為了適應變化，習知的電阻性記憶體裝置在記憶體胞元感測與驅動電路系統中提供大防護帶。本文中揭示的電阻性記憶體裝置藉由使裝置的控制電路系統規劃式適應於電阻性記憶體胞元而不需用到如此大的防護帶。
在本文中揭示的電阻性記憶體裝置中，電阻性記憶體胞元係細分成以地理學角度來說位置有別的陣列，而且各陣列係由專屬驅動/感測電路系統來服務。一些陣列間可能有實質不同的電氣特性，相同陣列中的電阻性記憶體胞元傾向於具有類似的電氣特性。本文中揭示的電阻性記憶體裝置藉由在驅動/感測電路系統中包括有適應元件來強化(leverage)這樣的類似性，該等適應元件容許對各陣列的記憶體胞元進行之存取控制，可以適應陣列之胞元的電氣特性。基於測試結果，裝置之各電阻性記憶體陣列的驅動/感測電路系統係經程式規劃以最佳化記憶體胞元存取。
圖1展示電阻性記憶體裝置102的方塊圖，該電阻 性記憶體裝置包括有根據各種實例最佳化電阻性記憶體胞元存取的可規劃參數。電阻性記憶體裝置102包括有多個記憶體胞元陣列110，各記憶體胞元陣列包括有多個電阻性記憶體胞元。各該電阻性記憶體胞元可包括有電阻性記憶體元件及選擇器裝置。電阻性記憶體元件提供可變更以代表資料值的電阻。選擇器裝置係與各電阻性記憶體元件串聯，並且使該電阻性記憶體元件與其他電阻性記憶體胞元隔離，以降低例如相鄰記憶體胞元處於低電阻狀態時的潛洩電流效應。選擇器裝置可以是兩個或三個端子型半導體裝置。選擇器裝置的實例包括有：多晶矽接面二極體、氧化物二極體、二氧化釩二極體、金屬-絕緣體-金屬二極體、混合離子-電子傳導裝置、雙向定限開關、NPN、PN及肖特基能障等。
陣列110中任何一者之電阻性記憶體胞元可在晶粒上彼此貼近，因此，陣列中電阻性記憶體胞元之電氣特性可能類似。一個陣列110中電阻性記憶體胞元之電氣特性與不同陣列110中電阻性記憶體胞元之電氣特性可以實質不同。電氣特性之變異量可導因於電阻性記憶體元件中之變化及/或選擇器裝置中之變化。舉例而言，選擇器裝置之臨界電壓可跨電阻性記憶體裝置102實質改變(例如改變十分之一伏特)。
電阻性記憶體裝置102亦包括有多個記憶體存取電路104。各該存取電路104係耦合至並且服務電阻性記憶體胞元陣列110之一者。各該存取電路104包括有控制電路 系統106，該控制電路系統產生與存取電路104耦合之陣列110之電阻性記憶體胞元的讀取及寫入信號。
控制電路系統106包括有一或多個可規劃元件108。可規劃元件108可在裝置製造時或在裝置102使用壽命期間調整控制電路系統106。因此，控制電路系統106之操作可藉由變更可規劃元件提供至控制電路系統106的數值來調整。舉例而言，若耦合至存取電路104之陣列110之電阻性記憶體胞元的電氣特性要求使用與控制電路系統106經設定所提供不同的讀取或寫入電流或電壓，則可寫入可規劃元件108以將寫入電流或電壓調整為對於電阻性記憶體胞元更最佳的數值。因此，經由可規劃元件108，藉由調整控制電路系統106之操作，電阻性記憶體裝置102可個別補償各該陣列110之電阻性記憶體元件及/或選擇器裝置中的變化。
在一些實作態樣中，可規劃元件108係非依電性儲存元件，並且可合併任何各種非依電性儲存器。舉例而言，可規劃元件108可以是熔絲、反熔絲、可規劃唯讀記憶體(PROM)胞元、電氣可抹除PROM、快閃(FLASH)記憶體胞元、鐵電胞元、電阻性記憶體胞元、或其他一或多個非依電性記憶體胞元。在其他實作態樣中，可規劃元件108具有依電性，而且操作值係在初始化時自電阻性記憶體裝置中的非依電性儲存器載入可規劃元件108。圖1中展示的雖然是單一可規劃元件，實際上，控制電路系統106可視需要包括有多個可規劃元件108，用以調整待變動以將存取電路 104所控制電阻性記憶體胞元存取最佳化的不同參數。
圖2展示根據各種實例之記憶體存取電路104的方塊圖。如圖1所示，記憶體存取電路104包括有控制電路系統106。控制電路系統106包括有感測電路202、驅動電路204、時序電路206、以及測試電路208。感測電路202偵檢存取電路104所存取各電阻性記憶體胞元的儲存狀態以供讀取儲存資料之用。感測電路202可包括有放大器、比較器、電壓/電流產生器、以及其他為了清楚說明而省略掉的組件。感測電路202包括有一或多個用以調整感測電路202各種參數之可規劃元件108。舉例而言，可變更可規劃元件108所儲存的數值，用以調整讀取週期過程中由感測電路202所產生並提供至電阻性記憶體胞元之電流及/或電壓、用以調整經套用以判斷電阻性記憶體胞元中所儲存邏輯狀態之臨界(例如邏輯狀態臨界)、或用以調整與存取電路104所服務陣列110之記憶體胞元讀取有關之感測電路202的其他操作參數。
驅動電路204產生用於將存取電路104所存取各電阻性記憶體胞元儲存狀態設定為經規定用於使給定值儲存於胞元中之邏輯狀態的信號。可藉由外源將待儲存的數值提供至電阻性記憶體裝置102。驅動電路204可包括有電壓/電流產生器、以及其他為了清楚說明而省略掉的組件。驅動電路204包括有一或多個用於調整驅動電路204各種參數的可規劃元件108。舉例而言，可變更可規劃元件108所儲存的數值，用以調整寫入週期過程中由驅動電路204所產 生並提供至電阻性記憶體胞元之電流及/或電壓、或用以調整與存取電路104所服務陣列110之記憶體胞元寫入有關之驅動電路204的其他操作參數。
在各種實作態樣中，感測電路202及/或驅動電路204可包括有可規劃電壓或電流產生器、可規劃延遲產生器、及/或容許啟用/停用指部以提供可變增益及驅動能力的多指電晶體。使用此類可規劃組件變動之感測及/或驅動參數包括有用於讀取及寫入電阻性胞元之電壓及電流位準、用於驅動電路204及感測電路202不同操作模式的時序參數及偏差位準、電壓偏移位準、及類似者。
時序電路206包括有用於定時讀取及/或寫入操作、及/或感測電路202或驅動電路204所進行子操作的電路系統。在控制電路系統106之一些實作態樣中，時序電路206或其部分可併入感測電路202及/或驅動電路204。時序電路206可包括有計數器、時脈除法器、延遲元件、以及其他時序產生組件。時序電路206包括有一或多個用於調整時序電路206各種參數的可規劃元件108。舉例而言，可變更時序電路206之可規劃元件108所儲存的數值以調整為了判斷胞元邏輯狀態而對出自電阻性記憶體胞元之電壓或電流進行評估的時間。類似的是，可變更可規劃元件108所儲存的數值以調整為了設定胞元於一邏輯狀態而對電阻性記憶體胞元施加電壓及/或電流的時間。
測試電路208監測感測電路202及驅動電路204在電阻性記憶體裝置102壽命範圍內進行的讀取及/或寫入操 作。舉例而言，測試電路208可監測電阻性記憶體胞元在讀取週期過程中所產生的電壓/電流，並且變更可規劃元件108中所儲存用以調整讀取/寫入電壓、電流及/或時序的一或多個數值，以便在裝置102的壽命範圍內最佳化電阻性記憶體胞元操作。測試電路208可包括有類比數位轉換器、比較器、參考電壓產生器、狀態機、及/或其他用以使記憶體存取相關控制電路系統106參數測試及調整生效的電路系統及邏輯組成內容。測試電路208所進行的調整可經調適以用於補償電阻性記憶體裝置102之老化、溫度變化之效應、及/或裝置102壽命範圍內的其他操作效能變化。
在一些實作態樣中，測試電路208可取得及/或累積資料並將資料轉發至外部系統供分析用。在此類實作態樣中，外部系統可分析資料並寫入可規劃元件108以最佳化各電阻性記憶體陣列110的效能。
圖3至圖4展示根據各種實例用於調整電阻性記憶體裝置102參數之方法的流程圖。圖中雖然為了方便起見而以循序方式繪示，所示動作至少有一些可用不同順序進行及/或平行進行。另外，一些實作態樣可僅進行所示動作中的一些動作。在一些實作態樣中，方法300及400之操作中至少有一些可實施為儲存於儲存裝置中並藉由一或多個處理器執行的指令。
在方塊302中，電阻性記憶體裝置102係通訊性耦合至測試系統(例如製造測試系統)，而且測試系統寫入及讀取各該電阻性記憶體陣列110。搭配寫入及讀取各陣列 110，測試系統及/或電阻性記憶體裝置102(例如測試電路208)測量陣列110的各種操作參數，例如潛洩電流、讀取電流/電壓、寫入電流/電壓、讀取臨界、寫入臨界等。
在方塊304中，測試系統分析測得操作參數，並且判斷各該陣列110之效能是否與預定效能標準符合。若數值指示給定陣列110的效能低於最佳(例如不在預定標準所規定的效能範圍內)，則運算待寫入至控制給定陣列之存取電路104之可規劃元件108的調整值。舉例而言，基於陣列在給定邏輯狀態下之電阻，測試系統可運算用於讀取臨界、讀取電壓或電流、寫入電壓或電流、讀取或寫入時序等的調整值。
在方塊306中，測試系統更新專屬於控制經識別在預定效能標準所規定限制範圍內未操作之各陣列110的存取控制電路104。存取控制電路104係藉由寫入數值至存取控制電路104之一(或多)個可規劃元件108，該等數值修改陣列110之讀取/寫入操作參數。
在方塊406中，電阻性記憶體裝置102完成製造校準，而且裝置102在現場運作。測試電路208藉由取得各陣列110的操作及活動性資料，監測各該陣列110的效能及活動性。若陣列110的效能漂移超出預定可接受操作效能限制範圍，則測試電路208可藉由寫入數值至控制電路系統106之一(或多)個可規劃元件108修改陣列110讀取及/或寫入操作參數來調整存取控制電路104。
圖5展示根據各種實例用於測試並調整電阻性記 憶體裝置102效能之系統500的方塊圖。系統500可進行本方法揭示的方法300、400。系統500包括有待測試並調整之電阻性記憶體裝置102、以及通訊性耦合至電阻性記憶體裝置102之電阻性記憶體測試器502。電阻性記憶體測試器502可進行方法300及400之操作302、304及306。
圖6展示根據各種實例之電阻性記憶體測試器502的方塊圖。電阻性記憶體測試器502可包括有為了清楚說明而在圖6中省略掉的各種組件及系統。舉例而言，電阻性記憶體測試器502可包括有網路配接器、顯示系統、使用者介面、插座、探針及/或用於與電阻性記憶體裝置102介接之夾具等。
電腦602包括有處理器602、以及耦合至處理器602之儲存器604。儲存器604係非暫時性電腦可讀儲存裝置。處理器602係通用微處理器、數位信號處理器、微控制器、或其他能夠執行取回自電腦可讀儲存媒體之指令的裝置。處理器架構大致包括有執行單元(例如固定點、浮點、整數等)、儲存器(例如暫存器、記憶體等)、指令解碼、指令與資料擷取邏輯組成內容、週邊裝置(例如中斷控制器、計時器、直接記憶體存取控制器等)、輸入輸出系統(例如序列埠、平行埠等)、以及各種其他組件及子系統。
儲存器604包括有經處理器602執行用以測試並調整電阻性記憶體裝置102中各陣列110操作效能的電阻性記憶體校準邏輯組成內容606。電阻性記憶體校準邏輯組成內容606包括有陣列測試邏輯組成內容608、陣列評估邏輯 組成內容610、以及陣列控制更新邏輯組成內容612。陣列測試邏輯組成內容608包括有由處理器102執行用以寫入並讀取裝置102中各該電阻性記憶體陣列的指令。可提供各種資料及位址型態以測試陣列110。
陣列評估邏輯組成內容610包括有由處理器102執行用以測量測試期間各陣列110操作參數(例如讀取/寫入電壓/電流)、並且基於測得參數評估陣列效能的指令。舉例而言，可將測得電壓及/或電流與預定標準作比較。
陣列控制更新邏輯組成內容612包括有由處理器102執行用以調整藉由控制電路系統106所套用操作參數以存取相關電阻性記憶體陣列110的指令。若陣列評估邏輯組成內容610處理陣列110測得操作參數的結果指示陣列110之操作及使用可改善，則處理器102執行陣列控更新邏輯組成內容612以選擇用於陣列110之經更新控制參數值、並且寫入經更新控制參數值至控制電路系統106之一(或多)個可規劃元件108。
以上之論述意在說明本發明之原理及各種實施例。一旦完全了解以上揭露，所屬技術領域中具有通常知識者將會清楚明白許多變化及修改。以下請求項意欲解釋為囊括所有此類變化及修改。
104‧‧‧記憶體存取電路
106‧‧‧控制電路系統
108‧‧‧可規劃元件
110‧‧‧記憶體胞元陣列
202‧‧‧感測電路
204‧‧‧驅動電路
206‧‧‧時序電路
208‧‧‧測試電路

Claims (15)

  1. 一種電阻性記憶體裝置，其包含有：多個電阻性記憶體胞元陣列；多個記憶體存取電路，該等記憶體存取電路中之一不同者係耦合至各該陣列，各該記憶體存取電路包含有：控制電路系統，係用以讀取和寫入與該記憶體存取電路耦合之該陣列的該等電阻性記憶體胞元；以及一可規劃元件，係用以改變該控制電路系統的一參數，其中改變該控制電路系統之該參數變更該控制電路系統用於存取由該記憶體存取電路所控制之該陣列的各該電阻性記憶體胞元之操作。
  2. 如請求項1之電阻性記憶體裝置，其中該控制電路系統包含有用以讀取該等電阻性記憶體胞元的感測電路系統；其中該可規劃元件係用以調整藉由該感測電路系統施加至該等電阻性記憶體胞元之電流及電壓中之至少一者以讀取該等電阻性記憶體胞元。
  3. 如請求項1之電阻性記憶體裝置，其中該控制電路系統包含有用以讀取該等電阻性記憶體胞元之感測電路系統；其中該可規劃元件係用以調整藉由該感測電路系統施加至該等電阻性記憶體胞元的一邏輯狀態臨界值以讀取該等電阻性記憶體胞元。
  4. 如請求項1之電阻性記憶體裝置，其中該控制電路系統包含有用以寫入該等電阻性記憶體胞元之驅動電路系統；其中非依電性之該可規劃元件係用以調整藉由該驅動電路系統施加至該等電阻性記憶體胞元之電流及電壓中之至少一者以寫入該等電阻性記憶體胞元。
  5. 如請求項1之電阻性記憶體裝置，其中該控制電路系統包含有用以控制時序之時序電路系統，該時序係套用於讀取及寫入該等電阻性記憶體胞元之動作中至少一者；其中該可規劃元件係用以調整套用於讀取及寫入該等電阻性記憶體胞元之動作中至少一者的該時序。
  6. 如請求項1之電阻性記憶體裝置，其中該控制電路系統包含有測試電路系統，用以識別該等電阻性記憶體胞元操作時的一變化，並且用以變更該可規劃元件所儲存之一數值以補償該經識別的變化。
  7. 一種方法，其包含有：測試一積體電路之多個電阻性記憶體胞元陣列之效能，該測試係使用各該陣列之用以存取該陣列之該等電阻性記憶體胞元的專屬控制電路系統；對於各該陣列，判斷使用如經組配用於該測試之該控制電路系統之該陣列的效能是否與一預定效能標準符合；基於該等陣列中之一者的該效能與該預定效能標準不符合，對於該等陣列中之該一者，調整該控制電路系統之操作；以及 寫入設置於該控制電路系統中之一可規劃元件以實現該調整。
  8. 如請求項7之方法，其中該調整包含有變更藉由該控制電路系統施加到該等電阻性記憶體胞元之電流及電壓中的至少一者以讀取該等電阻性記憶體胞元。
  9. 如請求項7之方法，其中該調整包含有變更藉由該控制電路系統施加至該等電阻性記憶體胞元之電流及電壓中的至少一者以寫入該等電阻性記憶體胞元。
  10. 如請求項7之方法，其中該調整包含有調整該控制電路系統所產生之時序，以對該等電阻性記憶體胞元之讀取存取及寫入存取中之至少一者提供時序。
  11. 如請求項7之方法，其更包含有：監測該積體電路之一生命週期內該等多個電阻性記憶體胞元陣列的效能；基於該等陣列中之一者的該效能自與該預定效能標準符合變更成與該預定效能標準不符合，對該等陣列之該一者調整該控制電路系統的操作；寫入該控制電路系統之該可規劃元件以實現該調整。
  12. 如請求項11之方法，其更包含有：測量該積體電路之該生命週期內各該陣列的使用狀況；以及基於該陣列之測得使用狀況，調整該積體電路之生命週期內針對各該陣列之該控制電路系統的操作。
  13. 一種系統，其包含有：一電阻性記憶體裝置，其包含有：多個電阻性記憶體胞元陣列；多個記憶體存取電路，該等記憶體存取電路之各者控制該等陣列中之一單一者，各該記憶體存取電路包含有：適應控制電路系統，係用以讀取和寫入該記憶體存取電路所控制之該陣列的該等電阻性記憶體胞元；一可規劃元件，係用以調整該適應控制電路系統之一參數；一測試器，係用以：測量該電阻性記憶體裝置之各該陣列之參數的數值；以及基於該等參數測得之該等數值，將一數值寫入該等記憶體存取電路中之至少一者之該可規劃元件，以基於一預定效能標準調整該記憶體存取電路所控制之該陣列的效能。
  14. 如請求項13之系統，其中該控制電路系統包含有：感測電路系統，係用以讀取該等電阻性記憶體胞元；驅動電路系統，係用以寫入該等電阻性記憶體胞元；以及時序電路系統，係用以控制施加予讀取及寫入該等 電阻性記憶體胞元之動作中至少一者的時序；其中該可規劃元件係用以調整下列至少一者：該感測電路系統施加至該等電阻性記憶體胞元用以讀取該等電阻性記憶體胞元的電流；該感測電路系統施加至該等電阻性記憶體胞元用以讀取該等電阻性記憶體胞元的電壓；供與該等電阻性記憶體胞元之輸出比較的一邏輯狀態臨界；該驅動電路系統施加至該等電阻性記憶體胞元用以寫入該等電阻性記憶體胞元的電流；該驅動電路系統施加至該等電阻性記憶體胞元用以寫入該等電阻性記憶體胞元的電壓；施加來讀取該等電阻性記憶體胞元之時序；以及施加來寫入該等電阻性記憶體胞元之時序。
  15. 如請求項13之系統，其中該控制電路系統包含有測試電路系統，用以識別該等電阻性記憶體胞元操作時的一變化，並且用以變更該可規劃元件所儲存之一數值以補償該經識別變化；其中該測試電路系統所識別之該變化係導因於溫度相依性及老化現象中之至少一者。
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