TW201628131A - 電阻式隨機存取記憶體的製造方法 - Google Patents
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Abstract
本發明係有關於一種以金屬氧化物為基礎的記憶體裝置及其製造方法，且特別是有關於一種記憶體裝置，其具有以金屬氧化合物為基礎之資料儲存物質，其製造方法係利用粗糙度調整製程，包括在底電極表面形成記憶體元件之前，在底電極表面上先進行氧化再離子轟擊(ion bombardment)步驟。先氧化再離子轟擊步驟可改善底電極表面之平坦度，以及降低底電極之表面粗糙度，有利於操作時達到更均勻之電場，從而改善記憶體裝置的穩定性。
Description
本申請案主張對美國專利申請案第62/106,743號，申請日2015年1月23日之優先權，此處將該揭示案全文併入本文中。
本發明是有關於一種以金屬氧化物為基礎的記憶體裝置以及其製造方法，且特別是有關於一種記憶體裝置，其具有以金屬氧化合物為基礎之資料儲存(data storage)物質，其製造方法係利用粗糙度調整製程，包括在底電極表面形成記憶體元件之前，在底電極表面上先進行氧化再離子轟擊(ion bombardment)步驟。先氧化再離子轟擊步驟會改善底電極表面之平坦度，以及降低底電極之表面粗糙度，有利於操作時達到更均勻之電場，從而改善記憶體裝置的穩定性。
電阻式隨機存取記憶體(resistive random access memory, RRAM or ReRAM)是一種新型的非揮發性記憶體，其具有記憶單元尺寸面積小、可擴充性強(scalability)、操作時間快速(ultrafast operation)、操作電壓(operation power)低、耐久性佳(endurance)、記憶能力時間長(retention)、開關比(On/Off ratio)高、以及高金氧半(CMOS)電晶體製程相容性等諸多優點。其中一種電阻式隨機存取記憶體(RRAM)的態樣為包括金屬氧化層，其可在積體電路上應用適當能量之電脈衝(electrical pulse)，以在兩或多個穩定之電阻狀態間作電阻之切換改變。上述電阻可利用隨機存取方式指出儲存的資料，以進行讀取和寫入動作。
電阻式隨機存取記憶體可包括形成在第一電極和第二電極間之電流通路上的金屬氧化物記憶體元件。上述電極可以是存取裝置的端點，及/或耦接至存取線(access line)，例如位元線、字元線以及源線。存取線連接至電路，以執行記憶體裝置之操作，例如設定(SET)操作以及重設(RESET)操作等，上述操作可藉由改變記憶體元件之狀態以儲存資料。
傳統上，形成電阻式隨機存取記憶體(RRAM)單元之記憶體元件的方法，係利用化學氣相沉積(chemical vapor deposition, CVD)製程以沉積形成金屬插拴，例如為鎢插拴。然後，在金屬插拴上進行化學機械平坦化(chemical mechanical planarization, CMP)製程。在化學機械平坦化(CMP)製程後，接著進行氧化製程(oxidation process)，例如為快速熱氧化製程(rapid thermal oxidation, RTO)。氧化製程形成之金屬氧化物層，即為電阻式隨機存取記憶體(RRAM)單元之記憶體元件。上述方法所形成之記憶體單元，由化學機械平坦化製程形成之鎢插拴的底電極表面，與金屬氧化物記憶體元件之間，可能會具有一粗糙界面。除了此粗糙界面以外，粗糙的底電極表面亦可能會使記憶體元件的上表面產生同樣之粗糙表面。記憶體元件的粗糙度會使得記憶體元件和沉積在記憶體元件之上電極產生粗糙界面。在上述電極和記憶體元件之間存在的粗糙界面，會導致不均勻之氧化剖面，其可能會使得裝置產生嚴重的漏電流(leakage current)現象，降低裝置之開關性能(switch behavior)以及均勻性，上述情形會影響記憶體裝置的穩定性。此外，粗糙界面還會在記憶體單元與單元之間產生記憶體寬廣之電阻分布現象。
有鑑於此，目前極欲發展出具有低表面粗糙度的記憶體單元及其製造方法，以在記憶體元件與上電極和底電極之間提供低表面粗糙度的界面。
本發明係有關於一種以金屬氧化物記憶體元件，例如鎢氧化物(tungsten-oxide)，為基礎之記憶體裝置及其製造方法，將詳細描述如下。
根據本發明之一實施例，提出一種記憶體裝置，包括：上電極和底電極，以及設置於上電極和底電極之間的記憶體元件，其電性耦接於上電極和底電極。在一實施例中，記憶體裝置包括平坦化之電極表面，其被以絕緣物質構成之一凹陷結構圍繞住，凹陷結構包括圓凹形側壁部，其中，底電極表面以及凹陷結構的底部係低陷於絕緣物質上表面。
根據本發明之一實施例，提出一種記憶體裝置的製造方法，敘述如下。進行化學氣相沉積製程，在一絕緣層之通孔(via)中沉積形成一層間導電層形式之底部元件，例如為鎢插拴。接著，在絕緣層與層間導電層之上表面進行化學機械平坦化製程，使得層間導電層之上表面低陷於絕緣層之上表面。由於前述化學氣相沉積製程中的晶粒生長，導致在化學機械平坦化製程之後，層間導電層之上表面可能會變得粗糙，而粗糙的電極表面會不利於後續記憶體元件的形成。更進一步，化學氣相沉積製程會在絕緣層之通孔中形成圓形的邊角(corner)，以及絕緣層之通孔側壁在絕緣物質遇到低陷之層間導電層處會形成尖銳的邊角。在化學機械平坦化製程之後，接著在絕緣層與層間導電層之上表面進行先氧化再離子轟擊製程。先氧化再離子轟擊製程會使得鎢插拴產生一平坦之電極表面，有利於後續記憶體元件的形成。更進一步，先氧化再離子轟擊製程會導致圍繞層間導電層之絕緣物質被移除，而在絕緣層中形成一凹陷結構。凹陷結構包括一平坦的底部以及一凹形側壁部，凹陷底部實質上低陷於絕緣層上表面至與層間導電層的平坦電極表面相同之深度，而凹形側壁部從凹陷結構平坦的底部延伸出來。然後，在層間導電層的平坦電極表面上形成記憶體元件。舉例而言，可以進行快速熱氧化製程以從層間導電層之金屬作用產生金屬氧化層，此處例如為氧化鎢(WOx)。由於記憶體元件形成於平坦的表面，記憶體元件可能也會具有較低之表面粗糙度，相較於若是未進行先氧化再離子轟擊製程之層間導電層表面，記憶體元件則會具有較高之表面粗糙度。形成記憶體元件之後，上電極物質沉積在記憶體元件上。本發明記憶體裝置的製造方法可以更包括形成電路以執行讀取動作，以及寫入動作(例如SET操作以及RESET操作)。
為了對本發明之上述特徵、目的、及功能有更佳的瞭解，下文特舉較佳實施例，詳細描述並揭露本發明之結構與方法，並配合參照所附圖式，以及專利申請範圍，將本發明其他方面及優點作更詳細說明如下：
10‧‧‧積體電路
18‧‧‧位元線解碼器(bit line decoder)
20‧‧‧位元線
22‧‧‧總線(bus)
24‧‧‧傳感放大器(sense amplifier)及資料輸入結構(data-in structure)方塊
26‧‧‧資料總線
28‧‧‧資料輸入線
30‧‧‧其他電路
32‧‧‧資料輸出線
34‧‧‧控制器
36‧‧‧供電電壓的偏壓配置
100‧‧‧記憶體單元
102‧‧‧電晶體
104‧‧‧第一端點
106‧‧‧第二端點
108‧‧‧記憶體元件
110‧‧‧第一存取線
112‧‧‧第二存取線
114‧‧‧第三存取線
202‧‧‧層間導電層
204‧‧‧絕緣介電層
206‧‧‧上電極表面
210‧‧‧上邊角
211‧‧‧凹形側壁部
212‧‧‧上電極
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211‧‧‧凹形側壁部
212‧‧‧上電極
本發明特舉較佳實施例，並配合參照以下圖式，作一詳細說明：
第1A圖繪示依照本發明實施例之一種記憶體單元示意圖。
第1B圖繪示依照本發明實施例之一種記憶體單元的交叉點陣列(cross-point array)示意圖。
第2圖繪示依照本發明一種可變電阻記憶體元件之第一實施例剖面示意圖。
第3A、3B、3C、3D圖繪示依照本發明實施例之一種記憶體單元製造步驟示意圖。
第4A圖繪示對應第3B圖之電子顯微鏡(transmission electron microscope, TEM)影像示意圖。
第4B圖繪示對應第3D圖之電子顯微鏡(TEM)影像示意圖。
第5圖繪示一種記憶體單元未進行粗糙度調整之電子顯微鏡(TEM)影像示意圖。
第6圖繪示一種記憶體裝置隨著不同製造方法之初始電阻(initial resistance)分布比較圖。
第7圖繪示一種1Mb WOx電阻式隨機存取記憶體(RRAM)陣列辨識模組(array diagnostic module, ADM)之電性特徵圖。
第8圖繪示一種以理想的驗證程式(optimized verify algorithm)讀取1Mb陣列辨識模組(ADM)之電性特徵圖。
第9圖繪示一種在250ºC量測10分鐘之1Mb WOx電阻式隨機存取記憶體(RRAM)陣列辨識模組(ADM)顯示記憶持久性之電性特徵圖。
第10圖繪示一種在150ºC量測100小時之1Mb WOx電阻式隨機存取記憶體(RRAM)陣列辨識模組(ADM)顯示記憶持久性之電性特徵圖。
第11圖繪示一種記憶體單元讀取電流在100次循環後累進機率(cumulative probability)之電性特徵圖。
第12圖繪示依照本發明實施例之一種積體電路陣列(integrated circuit array)的方塊示意圖。
第1A圖繪示依照本發明實施例之一種記憶體單元示意圖。
第1B圖繪示依照本發明實施例之一種記憶體單元的交叉點陣列(cross-point array)示意圖。
第2圖繪示依照本發明一種可變電阻記憶體元件之第一實施例剖面示意圖。
第3A、3B、3C、3D圖繪示依照本發明實施例之一種記憶體單元製造步驟示意圖。
第4A圖繪示對應第3B圖之電子顯微鏡(transmission electron microscope, TEM)影像示意圖。
第4B圖繪示對應第3D圖之電子顯微鏡(TEM)影像示意圖。
第5圖繪示一種記憶體單元未進行粗糙度調整之電子顯微鏡(TEM)影像示意圖。
第6圖繪示一種記憶體裝置隨著不同製造方法之初始電阻(initial resistance)分布比較圖。
第7圖繪示一種1Mb WOx電阻式隨機存取記憶體(RRAM)陣列辨識模組(array diagnostic module, ADM)之電性特徵圖。
第8圖繪示一種以理想的驗證程式(optimized verify algorithm)讀取1Mb陣列辨識模組(ADM)之電性特徵圖。
第9圖繪示一種在250ºC量測10分鐘之1Mb WOx電阻式隨機存取記憶體(RRAM)陣列辨識模組(ADM)顯示記憶持久性之電性特徵圖。
第10圖繪示一種在150ºC量測100小時之1Mb WOx電阻式隨機存取記憶體(RRAM)陣列辨識模組(ADM)顯示記憶持久性之電性特徵圖。
第11圖繪示一種記憶體單元讀取電流在100次循環後累進機率(cumulative probability)之電性特徵圖。
第12圖繪示依照本發明實施例之一種積體電路陣列(integrated circuit array)的方塊示意圖。
在本發明之以下詳述中，會參考附圖且充分詳細地闡述本發明之一或多個實施例，以使熟悉此項技藝者能夠實踐本發明。且應瞭解，本發明並非限定於前述之一或多個實施例，熟悉此項技藝者仍可進一步利用其他特徵、元件、方法、以及實施例，在不背離本發明之範疇的情況下作出相對應或等效之改變。最佳實施例僅用以說明本發明，而非用以限定本發明，本發明之範疇以範疇專利申請範圍所述的為準。相同或相似的元件均以相同的編號來表示。
第1A圖繪示依照本發明實施例之一種記憶體單元100示意圖。記憶體單元100包括存取裝置，其以電晶體102之形式呈現，包括第一端點104和第二端點106。記憶體單元100更包括記憶體元件108，其設置在第一端點104和第一存取線110之間；在此實施例中，位元線連接第二存取線112、以及源線連接至第二端點106。在第1A圖之實施例中，存取裝置係為電晶體102，記憶體裝置更包括第三存取線114，此實施例中，字元線連接至電晶體102的閘極。可替換的實施例中，存取裝置亦可以為二極體(diode)，如第1B圖所示的記憶體單元100之交叉點陣列(cross-point array)，在此實施例中，並未包括第三存取線。
第2圖繪示依照本發明實施例，一種可變電阻記憶體元件108之剖面示意圖。層間導電層202延伸並穿過絕緣介電層204中，其中，絕緣介電層204例如為二氧化矽層。層間導電層202具有第一端及第二端，第一端電性耦接至存取裝置，例如可以是存取電晶體之汲端點、二極體之一端點、或是一存取線。在此實施例中，層間導電層202例如為鎢插拴。然而，在本發明實施例中，層間導電層202的物質亦可以是其他金屬，例如Ti、Ta、Al、TiN、TaN、Cu、以及Hf等。更進一步，層間導電層202係為襯墊層(liner layer)所圍繞，例如是TiN襯墊層。
可變電阻記憶體元件108係設置於層間導電層202之平坦的上電極表面206上。上電極表面206係利用粗糙度調整製程(roughness tuning process)而被平坦化，此處例如是先氧化再離子轟擊步驟，詳細描述如下。層間導電層202之上電極表面206係設置於絕緣介電層204上表面之一凹陷結構中。此凹陷結構係透過先氧化再離子轟擊製程而形成於絕緣介電層204中，其中，絕緣介電層204之一部分被去除，以形成一圓形之凹陷結構，而其中凹陷結構之底部以及層間導電層202之上表面，會下陷至低於絕緣介電層204之上表面，兩者實質上具相同之深度。在本發明實施例中，可變電阻記憶體元件108係被編程設計為具有至少兩個電阻態。可變電阻記憶體元件108可以包括一或多種鎢氧化物之化合物(WOx)，舉例而言，包括一或多種WO3
、W2
O5
、以及WO2
等鎢氧化物之化合物。可變電阻記憶體元件108之上形成有上電極212，在此實施例中，例如為存取線。如第2圖所顯示，上電極212亦形成於絕緣介電層204之凹陷結構中。
記憶體單元，特別是層間導電層202之上電極表面以及圍繞在絕緣介電層204之凹陷結構周圍的上表面，可以藉由第3A~3D圖所示之製程步驟而形成。第3A~3D圖係繪示依照本發明實施例之一種記憶體單元製造步驟示意圖，其強調了記憶體單元之記憶體元件部分，而省略了存取裝置以及記憶體單元相關特定存取裝置、存取線、以及陣列配置之部分。
如第3A圖所示，層間導電層202形成於絕緣介電層204之通孔中，並穿越過上述通孔。因此，層間導電層202的底端直接接觸存取線或是存取裝置的端點。在實施例中所示，層間導電層202係為鎢插拴。在本發明實施例中，層間導電層可以包括一或多層黏著襯墊層(adhesion layer liners)，圍繞在一或多個導電插拴周圍。在本發明實施例中，鎢插拴可以透過一或多個鎢的化學氣相沉積製程形成於通孔中。舉例而言，鎢插拴的第一部分先沉積於通孔中，然後，進行一凹陷製程，以在鎢插拴第一部分上形成低縱寬比(aspect ratio)(通孔深度除以通孔直徑)的通孔。接著，鎢插拴的第二部分再沉積於此低縱寬比的通孔中，以在高縱寬比的通孔中形成一插拴。傳統上，舉例而言，若是通孔的縱寬比高於1.5，可能會在沉積的插拴上導致空洞(void)的形成，此種導電插拴中的空洞又被稱為裂縫(seam)，此種空洞或裂縫常導致許多的問題，通稱為裂縫缺陷。因此，由於本發明鎢插拴的第二部分形成在低縱寬比的通孔，可以降低插拴上空洞形成的可能性。此種技術因此被稱為”無裂縫”技術，可在導電插拴中避免空洞的形成。上述形成無裂縫插拴的製程，通常會導致電阻性氧化記憶體單元(resistive oxide memory cell)，其相較於未進行此無裂縫插拴製程的記憶體單元而言，會具有較高的起始電阻值(initial resistance)，請參照第6圖所示。第6圖繪示一種電阻式隨機存取記憶體(RRAM)隨著不同製程之初始電阻分布比較圖。藉由無裂縫製程技術，初始電阻可能會升高數十K歐姆(Ohm)至數百K歐姆(Ohm)。無裂縫製程技術再加上粗糙度調整技術(roughness tuning technology)，也稱為表面平滑技術(surface smoothing engineering, SSE)，揭露於此實施例中，其會導致較緊/陡峭的初始電阻分布。可替換地，插拴可以單一化學氣相沉積製程來形成。在進行化學氣相沉積製程後，層間導電層202的上表面可能因前述化學氣相沉積製程中的晶粒生長，而變得粗糙，如第3A圖所示。
接著，進行平坦化步驟，較佳的例如是化學機械平坦化製程，結果形成如第3B圖所示的結構。如圖所示，形成之結構包括層間導電層202的上表面，其會低陷於絕緣介電層204之上表面以下。低陷的深度可至100A至800A(angstrom)。在化學機械平坦化製程後，形成之層間導電層202上表面，由於化學氣相沉積製程時的晶粒生長，其表面粗糙度可能為5~10nm。更進一步顯示，在絕緣介電層中通孔的上邊角210可能為圓形的，係由於化學機械平坦化製程產生之凸出(convex)邊角表面。凹陷之層間導電層202以及絕緣介電層上邊角210的凸出表面，如第4A圖所示，其繪示係對應第3B圖之電子顯微鏡(TEM)影像示意圖。
如第3B與4A圖所示，層間導電層202上表面所形成之不平整/粗糙表面，其並非所欲形成之結構，因為層間導電層202的電極表面和記憶體元件之間的粗糙界面，會導致金屬氧化記憶體元件之上電極和底電極之間產生空隙(spacing)。也就是說，金屬氧化層的厚度，會在記憶體單元內產生改變，也會在記憶體單元之間產生改變。空隙的形成會導致當裝置進行操作時，產生不均勻的電場，進而影響了記憶體裝置的穩定性。因此，亟欲發展一製程，其可以在層間導電層上形成較平整/低表面粗糙度之上電極表面。此製程不僅可以在層間導電層和記憶體元件之間製造出具有低表面粗糙度的界面，也可以在記憶體元件上製造出具有低表面粗糙度的上表面。
為了在層間導電層202上表面形成平坦的上電極表面，在化學機械平坦化製程之後可以進行先氧化再離子轟擊步驟，以產生如第3C圖所示的結構。如圖所示，先氧化再離子轟擊步驟不僅可以平坦化層間導電層202的上表面，也可以去除絕緣介電層204之一部分。上述去除絕緣介電層204的部分在層間導電層202的上表面周圍形成一凹陷結構。如圖所示，凹陷結構包括一底部，其下陷至低於絕緣介電層204之上表面，至與層間導電層202之上表面實質上相同之深度。絕緣介電層204上表面之凹陷結構更包括一凹形側壁部211，從凹陷結構的底部延伸出來。
用於先氧化再離子轟擊製程的電漿可以是單一氣體或多種氣體的組成。舉例而言，電漿氣體可以包括氬(argon)、氮(nitrogen)、或是氧(oxygen)。在本發明的實施例中，電漿可以選擇性地具有蝕刻特性，例如電漿可以選擇性地蝕刻層間導電層的金屬。
轟擊製程的總能量被傳送至層間導電層之標靶上表面，而在化學機械平坦化製程之後，層間導電層之標靶上表面的初始粗糙度(initial roughness)是後續層間導電層之最終電極表面的表面粗糙度的主要決定因素，因此也是記憶體元件和層間導電層之間界面均勻平整度的主要決定因素。轟擊製程的所需能量係依據轟擊電漿之數量及類型、偏壓電源以及轟擊步驟持續的時間而定。
先氧化再離子轟擊製程後形成的層間導電層之平坦電極表面，其具有許多的優點，包括在記憶體陣列中記憶體單元之間更均勻強化之電場、以及更均勻之電阻分布，如第7圖所示。第7圖繪示一種1Mb WOx電阻式隨機存取記憶體(RRAM)陣列辨識模組(ADM)之電性特徵圖。舉例而言，在1Mb WOx電阻式隨機存取記憶體(RRAM)陣列辨識模組(ADM)中，藉由粗糙度調整技術(又稱表面平滑技術(SSE))以及無裂縫鎢插拴技術所製造之記憶體單元，所有的裝置都能夠成功的形成以及切換，透過對應之設定(SET)以及重設(RESET)操作條件，係分別為2.5v/500ns以及-2.5v/500ns。更進一步，設定(SET)以及重設(RESET)電阻比例之中位數可以超過12。此外，還發展出設定(SET)/重設(RESET)操作驗證程式，以獲得大量讀取視窗(read window)資料，如第8圖所示。特別的是，在第8圖中，透過理想的操作程式(optimized operating algorithm)，得到1Mb WOx電阻式隨機存取記憶體(RRAM)之5uA讀取電流視窗。至於資料保存之效能，例如在250°C下保存資料10分鐘以及在150°C下保存資料100小時，則分別顯示於第9圖和第10圖中。在高溫烘烤之後，也未見到顯著的裝置效能下降，且讀取視窗也能維持一定效能。前述250°C的容忍度更是有特別地優勢，因為能在PCB焊接之前允許預編程編碼，其應用層面很廣。第11圖繪示，一種記憶體單元讀取電流在100次循環忍受力測試後累進機率(cumulative probability)之電性特徵圖，圖中顯示WOx電阻式隨機存取記憶體(RRAM)陣列辨識模組(ADM)能夠100%通過測試至少100次。
在本發明之實施例中，在先氧化再離子轟擊製程之後以及形成金屬氧化層之前，層間導電層之上電極表面的表面粗糙度RA，期望能小於3nm均方根(root mean square, RMS)，以為了在操作時得到均勻的電場。然而，利用本發明之粗糙度調整技術，與大約1原子層厚度之限制，可以獲得較小的表面粗糙度。接著進行電漿氧化製程，以氧化層間導電層之上電極表面之金屬，在電漿氧化製程之後，上電極表面的表面粗糙度可保持相同，因為電漿氧化製程是非等向性的。表面粗糙度RA
值係利用電子顯微鏡(TEM)或使用原子力顯微鏡(atomic force microscopy)分析層間導電層之橫斷面(cross-section)影像而決定。橫斷面影像的上面部分係對應到層間導電層之上電極表面的剖面影像。透過適合的程式，以方程式計算出最接近之橫斷面上部影像。前述用以計算線片段(line segment)之方程式可以為任何方程式，包括直線方程式、圓弧方程式或是拋物線方程式。然後，再計算最適合上部剖面線沿著其法線方向之平均偏離誤差(average deviation)，即可得到表面粗糙度。
接著，金屬氧化層可以形成，以產生記憶體元件108。從本發明實施例顯示，進行氧化步驟，層間導電層202之上部被氧化以形成金屬氧化物記憶體元件108，結果形成如第3D圖所示之結構。舉例來說，可以在層間導電層之上部進行電漿氧化製程，使層間導電層暴露於500sccm(standard cubic centimeter per minute)、120Volts偏壓、500W RF電源、以及30millitorr工作壓力之反應式離子蝕刻劑(reactive ion etcher, RIE)中。由電漿氧化製程形成之金屬氧化層厚度可以為3nm。以上述方式在層間導電層202上形成之金屬氧化物記憶體元件108，具有在層間導電層上自動對準金屬氧化層之優點。在本發明實施例中，金屬氧化層可以金屬氧化層利用其他形式的氧化製程來形成，例如熱氧化製程，以及鎢氧化物之光氧化製程(Photo-Oxidation)。此外，金屬氧化層亦可以利用氧化沉積製程來形成。
記憶體元件108形成之後，在記憶體元件108上可以形成上電極212，結果形成如第2圖所示之結構。上電極可以是存取線(access line)，也可以是電性連接記憶體元件108至存取線或存取裝置的導電體。在本發明實施例中，上電極可透過在絕緣介電層204與記憶體元件108上沉積導電物質，以及在沉積層上進行存取線之圖案化製程而形成。在絕緣介電層之凸出邊角210表面中形成之上電極212，可以如第4B圖所示，其繪示對應第2圖之電子顯微鏡(TEM)影像示意圖。第5圖繪示相似於第4B圖之記憶體裝置之電子顯微鏡(TEM)影像示意圖，其中層間導電層之上電極表面在記憶體元件108形成之前並未進行先氧化再離子轟擊製程。因並未進行粗糙度調整，結果在記憶體元件108與層間導電層202和上電極212之間顯示出粗糙之界面。
第12圖繪示依照本發明實施例之一種積體電路10，包括記憶體單元之積體電路陣列(integrated circuit array)，如第1B圖所示，以金屬氧化物為基礎之記憶體的簡單方塊示意圖。字元線解碼器14係耦合至字元線16，並與多個字元線16作電性交流。位元線欄解碼器(bit line column decoder)18係與多個位元線20作電性交流，以從記憶體單元(未顯示)陣列讀取資料或寫入資料。位址係從總線(bus)22提供至字元線解碼器和驅動程式14以及位元線解碼器18。傳感放大器(sense amplifier)及資料輸入結構(data-in structure)方塊24係透過資料總線(data bus)26耦合至位元線解碼器18。資料係透過資料輸入線(data-in line)28，從積體電路10上的輸入/輸出埠或從其他連接至積體電路10之內部或外部的資料源，傳輸至方塊24中的資料輸入結構(data-in structure)。其他電路30可以包括在積體電路10中，例如為一般用途之處理器、特殊用途的放大電路、或是各種模組之組合，以提供記憶體單元陣列100所支援的系統單晶片功能(system-on-a-chip, SoC)。以及，資料係透過資料輸出線(data-out line)32，從方塊24中的傳感放大器，傳輸至積體電路10上的輸入/輸出埠，或其他積體電路10內部或外部的資料目的地。
在此實施例中，控制器34係使用偏壓配置狀態機器(bias arrangement state machine)來實現，以控制施加供電電壓的偏壓配置(bias arrangement supply voltage)36，例如讀取、編程、程式驗證電壓(program verify voltage)等。控制器34亦可以使用熟悉此技藝者所知的特殊用途邏輯電路來實現。可替代之實施例中，控制器34包括一般用途之處理器，其可以在相同電路上執行電腦程式，以控制記憶體裝置之操作。在另一實施例中，結合特殊用途的邏輯電路以及一般用途之處理器，亦可以整合並實現控制器34的功能。
可以了解的是，本發明此處記憶體陣列並非限定於如第1B圖所示的陣列結構，額外的陣列結構亦可使用於上述揭露之包括記憶體元件的記憶體單元結構中。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
108‧‧‧記憶體元件
202‧‧‧層間導電層(interlayer conductor)
204‧‧‧絕緣介電層
206‧‧‧上電極表面
212‧‧‧上電極
Claims (10)
- 一種製造電阻式隨機存取記憶體單元的方法，包括：
形成穿過一絕緣層之一層間導電層，該層間導電層具有一第一端及一第二端；以及
自該層間導電層的該第二端形成一記憶體元件，包括：
使該層間導電層的第二端下陷至低於該絕緣層之一上表面；
平坦化該層間導電層的該第二端，於該層間導電層上產生一平坦上表面；
在該絕緣層中該層間導電層的該第二端周圍形成一凹陷，其中該凹陷包括一底部以及一凹形側壁部，該底部具有低陷於該絕緣層上表面之一表面，該凹形側壁部從該底部延伸出來；以及
氧化該平坦之層間導電層的該第二端，以形成該記憶體元件。
- 如申請專利範圍第1項所述之方法，其中該平坦化該第二端之步驟包括一先氧化再離子轟擊(Ion Bombardment)製程。
- 如申請專利範圍第1項所述之方法，其中該平坦上表面具有一小於3nm之表面粗糙度。
- 如申請專利範圍第1項所述之方法，其中該記憶體元件實質上包含在該層間導電層之一金屬氧化物。
- 如申請專利範圍第1項所述之方法，其中該記憶體元件具有一可編程電阻(programmable resisitance)的特性。
- 如申請專利範圍第1項所述之方法，其中該層間導電層的第一端耦接至一存取裝置(access device)之一終端(terminal)。
- 一種記憶體單元，包括：
延伸並穿越一絕緣層之一層間導電層，其中該層間導電層之一第一端係設置在接近該絕緣層之一底面，以及該層間導電層之一第二端包括一電極表面；以及
電性耦合至該電極表面之一記憶體元件；
其中，在該記憶體元件以及該電極表面之間的界面，在橫切面上係為平直的，且具有一小於3nm之表面粗糙度RA 。
- 如申請專利範圍第7項所述之記憶體單元，其中該絕緣層包括一凹陷圍繞於該層間導電層的第二端；以及
其中，該凹陷包括一底部，具有低於該絕緣層之一上表面之一表面；以及
其中，該電極表面係凹陷於該絕緣層之該上表面。
- 如申請專利範圍第7項所述之記憶體單元，其中該層間導電層的第一端係耦接至一存取裝置之一終端。
- 一種積體電路，包括：
包括複數個記憶體單元的一陣列，該些記憶體單元包括：
一層間導電層，延伸穿過一絕緣層，其中該層間導電層之一第一端係設置在接近該絕緣層之一底面，而該層間導電層之一第二端包括一電極表面；以及
一記憶體元件電性耦接至該電極表面；
其中，該記憶體元件和該電極表面之間的界面在橫切面上係為平直的，且具有一小於3nm之表面粗糙度；
其中，該絕緣層包括一凹陷，該凹陷圍繞於該層間導電層的該第二端；
其中，該凹陷包括一底部，該底部具有低陷於該絕緣層之一上表面之一表面；以及
其中，該電極表面低陷於該絕緣層之該上表面；以及
一控制電路，用以控制施加供電電壓的偏壓配置。
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