TW201626435A - 半導體結構的製造方法 - Google Patents

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Abstract

一種半導體結構的製造方法，包括以下步驟。提供包括多數個區塊的基底。各區塊分別包括交替排列的第一區以及第二區。於基底上形成多數個複合層。圖案化最頂層的複合層，以於基底的第一區上形成多數個複合塊。依序對區塊上的複合層以及複合塊進行移除製程，以於基底上形成階梯結構。

Description

半導體結構的製造方法
本發明是有關於一種半導體結構的製造方法，且特別是有關於一種具有階梯結構的半導體結構的製造方法。
隨著半導體元件的積體化，為了達到高密度以及高效能的目標，在有限的單位面積內，往三維空間發展已蔚為趨勢。以非揮發性記憶體為例，其包括由多個記憶胞排列而成的垂直式記憶陣列(memory array)。上述三維半導體元件雖然使得單位面積內的記憶體容量增加，但也增加了不同層之間元件彼此連接的困難度。
近年來，於三維半導體元件中發展出具有階梯結構的接墊。上述接墊可使位於每層的元件容易與其他元件進行連接。然而，定義一層階梯例如是需經由一次微影及蝕刻製程。隨著三維半導體元件的層數增加，定義多層階梯便需要經由多次微影及蝕刻製程，如此一來不僅增加了製造成本，也嚴重影響產能。因此，如何簡化三維半導體元件中階梯結構的製程，進而降低製造成 本，為當前所需研究的課題。
本發明提供一種半導體結構的製造方法，可大幅簡化所需的光罩數及製程步驟。
本發明提供一種半導體結構的製造方法，包括以下步驟。提供包括多數個區塊的基底。各區塊分別包括交替排列的第一區以及第二區。於基底上形成多數個複合層。圖案化最頂層的複合層，以於基底的第一區上形成多數個複合塊。依序對區塊上的複合層以及複合塊進行移除製程，以於基底上形成階梯結構。
在本發明的一實施例中，上述依序對區塊上的複合層以及複合塊進行移除製程的方法包括以下步驟。於基底上形成光阻層，光阻層覆蓋一個區塊上的複合層以及複合塊。移除未被光阻層覆蓋的複合層以及複合塊，以於基底上形成階梯結構。
在本發明的一實施例中，上述半導體結構的製造方法更包括以下步驟。重複進行移除製程，其中每重複一次移除製程，光阻層多覆蓋一個區塊上的複合層。
在本發明的一實施例中，上述複合層為N層，進行移除製程的次數至少為N/2-1次，N≧2且N為偶數。
在本發明的一實施例中，上述複合層為N層，進行移除製程的次數至少為(N+1)/2-1次，N≧2且N為奇數。
在本發明的一實施例中，上述被光阻層覆蓋的複合層的 層數較前一次被光阻層覆蓋的複合層的層數多兩層。
在本發明的一實施例中，上述移除未被光阻層覆蓋的複合層的方法包括同時移除兩層複合層。
在本發明的一實施例中，上述移除未被光阻層覆蓋的複合層以及複合塊的方法包括同時移除各複合塊以及位於各複合塊下方的複合層。
在本發明的一實施例中，上述於基底的第一區上形成複合塊的方法包括以下步驟。於第一區的複合層上形成罩幕層。移除未被罩幕層覆蓋的部分最頂層的複合層。移除罩幕層，以於基底的第一區上形成複合塊。
在本發明的一實施例中，上述複合層為N層，進行移除製程所需的光罩數至少為N/2-1個，其中N≧2且N為偶數。
在本發明的一實施例中，上述複合層為N層，進行移除製程所需的光罩數至少為(N+1)/2-1個，其中N≧2且N為奇數。
在本發明的一實施例中，上述複合層包括導體層、半導體層、介電層或其組合。
在本發明的一實施例中，上述各複合層包括導體層以及介電層，且相鄰兩個複合層中的導體層藉由介電層電性隔離。
在本發明的一實施例中，上述階梯結構包括多數個裸露表面，各裸露表面暴露部分介電層。
在本發明的一實施例中，上述階梯結構包括多數階，各階的寬度與基底的各第一區的寬度相等。
基於上述，在本發明的半導體結構的製造方法中，藉由預先圖案化最頂層的複合層，以將罩幕層的圖案轉移至最頂層的複合層。並且，於後續進行的微影及蝕刻製程中，經由一道光罩搭配蝕刻兩層複合層的模式來形成階梯結構。如此一來，與習知的製程相比，於製造相同層數的階梯結構時，本發明的微影及蝕刻製程的次數僅需上述層數的一半，大幅簡化階梯結構的製程，進而達到降低製造成本及提升產能的目標。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10‧‧‧基底
12、14‧‧‧材料層
16‧‧‧複合層
18‧‧‧複合塊
19‧‧‧移除部分
22‧‧‧罩幕層
24、26、28‧‧‧光阻層
100‧‧‧半導體結構
102、104、106‧‧‧階梯結構
B、B1、B2、B3、B4‧‧‧區塊
S‧‧‧裸露表面
I‧‧‧第一區
II‧‧‧第二區
圖1A至圖1M是依照本發明的一實施例所繪示的半導體結構的製造流程剖面圖。
圖1A至圖1M是依照本發明的一實施例所繪示的半導體結構100的製造流程剖面圖。
請參照圖1A，提供基底10。基底10例如是矽基底或經摻雜的多晶矽。此基底10例如可區分為多個區塊B，各個區塊B分別包括第一區I以及第二區II，而且第一區I以及第二區II相互交替排列。亦即，基底10包括相互交替的多數個第一區I以及 多數個第二區II。
之後，於基底10上形成多數個複合層16。形成複合層16的方法例如是化學氣相沈積法。複合層16例如是包括兩層或兩層以上的材料層12、14。材料層12、14可包括導體層、半導體層、介電層或其組合。在一實施例中，複合層16例如是包括導體層以及介電層，且相鄰兩個複合層16中的導體層可藉由介電層電性隔離。在另一實施例中，複合層16也可以是包括兩層介電層，例如是氮化層及氧化層，但本發明不以此為限。複合層16的層例如是N層，其中N≧2，N可為奇數或偶數。舉例而言，複合層16的層數可以是四層、八層或更多層。圖1A中以八層複合層16為舉例說明，不用以限定本發明。本發明所屬技術領域中具有通常知識者可依所需自行調整複合層16的層數。
請參照圖1B，接著，於基底10的第一區I的複合層16上形成罩幕層22。罩幕層22的材質例如是光阻。
請參照圖1C及圖1D，以罩幕層22為罩幕，移除未被罩幕層22覆蓋的部分最頂層的複合層16(例如：位於第二區II上的最頂層的複合層16)，而圖案化最頂層的複合層16。移除部分最頂層的複合層16的方法包括對基底10進行蝕刻製程。之後，移除罩幕層22，以分別於基底10的第一區I上形成複合塊18。
請參照圖1E及圖1F，接著，依序對區塊B上的複合層16以及複合塊18進行移除製程。進行移除製程的方法包括於基底10的區塊B1上形成光阻層24。光阻層24覆蓋位於區塊B1上的 複合層16以及複合塊18。然後，對基底10進行蝕刻製程，以移除未被光阻層24覆蓋的部分複合層16以及複合塊18(例如：位於區塊B2、B3、B4上的部分複合層16以及複合塊18，即移除部分19)。蝕刻製程例如是乾式蝕刻製程。上述移除未被光阻層24覆蓋的部分複合層16以及複合塊18的方法例如是包括同時移除未被光阻層24覆蓋的複合塊18以及位於複合塊18下方的部分複合層16。在一實施例中，移除未被光阻層24覆蓋的部分複合層16的方法包括同時移除兩層複合層16，但本發明不以此為限。
請參照圖1G，移除光阻層24，以於基底10上形成階梯結構102。階梯結構102包括多數階。舉例而言，圖1G中的階梯結構102例如是包括四階，但本發明不以此為限。在一實施例中，各階的寬度例如是與基底10的第一區I的寬度相等。或者，各階的寬度例如是與複合塊18的寬度相等。另外，階梯結構102例如是包括多數個裸露表面S。在一實施例中，各裸露表面S暴露部分材料層14(如介電層)。
值得注意的是，當複合層16的層數為四層時，也可以經由上述製程方法(如圖案化最頂層的複合層16以及進行一次移除製程)而形成四階的階梯結構102。亦即，對四層複合層16進行兩次微影及蝕刻製程，以形成四階的階梯結構102。也就是說，當複合層16的層數為N層且N為偶數時，形成包括N階的階梯結構所需的微影及蝕刻製程的次數至少為N/2次。此時，所需的光罩個數至少為N/2個；當N為奇數時，形成包括N階的階梯結構 所需的微影及蝕刻製程的次數至少為(N+1)/2次。此時，所需的光罩個數至少為(N+1)/2個。
上述半導體結構100的製造方法包括形成四階的階梯結構102。然而，此階數為舉例說明，不用以限定本發明。在本發明的其他實施例中，製造半導體結構100的方法可包括形成八階或更多階的階梯結構。
值得注意的是，欲形成更多階的階梯結構的方法包括重複進行上述移除製程。在一實施例中，每重複一次移除製程，光阻層例如是多覆蓋一個區塊上的複合層。舉例而言，在每一次的移除製程中，被光阻層覆蓋的複合層的層數例如是較前一次的移除製程中被光阻層覆蓋的複合層的層數多兩層，但本發明不以此為限。另外，在本實施例中，當複合層為N層且N為偶數時，進行移除製程的次數例如是N/2-1次。換言之，進行移除製程所需的光罩數至少為N/2-1個。另外，當N為奇數時，進行移除製程的次數例如是(N+1)/2-1次。換言之，進行移除製程所需的光罩數至少為(N+1)/2-1個。形成更多階的階梯結構的方法如以下步驟所述。
請參照圖1H及圖1I，於階梯結構102上形成光阻層26。在此實施例中，光阻層26例如是覆蓋位於區塊B1、B2上的複合層16。並且，被光阻層26覆蓋的複合層16的層數例如是較圖1E中被光阻層24覆蓋的複合層16的層數多兩層。然後，移除未被光阻層26覆蓋的部分複合層16。移除的方法包括乾式蝕刻法。在 一實施例中，移除未被光阻層26覆蓋的部分複合層16的方法包括同時移除兩層複合層16(即移除部分19)。
請參照圖1J，移除光阻層26，以於基底10上形成階梯結構104。第二階梯結構104例如是包括六階，但本發明不以此為限。在一實施例中，階梯結構104的階數較階梯結構102多兩階。
請參照圖1K及圖1L，於階梯結構104上形成光阻層28。在此實施例中，光阻層28例如是覆蓋位於區塊B1、B2、B3上的複合層16。並且，被光阻層28覆蓋的複合層16的層數例如是較圖1H中被光阻層26覆蓋的複合層16的層數多兩層。然後，移除未被光阻層28覆蓋的部分複合層16。移除的方法包括乾式蝕刻法。在一實施例中，移除未被光阻層28覆蓋的部分複合層16的方法包括同時移除兩層複合層16(即移除部分19)。
請參照圖1M，移除光阻層28，以於基底10上形成階梯結構106。階梯結構106包括多數階。舉例而言，圖1M中的階梯結構106例如是包括八階。在一實施例中，各階的寬度例如是與基底10的第一區I的寬度相等。或者，各階的寬度例如是與複合塊18的寬度相等。另外，階梯結構106例如是包括多數個裸露表面S。在一實施例中，各裸露表面S暴露部分材料層14(如介電層)。
值得注意的是，在上述形成半導體結構100的製造方法中，具有八階的階梯結構106例如是由四次微影及蝕刻製程而形成。
後續製造半導體結構100的方法包括於階梯結構106上形成接觸窗(未繪示)，進而使位於階梯結構106上每階的元件(如記憶胞)與其他元件(如字元線、位元線等)進行電性連接。後續形成接觸窗及其他元件的方法應為本領域技術人員所週知，於此不再加以贅述。
綜上所述，在本發明的半導體結構的製造方法中，藉由預先圖案化最頂層的複合層，以將罩幕層的圖案轉移至最頂層的複合層。並且，於後續進行的微影及蝕刻製程中，經由一道光罩搭配蝕刻兩層複合層的模式來形成階梯結構。因此，當複合層的層數為N層且N為偶數時，形成包括N階的階梯結構所需的微影及蝕刻製程的次數為N/2次；當N為奇數時，形成包括N階的階梯結構所需的微影及蝕刻製程的次數為(N+1)/2次。如此一來，與習知的製程相比，本發明可大幅簡化階梯結構的製程，進而達到降低製造成本及提升產能的目標。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧基底
12、14‧‧‧材料層
16‧‧‧複合層
100‧‧‧半導體結構
102‧‧‧階梯結構
B1、B2、B3、B4‧‧‧區塊
S‧‧‧裸露表面
I‧‧‧第一區
II‧‧‧第二區

Claims (15)

  1. 一種半導體結構的製造方法，包括：提供一基底，該基底包括多數個區塊，各該些區塊分別包括一第一區與一第二區，該些第一區以及該些第二區交替排列；於該基底上形成多數個複合層；圖案化最頂層的該複合層，以於該基底的該些第一區上形成多數個複合塊；以及依序對該些區塊上的該些複合層以及該些複合塊進行一移除製程，以於該基底上形成一階梯結構。
  2. 如申請專利範圍第1項所述的半導體結構的製造方法，其中依序對該些區塊上的該些複合層以及該些複合塊進行該移除製程的方法包括：於該基底上形成一光阻層，該光阻層覆蓋一個區塊上的該些複合層以及該複合塊；以及移除未被該光阻層覆蓋的該些複合層以及該些複合塊，以於該基底上形成該階梯結構。
  3. 如申請專利範圍第2項所述的半導體結構的製造方法，更包括重複進行該移除製程，其中每重複一次該移除製程，該光阻層多覆蓋一個區塊上的該些複合層。
  4. 如申請專利範圍第3項所述的半導體結構的製造方法，其中該些複合層為N層，進行該些移除製程的次數為N/2-1次，N≧2且N為偶數。
  5. 如申請專利範圍第3項所述的半導體結構的製造方法，其中該些複合層為N層，進行該些移除製程的次數為(N+1)/2-1次，N≧2且N為奇數。
  6. 如申請專利範圍第2項所述的半導體結構的製造方法，其中被該光阻層覆蓋的該些複合層的層數較前一次被該光阻層覆蓋的該些複合層的層數多兩層。
  7. 如申請專利範圍第2項所述的半導體結構的製造方法，其中移除未被該光阻層覆蓋的該些複合層的方法包括同時移除兩層該些複合層。
  8. 如申請專利範圍第2項所述的半導體結構的製造方法，其中移除未被該光阻層覆蓋的該些複合層以及該些複合塊的方法包括同時移除各該複合塊以及位於各該複合塊下方的該複合層。
  9. 如申請專利範圍第1項所述的半導體結構的製造方法，其中於該基底的該些第一區上形成該些複合塊的方法包括：於該些第一區的該些複合層上形成一罩幕層；移除未被該罩幕層覆蓋的部分最頂層的該複合層；以及移除該罩幕層，以於該基底的該些第一區上形成該些複合塊。
  10. 如申請專利範圍第1項所述的半導體結構的製造方法，其中該些複合層為N層，進行該移除製程所需的光罩數至少為N/2-1個，其中N≧2且N為偶數。
  11. 如申請專利範圍第1項所述的半導體結構的製造方法，其中該些複合層為N層，進行該移除製程所需的光罩數至少為(N+1)/2-1個，其中N≧2且N為奇數。
  12. 如申請專利範圍第1項所述的半導體結構的製造方法，其中該些複合層包括導體層、半導體層、介電層或其組合。
  13. 如申請專利範圍第1項所述的半導體結構的製造方法，其中各該複合層包括一導體層以及一介電層，且相鄰兩個該些複合層中的該導體層藉由該介電層電性隔離。
  14. 如申請專利範圍第13項所述的半導體結構的製造方法，其中該階梯結構包括多數個裸露表面，各該裸露表面暴露部分該介電層。
  15. 如申請專利範圍第1項所述的半導體結構的製造方法，其中該階梯結構包括多數階，各該階的寬度與該基底的各該第一區的寬度相等。
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