TW201624664A - 暫態電壓抑制器、其靜電防護元件及其陣列 - Google Patents

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Abstract

一種暫態電壓抑制器，其包括：基底、具有第一導電型的井區、具有第二導電型的第一摻雜區以及具有第二導電型的第二摻雜區。基底為電性浮置。井區位於基底中。第一摻雜區位於井區中，以構成二極體，且第一摻雜區與第一電壓電性連接。第二摻雜區位於井區中，且第二摻雜區與第二電壓電性連接。

Description

暫態電壓抑制器、其靜電防護元件及其陣列
本發明是有關於一種具有高反應速度的暫態電壓抑制器、及其靜電防護元件及其陣列。
隨著目前科技的高速發展，積體電路廣泛用於電子裝置中。一般而言，電子產品很容易受到突如其來且無法控制的靜電放電(ElectroStatic Discharge，ESD)的衝擊，而造成電子產品發生系統重新啟動，甚至硬體受到傷害而無法復原的問題。目前，對於電子產品的ESD問題，使用暫態電壓抑制器(Transient Voltage Suppressor，TVS)是較為有效的解決方法。暫態電壓抑制器可使得ESD的能量快速透過暫態電壓抑制器予以釋放，避免電子產品受到ESD的衝擊而造成傷害。因此，現今電子產品對於暫態電壓抑制器的需求與依賴隨之增加。而暫態電壓抑制器的典型應用是通用串列匯流排式(USB)電源、資料線保護、數位影像介面、高速乙太網路、筆記本電腦、顯示裝置以及平面式面板顯示器等。
對於高速介面應用(如高解析度多媒體介面(High-Definition Multimedia Interface，HDMI 2.0)、顯示埠(Display port)、USB 3.x等)而言，為了提升暫態電壓抑制器的反應速度，其尺寸與崩潰電壓(Breakdown Voltage)，會盡量設計地愈小愈好。然而，為了具有較好的靜電放電效能，則會設計較大尺寸的暫態電壓抑制器。換言之，反應速度與靜電放電效能處於一種權衡關係。
本發明提供一種暫態電壓抑制器及其靜電防護元件，其具有較高的反應速度，有益於訊號傳遞。
本發明提供一種暫態電壓抑制器，其包括：基底、具有第一導電型的井區、具有第二導電型的第一摻雜區以及具有第二導電型的第二摻雜區。基底為電性浮置。井區位於基底中。第一摻雜區位於井區中，且第一摻雜區與第一電壓電性連接。第二摻雜區位於井區中，且第二摻雜區與第二電壓電性連接。
在本發明的一實施例中，上述第一摻雜區與第二摻雜區之間的井區上無閘極結構。
在本發明的一實施例中，更包括兩個隔離結構位於基底中。上述第一摻雜區與第二摻雜區位於兩個隔離結構之間，且未與兩個隔離結構接觸。
在本發明的一實施例中，除了上述第一摻雜區之外以及 第二摻雜區之外的井區中，在相同深度的第一導電型的摻雜濃度相同。
在本發明的一實施例中，上述基底沿第一方向的摻雜濃度為波形曲線。波形曲線包括：多數個波峰以及多數個波谷。上述波峰分別位於兩個隔離結構之一與第一摻雜區之間、第一摻雜區與第二摻雜區之間以及第二摻雜區與兩個隔離結構之另一之間。上述波谷分別位於第一摻雜區以及第二摻雜區中。每一波谷位於相鄰兩個波峰之間。上述波峰與波谷沿第一方向相互交替。
在本發明的一實施例中，除了上述第一摻雜區之外以及第二摻雜區之外的井區中沒有具有第一導電型的摻雜區。
在本發明的一實施例中，當第一導電型為P型，第二導電型為N型；當第一導電型為N型，第二導電型為P型。
本發明提供一種靜電防護元件，其包括：上述暫態電壓抑制器以及至少一個二極體串聯結構。至少一個二極體串聯結構與上述暫態電壓抑制器並聯。
在本發明的一實施例中，上述至少一個二極體串聯結構包括：第一個二極體以及第二個二極體。上述第一個二極體位於暫態電壓抑制器的一側。第一個二極體包括：具有第一導電型的第一井區、具有第二導電型的第三摻雜區以及具有第一導電型的第四摻雜區。第一井區位於基底中。第三摻雜區位於第一井區中。第四摻雜區位於第一井區中。上述第四摻雜區與第二摻雜區電性連接。上述第二個二極體位於第一個二極體與暫態電壓抑制器之 間。第二個二極體包括：具有第二導電型的第二井區、具有第二導電型的第五摻雜區以及具有第一導電型的第六摻雜區。第二井區位於基底中。第五摻雜區位於第二井區中。第六摻雜區位於第二井區中。上述第五摻雜區與第一摻雜區電性連接。
在本發明的一實施例中，上述第三摻雜區與第六摻雜區電性連接輸入/輸出端(I/O)。上述第五摻雜區與第一摻雜區電性連接第一電壓。上述第四摻雜區與第二摻雜區電性連接第二電壓。上述第一電壓大於第二電壓。
在本發明的一實施例中，上述第二電壓為接地電壓。
在本發明的一實施例中，上述至少一個二極體串聯結構包括：第三個二極體以及第四個二極體。第三個二極體位於第一個二極體與第二個二極體之間。第三個二極體包括：具有第一導電型的第三井區、具有第二導電型的第七摻雜區以及具有第一導電型的第八摻雜區。第三井區位於基底中。第七摻雜區位於第三井區中。第八摻雜區位於第三井區中。上述第八摻雜區與第三摻雜區電性連接。第四個二極體位於第三個二極體與第二個二極體之間。第四個二極體包括：具有第二導電型的第四井區、具有第二導電型的第九摻雜區以及具有第一導電型的第十摻雜區。第四井區位於基底中。第九摻雜區位於第四井區中。第十摻雜區位於第四井區中。上述第九摻雜區與第六摻雜區電性連接。
在本發明的一實施例中，上述第七摻雜區與第十摻雜區電性連接輸入/輸出端(I/O)。上述第五摻雜區與第一摻雜區電性 連接第一電壓。上述第四摻雜區與第二摻雜區電性連接第二電壓。上述第一電壓大於第二電壓。
在本發明的一實施例中，上述第二電壓為接地電壓。
在本發明的一實施例中，更包括淡摻雜井區位於基底與井區之間。淡摻雜井區與基底的導電型不同。
本發明提供一種暫態電壓抑制器陣列，其包括：上述暫態電壓抑制器以及至少兩個二極體串聯結構。上述至少兩個二極體串聯結構與暫態電壓抑制器並聯。至少兩個二極體串聯結構中的一個與第一輸入/輸出端(I/O1)電性連接。而至少兩個二極體串聯結構中的另一個與第二輸入/輸出端(I/O2)電性連接。
基於上述，本發明之暫態電壓抑制器具有相同導電型的第一摻雜區與第二摻雜區。由於第一摻雜區與第一電壓電性連接，且第二摻雜區與第二電壓電性連接，因此，相較於先前技術之三個接腳的暫態電壓抑制器，本發明之暫態電壓抑制器的面積較小，其可提升元件的反應速度。此外，由於本發明之暫態電壓抑制器的基底為電性浮置，因此，靜電放電電流便會沿著橫向路徑傳輸，而不會沿著垂直路徑傳輸。如此一來，便可降低本發明之暫態電壓抑制器的崩潰電壓(BVceo)，以更加提升元件的反應速度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1‧‧‧暫態電壓抑制器
2、3、4、5‧‧‧二極體串聯結構
2a、2b、3a、3b、3c、3d、4a、4b、5a、5b‧‧‧二極體
10、20、30、40、50、60‧‧‧隔離結構
100‧‧‧基底
102、108、114、122、128‧‧‧井區
104、106、110、112、116、118、124、126、130、132‧‧‧摻雜區
120‧‧‧淡摻雜井區
I/O、I/O1、I/O2‧‧‧輸入/輸出端
N1、N2‧‧‧波谷
P1、P2、P3‧‧‧波峰
V1、V2‧‧‧電壓
X1~X5‧‧‧距離
圖1為本發明之一實施例的暫態電壓抑制器的剖面示意圖。
圖2為圖1中沿I-I’線之第一導電型與第二導電型的摻雜濃度曲線圖。
圖3為本發明第一與第二實施例之靜電防護元件的電路示意圖。
圖4為本發明第一實施例之靜電防護元件的剖面示意圖。
圖5為本發明第二實施例之靜電防護元件的剖面示意圖。
圖6為本發明第三與第四實施例之靜電防護元件的電路示意圖。
圖7為本發明第三實施例之靜電防護元件的剖面示意圖。
圖8為本發明第四實施例之靜電防護元件的剖面示意圖。
圖9為本發明之一實施例的暫態電壓抑制器陣列的電路示意圖。
在以下的實施例中，當第一導電型為P型，第二導電型為N型；當第一導電型為N型，第二導電型為P型。P型的摻質例如是硼或二氟化硼。N型的摻質例如是磷或是砷。在本實施例中，可以第一導電型為P型，第二導電型為N型為例來實施。但本發明並不以此為限，反之亦可實施。
圖1為本發明之一實施例的暫態電壓抑制器的剖面示意圖。圖2為圖1中沿I-I’線之第一導電型與第二導電型的摻雜濃度曲線圖。
請參照圖1，本發明提供一種暫態電壓抑制器1，其包括：基底100、具有第一導電型的井區102、具有第二導電型的第一摻雜區104、具有第二導電型的第二摻雜區106以及兩個隔離結構10、20。基底100為電性浮置。基底100例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底(Semiconductor Over Insulator，SOI)。半導體例如是IVA族的原子，例如矽或鍺。半導體化合物例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺，或是IIIA族原子與VA族原子所形成之半導體化合物，例如是砷化鎵。在本實施例中，基底100可具有N型摻雜。但本發明並不以此為限，在其他實施例中，基底100亦可具有P型摻雜。
井區102具有第一導電型，其位於基底100中。井區102的摻質例如是硼或是二氟化硼，其摻雜濃度可例如是1×1015/cm3至1×1017/cm3。第一摻雜區104與第二摻雜區106皆位於井區102中。第一摻雜區104與第二摻雜區106的摻質例如是磷或是砷，第一摻雜區104的摻雜濃度可例如是1×1020/cm3至1×1022/cm3；而第二摻雜區106的摻雜濃度可例如是1×1020/cm3至1×1022/cm3。第一摻雜區104與第一電壓V1電性連接。第二摻雜區106與第二電壓V2電性連接。在本實施例中，第一摻雜區104與井區102具有 不同導電型，其可構成一個二極體。而第二摻雜區106與井區102亦具有不同導電型，亦可構成另一個二極體。
隔離結構10與隔離結構20皆位於基底100中。第一摻雜區102與第二摻雜區104位於隔離結構10與隔離結構20之間，且未與隔離結構10與隔離結構20接觸。隔離結構10與隔離結構20可例如是區域氧化結構(LOCOS)或淺溝渠隔離結構(STI)。隔離結構10與隔離結構20的材料可例如是氧化矽、氮化矽或其組合。
請同時參照圖1與圖2，基底100沿I-I’線的第一導電型與第二導電型的摻雜濃度可例如是波形曲線。在本實施例中，I-I’線可視為第一方向。上述波形曲線包括：波峰P1-P3以及波谷N1-N2。波谷N1位於波峰P1與波峰P2之間；而波谷N2則位於波峰P2與波峰P3之間。波峰P1-P3與波谷N1-N2可沿I-I’線的方向相互交替。在本實施例中，距離X2表示摻雜區106的寬度，波谷N1區域的波形曲線表示具有第二導電型的摻雜區106的摻雜濃度；距離X4表示摻雜區104的寬度，波谷N2區域的波形曲線表示具有第二導電型的摻雜區104的摻雜濃度。
相同地，距離X1表示第二摻雜區106與隔離結構20之間的距離，波峰P1區域的波形曲線表示第二摻雜區106與隔離結構20之間的井區102(具有第一導電型)的摻雜濃度。距離X3表示第一摻雜區104與第二摻雜區106之間的距離，波峰P2區域的波形曲線表示第一摻雜區104與第二摻雜區106之間的井區102 (具有第一導電型)的摻雜濃度；而距離X5表示第一摻雜區104與隔離結構10之間的距離，波峰P3區域的波形曲線則表示第一摻雜區104與隔離結構10之間的井區102(具有第一導電型)的摻雜濃度。
由於除了第一摻雜區104之外以及第二摻雜區106之外的井區102中，並未具有第一導電型的摻雜區，因此，在井區102中具有相同深度的第一導電型的摻雜濃度相同。此外，第一摻雜區104與第二摻雜區106之間的井區102上，沒有閘極結構存在。
本發明之暫態電壓抑制器具有相同導電型的第一摻雜區與第二摻雜區。由於第一摻雜區與第一電壓電性連接，且第二摻雜區與第二電壓電性連接，因此，相較於先前技術之三個接腳的暫態電壓抑制器，本發明之暫態電壓抑制器的面積較小，其可提升元件的反應速度。此外，由於本發明之暫態電壓抑制器的基底為電性浮置，因此，靜電放電電流便會沿著橫向路徑傳輸，而不會沿著垂直路徑傳輸。如此一來，便可降低暫態電壓抑制器的崩潰電壓(BVceo)，提升元件的反應速度。
圖3為本發明第一與第二實施例之靜電防護元件的電路示意圖。圖4為本發明第一實施例之靜電防護元件的剖面示意圖。圖5為本發明第二實施例之靜電防護元件的剖面示意圖。
請參照圖3，本發明提供一種靜電防護元件，其包括暫態電壓抑制器1以及二極體串聯結構2。暫態電壓抑制器1與二極體串聯結構2並聯。暫態電壓抑制器1與二極體串聯結構2的一端 電性連接第一電壓V1。暫態電壓抑制器1與二極體串聯結構2的另一端電性連接第二電壓V2。二極體串聯結構2包括第一個二極體2a與第二個二極體2b。第一個二極體2a與第二個二極體2b電性連接輸入/輸出端I/O。第一電壓V1大於第二電壓V2。在一實施例中，第二電壓V2為接地電壓。例如，當有正靜電事件發生在輸入/輸出端(I/O)時，輸入/輸出端(I/O)接收正的靜電電壓，使得第一個二極體2a的正極電壓大於負極電壓，第一個二極體2a成為順向偏壓的狀態而導通。藉此，靜電放電電流可通過第一個二極體2a，再經由暫態電壓抑制器1。當暫態電壓抑制器1崩潰之後，則可將靜電放電電流引導到接地端。由於本發明之暫態電壓抑制器的基底為電性浮置，因此，靜電放電電流便會沿著橫向路徑傳輸，而不會沿著垂直路徑傳輸。如此一來，便可降低暫態電壓抑制器的崩潰電壓(BVceo)，提升元件的反應速度。
詳細地說，請參照圖4，本發明之靜電防護元件包括暫態電壓抑制器1以及二極體串聯結構2。暫態電壓抑制器1(如圖1所示)已於上述段落說明，於此便不再贅述。二極體串聯結構2包括第一個二極體2a與第二個二極體2b。第二個二極體2b位於第一個二極體2a與暫態電壓抑制器1之間。
第一個二極體2a包括：具有第一導電型的第一井區108、具有第二導電型的第三摻雜區110以及具有第一導電型的第四摻雜區112。第一井區108位於基底100中。第一井區108的摻質例如是硼或是二氟化硼，其摻雜濃度可例如是1×1015/cm3至 1×1017/cm3。第三摻雜區110與第四摻雜區112皆位於第一井區108中。第三摻雜區110的摻質例如是磷或是砷，第三摻雜區110的摻雜濃度可例如是1×1020/cm3至1×1022cm3。第四摻雜區112的摻質例如是硼或是二氟化硼，第四摻雜區112的摻雜濃度可例如是1×1020/cm3至1×1022/cm3。
第二個二極體2b包括：具有第二導電型的第二井區114、具有第二導電型的第五摻雜區116以及具有第一導電型的第六摻雜區118。第二井區114位於基底100中。第二井區114的摻質例如是磷或是砷，第二井區114的摻雜濃度可例如是1×1015/cm3至1×1017/cm3。第五摻雜區116與第六摻雜區118皆位於第二井區114中。第五摻雜區116的摻質例如是磷或是砷，第五摻雜區116的摻雜濃度可例如是1×1020/cm3至1×1022/cm3。第六摻雜區118的摻質例如是硼或是二氟化硼，第六摻雜區118的摻雜濃度可例如是1×1020/cm3至1×1022/cm3。
暫態電壓抑制器1的第一摻雜區104以及第二個二極體2b的第五摻雜區116與第一電壓V1電性連接。暫態電壓抑制器1的第二摻雜區106以及第一個二極體2a的第四摻雜區112與第二電壓V2電性連接。第一電壓V1大於第二電壓V2。在本實施例中，第二電壓V2為接地電壓。而第一個二極體2a的第三摻雜區110以及第二個二極體2b的第六摻雜區118則與輸入/輸出端I/O電性連接。
另外，圖4之靜電防護元件可以更包括位於基底100中 的隔離結構10、20、30以及40。隔離結構10、20位於暫態電壓抑制器1的兩側。隔離結構30、40位於第一個二極體2a的兩側，且隔離結構30位於第一個二極體2a與第二個二極體2b之間。隔離結構10、20、30以及40可避免暫態電壓抑制器1、第一個二極體2a以及第二個二極體2b之間的漏電流(Leakage Current)。如此一來，其可使得本發明之靜電防護元件具有較低的輸入電容，以有利訊號品質，更適合高速介面應用的電子元件。
請參照圖5，圖5之靜電防護元件與之圖4靜電防護元件相似，其不同之處在於：圖5之靜電防護元件更包括淡摻雜井區120位於基底100與井區102、第一井區108以及第二井區114之間。淡摻雜井區120的摻質例如是磷或是砷，淡摻雜井區120的摻雜濃度可例如是1×1015/cm3至1×1017/cm3。在本實施例中，淡摻雜井區120與基底100的導電型不同。舉例來說，當基底100為P型摻雜，淡摻雜井區120為N型摻雜。
圖6為本發明第三與第四實施例之靜電防護元件的電路示意圖。圖7為本發明第三實施例之靜電防護元件的剖面示意圖。圖8為本發明第四實施例之靜電防護元件的剖面示意圖。
請參照圖6，本發明提供另一種靜電防護元件，其包括暫態電壓抑制器1以及二極體串聯結構3。暫態電壓抑制器1與二極體串聯結構3並聯。二極體串聯結構3包括：第一個二極體3a、第二個二極體3b、第三個二極體3c以及第四個二極體3d。暫態電壓抑制器1與二極體串聯結構3的一端電性連接第一電壓V1。 暫態電壓抑制器1與二極體串聯結構3的另一端電性連接第二電壓V2。第三個二極體3c以及第四個二極體3d電性連接輸入/輸出端I/O。
詳細地說，請參照圖7，本發明之靜電防護元件包括暫態電壓抑制器1以及二極體串聯結構3。暫態電壓抑制器1(如圖1所示)已於上述段落說明，於此便不再贅述。二極體串聯結構3包括：第一個二極體3a、第二個二極體3b、第三個二極體3c以及第四個二極體3d。第一個二極體3a與第二個二極體3b的結構與第一個二極體2a與第二個二極體2b的結構相似，亦已於上述段落說明，於此便不再贅述。第三個二極體3c與第四個二極體3d皆位於第一個二極體3a與第二個二極體3b之間，而第四個二極體3d則位於第三個二極體3c與第二個二極體3b之間。
第三個二極體3c包括：具有第一導電型的第三井區122、具有第二導電型的第七摻雜區124以及具有第一導電型的第八摻雜區126。第三井區122的摻質例如是硼或是二氟化硼，其摻雜濃度可例如是1×1015/cm3至1×1017/cm3。第七摻雜區124與第八摻雜區126皆位於第三井區122中。第七摻雜區124的摻質例如是磷或是砷，第七摻雜區124的摻雜濃度可例如是1×1020/cm3至1×1022/cm3。第八摻雜區126的摻質例如是硼或是二氟化硼，第八摻雜區126的摻雜濃度可例如是1×1020/cm3至1×1022/cm3。
第四個二極體3d包括：具有第二導電型的第四井區128、具有第二導電型的第九摻雜區130以及具有第一導電型的第 十摻雜區132。第四井區128位於基底100中。第四井區128的摻質例如是磷或是砷，第四井區128的摻雜濃度可例如是1×1015/cm3至1×1017/cm3。第九摻雜區130與第十摻雜區132皆位於第四井區128中。第九摻雜區130的摻質例如是磷或是砷，第九摻雜區130的摻雜濃度可例如是1×1020/cm3至1×1022/cm3。第十摻雜區132的摻質例如是硼或是二氟化硼，第十摻雜區132的摻雜濃度可例如是1×1020/cm3至1×1022/cm3。
暫態電壓抑制器1的第一摻雜區104以及第二個二極體3b的第五摻雜區116與第一電壓V1電性連接。暫態電壓抑制器1的第二摻雜區106以及第一個二極體3a的第四摻雜區112與第二電壓V2電性連接。第一電壓V1大於第二電壓V2。在本實施例中，第二電壓V2為接地電壓。第二個二極體3b的第六摻雜區118與第四個二極體3d的第九摻雜區130電性連接。而第四個二極體3d的第十摻雜區132以及第三個二極體3c的第七摻雜區124與輸入/輸出端I/O電性連接。第三個二極體3c的第八摻雜區126與第一個二極體3a的第三摻雜區110電性連接。
另外，圖7之靜電防護元件更包括隔離結構10至隔離結構60位於基底100中。隔離結構10、60分別位於靜電防護元件的兩側。隔離結構20至隔離結構50分別位於暫態電壓抑制器1與第二個二極體3b之間、第二個二極體3b與第四個二極體3d之間、第四個二極體3d與第三個二極體3c之間以及第三個二極體3c與第一個二極體3a之間。隔離結構10至隔離結構60可避免暫 態電壓抑制器1、第一個二極體3a、第二個二極體3b、第三個二極體3c以及第四個二極體3d之間的漏電流現象發生。如此一來，其可使得本發明之靜電防護元件具有較低的輸入電容，以有利訊號品質，更適合高速介面應用的電子元件。
請參照圖8，圖8之靜電防護元件與之圖7靜電防護元件相似，其不同之處在於：圖8之靜電防護元件更包括淡摻雜井區120位於基底100與井區102、第一井區108、第二井區114、第三井區122以及第四井區128之間。淡摻雜井區120的摻質例如是磷或是砷，淡摻雜井區120的摻雜濃度可例如是1×1015/cm3至1×1017/cm3。在本實施例中，淡摻雜井區120與基底100的導電型不同。舉例來說，當淡摻雜井區120為N型摻雜，而基底100則為P型摻雜。
圖9為本發明之一實施例的暫態電壓抑制器陣列的電路示意圖。
請參照圖9，本發明提供一種暫態電壓抑制器陣列，其包括：暫態電壓抑制器1、二極體串聯結構4以及二極體串聯結構5。二極體串聯結構4、二極體串聯結構5以及暫態電壓抑制器1相互並聯。暫態電壓抑制器1與二極體串聯結構4的一端電性連接第一電壓V1。暫態電壓抑制器1與二極體串聯結構4的另一端電性連接第二電壓V2。二極體串聯結構4包括第一個二極體4a與第二個二極體4b。第一個二極體4a與第二個二極體4b電性連接第一輸入/輸出端I/O1。二極體串聯結構5包括第一個二極體5a與 第二個二極體5b。第一個二極體5a與第二個二極體5b電性連接第二輸入/輸出端I/O2。雖然本實施例之暫態電壓抑制器陣列包括兩個輸入/輸出端以及兩個二極體串聯結構。但本發明並不以此為限，在其他實施例中，暫態電壓抑制器陣列亦可包括多數個輸入/輸出端以及多數個二極體串聯結構，以符合電子元件的設計。
綜上所述，本發明之暫態電壓抑制器具有相同導電型的第一摻雜區與第二摻雜區。由於第一摻雜區與第一電壓電性連接，且第二摻雜區與第二電壓電性連接，因此，相較於先前技術之三個接腳的暫態電壓抑制器，本發明之暫態電壓抑制器的面積較小，其可提升元件的反應速度。另外，由於本發明之暫態電壓抑制器的基底為電性浮置，因此，靜電放電電流便會沿著橫向路徑傳輸，而不會沿著垂直路徑傳輸。如此一來，便可降低本發明之暫態電壓抑制器的崩潰電壓，以更加提升元件的反應速度。此外，本發明之隔離結構可使得暫態電壓抑制器與各個二極體的井區彼此電性隔絕，進而使得本發明之靜電防護元件具有較低的輸入電容，以提升訊號品質。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1‧‧‧暫態電壓抑制器
10、20‧‧‧隔離結構
100‧‧‧基底
102‧‧‧井區
104、106‧‧‧摻雜區
V1、V2‧‧‧電壓
X1~X5‧‧‧距離

Claims (16)

  1. 一種暫態電壓抑制器，包括：一基底，該基底為電性浮置；具有一第一導電型的一井區，位於該基底中；具有一第二導電型的一第一摻雜區，位於該井區中，該第一摻雜區與一第一電壓電性連接；以及具有該第二導電型的一第二摻雜區，位於該井區中，該第二摻雜區與一第二電壓電性連接。
  2. 如申請專利範圍第1項所述的暫態電壓抑制器，其中該第一摻雜區與該第二摻雜區之間的該井區上無閘極結構。
  3. 如申請專利範圍第1項所述的暫態電壓抑制器，更包括兩個隔離結構，位於該基底中，其中該第一摻雜區與該第二摻雜區位於所述兩個隔離結構之間，未與所述兩個隔離結構接觸。
  4. 如申請專利範圍第3項所述的暫態電壓抑制器，其中除了該第一摻雜區之外以及該第二摻雜區之外的該井區中，在相同深度的該第一導電型的摻雜濃度相同。
  5. 如申請專利範圍第3項所述的暫態電壓抑制器，其中該基底沿一第一方向的摻雜濃度為一波形曲線，該波形曲線包括：多數個波峰，分別位於所述兩個隔離結構之一與該第一摻雜區之間、該第一摻雜區與該第二摻雜區之間以及該第二摻雜區與所述兩個隔離結構之另一之間；以及多數個波谷，分別位於該第一摻雜區以及該第二摻雜區中， 其中每一波谷位於相鄰兩個波峰之間，其中該些波峰與該些波谷沿該第一方向相互交替。
  6. 如申請專利範圍第1項所述的暫態電壓抑制器，其中除了該第一摻雜區之外以及該第二摻雜區之外的該井區中並未具有該第一導電型的摻雜區。
  7. 如申請專利範圍第1項所述的暫態電壓抑制器，其中當該第一導電型為P型，該第二導電型為N型；當該第一導電型為N型，該第二導電型為P型。
  8. 一種靜電防護元件，包括：如申請專利範圍第1項至第7項中之任一項所述的暫態電壓抑制器；以及至少一個二極體串聯結構，與該暫態電壓抑制器並聯。
  9. 如申請專利範圍第8項所述的靜電防護元件，其中該至少一個二極體串聯結構包括：一第一個二極體，位於該暫態電壓抑制器的一側，該第一個二極體包括：具有該第一導電型的一第一井區，位於該基底中；具有該第二導電型的一第三摻雜區，位於該第一井區中；以及具有該第一導電型的一第四摻雜區，位於該第一井區中，其中該第四摻雜區與該第二摻雜區電性連接；以及一第二個二極體，位於該第一個二極體與該暫態電壓抑制器 之間，其中該第二個二極體包括：具有該第二導電型的一第二井區，位於該基底中；具有該第二導電型的一第五摻雜區，位於該第二井區中；以及具有該第一導電型的一第六摻雜區，位於該第二井區中，其中該第五摻雜區與該第一摻雜區電性連接。
  10. 如申請專利範圍第9項所述的靜電防護元件，其中該第三摻雜區與該第六摻雜區電性連接一輸入/輸出端；該第五摻雜區與該第一摻雜區電性連接該第一電壓；以及該第四摻雜區與該第二摻雜區電性連接該第二電壓，其中該第一電壓大於該第二電壓。
  11. 如申請專利範圍第10項所述的靜電防護元件，其中該第二電壓為接地電壓。
  12. 如申請專利範圍第9項所述的靜電防護元件，其中該至少一個二極體串聯結構包括：一第三個二極體，位於該第一個二極體與該第二個二極體之間，該第三個二極體包括：具有該第一導電型的一第三井區，位於該基底中；具有該第二導電型的一第七摻雜區，位於該第三井區中；以及具有該第一導電型的一第八摻雜區，位於該第三井區中，其中該第八摻雜區與該第三摻雜區電性連接；以及 一第四個二極體，位於該第三個二極體與該第二個二極體之間，其中該第四個二極體包括：具有該第二導電型的一第四井區，位於該基底中；具有該第二導電型的一第九摻雜區，位於該第四井區中；以及具有該第一導電型的一第十摻雜區，位於該第四井區中，其中該第九摻雜區與該第六摻雜區電性連接。
  13. 如申請專利範圍第12項所述的靜電防護元件，其中該第七摻雜區、該第十摻雜區電性連接一輸入/輸出端；該第五摻雜區與該第一摻雜區電性連接該第一電壓；該第四摻雜區與該第二摻雜區電性連接該第二電壓，其中該第一電壓大於該第二電壓。
  14. 如申請專利範圍第13項所述的靜電防護元件，其中該第二電壓為接地電壓。
  15. 如申請專利範圍第8項所述的靜電防護元件，更包括一淡摻雜井區，位於該基底與該井區之間，其中該淡摻雜井區與該基底的導電型不同。
  16. 一種暫態電壓抑制器陣列，包括：如申請專利範圍第1項至第7項中之任一項所述的暫態電壓抑制器；以及至少兩個二極體串聯結構，與該暫態電壓抑制器並聯，其中該至少兩個二極體串聯結構中的一個，與一第一輸入/ 輸出端電性連接，而該至少兩個二極體串聯結構中的另一個，與一第二輸入/輸出端電性連接。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10043793B2 (en) * 2016-02-03 2018-08-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and circuit
CN108039347A (zh) * 2018-01-17 2018-05-15 上海长园维安微电子有限公司 一种集成超低电容大骤回tvs的共模滤波器件
TWI745595B (zh) * 2018-06-05 2021-11-11 源芯半導體股份有限公司 靜電放電防護元件
US10573635B2 (en) * 2018-07-23 2020-02-25 Amazing Microelectronics Corp. Transient voltage suppression device with improved electrostatic discharge (ESD) robustness
CN110875304B (zh) * 2018-08-31 2022-06-17 无锡华润上华科技有限公司 瞬态电压抑制器件及其制造方法
CN109314131B (zh) * 2018-09-05 2021-06-08 香港应用科技研究院有限公司 具有双浮接阱的低电容静电放电(esd)保护结构
US10930637B2 (en) * 2018-09-06 2021-02-23 Amazing Microelectronic Corp. Transient voltage suppressor
CN109300786B8 (zh) * 2018-10-08 2021-12-24 电子科技大学中山学院 瞬态电压抑制器及其制作方法
CN111640740A (zh) * 2020-06-03 2020-09-08 捷捷微电(上海)科技有限公司 一种tvs器件及其制造方法
TWI768451B (zh) * 2020-08-31 2022-06-21 創意電子股份有限公司 半導體結構以及靜電放電保護電路
CN115483206A (zh) * 2021-06-15 2022-12-16 无锡华润上华科技有限公司 静电保护结构及其制备方法
US20230010423A1 (en) * 2021-07-06 2023-01-12 Amazing Microelectronic Corp. Multi-channel transient voltage suppression device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955471A (ja) * 1995-08-10 1997-02-25 Denso Corp サージ保護回路
JP2007294613A (ja) * 2006-04-24 2007-11-08 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7554839B2 (en) * 2006-09-30 2009-06-30 Alpha & Omega Semiconductor, Ltd. Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch
US8431958B2 (en) * 2006-11-16 2013-04-30 Alpha And Omega Semiconductor Ltd Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS)
US8981425B2 (en) * 2013-04-24 2015-03-17 Alpha And Omega Semiconductor Incorporated Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS)
US8120887B2 (en) * 2007-02-28 2012-02-21 Alpha & Omega Semiconductor, Ltd. MOS transistor triggered transient voltage suppressor to provide circuit protection at a lower voltage
JP2010129893A (ja) * 2008-11-28 2010-06-10 Sony Corp 半導体集積回路
US8350355B2 (en) * 2010-03-01 2013-01-08 Infineon Technologies Ag Electrostatic discharge devices
US8237193B2 (en) * 2010-07-15 2012-08-07 Amazing Microelectronic Corp. Lateral transient voltage suppressor for low-voltage applications
US8552530B2 (en) 2010-08-02 2013-10-08 Amazing Microelectronics Corp. Vertical transient voltage suppressors
US8217462B2 (en) * 2010-09-22 2012-07-10 Amazing Microelectronic Corp. Transient voltage suppressors
US8431999B2 (en) * 2011-03-25 2013-04-30 Amazing Microelectronic Corp. Low capacitance transient voltage suppressor
US8710627B2 (en) * 2011-06-28 2014-04-29 Alpha And Omega Semiconductor Incorporated Uni-directional transient voltage suppressor (TVS)
CN102957136B (zh) * 2011-08-19 2015-01-14 登丰微电子股份有限公司 具有冲击电流保护的负载驱动电路
US8785971B2 (en) * 2011-11-23 2014-07-22 Amazing Microelectronic Corp. Transient voltage suppressor without leakage current
TWI496274B (zh) 2012-06-08 2015-08-11 Richtek Technology Corp 暫態電壓抑制器電路及用於其中之二極體元件製造方法
TWI477018B (zh) * 2012-08-07 2015-03-11 Richtek Technology Corp 暫態電壓抑制器電路與用於其中之二極體元件及其製造方法
US8921943B2 (en) * 2012-12-10 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for ESD structures
US8835977B2 (en) * 2012-12-19 2014-09-16 Alpha And Omega Semiconductor Incorporated TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
TWI522535B (zh) * 2013-02-05 2016-02-21 台達電子工業股份有限公司 電源保護裝置及方法

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