TW201619675A - 顯示面板之畫素結構 - Google Patents

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Abstract

一種顯示面板之畫素結構，包括第一薄膜電晶體元件、第二薄膜電晶體元件、第一保護層、共通電極、第二保護層、第一畫素電極以及第二畫素電極。第一保護層具有第一開口，部分暴露出第一薄膜電晶體元件之第一汲極與第二薄膜電晶體元件之第二汲極。共通電極具有第二開口，部分暴露出第一汲極與第二汲極。第二保護層具有第三開口，部分暴露出第一汲極與第二汲極。第一畫素電極經由第三開口、第二開口與第一開口而與第一汲極電性連接。第二畫素電極經由第三開口、第二開口與第一開口而與第二汲極電性連接。

Description

顯示面板之畫素結構
本發明係關於一種顯示面板之畫素結構，尤指一種具有高開口率(aperture ratio)之顯示面板之畫素結構。
顯示面板主要包括陣列基板、對向基板與設置於上述兩基板之間的顯示介質層，其中陣列基板上設置有閘極線、資料線與薄膜電晶體等元件。為了遮蔽陣列基板上之閘極線、資料線與薄膜電晶體元件以及避免相鄰的次畫素區之間產生光學混色等問題，對向基板上會設置有遮光圖案(一般稱之為黑色矩陣)。遮光圖案的尺寸除了受限於本身的製程極限之外，更會受到陣列基板與對向基板的對位精準能力的限制而必須保留一定的對位容忍度。因此，如何在不影響遮蔽效果的前提下縮減遮光圖案的尺寸以提升顯示面板之畫素結構的開口率為目前顯示面板業界的一大課題。
本發明之目的之一在於提供一種具有高開口率之顯示面板之畫素結構。
本發明之一實施例提供一種顯示面板之畫素結構，包括一第一基板、一第一閘極線、一第二閘極線、一第一薄膜電晶體元件、一第二薄膜電晶體元件、一第一保護層、一共通電極、一第二保護層、一第一畫素電極以及一第二畫素電極。第一基板具有一第一次畫素區與一第二次畫素區，其中第一次畫素區與第二次畫素區在一第一方向上相鄰。第一閘極線設置於第一 次畫素區與第二次畫素區之間並沿一第二方向延伸。第二閘極線設置於第一次畫素區與第二次畫素區之間並沿第二方向延伸。第一薄膜電晶體元件設置於第一基板上，其中第一薄膜電晶體元件具有一第一半導體通道層、一第一閘極、一第一源極以及一第一汲極，第一閘極與第一閘極線電性連接，第一閘極與第一半導體通道層部分重疊，第一源極與第一汲極係分別與第一半導體通道層電性連接。第二薄膜電晶體元件設置於第一基板上，其中第二薄膜電晶體元件具有一第二半導體通道層、一第二閘極、一第二源極以及一第二汲極，第二閘極與第二閘極線電性連接，第二閘極與第二半導體通道層部分重疊，第二源極與第二汲極係分別與第二半導體通道層電性連接。第一保護層設置於第一薄膜電晶體元件與第二薄膜電晶體元件上，其中第一保護層具有一第一開口，部分暴露出第一汲極以及部分暴露出第二汲極。共通電極設置於第一保護層上，其中共通電極具有一第二開口，部分暴露出第一汲極以及部分暴露出第二汲極，且第二開口在一垂直投影方向上與第一開口至少部分重疊。第二保護層設置於第一保護層上並覆蓋共通電極，其中第二保護層具有一第三開口，部分暴露出第一汲極以及部分暴露出第二汲極，且第三開口在垂直投影方向上與第一開口及第二開口至少部分重疊。第一畫素電極設置於第二保護層上，且第一畫素電極經由第三開口、第二開口與第一開口而與第一汲極電性連接。第二畫素電極設置於第二保護層上，且第二畫素電極經由第三開口、第二開口與第一開口而與第二汲極電性連接。
本發明之另一實施例提供一種顯示面板之畫素結構，包括一第一基板、一第一閘極線、一第二閘極線、一第一薄膜電晶體元件、一第二薄膜電晶體元件以及一第三薄膜電晶體元件。第一基板具有一第一次畫素區、一第二次畫素區與一第三次畫素區，其中第一次畫素區與第二次畫素區在一第一方向上相鄰，而第一次畫素區與第三次畫素區在一第二方向上相鄰。第一 閘極線設置於第一次畫素區與第二次畫素區之間，並沿第二方向延伸。第二閘極線設置於第一次畫素區與第二次畫素區之間，並沿第二方向延伸。第一薄膜電晶體元件設置於第一基板上，其中第一薄膜電晶體元件具有一第一半導體通道層、一第一閘極、一第一源極以及一第一汲極，第一閘極與第一閘極線電性連接，第一閘極與第一半導體通道層部分重疊，且第一源極與第一汲極係分別與第一半導體通道層電性連接。第二薄膜電晶體元件設置於第一基板上，其中第二薄膜電晶體元件具有一第二半導體通道層、一第二閘極、一第二源極以及一第二汲極，第二閘極與第二閘極線電性連接，第二閘極與第二半導體通道層部分重疊，且第二源極與第二汲極係分別與第二半導體通道層電性連接。第三薄膜電晶體元件設置於第一基板上，其中第三薄膜電晶體元件具有一第三半導體通道層、一第三閘極、一第三源極以及一第三汲極，第三閘極與第一閘極線電性連接，第三閘極與第三半導體通道層部分重疊，且第三源極與第三汲極分別與第三半導體通道層電性連接。第一半導體通道層與第二半導體通道層相連接或是第一半導體通道層與第三半導體通道層相連接。
1‧‧‧顯示面板之畫素結構
10‧‧‧第一基板
16‧‧‧第一保護層
18‧‧‧共通電極
20‧‧‧第二保護層
22‧‧‧畫素電極
101‧‧‧第一次畫素區
102‧‧‧第二次畫素區
103‧‧‧第三次畫素區
104‧‧‧第四次畫素區
L1‧‧‧第一方向
L2‧‧‧第二方向
GL1‧‧‧第一閘極線
GL2‧‧‧第二閘極線
T1‧‧‧第一薄膜電晶體元件
T2‧‧‧第二薄膜電晶體元件
T3‧‧‧第三薄膜電晶體元件
T4‧‧‧第二薄膜電晶體元件
SE1‧‧‧第一半導體通道層
G1‧‧‧第一閘極
S1‧‧‧第一源極
D1‧‧‧第一汲極
SE2‧‧‧第二半導體通道層
G2‧‧‧第二閘極
S2‧‧‧第二源極
D2‧‧‧第二汲極
SE3‧‧‧第三半導體通道層
G3‧‧‧第三閘極
S3‧‧‧第三源極
D3‧‧‧第三汲極
SE4‧‧‧第四半導體通道層
G4‧‧‧第四閘極
S4‧‧‧第四源極
D4‧‧‧第四汲極
DL1‧‧‧第一資料線
DL2‧‧‧第二資料線
DL1_1‧‧‧第一資料線段
DL1_2‧‧‧第二資料線段
DL2_3‧‧‧第三資料線段
DL2_4‧‧‧第四資料線段
12‧‧‧緩衝層
GI‧‧‧閘極絕緣層
14‧‧‧層間介電層
14H‧‧‧接觸洞
16H‧‧‧第一開口
18H‧‧‧第二開口
Z‧‧‧垂直投影方向
20H‧‧‧第三開口
16S‧‧‧側壁
18S‧‧‧側壁
22S‧‧‧狹縫
22B‧‧‧分支電極
221‧‧‧第一畫素電極
222‧‧‧第二畫素電極
223‧‧‧第三畫素電極
224‧‧‧第四畫素電極
20S‧‧‧側壁
30‧‧‧第二基板
32‧‧‧顯示介質層
34‧‧‧第一遮光圖案
36‧‧‧第二遮光圖案
38‧‧‧第三遮光圖案
2‧‧‧顯示面板之畫素結構
第1圖為本發明之第一實施例之顯示面板之畫素結構的上視示意圖。
第2圖為沿第1圖之剖線A-A’繪示的顯示面板之畫素結構剖面示意圖。
第3圖為沿第1圖之剖線B-B’繪示的顯示面板之畫素結構剖面示意圖。
第4圖繪示了本發明之第一實施例之顯示面板之畫素結構與對照實施例之顯示面板之畫素結構的開口率之模擬結果。
第5圖為本發明之第二實施例之顯示面板之畫素結構的上視示意圖。
第6圖為沿第5圖之剖線C-C’繪示的顯示面板之畫素結構剖面示意圖。
第7圖為沿第5圖之剖線D-D’繪示的顯示面板之畫素結構剖面示意圖。
第8圖繪示了本發明之第二實施例之顯示面板之畫素結構與對照實施例之顯示面板之畫素結構的開口率之模擬結果。
為使熟悉本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
請參考第1圖至第3圖。第1圖為本發明之第一實施例之顯示面板之畫素結構的上視示意圖，第2圖為沿第1圖之剖線A-A’繪示的顯示面板之畫素結構剖面示意圖，且第3圖為沿第1圖之剖線B-B’繪示的顯示面板之畫素結構剖面示意圖。本實施例之顯示面板之畫素結構係以一液晶顯示面板之畫素結構為範例說明，其中液晶顯示面板可為平面電場驅動型液晶顯示面板例如邊緣電場切換型(fringe field switching,FFS)液晶顯示面板或平面電場切換型(in-plane switching,IPS)液晶顯示面板，但不以此為限。舉例而言，本發明之顯示面板之畫素結構也可以是藍相液晶顯示面板之畫素結構或其它適合之自發光型顯示面板之畫素結構或非自發光型顯示面板之畫素結構。如第1圖至第3圖所示，本實施例之顯示面板之畫素結構1包括一第一基板10、複數條閘極線、複數條資料線、複數個薄膜電晶體元件、一第一保護層16、一共通電極18、一第二保護層20以及複數個畫素電極22。第一基板10可為一透明基板，其可為硬式基板或可撓式基板例如玻璃基板、塑膠基板或藍寶石基板，但不以此為限。在本實施例中，第一基板10係作為陣列基板(array substrate)之用。第一基板10具有複數個第一次畫素區101、複數個第二次畫素區102、複數個第三次畫素區103以及複數個第四次畫素區104，其中四個相鄰的第一次畫素區101、第二次畫素區102、第三次畫素區103以及第四次畫素區104排列成一2*2的畫素單元，且複數個畫素單元排列成一畫素陣列。 值得說明的是，畫素單元係以次畫素區的排列規則定義，並不代表實際顯示時之畫素組成。精確地說，第一次畫素區101與第二次畫素區102在一第一方向L1上相鄰且交替設置，第三次畫素區103與第四次畫素區104在第一方向L1上相鄰且交替設置；第一次畫素區101與第三次畫素區103在一第二方向L2上相鄰且交替設置，第二次畫素區102與第四次畫素區104在第二方向L2上相鄰且交替設置。在本實施例中，第一方向L1與第二方向L2彼此相交，例如第一方向L1與第二方向L2實質上可互相垂直，但不以此為限。閘極線設置於第一基板10上，且閘極線可包括複數條第一閘極線GL1與複數條第二閘極線GL2，其中第一閘極線GL1與第二閘極線GL2設置於第一次畫素區101與第二次畫素區102之間以及第三次畫素區103與第四次畫素區104之間並實質上沿第二方向L2延伸。精確地說，各畫素單元的第一次畫素區101與第二次畫素區102之間(以及第三次畫素區103與第四次畫素區104之間)設置有一條第一閘極線GL1與一條第二閘極線GL2；各畫素單元的第一次畫素區101與另一相鄰的畫素單元的第二次畫素區102之間(以及各畫素單元的第三次畫素區103與另一相鄰的畫素單元的第四次畫素區104之間)則未設置有任何第一閘極線GL1與第二閘極線GL2。換言之，第一次畫素區101在第一方向L1上分別具有兩個相鄰之第二次畫素區102，而第一次畫素區101與相鄰之其中之一的第二次畫素區102之間設有第一閘極線GL1與第二閘極線GL2，第一畫素區101與相鄰之另外之一的第二次畫素區102之間則未設有第一閘極線GL1與第二閘極線GL2。此外，第一閘極線GL1係鄰設於第一次畫素區101與第三次畫素區103，且第二閘極線GL2係鄰設於第二次畫素區102與第四次畫素區104，也就是說，第一閘極線GL1係設置於第一次畫素區101與第二閘極線GL2之間，同時也設置於第三次畫素區103與第二閘極線GL2之間，而第二閘極線GL2係設置於第二次畫素區102與之間，同時也設置於第四次畫素區104與第一閘極線GL1之間。
此外，薄膜電晶體元件設置於第一基板10上，且薄膜電晶體元件可包括例如第一薄膜電晶體元件T1、第二薄膜電晶體元件T2、第三薄膜電晶體元件T3以及第二薄膜電晶體元件T4。第一薄膜電晶體元件T1具有第一半導體通道層SE1、第一閘極G1、第一源極S1以及第一汲極D1，其中第一閘極G1與第一閘極線GL1電性連接，第一閘極G1與第一半導體通道層SE1部分重疊，且第一源極S1與第一汲極D1係分別與第一半導體通道層SE1電性連接。第二薄膜電晶體元件T2具有第二半導體通道層SE2、第二閘極G2、第二源極S2以及第二汲極D2，其中第二閘極G2與第二閘極線GL2電性連接，第二閘極G2與第二半導體通道層SE2部分重疊，且第二源極S2與第二汲極D2係分別與第二半導體通道SE2層電性連接。第三薄膜電晶體元件T3具有第三半導體通道層SE3、第三閘極G3、第三源極S3以及第三汲極D3，其中第三閘極G3與第一閘極線GL1電性連接，第三閘極G3與第三半導體通道層SE3部分重疊，且第三源極S3與第三汲極D3係分別與第三半導體通道層SE3電性連接。第四薄膜電晶體元件T4具有第四半導體通道層SE4、第四閘極G4、第四源極S4以及第四汲極D4，其中第四閘極G4與第二閘極線GL2電性連接，第二閘極G2與第四半導體通道層SE4部分重疊，且第四源極S4與第四汲極D4係分別與第四半導體通道層SE4電性連接。在本實施例中，第一半導體通道層SE1與第二半導體通道層SE2彼此連接，亦即第一半導體通道層SE1與第二半導體通道層SE2為彼此結構上相接的圖案；第三半導體通道層SE3與第四半導體通道層SE4彼此連接，亦即第三半導體通道層SE3與第四半導體通道層SE4為彼此結構上相接的圖案。換言之，第一半導體通道層SE1與第二半導體通道層SE2係與第三半導體通道層SE3與第四半導體通道層SE4在結構上彼此分離而未相接。舉例而言，在本實施例中，由垂直投影方向Z上觀察，第一導體通道層SE1與第二半導體通道層SE2於第一基板10上實質上連接成一H形(或類H形)，且第三導體通道層SE3與第四半導體通道層SE4於第一基板10上實質上連接成一H形(或類H形)，但 不以此為限。精確地說，在本實施例中，第一半導體通道層SE1、第二半導體通道層SE2、第三半導體通道層SE3與第四半導體通道層SE4係分別為一U形(或類U形)，其中第一半導體通道層SE1與第二半導體通道層SE2彼此連接成一H形(或類H形)，且第三半導體通道層SE3與第四半導體通道層SE4彼此連接成一H形(或類H形)。相較於第一半導體通道層SE1、第二半導體通道層SE2、第三半導體通道層SE3與第四半導體通道層SE4均為結構上分離而彼此未連接之圖案的狀況下需考慮微影製程的極限與設計規則等因素，而必須使第一半導體通道層SE1、第二半導體通道層SE2、第三半導體通道層SE3與第四半導體通道層SE4之間保留一定的距離的作法，由於本實施例之第一半導體通道層SE1與第二半導體通道層SE2彼此連接，且第三半導體通道層SE3與第四半導體通道層SE4彼此連接，因此可以縮減薄膜電晶體元件的佈局面積，進而提升顯示面板之畫素結構1的開口率。換言之，可將兩兩半導體層通道層之間的距離縮小，使得薄膜電晶體元件的遮蔽區域面積亦隨之縮減而可增加顯示面板之畫素結構1的開口率。
本實施例之資料線包括一第一資料線DL1與一第二資料線DL2，其中第一資料線DL1設置於第一次畫素區101與第二次畫素區102之一側(例如第1圖之第一次畫素區101與第二次畫素區102之右側)並實質上沿第一方向L1延伸，且第一源極S1與第二源極S2係與第一資料線DL1電性連接；第二資料線DL2設置於第三次畫素區103與第四次畫素區104之一側(例如第1圖之第三次畫素區103與第四次畫素區104之右側)並實質上沿第一方向L1延伸，且第三源極S3與第四源極S4係與第二資料線DL2電性連接。本實施例之第一資料線DL1具有一第一資料線段DL1_1與一第二資料線段DL1_2，且第一資料線段DL1_1與第二資料線段DL1_2係藉由第一半導體通道層SE1與第二半導體通道層SE2電性連接；第二資料線DL2具有一第三資料線段DL2_3與一第四資料線段DL2_4，且第三資料線段LL2_3與第四資料線段 DL2_4係藉由第三半導體通道層SE3與第四半導體通道層SE4電性連接。在第一資料線段DL1_1與一第二資料線段DL1_2可以彼此平行並沿第一方向L1延伸，但不以此為限。舉例而言，第一資料線段DL1_1與第二資料線段DL1_2可以彼此不平行，第三資料線段DL2_3與第四資料線段DL2_4可以彼此不平行，但第一資料線段DL1_1與第三資料線段DL2_3可以實質上彼此平行，且第二資料線段DL1_2與第四資料線段DL2_4可以實質上彼此平行。藉由上述配置，第一次畫素區101、第二次畫素區102、第三次畫素區103以及第四次畫素區104實質上可為平行四邊形，但第一次畫素區101與第三次畫素區103的長軸方向以及第二次畫素區102與第四次畫素區104的長軸方向係以不平行方式設置，藉此可提供較佳的廣視角顯示效果。
在本實施例中，第一半導體通道層SE1、第二半導體通道層SE2、第三半導體通道層SE3與第四半導體通道層SE4可由同一層圖案化半導體層所構成，且其材料可選用多晶矽，但不以此為限。圖案化半導體層的材料亦可為其它具有不同晶格排列之半導體材料例如非晶矽、微晶矽、單晶矽、奈米晶矽，氧化物半導體材料例如氧化銦鎵鋅(indium gallium zinc oxide,IGZO)，或其它合適的半導體材料。此外，圖案化半導體層與第一基板10之間可選擇性設置一緩衝層12。緩衝層12之材料可為各式無機絕緣材料、有機絕緣材料或無機/有機混合絕緣材料，且緩衝層12可為單層結構或多層堆疊結構。閘極線(例如第一閘極線GL1與第二閘極線GL2)以及薄膜電晶體元件的閘極(例如第一閘極G1、第二閘極G2、第三閘極G3與第四閘極G4)係由同一層圖案化導電層所構成，其材料可包括金屬、金屬氧化物或其它適合之導電材料。圖案化半導體層與閘極之間另設置有一閘極絕緣層GI，其中閘極絕緣層GI的材料可為各式無機絕緣材料、有機絕緣材料或無機/有機混合絕緣材料，且閘極絕緣層GI可為單層結構或多層堆疊結構。另外，閘極與閘極線上可另設置有一層間介電層14，其中層間介電層14的材料可為各式 無機絕緣材料、有機絕緣材料或無機/有機混合絕緣材料，且層間介電層14可為單層結構或多層堆疊結構。層間介電層14與閘極絕緣層GI具有複數個接觸洞14H，部分暴露出半導體通道層，而各薄膜電晶體元件的源極與汲極則分別經由接觸洞14H與對應的半導體通道層接觸並電性連接。
第一保護層16設置於薄膜電晶體元件(包括第一薄膜電晶體元件T1、第二薄膜電晶體元件T2、第三薄膜電晶體元件T3與第四薄膜電晶體元件T4)，且第一保護層16具有複數個第一開口16H，其中一個第一開口16H部分暴露出第一汲極D1以及部分暴露出第二汲極D2，而另一個第一開口16H部分暴露出第三汲極D3與部分暴露出第四汲極D4。精確地說，兩相鄰的第一汲極D1與第二汲極D2係被同一個第一開口16H所暴露出來，且兩相鄰的第三汲極D3與第四汲極D4係被同一個第一開口16H所暴露出來。第一保護層16的材料可為各式無機絕緣材料、有機絕緣材料或無機/有機混合絕緣材料，且第一保護層16可為單層結構或多層堆疊結構。
共通電極18係設置於第一保護層16上，且於第一次畫素區101、第二次畫素區102、第三次畫素區103以及第四次畫素區104內。共通電極18具有複數個第二開口18H，其中一個第二開口18H部分暴露出第一汲極D1以及部分暴露出第二汲極D2，而另一個第二開口18H部分暴露出第三汲極D3以及部分暴露出第四汲極D4。精確地說，兩相鄰的第一汲極D1與第二汲極D2係被同一個第二開口18H所暴露出來，且兩相鄰的第三汲極D3與第四汲極D4係被同一個第二開口18H所暴露出來。此外，各第二開口18H在垂直投影方向Z上與對應的第一開口16H至少部分重疊。在本實施例中，第二開口18H之尺寸大於第一開口16H之尺寸，例如由垂直投影方向Z上觀察，第一開口16H係被第二開口18H所完全涵蓋，但不以此為限。共通電極18之材料可包括透明導電材料例如氧化銦錫(ITO)、氧化銦鋅(IZO)或其它適 合之透明導電材料。共通電極18係與一共通電位電性連接。
第二保護層20係設置於第一保護層16上並覆蓋共通電極18，且第二保護層20具有複數個第三開口20H，其中一個第三開口20H部分暴露出第一汲極D1以及部分暴露出第二汲極D2，而另一個第三開口20H部分暴露出第三汲極D3以及部分暴露出第四汲極D4。精確地說，兩相鄰的第一汲極D1與第二汲極D2係被同一個第三開口20H所暴露出來，且兩相鄰的第三汲極D3與第四汲極D4係被同一個第三開口20H所暴露出來。此外，各第三開口20H在垂直投影方向Z上係與第一開口16H及第二開口18H至少部分重疊。在本實施例中，第三開口20H之尺寸小於第一開口16H之尺寸，且第三開口20H之尺寸小於第二開口18H之尺寸，例如由垂直投影方向Z上觀察，第三開口20H係被第一開口16H與第二開口18H所完全涵蓋，但不以此為限。舉例而言，在本實施例中，第一開口16H、第二開口18H與第三開口20H實質上均為矩形開口，但不以此為限。第一開口16H的長度(在第一方向L1之長度)與寬度(在第二方向L2之寬度)例如分別為10微米與6微米；第二開口18H的長度(在第一方向L1之長度)與寬度(在第二方向L2之寬度)例如分別為14微米與10微米；第三開口20H的長度(在第一方向L1之長度)與寬度(在第二方向L2之寬度)例如分別為8微米與4微米，但不以此為限。第二保護層20會填入一部分之第二開口18H內並覆蓋共通電極18之側壁18S以及填入一部分之第一開口16H內並覆蓋第一保護層16之側壁16S。
畫素電極22係設置於第二保護層20上，且各畫素電極22係為一圖案化電極，其包括複數條分支電極22B，且相鄰之分支電極22B之間具有一狹縫(slit)22S。畫素電極22包括第一畫素電極221、第二畫素電極222、第三畫素電極223以及第四畫素電極224，分別設置於第一次畫素區101、第二次畫素區102、第三次畫素區103以及第四次畫素區104內。第一畫素電極 221經由第三開口20H、第二開口18H與第一開口16H而與第一汲極D1接觸並電性連接；第二畫素電極222經由第三開口20H、第二開口18H與第一開口16H而與第二汲極D2接觸並電性連接；第三畫素電極223經由第三開口20H、第二開口18H與第一開口16H而與第三汲極D3接觸並電性連接；第四畫素電極224經由第三開口20H、第二開口18H與第一開口16H而與第四汲極D4接觸並電性連接。藉由上述配置，畫素電極22可以接受資料線所提供之畫素電壓。精確地說，第一畫素電極221與第二畫素電極222係填入同一個第三開口20H內，其中第一畫素電極221係填入一部分之第三開口20H內並部分覆蓋第二保護層20之側壁20S(例如位於第三開口20H之上側的第二保護層20之側壁20S)，且第二畫素電極222係填入一部分之第三開口20H內並部分覆蓋第二保護層20之側壁20S(例如位於第三開口20H之下側的第二保護層20之側壁20S)。此外，第一畫素電極221與第二畫素電極222分別係藉由第二保護層20而可與共通電極18絕緣。同理，第三畫素電極223與第四畫素電極224係填入另一個第三開口20H內，其中第三畫素電極223係填入一部分之第三開口20H內並部分覆蓋第二保護層20之側壁20S(例如位於第三開口20H之上側的第二保護層20之側壁20S)，且第四畫素電極224係填入一部分之第三開口20H內並部分覆蓋第二保護層20之側壁20S(例如位於第三開口20H之下側的第二保護層20之側壁20S)。
如第2圖與第3圖所示，本實施例之顯示面板之畫素結構1可另包括一第二基板30、一顯示介質層32、一第一遮光圖案34以及一第二遮光圖案36。第二基板30與第一基板10相對設置。第二基板30係為一透明基板，作為對向基板(counter substrate)，其可為硬式基板或可撓式基板例如玻璃基板、塑膠基板或藍寶石基板，但不以此為限。顯示介質層32設置於第一基板10與第二基板30之間。本實施例之顯示介質層32係選用液晶層，但不以此為限。第二基板30上可另設置彩色濾光層(圖未示)或其它必要之元件。或 者，彩色濾光層亦可設置於第一基板10上。第一遮光圖案34設置於第二基板30上，其中第一遮光圖案34係對應於第一次畫素區101與第二次畫素區102之間，且第一遮光圖案34在垂直投影方向Z上與第一開口16H、第二開口18H與第三開口20H重疊。另外，第一遮光圖案34可對應於第三次畫素區103與第四次畫素區104之間，且第一遮光圖案34在垂直投影方向Z上與第一開口16H、第二開口18H與第三開口20H重疊。第二遮光圖案36設置於第二基板30上，其中第二遮光圖案36係對應於第一次畫素區101相對於第二次畫素區102之另一側，以及對應於第三次畫素區103相對於第四次畫素區104之另一側。也就是說，第一遮光圖案34與第二遮光圖案36實質上分別為一長條狀遮光圖案，分別沿第二方向L2延伸，其中第一遮光圖案34係對應於各畫素單元的第一次畫素區101與第二次畫素區102之間以及第三次畫素區103與第四次畫素區104之間，亦即設置有第一閘極線GL1與第二閘極線GL2的區域，而第二遮光圖案36係對應於各畫素單元的第一次畫素區101與另一相鄰的畫素單元的第二次畫素區102之間以及各畫素單元的第三次畫素區103與另一相鄰的畫素單元的第四次畫素區104之間，亦即未設置有第一閘極線GL1與第二閘極線GL2的區域。換言之，第一次畫素區101在第一方向L1上分別具有兩個相鄰之第二次畫素區102，而第一次畫素區101與相鄰之其中一個第二次畫素區102之間設有第一遮光圖案34，第一畫素區101與相鄰之另外一個第二次畫素區102之間則設有第二遮光圖案36。此外，第二基板30上更可另設置第三遮光圖案38，沿第一方向L1設置並對應於第一資料線DL1與第二資料線DL2，其中第三遮光圖案38係與第一遮光圖案34以及第二遮光圖案36相接而形成一網格狀遮光圖案，一般稱為黑色矩陣(black matrix,BM)，其可遮蔽第一基板10上之部分元件例如閘極線、資料線與薄膜電晶體元件、遮蔽次畫素區之邊緣因液晶分子的配向不佳所產生的漏光，以及避免相鄰的次畫素區之間產生光學混色。在本實施例中，由於第一閘極線GL1與第二閘極線GL2係設置於各畫素單元的第一次畫素區101與第 二次畫素區102之間以及第三次畫素區103與第四次畫素區104之間，而各畫素單元的第一次畫素區101與另一相鄰的畫素單元的第二次畫素區102之間以及各畫素單元的第三次畫素區103與另一相鄰的畫素單元的第四次畫素區104之間並未設置有第一閘極線GL1與第二閘極線GL2，因此第二遮光圖案36在第一方向L1上之寬度小於第一遮光圖案34在第一方向L1上之寬度。第一次畫素101在第一方向L1上分別與兩個第二次畫素102相鄰，而第一次畫素區101與相鄰之其中之一的第二次畫素區102之間設有第一遮光圖案34，且第一遮光圖案34需與第一閘極線GL1、第二閘極線GL2在垂直投影方向Z上有重疊區域。第一畫素區101與相鄰之另外之一的第二次畫素區102之間並無設置閘極線，使得第二遮光圖案36不需有寬度上的限制。因此，第一遮光圖案34之寬度大於第二遮光圖案36。舉例而言，在本實施例中，第二遮光圖案36在第一方向L1上之寬度約於第一遮光圖案34在第一方向L1上之寬度的1/2，例如第二遮光圖案36在第一方向L1上之寬度約於8微米，第一遮光圖案34在第一方向L1上之寬度約為16微米，且第三遮光圖案38在第二方向L2上之寬度約為3微米至5微米之間，但不以此為限。
由上述可知，由於相鄰的兩個次畫素區的薄膜電晶體元件係相鄰設置，因此相鄰的兩個次畫素區的兩個畫素電極可共用同一個開口(接觸洞)分別與對應的薄膜電晶體元件的汲極電性連接，故可減少1/2的開口的數目。在上述配置下，第二基板30上的第二遮光圖案36的寬度可以縮減，進而可有效提升之顯示面板之畫素結構的整體開口率。經實證結果顯示，在相同的設計規則(design rule)下，對於FHD解析度的畫素結構而言，相較於各畫素電極係分別經由不同的開口與對應的薄膜電晶體元件的汲極電性連接的作法，本實施例之相鄰的兩個畫素電極共用同一個開口分別與對應的薄膜電晶體元件的汲極電性連接的作法可以提升至少5%的整體開口率。此外，在本實施例中，第一半導體通道層SE1與第二半導體通道層SE2彼此連接，且第三半導 體通道層SE3與第四半導體通道層SE4彼此連接，也可以有效提升顯示面板之畫素結構1的開口率。
請參考第4圖，並一併參考第1圖至第3圖。第4圖繪示了本發明之第一實施例之顯示面板之畫素結構與對照實施例之顯示面板之畫素結構的開口率之模擬結果，其中對照實施例之顯示面板之畫素結構之畫素電極係分別經由不同的開口與對應的薄膜電晶體元件的汲極電性連接，且其半導體通道層為L形；本實施例之顯示面板之畫素結構之相鄰的兩個畫素電極係共用同一個開口與對應的薄膜電晶體元件的汲極電性連接，且其半導體通道層為H形(或類H形)。如第4圖所示，在對照實施例與第一實施例的第三遮光圖案38(亦即對應於資料線之遮光圖案)的寬度均為5微米且其它條件相同的情況下，模擬結果顯示對照實施例之顯示面板之畫素結構的開口率約為50.5%，而本實施例之顯示面板之畫素結構的開口率約為55.2%。若將第三遮光圖案38(亦即對應於資料線之遮光圖案)的寬度縮減至4微米或3微米，則本實施例之顯示面板之畫素結構的開口率更進一步提升至59.1%或61.2%。
本發明之顯示面板之畫素結構並不以上述實施例為限。下文將依序介紹本發明之其它較佳實施例之顯示面板之畫素結構，且為了便於比較各實施例之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。
請參考第5圖至第7圖。第5圖為本發明之第二實施例之顯示面板之畫素結構的上視示意圖，第6圖為沿第5圖之剖線C-C’繪示的顯示面板之畫素結構剖面示意圖，且第7圖為沿第5圖之剖線D-D’繪示的顯示面板之畫素結構剖面示意圖。如第5圖至第7圖所示，不同於第一實施例之顯示面 板之畫素結構1，在本實施例之顯示面板之畫素結構2中，第二半導體通道層SE2與第三半導體通道層SE3彼此連接，亦即第二半導體通道層SE2與第三半導體通道層SE3為彼此結構上相接且獨立的圖案；第一半導體通道層SE1與第四半導體通道層SE4彼此連接，亦即第一半導體通道層SE1與第四半導體通道層SE4為彼此結構上相接且獨立的圖案。換言之，第一半導體通道層SE1與第四半導體通道層SE4係與第二半導體通道層SE2與第三半導體通道層SE3在結構上彼此分離而未相接。舉例而言，在本實施例中，由垂直投影方向Z上觀察，第一半導體通道層SE1、第二半導體通層SE2、第三半導體通道層SE3與第四半導體通道層SE4分別為一”U”形(或類U形)，其中第二導體通道層SE2與第三半導體通道層SE3於第一基板10上實質上連接成一”卐”形(或類十字形)，且第一導體通道層SE1與第四半導體通道層SE4於第一基板10上實質上連接成一”卐”形(或類十字形)，但不以此為限。與第一實施例相同之處在於，在第二實施例中，第一畫素電極221與第二畫素電極222亦係填入同一個第三開口20H內，其中第一畫素電極221係填入一部分之第三開口20H內並部分覆蓋第二保護層20之側壁20S(例如位於第三開口20H之上側的第二保護層20之側壁20S)，且第二畫素電極222係填入一部分之第三開口20H內並部分覆蓋第二保護層20之側壁20S(例如位於第三開口20H之下側的第二保護層20之側壁20S)。此外，第一畫素電極221與第二畫素電極222分別係藉由第二保護層20而可與共通電極18絕緣。同理，第三畫素電極223與第四畫素電極224亦係填入另一個第三開口20H內，其中第三畫素電極223係填入一部分之第三開口20H內並部分覆蓋第二保護層20之側壁20S(例如位於第三開口20H之上側的第二保護層20之側壁20S)，且第四畫素電極224係填入一部分之第三開口20H內並部分覆蓋第二保護層20之側壁20S(例如位於第三開口20H之下側的第二保護層20之側壁20S)。
請參考第8圖，並一併參考第5圖至第7圖。第8圖繪示了本發 明之第二實施例之顯示面板之畫素結構與對照實施例之顯示面板之畫素結構的開口率之模擬結果，其中對照實施例之顯示面板之畫素結構之畫素電極係分別經由不同的開口與對應的薄膜電晶體元件的汲極電性連接，且其半導體通道層為L形；本實施例之顯示面板之畫素結構之相鄰的兩個畫素電極係共用同一個開口與對應的薄膜電晶體元件的汲極電性連接，且其半導體通道層為”卐”形(或類十字形)。如第8圖所示，在對照實施例與第二實施例的第三遮光圖案38(亦即對應於資料線之遮光圖案)的寬度均為5微米且其它條件相同的情況下，模擬結果顯示對照實施例之顯示面板之畫素結構的開口率約為50.5%，而本實施例之顯示面板之畫素結構的開口率約為55.2%。若將第三遮光圖案38(亦即對應於資料線之遮光圖案)的寬度縮減至4微米或3微米，則本實施例之顯示面板之畫素結構的開口率更進一步提升至59.1%或61.2%。
綜上所述，本發明之顯示面板之畫素結構之相鄰的兩個次畫素區的薄膜電晶體元件係相鄰設置，且相鄰的兩個次畫素區的兩個畫素電極係共用同一個開口(接觸洞)分別與對應的薄膜電晶體元件的汲極電性連接，故可減少1/2的開口的數目。在上述配置下，第二基板上的遮光圖案的寬度可以縮減，進而可有效提升之顯示面板之畫素結構的整體開口率。此外，相鄰的兩個次畫素區的半導體通道層彼此連接，也可以有效提升顯示面板之畫素結構的開口率。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧顯示面板之畫素結構
10‧‧‧第一基板
16‧‧‧第一保護層
18‧‧‧共通電極
20‧‧‧第二保護層
22‧‧‧畫素電極
101‧‧‧第一次畫素區
102‧‧‧第二次畫素區
103‧‧‧第三次畫素區
104‧‧‧第四次畫素區
L1‧‧‧第一方向
L2‧‧‧第二方向
GL1‧‧‧第一閘極線
GL2‧‧‧第二閘極線
T1‧‧‧第一薄膜電晶體元件
T2‧‧‧第二薄膜電晶體元件
T3‧‧‧第三薄膜電晶體元件
T4‧‧‧第二薄膜電晶體元件
SE1‧‧‧第一半導體通道層
G1‧‧‧第一閘極
S1‧‧‧第一源極
D1‧‧‧第一汲極
SE2‧‧‧第二半導體通道層
G2‧‧‧第二閘極
S2‧‧‧第二源極
D2‧‧‧第二汲極
SE3‧‧‧第三半導體通道層
G3‧‧‧第三閘極
S3‧‧‧第三源極
D3‧‧‧第三汲極
SE4‧‧‧第四半導體通道層
G4‧‧‧第四閘極
S4‧‧‧第四源極
D4‧‧‧第四汲極
DL1‧‧‧第一資料線
DL2‧‧‧第二資料線
DL1_1‧‧‧第一資料線段
DL1_2‧‧‧第二資料線段
DL2_3‧‧‧第三資料線段
DL2_4‧‧‧第四資料線段
16H‧‧‧第一開口
18H‧‧‧第二開口
Z‧‧‧垂直投影方向
20H‧‧‧第三開口
22S‧‧‧狹縫
22B‧‧‧分支電極
221‧‧‧第一畫素電極
222‧‧‧第二畫素電極
223‧‧‧第三畫素電極
224‧‧‧第四畫素電極
34‧‧‧第一遮光圖案
36‧‧‧第二遮光圖案
38‧‧‧第三遮光圖案

Claims (18)

  1. 一種顯示面板之畫素結構，包括：一第一基板，具有一第一次畫素區與一第二次畫素區，其中該第一次畫素區與該第二次畫素區在一第一方向上相鄰；一第一閘極線，設置於該第一次畫素區與該第二次畫素區之間並沿一第二方向延伸；一第二閘極線，設置於該第一次畫素區與該第二次畫素區之間並沿該第二方向延伸；一第一薄膜電晶體元件，設置於該第一基板上，其中該第一薄膜電晶體元件具有一第一半導體通道層、一第一閘極、一第一源極以及一第一汲極，該第一閘極與該第一閘極線電性連接，該第一閘極與該第一半導體通道層部分重疊，且該第一源極與該第一汲極係分別與該第一半導體通道層電性連接；一第二薄膜電晶體元件，設置於該第一基板上，其中該第二薄膜電晶體元件具有一第二半導體通道層、一第二閘極、一第二源極以及一第二汲極，該第二閘極與該第二閘極線電性連接，該第二閘極與該第二半導體通道層部分重疊，且該第二源極與該第二汲極係分別與該第二半導體通道層電性連接；一第一保護層，設置於該第一薄膜電晶體元件與該第二薄膜電晶體元件上，其中該第一保護層具有一第一開口，部分暴露出該第一汲極以及部分暴露出該第二汲極；一共通電極，設置於該第一保護層上，其中該共通電極具有一第二開口，部分暴露出該第一汲極以及部分暴露出該第二汲極，且該第二開口在一垂直投影方向上與該第一開口至少部分重疊；一第二保護層，設置於該第一保護層上並覆蓋該共通電極，其中該第二保 護層具有一第三開口，部分暴露出該第一汲極以及部分暴露出該第二汲極，且該第三開口在該垂直投影方向上與該第一開口及該第二開口至少部分重疊；一第一畫素電極，設置於該第二保護層上，且該第一畫素電極經由該第三開口、該第二開口與該第一開口而與該第一汲極電性連接；以及一第二畫素電極，設置於該第二保護層上，且該第二畫素電極經由該第三開口、該第二開口與該第一開口而與該第二汲極電性連接。
  2. 如請求項1所述之顯示面板之畫素結構，其中該第二開口之尺寸大於該第一開口之尺寸。
  3. 如請求項2所述之顯示面板之畫素結構，其中該第三開口之尺寸小於該第一開口之尺寸，該第三開口之尺寸小於該第二開口之尺寸，且該第二保護層填入一部分之該第二開口內並覆蓋該共通電極之側壁以及填入一部分之該第一開口內並覆蓋該第一保護層之側壁。
  4. 如請求項1所述之顯示面板之畫素結構，其中該第一畫素電極係填入一部分之該第三開口內並部分覆蓋該第二保護層之側壁，且該第二畫素電極係填入一部分之該第三開口內並部分覆蓋該第二保護層之側壁。
  5. 如請求項1所述之顯示面板之畫素結構，其中該第一半導體通道層與該第二半導體通道層彼此連接。
  6. 如請求項4所述之顯示面板之畫素結構，另包括一第一資料線，設置於該第一次畫素區與該第二次畫素區之一側並沿該第一方向延伸，其中該第一源極與該第二源極係與該第一資料線電性連接。
  7. 如請求項6所述之顯示面板之畫素結構，其中該第一資料線具有一第一資料線段與一第二資料線段，且該第一資料線段與該第二資料線段係藉由該第一半導體通道層與該第二半導體通道層電性連接。
  8. 如請求項1所述之顯示面板之畫素結構，其中該第一半導體通道層與該第二半導體通道層彼此分離。
  9. 如請求項8所述之顯示面板之畫素結構，另包括一第一資料線，設置於該第一次畫素區與該第二次畫素區之一側並沿該第一方向延伸，以及一第二資料線，設置於該第一次畫素區與該第二次畫素區之另一側並沿該第一方向延伸，其中該第一源極係與該第一資料線電性連接，且該第二源極係與該第二資料線電性連接。
  10. 如請求項9所述之顯示面板之畫素結構，其中該第一基板另具有一第三次畫素區，該第三次畫素區與該第一次畫素在該第二方向上相鄰，該第二資料線係設置於該第一次畫素區與該第三次畫素區之間，該顯示面板之畫素結構另包括：一第三薄膜電晶體元件，設置於該第一基板上，其中該第三薄膜電晶體元件具有一第三半導體通道層、一第三閘極、一第三源極以及一第三汲極，該第三閘極與該第三半導體通道層部分重疊，該第三源極與該第三汲極係分別與該第三半導體通道層電性連接，且該第三源極係與該第二資料線電性連接；以及一第三畫素電極，設置於該第二保護層上並與該第三汲極電性連接。
  11. 如請求項10所述之顯示面板之畫素結構，其中該第二半導體通道層與該第三半導體通道層彼此連接。
  12. 如請求項11所述之顯示面板之畫素結構，其中該第二資料線具有一第三資料線段與一第四資料線段，且該第三資料線段與該第四資料線段係藉由該第二半導體通道層與該第三半導體通道層電性連接。
  13. 如請求項1所述之顯示面板之畫素結構，另包括：一第二基板，與該第一基板相對設置；以及一第一遮光圖案，設置於該第二基板上，其中該第一遮光圖案係對應於該第一次畫素區與該第二次畫素區之間，且該第一遮光圖案在該垂直投影方向上與該第一開口、該第二開口與該第三開口重疊。
  14. 如請求項13所述之顯示面板之畫素結構，另包括一第二遮光圖案，設置於該第二基板上，其中該第二遮光圖案係對應於該第一次畫素區相對於該第二次畫素區之另一側，且該第二遮光圖案在該第一方向上之寬度小於該第一遮光圖案在該第一方向上之寬度。
  15. 一種顯示面板之畫素結構，包括：一第一基板，具有一第一次畫素區、一第二次畫素區與一第三次畫素區，其中該第一次畫素區與該第二次畫素區在一第一方向上相鄰，而該第一次畫素區與該第三次畫素區在一第二方向上相鄰；一第一閘極線，設置於該第一次畫素區與該第二次畫素區之間，並沿該第二方向延伸；一第二閘極線，設置於該第一次畫素區與該第二次畫素區之間，並沿該第二方向延伸；一第一薄膜電晶體元件，設置於該第一基板上，其中該第一薄膜電晶體元件具有一第一半導體通道層、一第一閘極、一第一源極以及一第一汲 極，該第一閘極與該第一閘極線電性連接，該第一閘極與該第一半導體通道層部分重疊，且該第一源極與該第一汲極係分別與該第一半導體通道層電性連接；一第二薄膜電晶體元件，設置於該第一基板上，其中該第二薄膜電晶體元件具有一第二半導體通道層、一第二閘極、一第二源極以及一第二汲極，該第二閘極與該第二閘極線電性連接，該第二閘極與該第二半導體通道層部分重疊，且該第二源極與該第二汲極係分別與該第二半導體通道層電性連接；以及一第三薄膜電晶體元件，設置於該第一基板上，其中該第三薄膜電晶體元件具有一第三半導體通道層、一第三閘極、一第三源極以及一第三汲極，該第三閘極與該第一閘極線電性連接，該第三閘極與該第三半導體通道層部分重疊，且該第三源極與該第三汲極係分別與該第三半導體通道層電性連接；其中該第一半導體通道層與該第二半導體通道層相連接或是該第一半導體通道層與該第三半導體通道層相連接。
  16. 如請求項15所述之顯示面板之畫素結構，另包括：一第二基板，與該第一基板相對設置；一第一遮光圖案，設置於該第二基板上，其中該第一遮光圖案係對應於該第一次畫素區與該第二次畫素區之間；以及一第二遮光圖案，設置於該第二基板上，其中該第一遮光圖案與該第二遮光圖案分別設置於該第一次畫素區的相對兩側，且該第二遮光圖案在該第一方向上之寬度小於該第一遮光圖案在該第一方向上之寬度。
  17. 如請求項15所述之顯示面板之畫素結構，其中該第一半導體通道層與該第二半導體通道層相連接，且該第一導體通道層與該第二半導體通道層於 該第一基板上連接成一H形。
  18. 如請求項15所述之顯示面板之畫素結構，其中該第一半導體通道層與該第三半導體通道層相連接，且該第一導體通道層與該第三半導體通道層於該第一基板上連接成一”卐”形。
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