TW201618229A - 記憶體元件之接觸窗結構及其製造方法 - Google Patents

記憶體元件之接觸窗結構及其製造方法 Download PDF

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Abstract

一種記憶體接觸窗結構，包括一溝槽，位於與層狀之導電及絕緣層相鄰之處，此些層內襯於溝槽的側邊與底部。移除溝槽的一部分，以暴露出一表面，在此表面中的一層上方係提供至導電層的電連結。

Description

記憶體元件之接觸窗結構及其製造方法 【0001】
本發明是有關於一種半導體元件，且特別是有關於一種記憶體模組及其製造方法。
 【0002】
隨著半導體記憶體密度的增加，二維結構不再能夠達到特定的需求。因此，儘管三維記憶體之製造製程存在著特殊的問題，三維記憶體仍變得為人所知。一種在三維空間中產生記憶體結構的方法包含形成包括設置於樓梯結構(staircase structures)之水平層中的導電平面或表面之記憶體組件。
【0003】
樓梯結構可先利用絕緣材料(例如氧化物)與導電材料(例如多晶矽)交替之層來形成。後續的光罩/微影/蝕刻步驟可接著在蝕刻的步驟之間以向後逐漸剝離的光阻執行，如此執行單調遞增之深度的蝕刻，以產生樓梯結構的多個導電表面。
【0004】
先前技術中支撐四層的三維記憶體元件之樓梯結構係繪示於第1A圖中。此結構包括一基板10，其具有交替設置於基板10上方的導電層15與絕緣層20。此結構已進行多道蝕刻，以形成階梯或區域25，其暴露出導電層15的表面。導電元件30可連接導電層15至記憶體元件中的更高的層(未示出)。
【0005】
例如所繪示之一樓梯結構可以絕緣材料來填入，例如是氧化物(未示於第1A圖)，開口可形成在氧化物中，使能夠與樓梯的階梯接觸。接觸窗開口可以導電材料來填充，以產生垂直取向的導電元件30，從而提供電傳導路徑至導電層的表面。
【0006】
樓梯接觸窗結構和其它先前技術中的結構元件以及用於三維記憶體元件的製造方法必需應付顯著的挑戰，諸如控制用於蝕刻以及形成必須用於非常小的階梯及/或導電層之相當高的深寬比的接觸窗開口所需的同步多道步驟程序。
【0007】
在晶片密度不斷地增加之下，上述所提及的問題需要加以解決且必須克服。
【0008】
因此，對於不需要多樣變化及/或相當大的深寬比之以NAND為基礎的非揮發記憶體元件(例如三維(3D)半導體記憶體)的接觸窗結構具有需求。對於形成如此之三維半導體記憶體接觸窗結構之方法具有更進一步的需求。
 【0009】
本發明提出所提供的一些及其他的需求，在一範例中，係提供一種非揮發記憶體元件之接觸窗結構，例如是一種以NAND為基礎的記憶體元件之三維(3D)半導體，包括導電材料及絕緣材料交替之複數層、一溝槽，導電材料及絕緣材料交替之層水平地位於一結構之一第一區域中的一基板之上，溝槽形成於結構的一第二區域中，第二區域與第一區域相鄰，溝槽具有導電材料及絕緣材料交替之層的複數個延伸部分，此些延伸部分位於該溝槽的至少一側邊上方。溝槽之一切去部暴露出至一水平平面之一層上方的導電材料的延伸部分，切去部例如是根據尺寸形成及/或定位，有效地使導電材料的層與複數個垂直取向的導電結構之間形成一或多個電性連結。
【0010】
在一範例中，接觸窗結構可包括與導電材料之層中所水平暴露出的延伸部分電性連接之垂直取向的導電結構。在一範例中，導電材料及絕緣材料交替之層的延伸部分可位於溝槽的兩側邊或一底部上方。在一範例中，多餘的垂直取向的導電結構可與導電材料之層的延伸部分連接。
【0011】
一種形成一接觸窗結構的方法的實施方式，例如是以NAND為基礎的非揮發記憶體接觸窗結構或三維NAND接觸窗結構，可包括提供一係基板，圖案化一溝槽位置於基板中，以及根據圖案化之溝槽位置來進行蝕刻，以形成一溝槽於基板中，基板未被蝕刻之部分為基板之一水平部。一緩衝材料可沉積覆蓋至基板的水平部上方，並內襯於溝槽。交替之導電層及絕緣層可沉積在緩衝材料上方，以覆蓋至基板之水平部上方的緩衝材料之上，並以交替之導電層及絕緣層的延伸部分內襯於溝槽。一蝕刻步驟可暴露出溝槽的一部分，進而暴露出導電層的延伸部分。可提供垂直取向的導電結構，其係電性連接至導電層所暴露之延伸部分。
【0012】
雖然為了以功能性闡述配合句子的流暢度來描述結構及方法，應明確瞭解的是，除非有另外指出，申請專利範圍並不以「方式」或「步驟」之限制的任何方式為限，而應根據均等之公平原則下所提供的申請專利範圍之含意的全部範圍及等同的定義。
【0013】
本文所描述或參照的任何特徵或特徵的組合係包括在本發明的範圍之內，本發明提供之特徵包括以任何不產生衝突，以及從上下文、本說明書及本領域具有通常知識者能明顯得知之特徵的組合。此外，所描述或參照的任何特徵或特徵的組合可具體地由本發明的任何實施例中排除。為了概括本發明，係描述或參照本發明之特定的方面、優點以及新穎的特徵。當然須瞭解的是，所有的此些方面、優點以或特徵將不一定在本發明的任何特定實施方式中來實現。本發明其它的優點及方面在以下詳細描述內容以及隨後的申請專利範圍中將更為明顯。
 【0046】
10、100、200、300‧‧‧基板
15、110、210‧‧‧導電層
20、115、215‧‧‧絕緣層
21‧‧‧層間介電質
25‧‧‧階梯、區域
30‧‧‧導電元件
101‧‧‧第一區域
102‧‧‧第二區域
103、107‧‧‧表面
105‧‧‧緩衝材料層
109、209‧‧‧第二水平部
111、211‧‧‧第一水平部
112、212‧‧‧OP層對(導電及絕緣層對)
113、213‧‧‧下降(延伸)部分
114、214‧‧‧底部分
116、216‧‧‧上升部分
120、220、320‧‧‧溝槽
121‧‧‧矩形之輪廓
122‧‧‧第一側邊
123‧‧‧底部
124‧‧‧第二側邊
125、225、325‧‧‧水平平面
127‧‧‧中線
130、132‧‧‧導電結構
150、350‧‧‧氧化物
205‧‧‧緩衝材料
240‧‧‧第一部分
245‧‧‧第二部分
291-298‧‧‧接觸窗開口
400、405、410、415、420、425、430、435、440、445、450、455、460、465、470‧‧‧步驟
304‧‧‧第一光罩
305‧‧‧緩衝材料層
312‧‧‧OP層(多晶矽及氧化物層)
355‧‧‧第二光罩
3-3’‧‧‧線
a‧‧‧頂部厚度
b‧‧‧溝槽側壁最小厚度
c‧‧‧溝槽側壁最大厚度
d‧‧‧溝槽底部厚度
w‧‧‧溝槽寬度
θ‧‧‧角度
D、D’‧‧‧臨界尺寸
【0014】

第1A圖是先前技術中的樓梯接觸窗結構的一透視圖。
第1B圖是以八層階梯的樓梯為基礎之先前技術接觸窗結構的一簡化剖化圖。
第2圖以透視圖繪示根據本揭露書之一非樓梯接觸窗結構。
第3A圖示出在剖面圖中，作為製造根據本揭露書之一非階梯接觸窗結構的一步驟，形成一溝槽在一矽基板中的結果。
第3B圖描述沉積一緩衝材料在第3A圖之結構上方的結果。
第3C圖示出包括根據本揭露書之一溝槽的單層三維記憶體接觸窗結構部分形成之剖面圖。
第4圖是第3A至3C圖之溝槽的各種替代剖面之截面圖形表示。
第5圖是使用具有一梯形剖面之一溝槽的一接觸窗結構之透視圖。
第5A圖示出第5圖的結構中，導電材料及絕緣材料之交替層的一部分細節。
第5B圖描述第5圖的結構中，導電層延續的細節性質。
第6圖是用於形成具有一溝槽之一三維接觸窗結構的方法的一種實施方式的流程圖。
第6A圖是適用於形成一三維接觸窗結構的一基板之透視圖。
第6B圖以透視圖繪示，藉由光罩可定義第6A圖之基板中的溝槽。
第6C圖繪示，根據第6B藉由光罩可定義基板溝槽的結果。
第6D圖示出沉積一緩衝材料層在第6C圖之結構上方的結果。
第6E圖是沉積多個交替的多晶矽/氧化物(OP)層在第6D圖之結構上方的結果的透視圖，此些層延伸至且內襯於溝槽中。
第6F圖描述在填入氧化物之後的第6E圖之結構。
第6G圖繪示進行一選擇性之化學機械平坦化(Chemical-Mechanical Planarization, CMP)製程在第6F圖之結構上方的結果。
第6H圖是一光罩之透視圖，用以暴露出在溝槽中延續的多晶矽/氧化物層。
第6I圖繪示在一單一平面中所暴露出之延續的多晶矽/氧化物層。
 【0015】
現描述本發明的範例並繪示於所附的圖式中，其中的例子在某些實施方式中被解釋為按照比例繪製，而在其它實施方式中的每個例子並未按比例繪製。在某些方面中，圖式與敘述內容中相似或相同的參考標號用來意指相同、相似或類似的部件及/或元件，而其它的實施方式將不使用相同的方式。根據某些實施方式，例如是頂、底、左、右、上、下、上方、之上、之下、下方、後、前的方向用語是被理解為字面上的用語，而其它的實施方式將不使用相同的方式。本發明可與各種積體電路製造以及其它傳統上在先前技術中所使用的技術配合來實現，且僅有這麼多傳統上所實現的製程步驟係包括在本文中，其需要用來提供對本發明的理解。本發明具有適用於半導體元件與一般製程的領域。然而，為了說明的目的，下述的描述內容涉及一種用於三維(3D)半導體記憶體的接觸窗結構以及一種相關的製造方法。本發明並不限於如此的三維半導體記憶體接觸窗結構以及相關的製造方法，且可具有對其它接觸窗結構以及製造方法的適用性，例如是以NAND為基礎的非揮發記憶體元件之接觸窗結構及其製造方法。
【0016】
更具體地請參照圖式，第1A圖繪示八個階段之樓梯結構局部完成之三維記憶體元件的一簡化圖的範例。如第1B圖所示，此元件在絕緣層20上方形成有一層間介電質(InterLayer Dielectric, ILD)21，其具有形成在其中的接觸窗開口291-298。接觸窗開口291-298具有改變或不同深寬比的特徵。
【0017】
根據先前技術中的一個代表性的方法，接觸窗開口291-298的形成可能涉及多個階段的蝕刻製程。舉例來說，八個階段之樓梯結構可被一蝕刻終止層(Etch Stop Layer, ESL，未示於第1B圖中)所覆蓋。接著可沉積層間介電質21，之後可再根據特定的接觸窗開口進行圖案化。層間介電質之蝕刻製程可將層間介電質材料從每個接觸窗開口移除，並在蝕刻終止層上方停止。實現接觸窗開口291-298之形成可使用例如是一穿透(BreakThrough, BT)製程來完成，以穿透蝕刻終止層，並在導電層15上方停止。以導電材料填充接觸窗開口，產生與個別的導電層15之接觸窗。
【0018】
由於接觸窗開口之間(例如接觸窗開口298及291)範圍廣泛的深寬比，蝕刻終止層之穿透步驟的製程窗口非常狹窄。這些深寬比可在2：1、3：1或更多的範圍內變化，在剩餘的接觸窗開口(特別是接觸窗開口291)中的層間介電質材料被除去之前，可能會使在接觸窗開口298中的蝕刻終止層受到一個相當大量的過度蝕刻。當接觸窗開口298中的層間介電質之蝕刻製程完成之前，層間介電質之蝕刻製程不得穿過接觸窗開口291中的蝕刻終止層。
【0019】
第2圖繪示本文中詳細描述之一種用於一三維半導體NAND記憶體元件的接觸窗結構，其不採用階梯狀結構，因此避免了前述所提到的問題。在第2圖中所繪示的範例包括一基板100，其可由一適合的材料所形成，例如是矽。第2圖之結構包括一緩衝材料層105，其覆蓋至基板100上方，且更包括導電材料110與絕緣材料115交替之層。
【0020】
導電材料110可包括任何合適的導電材料，例如包括多晶矽、金屬、任何其它導電化合物，及/或例如是鋁、銅、鎢、鈦、鈷、鎳、氮化鈦、氮化鉭、氮化鉭鋁及其類似物之材料的組合。
【0021】
絕緣材料115之層舉例來說可由氧化物所形成，例如是矽之氧化物，包括二氧化矽、摻碳氧化矽(SiOC)或含氟二氧化矽(SiOF)，及/或氮化物、氮氧化物、矽酸鹽及其類似物。實施方式可包含低介電常數(low-k)之材料，其具有比二氧化矽還要低的介電常數，較佳地可例如是SiCHOx (x為一正整數)。其它實施方式可使用高介電常數(high-k)之材料，其具有比二氧化矽還要高的介電常數，例如是HfOx 、HfON、AlOx 、RuOx 、TiOx (x為一正整數)及其類似物。
【0022】
成對的導電/絕緣層110/115(在本文中可稱為OP層對112)可水平地配置於結構之一第一區域101中的基板100之上。
【0023】
一溝槽120可形成在與基板100之第一區域101相鄰的一第二區域102之中，如第3A圖中所繪示，其中第3A圖是沿著第2圖之線3-3’(通過中線127)所取之剖面的結構部分完成之描述圖。基板100可具有實質上為水平的一表面103。溝槽120的尺寸可根據所支撐的接觸窗層的數量來選擇。舉例來說，當使用四(4)層接觸窗層(亦即，四對的導電/絕緣層)時，溝槽可具有最小為約2000埃(Å)的一深度。溝槽典型的深度值可為約5500埃(Å)，且溝槽120的一寬度可具有最小為約360奈米的值。在此情況下，溝槽寬度典型的值係約550奈米。
【0024】
緩衝材料層105可在第3A圖之結構的基板100及溝槽120上方形成，如第3B圖中所示。例如由緩衝材料層105所組成的緩衝材料可為任何合適的緩衝材料。有益的緩衝材料之例子包括氧化物、氮化物、氮氧化物、矽酸鹽及其類似物中的一者或多者。緩衝材料層105可包括實質上為水平的一表面107，且可覆蓋至第一/第二側邊122/124、溝槽120之底部123以及基板100之表面103上方。緩衝材料105之一厚度可根據緩衝材料之階梯覆蓋率(step coverage)及平整度(conformity)參數而改變。第3B圖標示了緩衝材料層105的尺寸，包括一頂部厚度a、一溝槽側壁最小厚度b、一溝槽側壁最大厚度c、一溝槽底部厚度d以及一溝槽寬度w。表1提供關於第3B圖所給定之尺寸特徵之比例的一覽表。理想的情況是使側壁階梯覆蓋率b/a盡可能地小，較低的b/a值使溝槽寬度w之值較小，其可減小單元面積。

表1

 
【0025】
第3C圖之結構可具有連續地沉積在緩衝材料層105上方的一層導電材料110與一層絕緣材料115(亦即，一OP層對112)。導電層110之一第一水平部111可覆蓋至緩衝材料層105的水平表面107上方。在一範例中，導電層110之第一水平部111係與配置於緩衝材料層105之上的一下降延伸部分113接觸，且部分設置於溝槽120之內並覆蓋第一側邊122。也就是說，導電材料之下降部分113形成導電層110之第一水平部111的電性延伸部分。如第3C圖所繪示的範例所示，導電層110之延伸部分可延伸至沉積於溝槽120中之導電材料的一底部分114，並延伸至覆蓋緩衝材料層105之導電材料的一上升部分116。導電材料的此四部分111、113、114及116係電性連接於彼此，且可形成一連續導電體。
【0026】
在其他例子中，第3C圖之結構可在第3C圖所示之結構上方再覆蓋額外的OP層對112的方式延伸。具有四對之OP層對112的結構範例係如第2圖中所示。
【0027】
接著請參照第2圖，在以氧化物150填入之後，可移除一部分的溝槽120(例如藉由光罩/微影/蝕刻程序)，接著形成一水平平面125於個別導電層110的延伸部分在實質上為同一層上所暴露之處上方。此結構可以絕緣材料(例如氧化物，未示出)填入，在其中可形成接觸窗開口，接觸窗開口可由導電材料所填充，以形成一第一組垂直取向的導電結構130。重要的是，與第1A及1B圖中所繪示之先前技術中的樓梯結構相比，垂直取向的導電結構130係形成在接觸窗開口之中，接觸窗開口具有相同或實質上相同的深寬比。因此，所繪示之結構的使用可提供先前技術中之樓梯結構所沒有的優點，當OP層對112的數量增加，其優勢將增加、或變得更為顯著。當OP層對112的數量變多(例如8、16、24、32、…、72)，可增加所期望的溝槽寬度，以容納相對多數量的個別導電層。經由此改變所消耗的半導體真實狀況(real estate)引起的任何缺點可具有補償的優點，當與樓梯結構相較之下，由於較小的深寬比及/或深寬比的變異較小，此些補償的優點包括改善的可靠度及易於形成接觸窗開口。
【0028】
根據第2圖中所繪示的範例，導電層110包括一第一水平部111，且延伸至位於溝槽之第一側邊122上方的一下降部分113、位於溝槽120之底部123上方的一底部分114、位於溝槽120之第二側邊124上方的一上升部分116，以及一第二水平部109。此外，要注意的是，絕緣層115可始終與相對應的導電層110成對，以形成OP層對112。
【0029】
除了已描述之第一組垂直取向的導電結構130外，還可提供一第二組垂直取向的導電結構132，其連接至導電層110之延伸部分的上升部分116。導電結構132可提供多餘的連接至導電層110，如此改善接觸窗結構的可靠度。
【0030】
若沒有多餘的連接，可以省略導電層110之延伸部分(亦即伸出部分)的底部分114及上升部分116，使溝槽之寬度減少。在此些情況下，導電層110之伸出部分的下降部分113具有使導電層110的x-y方向改變為x-z方向的影響，以促使導電層110之伸出部分連接至具有一實質上為固定之深寬比的第一組垂直取向的導電結構130。
【0031】
如第2、3A、3B及3C圖所繪示的溝槽120可透過所繪示之範例中一矩形之輪廓121形狀(第3A圖)來作部分的描述。在其它情況下，溝槽120之輪廓可以不同形狀展現。某些替代形狀的範例係繪示在第4圖中，包括一方形輪廓(第4A圖)、具有垂直尺寸大於水平尺寸的一矩形輪廓(第4B圖)，以及具有水平尺寸大於垂直尺寸的另一矩形輪廓(第4C圖)。非矩形輪廓的溝槽也可使用，包括具有上基底之長度大於下基底之長度的一第一梯型輪廓(第4D圖)、具有下基底之長度大於上基底之長度的第二梯型輪廓(第4E圖)、一三角形的輪廓(第4F圖)，以及部分為圓弧的輪廓(第4G圖)。此些範例係暗示可使用的輪廓種類，而並非為本發明之限制。如此，溝槽120可透過基於任何合適的輪廓之形狀來作至少部分的描述，例如為基於任何多邊形或多邊形之組合，亦即一多邊形輪廓。
【0032】
使用一梯形溝槽輪廓之一接觸窗結構的一特定範例係繪示於第5圖中。第5圖中除了梯形形狀的溝槽220以外之接觸窗結構可如第3A至3C圖中所繪示之結構。所繪示的範例包括一基板200，其係由一層緩衝材料205所覆蓋，緩衝材料205係由包括導電層210及絕緣層215之OP層對212所覆蓋。導電層包括一第一水平部211、一下降部分213、一底部分214、一上升部分216及一第二水平部209。如同第2圖中的情況，溝槽220之一切去部形成一水平平面225，其暴露出導電層210的延伸部分之部分的下降部分213及上升部分216。此些所暴露的延伸部分213/216可以類似於第2圖所繪示的方式，提供與垂直取向的導電體連接之用。
【0033】
第5圖中，導電層210之延伸部分的下降部分213係相對於一水平基準以一角度θ來設置。當θ=90°，第5圖之結構可變為與第2圖類似或實質上相同之結構。當0＜θ＜90°，通常採用所示之第5圖的結構形式。
【0034】
第5A圖示出導電層210之第一水平部211的一小部分的第一部分240之細節，並標示出導電層210的一高度為一臨界尺寸D。第5B圖示出所延伸及在溝槽220之水平平面225上所暴露之下降延伸部分213之導電層210相對應的第二部分245之細節。要注意的是，在一水平平面225上所觀察到的延伸部分213的一寬度係具有對應於一臨界尺寸D’的一寬度，其中
sin θ = D/D'，或者
D' = D/sin θ。
因此，當0＜θ＜90°時，D'＞D。舉例來說，當θ為60°時，D'大約為1.15。
【0035】
延伸部分213所增加的寬度(臨界尺寸D’)可改善與垂直取向的導電元件(參照第2圖中的130/132)連接的可靠度。
【0036】
例如在第2及5圖中之範例所繪示的接觸窗結構可根據本發明的一方法來構建。方法中一特定的實施方式係如第6圖中的流程圖所概述。
【0037】
根據所繪示之實施方式，在步驟400，係提供一矽基板300，如第6A圖中所繪示的透視圖。在步驟405，第一光罩(亦即圖案/微影) 304可形成在基板上方，如第6B圖所示畫出待形成於基板中的一溝槽的輪廓。在步驟410，形成溝槽的一蝕刻可根據圖案/微影來進行，形成溝槽320，如第6C圖所示。第3圖以剖面繪示如此形成之一矩形溝槽120的另一範例。如上所述，溝槽可形成其他的輪廓，如第5圖中所繪示的一範例。
【0038】
參照第6D圖，在步驟415，一緩衝材料層305可沉積於基板300及溝槽320上方。如第3B圖之範例所繪示，緩衝材料層105可覆蓋至基板100的一表面103上方，且可內襯於溝槽120的側邊122/124與底部123。
【0039】
在步驟420，一層導電材料(例如多晶矽)可沉積於緩衝材料上方，如第6E圖中所示，且在步驟425，一層絕緣材料(例如氧化物)可沉積於導電層上方。根據步驟430，多晶矽與氧化物的交替沉積可重複步驟420及步驟425，以產生多層的多晶矽及氧化物層(以下稱為OP層312)。
【0040】
在步驟435，一層絕緣材料(例如氧化物350)可沉積於第6E圖的結構上方，以填入溝槽320內，如第6F圖所示。在步驟440，過量的氧化材料可藉由一選擇性的化學機械平坦化(Chemical-Mechanical Planarization, CMP)程序來除去，其結果如第6G圖中所繪示。
【0041】
在步驟445，一第二光罩(例如圖案/微影) 355可形成於第6G圖的表面上方，如第6H圖中所示，以促使溝槽320中OP層312的延伸部分暴露出來。
【0042】
在步驟450，可根據第二光罩355進行一OP深蝕刻程序，以產生導電層之延伸部分在其上暴露的一水平平面325(第6I圖)，使其可用於連接至垂直取向的導電結構。第2圖繪示一範例，一水平平面125暴露出導電層110之延伸部分的部分下降部分113與上升部分116。垂直取向的導電結構130/132係繪示於第2圖中，其係作為與水平平面125中之延伸部分的電性接觸窗。
【0043】
垂直取向的導電結構可以類似於上述參考第1B圖之方式來形成。也就是說，在步驟455，一終止層(其可包括氮化矽)及一層間介電層(InterDielectric Layer, ILD)可沉積在第6I圖之結構上方。在步驟460，可接著根據特定的接觸窗開口，圖案化所產生之結構，並在步驟465，進行一接觸窗蝕刻。
【0044】
當所有至OP層312(第6E至6I圖)的連結在水平平面325(第6I圖)上的一單一層中可使用時，所有的接觸窗開口可具有實質上相同的深寬比，因此，與使用樓梯結構的對應操作相比之下，擴大了穿透氮化矽層有關的製程窗口。如第2圖之描述內容的上述建議，此方法的實施方式可允許形成多餘的接觸窗開口，因而改善如本文敘述所製造的三維記憶體結構的可靠度。
【0045】
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基板
101‧‧‧第一區域
102‧‧‧第二區域
103‧‧‧表面
105‧‧‧緩衝材料層
109‧‧‧第二水平
110‧‧‧導電層
111‧‧‧第一水平部
112‧‧‧OP層對(導電及絕緣層對)
113‧‧‧下降(延伸)部分
114‧‧‧底部分
115‧‧‧絕緣層
116‧‧‧上升部分
120‧‧‧溝槽
125‧‧‧水平平面
127‧‧‧中線
130、132‧‧‧導電結構
150‧‧‧氧化物
3-3’‧‧‧線

Claims (10)

  1. 【第1項】
    一種記憶體元件之接觸窗結構，包括：
    一導電材料及一絕緣材料交替之複數層，水平地位於一結構之一第一區域中的一基板之上；
    一溝槽，形成於該結構的一第二區域中，該第二區域與該第一區域相鄰，該溝槽具有該導電材料及該絕緣材料交替之該些層的複數個延伸部分，該些延伸部分位於該溝槽的至少一側邊上方；以及
    該溝槽之一切去部，該切去部暴露出至一水平平面之一層上方的該導電材料的該些延伸部分，該切去部有效地使該導電材料的該些層與複數個垂直取向的導電結構之間電性連接。
  2. 【第2項】
    如申請專利範圍第1項所述之接觸窗結構，其中該些垂直取向的導電結構係與該導電材料之該些層中所水平暴露出的該些延伸部分電性連接。
  3. 【第3項】
    如申請專利範圍第2項所述之接觸窗結構，更包括複數個多餘的垂直取向的導電結構，與該導電材料之該些層的該些延伸部分形成電性連接。
  4. 【第4項】
    如申請專利範圍第1項所述之接觸窗結構，其中該絕緣材料包括SiCHOx。
  5. 【第5項】
    如申請專利範圍第1項所述之接觸窗結構，其中該絕緣材料包括HfOx、HfON、AlOx、RuOx及TiOx中之一者或多者。
  6. 【第6項】
    如申請專利範圍第1項所述之接觸窗結構，其中該接觸窗結構係用於三維半導體NAND記憶體元件。
  7. 【第7項】
    一種製造記憶體元件之接觸窗結構的方法，包括：
    提供一基板；
    圖案化一溝槽位置於該基板中；
    根據圖案化之該溝槽位置來進行蝕刻，以形成一溝槽於該基板中，該基板未被蝕刻之部分為該基板之一水平部；
    沉積一緩衝材料，覆蓋於該基板之該水平部之上，並內襯(liner)於該溝槽；
    沉積交替之複數個導電層及複數個絕緣層，覆蓋於該水平部上方的該緩衝材料之上，並以交替之該些導電層及該些絕緣層的複數個延伸部分內襯於該溝槽；
    進行蝕刻，以暴露出該溝槽的一部分，進而暴露出該些導電層的該些延伸部分；以及
    提供複數個垂直取向的導電結構，該些垂直取向的導電結構係連接至該些導電層所暴露之該些延伸部分。
  8. 【第8項】
    如申請專利範圍第7項所述之方法，其中該緩衝材料包括氧化物、氮化物、氮氧化物及矽酸鹽中之一者或多者。
  9. 【第9項】
    一種記憶體元件，包括：
    一第一區域，具有實質上為水平取向的導電及絕緣材料交替之複數層，該些層位於該第一區域中；
    一第二區域，與該第一區域相鄰，該第二區域具有一溝槽，該溝槽位於該第二區域中；
    導電及絕緣材料交替之該些層的複數個延伸部分，位於該溝槽之內；以及
    該第二區域之一切去部，該切去部暴露出至實質上為同一層的該些導電層的複數個水平連結。
  10. 【第10項】
    如申請專利範圍第9項所述之記憶體元件，更包括複數個垂直取向的導電體，該些垂直取向的導電體係與該些水平連結電性接觸窗。


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