CN106206541A - 存储器元件的接触窗结构及其制造方法 - Google Patents

存储器元件的接触窗结构及其制造方法 Download PDF

Info

Publication number
CN106206541A
CN106206541A CN201510237742.0A CN201510237742A CN106206541A CN 106206541 A CN106206541 A CN 106206541A CN 201510237742 A CN201510237742 A CN 201510237742A CN 106206541 A CN106206541 A CN 106206541A
Authority
CN
China
Prior art keywords
raceway groove
conductive
substrate
area
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510237742.0A
Other languages
English (en)
Inventor
吴明宗
洪士平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN106206541A publication Critical patent/CN106206541A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种存储器元件的接触窗结构及其制造方法，存储器接触窗结构包括一沟道，位于与层状的导电及绝缘层相邻之处，此些层内衬于沟道的侧边与底部。移除沟道的一部分，以暴露出一表面，在此表面中的一层上方被提供至导电层的电连结。

Description

存储器元件的接触窗结构及其制造方法
技术领域
本发明是有关于一种半导体元件，且特别是有关于一种存储器模块及其制造方法。
背景技术
随着半导体存储器密度的增加，二维结构不再能够达到特定的需求。因此，尽管三维存储器的制造工艺存在着特殊的问题，三维存储器仍变得为人所知。一种在三维空间中产生存储器结构的方法包含形成包括设置于楼梯结构(staircase structures)的水平层中的导电平面或表面的存储器元件。
楼梯结构可先利用绝缘材料(例如氧化物)与导电材料(例如多晶硅)交替的层来形成。后续的掩模/光刻/刻蚀步骤可接着在刻蚀的步骤之间以向后逐渐剥离的光刻胶执行，如此执行单调递增的深度的刻蚀，以产生楼梯结构的多个导电表面。
现有技术中支撑四层的三维存储器元件的楼梯结构被绘示于图1中。此结构包括一基板10，其具有交替设置于基板10上方的导电层15与绝缘层20。此结构已进行多道刻蚀，以形成阶梯或区域25，其暴露出导电层15的表面。导电元件30可连接导电层15至存储器元件中的更高的层(未示出)。
例如所绘示的一楼梯结构可以绝缘材料来填入，例如是氧化物(未示于图1)，开口可形成在氧化物中，使能够与楼梯的阶梯接触窗。接触窗开口可以导电材料来填充，以产生垂直取向的导电元件30，从而提供电传导路径至导电层的表面。
楼梯接触窗结构和其它现有技术中的结构元件以及用于三维存储器元件的制造方法必需应付显着的挑战，诸如控制用于刻蚀以及形成必须用于非常小的阶梯及/或导电层的相当高的深宽比的接触窗开口所需的同步多道步骤程序。
在芯片密度不断地增加之下，上述所提及的问题需要加以解决且必须克服。
因此，对于不需要多样变化及/或相当大的深宽比的以NAND为基础的非易失存储器元件(例如三维(3D)半导体存储器)的接触窗结构具有需求。对于形成如此的三维半导体存储器接触窗结构的方法具有更进一步的需求。
发明内容
本发明提出所提供的一些及其他的需求，在一范例中，是提供一种非易失存储器元件的接触窗结构，例如是一种以NAND为基础的存储器元件的三维(3D)半导体，包括导电材料及绝缘材料交替的多层、一沟道，导电材料及绝缘材料交替的层水平地位于一结构的一第一区域中的一基板之上，沟道形成于结构的一第二区域中，第二区域与第一区域相邻，沟道具有导电材料及绝缘材料交替的层的多个延伸部分，此些延伸部分位于该沟道的至少一侧边上方。沟道的一切去部暴露出至一水平平面的一层上方的导电材料的延伸部分，切去部例如是根据尺寸形成及/或定位，有效地使导电材料的层与多个垂直取向的导电结构之间形成一或多个电性连结。
在一范例中，接触窗结构可包括与导电材料的层中所水平暴露出的延伸部分电性连接的垂直取向的导电结构。在一范例中，导电材料及绝缘材料交替的层的延伸部分可位于沟道的两侧边或一底部上方。在一范例中，多余的垂直取向的导电结构可与导电材料的层的延伸部分连接。
一种形成一接触窗结构的方法的实施方式，例如是以NAND为基础的非易失存储器接触窗结构或三维NAND接触窗结构，可包括提供一基板，图案化一沟道位置于基板中，以及根据图案化的沟道位置来进行刻蚀，以形成一沟道于基板中，基板未被刻蚀的部分为基板的一水平部。一缓冲材料可沉积覆盖至基板的水平部上方，并内衬于沟道。交替的导电层及绝缘层可沉积在缓冲材料上方，以覆盖至基板的水平部上方的缓冲材料之上，并以交替的导电层及绝缘层的延伸部分内衬于沟道。一刻蚀步骤可暴露出沟道的一部分，进而暴露出导电层的延伸部分。可提供垂直取向的导电结构，其被电性连接至导电层所暴露的延伸部分。
虽然为了以功能性阐述配合句子的流畅度来描述结构及方法，应明确了解的是，除非有另外指出，权利要求范围并不以「方式」或「步骤」的限制的任何方式为限，而应根据均等的公平原则下所提供的权利要求范围的含意的全部范围及等同的定义。
本文所描述或参照的任何特征或特征的组合是包括在本发明的范围之内，本发明提供的特征包括以任何不产生冲突，以及从上下文、本说明书及本领域具有通常知识者能明显得知的特征的组合。此外，所描述或参照的任何特征或特征的组合可具体地由本发明的任何实施例中排除。为了概括本发明，是描述或参照本发明的特定的方面、优点以及新颖的特征。当然须了解的是，所有的此些方面、优点以或特征将不一定在本发明的任何特定实施方式中来实现。本发明其它的优点及方面在以下详细描述内容以及随附的权利要求范围中将更为明显。
附图说明
图1A是现有技术中的楼梯接触窗结构的一透视图。
图1B是以八层阶梯的楼梯为基础的现有技术接触窗结构的一简化剖化图。
图2以透视图绘示根据本发明的一非楼梯接触窗结构。
图3A标出在剖面图中，作为制造根据本发明的一非阶梯接触窗结构的一步骤，形成一沟道在一硅基板中的结果。
图3B描述沉积一缓冲材料在图3A的结构上方的结果。
图3C示出包括根据本发明的一沟道的单层三维存储器接触窗结构部分形成的剖面图。
图4是图3A至图3C的沟道的各种替代剖面的截面图形表示。
图5是使用具有一梯形剖面的一沟道的一接触窗结构的透视图。
图5A标出图5的结构中，导电材料及绝缘材料的交替层的一部分细节。
图5B描述图5的结构中，导电层延续的细节性质。
图6是用于形成具有一沟道的一三维接触窗结构的方法的一种实施方式的流程图。
图6A是适用于形成一三维接触窗结构的一基板的透视图。
图6B以透视图绘示，通过掩模可定义图6A的基板中的沟道。
图6C绘示，根据第6B通过掩模可定义基板沟道的结果。
图6D示出沉积一缓冲材料层在图6C的结构上方的结果。
图6E是沉积多个交替的多晶硅/氧化物(OP)层在图6D的结构上方的结果的透视图，此些层延伸至且内衬于沟道中。
图6F描述在填入氧化物之后的图6E的结构。
图6G绘示进行一选择性的化学机械抛光(Chemical-Mechanical Planarization,CMP)工艺在图6F的结构上方的结果。
图6H是一掩模的透视图，用以暴露出在沟道中延续的多晶硅/氧化物层。
图6J绘示在一单一平面中所暴露出的延续的多晶硅/氧化物层。
【符号说明】
10、100、200、300：基板
15、110、210：导电层
20、115、215：绝缘层
21：层间介电质
25：阶梯、区域
30：导电元件
101：第一区域
102：第二区域
103、107：表面
105：缓冲材料层
109、209：第二水平部
111、211：第一水平部
112、212：OP层对(导电及绝缘层对)
113、213：下降(延伸)部分
114、214：底部分
116、216：上升部分
120、220、320：沟道
121：矩形的轮廓
122：第一侧边
123：底部
124：第二侧边
125、225、325：水平平面
127：中线
130、132：导电结构
150、350：氧化物
205：缓冲材料
240：第一区域
245：第二区域
291-298：接触窗开口
400、405、410、415、420、425、430、435、440、445、450、455、460、465、470：步骤
304：第一掩模
305：缓冲材料层
312：OP层(多晶硅及氧化物层)
355：第二掩模
3-3’：线
a：顶部厚度
b：沟道侧壁最小厚度
c：沟道侧壁最大厚度
d：沟道底部厚度
w：沟道宽度
θ：角度
D、D’：临界尺寸
具体实施方式
现描述本发明的范例并绘示于所附的图式中，其中的例子在某些实施方式中被解释为按照比例绘制，而在其它实施方式中的每个例子并未按比 例绘制。在某些方面中，图式与叙述内容中相似或相同的参考标号用来意指相同、相似或类似的部件及/或元件，而其它的实施方式将不使用相同的方式。根据某些实施方式，例如是顶、底、左、右、上、下、上方、之上、之下、下方、后、前的方向用语是被理解为字面上的用语，而其它的实施方式将不使用相同的方式。本发明可与各种集成电路制造以及其它传统上在现有技术中所使用的技术配合来实现，且仅有这么多传统上所实现的工艺步骤是包括在本文中，其需要用来提供对本发明的理解。本发明具有适用于半导体元件与一般工艺的领域。然而，为了说明的目的，下述的描述内容涉及一种用于三维(3D)半导体存储器的接触窗结构以及一种相关的制造方法。本发明并不限于如此的三维半导体存储器接触窗结构以及相关的制造方法，且可具有对其它接触窗结构以及制造方法的适用性，例如是以NAND为基础的非易失存储器元件的接触窗结构及其制造方法。
更具体地请参照图式，图1绘示八个阶段的楼梯结构局部完成的三维存储器元件的一简化图的范例。如图1A所示，此元件在绝缘层20上方形成有一层间介电质(InterLayer Dielectric,ILD)21，其具有形成在其中的接触窗开口291-298。接触窗开口291-298具有改变或不同深宽比的特征。
根据现有技术中的一个代表性的方法，接触窗开口291-298的形成可能涉及多个阶段的刻蚀工艺。举例来说，八个阶段的楼梯结构可被一刻蚀终止层(Etch Stop Layer,ESL，未示于图1A中)所覆盖。接着可沉积层间介电质21，之后可再根据特定的接触窗开口进行图案化。层间介电质的刻蚀工艺可将层间介电质材料从每个接触窗开口移除，并在刻蚀终止层上方停止。实现接触窗开口291-298的形成可使用例如是一穿透(Break Through,BT)工艺来完成，以穿透刻蚀终止层，并在导电层15上方停止。以导电材料填充接触窗开口，产生与个别的导电层15的接触窗。
由于接触窗开口之间(例如接触窗开口298及291)范围广泛的深宽比，刻蚀终止层的穿透步骤的工艺窗口非常狭窄。这些深宽比可在2：1、3：1或更多的范围内变化，在剩余的接触窗开口(特别是接触窗开口291)中的层间介电质材料被除去之前，可能会使在接触窗开口298中的刻蚀终止层受到一个相当大量的过度刻蚀。当接触窗开口298中的层间介电质的刻蚀工艺完成之前，层间介电质的刻蚀工艺不得穿过接触窗开口291中的刻蚀 终止层。
图2绘示本文中详细描述的一种用于一三维半导体NAND存储器元件的接触窗结构，其不采用阶梯状结构，因此避免了前述所提到的问题。在图2中所绘示的范例包括一基板100，其可由一适合的材料所形成，例如是硅。图2的结构包括一缓冲材料层105，其覆盖至基板100上方，且更包括导电材料110与绝缘材料115交替的层。
导电材料110可包括任何合适的导电材料，例如包括多晶硅、金属、任何其它导电化合物，及/或例如是铝、铜、钨、钛、钴、镍、氮化钛、氮化钽、氮化钽铝及其类似物的材料的组合。
绝缘材料115的层举例来说可由氧化物所形成，例如是硅的氧化物，包括二氧化硅、掺碳氧化硅(SiOC)或含氟二氧化硅(SiOF)，及/或氮化物、氮氧化物、硅酸盐及其类似物。实施方式可包含低介电常数(low-k)的材料，其具有比二氧化硅还要低的介电常数，较佳地可例如是SiCHOx(x为一正整数)。其它实施方式可使用高介电常数(high-k)的材料，其具有比二氧化硅还要高的介电常数，例如是HfOx、HfON、AlOx、RuOx、TiOx(x为一正整数)及其类似物。
成对的导电/绝缘层110/115(在本文中可称为OP层对112)可水平地配置于结构的一第一区域101中的基板100之上。
一沟道120可形成在与基板100的第一区域101相邻的一第二区域102之中，如图3A中所绘示，其中图3A是沿着图2的线3-3’(通过中线127)所取的剖面的结构部分完成的描述图。基板100可具有实质上为水平的一表面103。沟道120的尺寸可根据所支撑的接触窗层的数量来选择。举例来说，当使用四(4)接触窗层(亦即，四对的导电/绝缘层)时，沟道可具有最小为约2000埃的一深度。沟道典型的深度值可为约5500埃且沟道120的一宽度可具有最小为约360纳米的值。在此情况下，沟道宽度典型的值是约550纳米。
缓冲材料层105可在图3A的结构的基板100及沟道120上方形成，如图3B中所示。例如由缓冲材料层105所组成的缓冲材料可为任何合适的缓冲材料。有益的缓冲材料的例子包括氧化物、氮化物、氮氧化物、硅酸盐及其类似物中的一者或多者。缓冲材料层105可包括实质上为水平的 一表面107，且可覆盖至第一/第二侧边122/124、沟道120的底部123以及基板100的表面103上方。缓冲材料105的一厚度可根据缓冲材料的阶梯覆盖率(step coverage)及平整度(conformity)参数而改变。图3B标示了缓冲材料层105的尺寸，包括一顶部厚度a、一沟道侧壁最小厚度b、一沟道侧壁最大厚度c、一沟道底部厚度d以及一沟道宽度w。表1提供关于图3B所给定的尺寸特征的比例的一览表。理想的情况是使侧壁阶梯覆盖率b/a尽可能地小，较低的b/a值使沟道宽度w的值较小，其可减小单元面积。
表1
参数 定义 大约范围 典型的大约值
侧壁阶梯覆盖率 b/a 0.05 to 1.00 0.1
平整度 b/c 0.05 to 1.00 1.00
底部阶梯覆盖率 d/a 0.05 to 1.00 0.5
突出率(Overhang) (c-b)/b 0 to 1.00 0
图3C的结构可具有连续地沉积在缓冲材料层105上方的一层导电材料110与一层绝缘材料115(亦即，一OP层对112)。导电层110的一第一水平部111可覆盖至缓冲材料层105的水平表面107上方。在一范例中，导电层110的第一水平部111是与配置于缓冲材料层105之上的一下降延伸部分113接触窗，且部分设置于沟道120之内并覆盖第一侧边122。也就是说，导电材料的下降部分113形成导电层110的第一水平部111的电性延伸部分。如图3C所绘示的范例所示，导电层110的延伸部分可延伸至沉积于沟道120中的导电材料的一底部分114，并延伸至覆盖缓冲材料层105的导电材料的一上升部分116。导电材料的此四部分111、113、114及116被电性连接于彼此，且可形成一连续导电体。
在其他例子中，图3C的结构可在图3C所示的结构上方再覆盖额外的OP层对112的方式延伸。具有四对的OP层对112的结构范例是如图2中所示。
接着请参照图2，在以氧化物150填入之后，可移除一部分的沟道120(例如通过掩模/光刻/刻蚀程序)，接着形成一水平平面125于个别导电 层110的延伸部分在实质上为同一层上所暴露的处上方。此结构可以绝缘材料(例如氧化物，未示出)填入，在其中可形成接触窗开口，接触窗开口可由导电材料所填充，以形成一第一组垂直取向的导电结构130。重要的是，与图1及图1A中所绘示的现有技术中的楼梯结构相比，垂直取向的导电结构130是形成在接触窗开口之中，接触窗开口具有相同或实质上相同的深宽比。因此，所绘示的结构的使用可提供现有技术中的楼梯结构所没有的优点，当OP层对112的数量增加，其优势将增加、或变得更为显着。当OP层对112的数量变多(例如8、16、24、32、…、72)，可增加所期望的沟道宽度，以容纳相对多数量的个别导电层。经由此改变所消耗的半导体真实状况(real estate)引起的任何缺点可具有补偿的优点，当与楼梯结构相较之下，由于较小的深宽比及/或深宽比的变异较小，此些补偿的优点包括改善的可靠度及易于形成接触窗开口。
根据图2中所绘示的范例，导电层110包括一第一水平部111，且延伸至位于沟道的第一侧边122上方的一下降部分113、位于沟道120的底部123上方的一底部分114、位于沟道120的第二侧边124上方的一上升部分116，以及一第二水平部109。此外，要注意的是，绝缘层115可始终与相对应的导电层110成对，以形成OP层对112。
除了已描述的第一组垂直取向的导电结构130外，还可提供一第二组垂直取向的导电结构132，其连接至导电层110的延伸部分的上升部分116。导电结构132可提供多余的连接至导电层110，如此改善接触窗结构的可靠度。
若没有多余的连接，可以省略导电层110的延伸部分(亦即伸出部分)的底部分114及上升部分116，使沟道的宽度减少。在此些情况下，导电层110的伸出部分的下降部分113具有使导电层110的x-y方向改变为x-z方向的影响，以促使导电层110的伸出部分连接至具有一实质上为固定的深宽比的第一组垂直取向的导电结构130。
如图2、图3A、图3B及图3C所绘示的沟道120可透过所绘示的范例中一矩形的轮廓121形状(图3A)来作部分的描述。在其它情况下，沟道120的轮廓可以不同形状展现。某些替代形状的范例是绘示在图4中，包括一方形轮廓(图4A)、具有垂直尺寸大于水平尺寸的一矩形轮廓(图4B)， 以及具有水平尺寸大于垂直尺寸的另一矩形轮廓(图4C)。非矩形轮廓的沟道也可使用，包括具有上基底的长度大于下基底的长度的一第一梯型轮廓(图4D)、具有下基底的长度大于上基底的长度的第二梯型轮廓(图4E)、一三角形的轮廓(图4F)，以及部分为圆弧的轮廓(图4G)。此些范例是暗示可使用的轮廓种类，而并非为本发明的限制。如此，沟道120可透过基于任何合适的轮廓的形状来作至少部分的描述，例如为基于任何多边形或多边形的组合，亦即一多边形轮廓。
使用一梯形沟道轮廓的一接触窗结构的一特定范例是绘示于图5中。图5中除了梯形形状的沟道220以外的接触窗结构可如图3A至图3C中所绘示的结构。所绘示的范例包括一基板200，其是由一层缓冲材料205所覆盖，缓冲材料205是由包括导电层210及绝缘层215的OP层对212所覆盖。导电层包括一第一水平部211、一下降部分213、一底部分214、一上升部分216及一第二水平部209。如同图2中的情况，沟道220的一切去部形成一水平平面225，其暴露出导电层210的延伸部分的部分的下降部分213及上升部分216。此些所暴露的延伸部分213/216可以类似于图2所绘示的方式，提供与垂直取向的导电体连接之用。
图5中，导电层210的延伸部分的下降部分213是相对于一水平基准以一角度θ来设置。当θ＝90°，图5的结构可变为与图2类似或实质上相同的结构。当0<θ<90°，通常采用所示的图5的结构形式。
图5A示出导电层210的第一水平部211的一小部分的第一区域240的细节，并标示出导电层210的一高度为一临界尺寸D。图5B示出所延伸及在沟道220的水平平面225上所暴露的下降延伸部分213的导电层210相对应的第二区域245的细节。要注意的是，在一水平平面225上所观察到的延伸部分213的一宽度的具有对应于一临界尺寸D’的一宽度，其中
sinθ＝D/D'，或者
D'＝D/sinθ。
因此，当0<θ<90°时，D'>D。举例来说，当θ为60°时，D'大约为1.15。
延伸部分213所增加的宽度(临界尺寸D’)可改善与垂直取向的导电元 件(参照图2中的130/132)连接的可靠度。
例如在图2及图5中的范例所绘示的接触窗结构可根据本发明的一方法来构建。方法中一特定的实施方式是如图6中的流程图所概述。
根据所绘示的实施方式，在步骤400，是提供一硅基板300，如图6A中所绘示的透视图。在步骤405，第一掩模(亦即图案/光刻)304可形成在基板上方，如图6B所示画出待形成于基板中的一沟道的轮廓。在步骤410，形成沟道的一刻蚀可根据图案/光刻来进行，形成沟道320，如图6C所示。图3以剖面绘示如此形成的一矩形沟道120的另一范例。如上所述，沟道可形成其他的轮廓，如图5中所绘示的一范例。
参照图6D，在步骤415，一缓冲材料层305可沉积于基板300及沟道320上方。如图3B的范例所绘示，缓冲材料层105可覆盖至基板100的一表面103上方，且可内衬于沟道120的侧边122/124与底部123。
在步骤420，一层导电材料(例如多晶硅)可沉积于缓冲材料上方，如图6E中所示，且在步骤425，一层绝缘材料(例如氧化物)可沉积于导电层上方。根据步骤430，多晶硅与氧化物的交替沉积可重复步骤420及步骤425，以产生多层的多晶硅及氧化物层(以下称为OP层312)。
在步骤435，一层绝缘材料(例如氧化物350)可沉积于图6E的结构上方，以填入沟道320内，如图6F所示。在步骤440，过量的氧化材料可通过一选择性的化学机械抛光(Chemical-Mechanical Planarization,CMP)程序来除去，其结果如图6G中所绘示。
在步骤445，一第二掩模(例如图案/光刻)355可形成于图6G的表面上方，如图6H中所示，以促使沟道320中OP层312的延伸部分暴露出来。
在步骤450，可根据第二掩模355进行一OP深刻蚀程序，以产生导电层的延伸部分在其上暴露的一水平平面325(图6J)，使其可用于连接至垂直取向的导电结构。图2绘示一范例，一水平平面125暴露出导电层110的延伸部分的部分下降部分113与上升部分116。垂直取向的导电结构130/132是绘示于图2中，其是作为与水平平面125中的延伸部分的电性接触窗。
垂直取向的导电结构可以类似于上述参考图1A的方式来形成。也就 是说，在步骤455，一终止层(其可包括氮化硅)及一层间介电层(InterDielectric Layer,ILD)可沉积在图6J的结构上方。在步骤460，可接着根据特定的接触窗开口，图案化所产生的结构，并在步骤465，进行一接触窗刻蚀。
当所有至OP层312(第6E至6J图)的连结在水平平面325(图6J)上的一单一层中可使用时，所有的接触窗开口可具有实质上相同的深宽比，因此，与使用楼梯结构的对应操作相比之下，扩大了穿透氮化硅层有关的工艺窗口。如图2的描述内容的上述建议，此方法的实施方式可允许形成多余的接触窗开口，因而改善如本文叙述所制造的三维存储器结构的可靠度。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种存储器元件的接触窗结构，包括：
一导电材料及一绝缘材料交替的多层，水平地位于一结构的一第一区域中的一基板之上；
一沟道，形成于该结构的一第二区域中，该第二区域与该第一区域相邻，该沟道具有该导电材料及该绝缘材料交替的这些层的多个延伸部分，这些延伸部分位于该沟道的至少一侧边上方；以及
该沟道的一切去部，该切去部暴露出至一水平平面的一层上方的该导电材料的这些延伸部分，该切去部有效地使该导电材料的这些层与多个垂直取向的导电结构之间电性连接。
2.根据权利要求1所述的接触窗结构，其中这些垂直取向的导电结构是与该导电材料的这些层中所水平暴露出的这些延伸部分电性连接。
3.根据权利要求2所述的接触窗结构，更包括多个多余的垂直取向的导电结构，与该导电材料的这些层的这些延伸部分形成电性连接。
4.根据权利要求1所述的接触窗结构，其中该绝缘材料包括SiCHOx。
5.根据权利要求1所述的接触窗结构，其中该绝缘材料包括HfOx、HfON、AlOx、RuOx及TiOx中之一者或多者。
6.根据权利要求1所述的接触窗结构，其中该接触窗结构是用于一三维半导体NAND存储器元件。
7.一种制造存储器元件的接触窗结构的方法，包括：
提供一基板；
图案化一沟道位置于该基板中；
根据图案化的该沟道位置来进行刻蚀，以形成一沟道于该基板中，该基板未被刻蚀的部分为该基板的一水平部；
沉积一缓冲材料，覆盖于该基板的该水平部之上，并内衬(liner)于该沟道；
沉积交替的多个导电层及多个绝缘层，覆盖于该水平部上方的该缓冲材料之上，并以交替的这些导电层及这些绝缘层的多个延伸部分内衬于该沟道；
进行刻蚀，以暴露出该沟道的一部分，进而暴露出这些导电层的这些延伸部分；以及
提供多个垂直取向的导电结构，这些垂直取向的导电结构被连接至这些导电层所暴露的这些延伸部分。
8.根据权利要求7所述的方法，其中该缓冲材料包括氧化物、氮化物、氮氧化物及硅酸盐中之一者或多者。
9.一种存储器元件，包括：
一第一区域，具有为水平取向的导电及绝缘材料交替的多层，这些层位于该第一区域中；
一第二区域，与该第一区域相邻，该第二区域具有一沟道，该沟道位于该第二区域中；
导电及绝缘材料交替的这些层的多个延伸部分，位于该沟道之内；以及
该第二区域的一切去部，该切去部暴露出至为同一层的这些导电层的多个水平连结。
10.根据权利要求9所述的存储器元件，更包括多个垂直取向的导电体，这些垂直取向的导电体是与这些水平连结电性接触窗。
CN201510237742.0A 2014-11-12 2015-05-12 存储器元件的接触窗结构及其制造方法 Pending CN106206541A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/539,368 2014-11-12
US14/539,368 US9418939B2 (en) 2014-11-12 2014-11-12 Contact structure for NAND based non-volatile memory device and a method of manufacture

Publications (1)

Publication Number Publication Date
CN106206541A true CN106206541A (zh) 2016-12-07

Family

ID=53524655

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510237742.0A Pending CN106206541A (zh) 2014-11-12 2015-05-12 存储器元件的接触窗结构及其制造方法

Country Status (4)

Country Link
US (1) US9418939B2 (zh)
EP (1) EP3021360A1 (zh)
CN (1) CN106206541A (zh)
TW (1) TWI570841B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102327422B1 (ko) * 2014-07-08 2021-11-17 인텔 코포레이션 스루-바디 비아 라이너 퇴적
US10134672B2 (en) * 2016-03-15 2018-11-20 Toshiba Memory Corporation Semiconductor memory device having a stepped structure and contact wirings formed thereon
US10192877B2 (en) * 2017-03-07 2019-01-29 Sandisk Technologies Llc Three-dimensional memory device with level-shifted staircase structures and method of making thereof
US10546870B2 (en) 2018-01-18 2020-01-28 Sandisk Technologies Llc Three-dimensional memory device containing offset column stairs and method of making the same
US10804284B2 (en) 2018-04-11 2020-10-13 Sandisk Technologies Llc Three-dimensional memory device containing bidirectional taper staircases and methods of making the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110198687A1 (en) * 2008-10-09 2011-08-18 Snu R & Db Foundation High-density flash memory cell stack, cell stack string, and fabrication method thereof
TW201428893A (zh) * 2013-01-09 2014-07-16 Macronix Int Co Ltd 積體電路裝置及其製造方法
US20140264898A1 (en) * 2013-03-13 2014-09-18 Macronix International Co., Ltd. 3-D IC Device with Enhanced Contact Area

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8138607B2 (en) * 2009-04-15 2012-03-20 International Business Machines Corporation Metal fill structures for reducing parasitic capacitance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110198687A1 (en) * 2008-10-09 2011-08-18 Snu R & Db Foundation High-density flash memory cell stack, cell stack string, and fabrication method thereof
TW201428893A (zh) * 2013-01-09 2014-07-16 Macronix Int Co Ltd 積體電路裝置及其製造方法
US20140264898A1 (en) * 2013-03-13 2014-09-18 Macronix International Co., Ltd. 3-D IC Device with Enhanced Contact Area

Also Published As

Publication number Publication date
TW201618229A (zh) 2016-05-16
EP3021360A1 (en) 2016-05-18
US20160133568A1 (en) 2016-05-12
US9418939B2 (en) 2016-08-16
TWI570841B (zh) 2017-02-11

Similar Documents

Publication Publication Date Title
CN111933576B (zh) 三维存储器设备的接合开口结构及其形成方法
TWI638441B (zh) 積體電路及其製造方法
CN106206541A (zh) 存储器元件的接触窗结构及其制造方法
US10546743B2 (en) Advanced interconnect with air gap
US11417665B2 (en) Semiconductor devices
US6972451B2 (en) Trench capacitor in a substrate with two floating electrodes independent from the substrate
US20140264483A1 (en) Metal gate structures for field effect transistors and method of fabrication
CN102569248B (zh) 具有掩埋栅的半导体器件及其制造方法
US8569168B2 (en) Dual-metal self-aligned wires and vias
US9324709B2 (en) Self-aligned gate contact structure
US10403574B2 (en) Method to reduce resistance for a copper (Cu) interconnect landing on multilayered metal contacts, and semiconductor structures formed therefrom
CN106941091A (zh) 内连线结构、内连线布局结构及其制作方法
CN110718501A (zh) 间隙填充方法以及使用该方法制造半导体器件的方法
CN106920799B (zh) 半导体结构及其制造方法
US11239247B2 (en) Memory device and method for forming the same
US7994642B2 (en) Semiconductor device which includes contact plug and embedded interconnection connected to contact plug
KR20220134410A (ko) 날카로운 모서리를 갖는 상호접속 피처 및 이를 형성하는 방법
CN105448924B (zh) 具低介电常数绝缘材料的三维存储器装置及其制造方法
KR20210057249A (ko) 반도체 소자 및 그의 제조 방법
JP2008010551A (ja) 半導体装置およびその製造方法
CN101527296B (zh) 集成电路及其制造方法
US20160064269A1 (en) Semiconductor device and manufacturing method thereof
JP4770841B2 (ja) 半導体装置
US11984359B2 (en) Semiconductor device with spacers for self aligned vias
CN106505001A (zh) 半导体结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20161207