TW201428893A

TW201428893A - 積體電路裝置及其製造方法

Info

Publication number: TW201428893A
Application number: TW102100812A
Authority: TW
Inventors: Yi-Hsuan Hsiao; Yen-Hao Shih; Hang-Ting Lue; Shih-Hung Chen
Original assignee: Macronix Int Co Ltd
Priority date: 2013-01-09
Filing date: 2013-01-09
Publication date: 2014-07-16
Also published as: TWI480979B

Abstract

一種積體電路裝置包括一基板，基板包括一第一區與一第二區。一凹處形成於第一區中。一具有交替排列的複數個主動層與複數個絕緣層之堆疊沉積在凹處中。堆疊包括一特定絕緣層，特定絕緣層具有一第一厚度，其中第一厚度、主動層的厚度以及堆疊中的其他絕緣層的厚度的總和實質上等於凹處的深度。第一厚度與堆疊中除了該特定絕緣層外的其他絕緣層的厚度的差值是在凹處的深度、主動層的厚度以及絕緣層的厚度的製程差異的範圍內。裝置包括一平坦化表面，平坦化表面位在第一區與第二區之上，其中最上層者的主動層的上表面低於平坦化表面。

Description

積體電路裝置及其製造方法

本發明是有關於一種堆疊的電晶體結構，例如是可用在高密度三維(3D)的記憶體裝置，及其他可利用堆疊的電晶體結構的記憶體裝置。

高密度三維(3D)的記憶體裝置包括記憶胞(memory cells)之堆疊多層平面及週邊電路(peripheral circuits)。週邊電路例如可包括控制編輯、抹除、及讀取操作記憶胞的電路。金屬層、導電(conductive)層或半導體層可電性連接週邊電路至記憶胞。通常，週邊電路係以互補式金屬氧化半導體(CMOS，complementary metal-oxide-semiconductor)技術製造，而記憶胞之堆疊多層平面由不同的技術製造，例如是電荷捕獲記憶體技術(charge trapping memory technologies)，而電荷捕獲記憶體技術需要的流程步驟與形成週邊電路的流程步驟不同。

理想的三維記憶體裝置，是提供利於將三維的記憶體裝置的週邊電路與記憶胞之堆疊多層平面整合之技術。

本發明提供一種整合三維記憶體裝置中之週邊電路和記憶胞之堆疊多層平面的技術。依據此技術，積體電路裝置包括一基板，基板包括第一區與第二區。在第一區中形成凹處(pit)。在凹處中沉積主動層與絕緣層交替排列而成的堆疊。

堆疊包括一特定絕緣層。特定絕緣層具有一第一厚度，其中第一厚度、主動層的多個厚度以及堆疊中的其他絕緣層的厚度的總和實質上等於凹處的深度。第一厚度與堆疊中除了該特定絕緣層外的其他絕緣層的厚度具有一差值，此差值是在凹處的深度、主動層的厚度以及絕緣層的厚度的製程差異的一範圍內。裝置包括一平坦化表面位於第一區與第二區之上，其中主動層的最上層者具有一上表面低於(below)平坦化表面。

依據此技術的方法包括蝕刻基板以形成一凹處，其中凹處具有低於基板之一上表面的一目標深度(target depth)，以及量測蝕刻而成之凹處的深度。此方法包括沉積一堆疊至少在基板上的蝕刻的凹處中，堆疊包括交替排列的複數個主動層與複數個絕緣層，其中堆疊中的至少一絕緣層具有一厚度，此絕緣層的厚度依據目標深度與蝕刻的凹處(etched pit)的量測深度的差值。方法包括進行一平坦化製程，以提供一平坦化表面(planarized surface)。

為了對本發明之上述特徵、優點及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

以下特舉實施例並配合所附圖式第1至18圖對本發明作詳細描述。

第1圖繪示三維反及閘(NAND)快閃記憶體裝置的透視圖。如第1圖所示之裝置包括由複數個主動線與複數個絕緣線交替排列的複數個堆疊。圖示中之絕緣材料係移除以曝露出(expose)額外的結構。例如，移除在堆疊中的半導體線之間的絕緣線，以及移除在半導體線之堆疊之間的絕緣線。本說明書中係以三維記憶體陣列為例描述此結構的某些細節，三維記憶體陣列可製造在半導體基板上的凹陷區(recessed area)或凹處(pit)中，並與在基板上凹處外側的週邊電路組合。以描述於此的技術亦可形成其他多層電路結構。

如第1圖所示，在絕緣層上形成多層陣列，多層陣列包括複數條字元線(word lines)125-1、...、125-N，此些字元線共形於(conformal)複數個堆疊。複數個堆疊包括多層平面(multiple planes)中的半導體線112、113、114與115。在相同平面中的半導體線由位元線結構(如102B)電性耦接在一起。

半導體線，例如半導體線112、113、114與115，終止(terminate)於位元線結構(Bit line structures)112A、113A、114A與115A。如圖式所示，這些位元線結構112A、113A、114A與115A電性連接至不同的位元線，以連接到解碼電路(decoding circuitry)進而在陣列內選擇平面(select planes)。這些位元線結構112A、113A、114A與115A可在定義(defined)複數個堆疊時同時圖案化。

半導體線，例如半導體線102、103、104與105，終止於位元線結構102B、103B、104B與105B。如圖式所示，這些位元線結構102B、103B、104B與105B電性連接至不同的位元線，以連接到解碼電路進而在陣列內選擇平面。這些位元線結構102B、103B、104B與105B可在定義複數個堆疊時同時圖案化。

任一給定(given)的半導體線之堆疊耦接至位元線結構112A、113A、114A與115A以及位元線結構102B、103B、104B與105B之兩者其中之一，但並非同時耦接至兩者。一個半導體位元線之堆疊具有從位元線端點到源極線端點的方向性(orientation)和源極線端點到位元線端點的方向性之兩個相反方向的其中之一。舉例來說，半導體線112、113、114與115之堆疊具有從位元線端點到源極線端點的方向性，而半導體線102、103、104與105之堆疊具有從源極線端點到位元線端點的方向性。

半導體線112、113、114與115之堆疊經由位元線結構112A、113A、114A與115A終止於一端點，而半導體線堆疊112、113、114與115通過串選擇線(SSL)閘極結構119、接地選擇線(ground select line，GSL)126、字元線(WL)125-1至字元線125-N以及接地選擇線127，終止於在另一端點的源極線128。半導體線112、113、114與115之堆疊並未接至(reach)位元線結構102B、103B、104B與105B。

半導體線102、103、104與105之堆疊經由位元線結構102B、103B、104B與105B終止於一端點，而半導體線堆疊102、103、104與105通過串選擇線閘極結構109、接地選擇線127、字元線125-N至字元線125-1以及接地選擇線126，終止於在另一端點的源極線(被圖中的其他部分所遮蔽)。半導體線102、103、104與105之堆疊並未接至位元線結構112A、1103A、114A與115A。

記憶體材料層設置在半導體線112-115與102-105表面以及複數條字元線125-1至125-N之間的交叉點(cross-points)之界面區域中。類似於字元線，接地選擇線126與127共形於複數個堆疊。

各個半導體線之堆疊經由位元線結構終止於一端，且經由源極線止於另一端。例如，半導體線112、113、114與115之堆疊終止於位元線結構112A、113A、114A與115A端，而另一端則終止於源極線128端。在第1圖的近端處，每間隔一個的半導體線之堆疊(例如是偶數個或奇數個的半導體線之堆疊)終止於位元線結構102B、103B、104B與105B端，每間隔一個的另一組半導體線之堆疊終止於分隔開來的源極線。在第1圖的遠端處，每間隔一個的半導體線之堆疊終止於位元線結構112A、113A、114A與115A端，及每間隔一個的另一組半導體線之堆疊終止於分隔開來的源極線。

位元線與串選擇線形成在金屬層ML1、ML2與ML3上。位元線耦接至平面解碼裝置(plane decoder)(未繪示)。串選擇線耦接至串選擇線解碼裝置(未繪示)。

在定義字元線125-1至125-N的步驟中，接地選擇線126與127可同時圖案化。接地選擇裝置(Ground select devices)形成在複數個堆疊的表面與接地選擇線126與127之間的交叉點上。在定義字元線125-1至125-N的步驟中，串選擇線閘極結構119與109可同時圖案化。串選擇裝置(string select devices)形成在複數個堆疊的表面與串選擇線閘極結構119與109之間的交叉點上。此些裝置耦接至解碼電路以選擇在陣列中的特定堆疊內的串。

第2圖繪示另一三維反及閘(NAND)快閃記憶體裝置的透視圖。記憶體裝置包括記憶胞的NAND串的陣列(array of NAND strings of memory cells)，並且，記憶體裝置可以是雙閘極垂直通道記憶體陣列(double-gate vertical channel memory array，DGVC)。記憶體裝置包括積體電路基板201以及複數個具有交替排列的導電條與絕緣材料之堆疊(stacks of conductive strips)。此些堆疊至少包括複數個導電條的一底部平面(bottom plane)GSL、複數個導電條的中間平面(intermediate planes)WL以及複數個導電條的上部平面(top plane)SSL。舉例而言，堆疊210包括導電條的底部平面GSL、複數個導電條的中間平面WL₀至WL_N-1以及導電條的上部平面SSLs，其中N可為8、16、32、64等。圖式中移除絕緣材料以露出(expose)額外的結構。例如，移除在堆疊中的導電條(conductive strips)之間的絕緣材料，以及移除在導電條之堆疊之間的絕緣材料。

如第2圖所示，複數條位元線結構正交地配置在複數個堆疊之上且具有共形於複數個堆疊的表面。複數個位元線結構包括在堆疊之間(inter-stack)的半導體本體元件(semiconductor body elements)220以及在堆疊之上的連接元件(linking elements)230，連接元件230連接半導體本體元件220。

記憶體裝置包括在交叉點(cross-points)280的界面區域中的記憶體元件，交叉點280位在堆疊中的複數個中間平面WLs中的導電條側邊表面(side surfaces)和複數個位元線結構的堆疊間半導體本體元件220之間。

參考導體(reference conductor)260設置在導電條的底部平面GSL與積體電路基板201之間。至少一參考線(reference line)結構正交地配置在複數個堆疊之上，參考線結構包括在堆疊之間的堆疊間半導體元件240以及在堆疊210之上的連接元件(linking element)250，而堆疊間半導體元件240電性通信(electrical communication)於參考導體260，連接元件250連接堆疊間半導體本體元件240。堆疊間半導體元件240具有比半導體本體元件220較高的導電性(conductivity)。

記憶體裝置包括串選擇開關(string select switches)290與參考選擇開關(reference select switches)270，串選擇開關290位於導電條的上部平面的界面區域，參考選擇開關270位於導電條的底部平面GSL的界面區域。

如第2圖所示，記憶體裝置可更包括解碼電路，解碼電路耦接至複數個堆疊中的導電條。解碼電路可包括字元線解碼電路及串選擇線(string selection line)解碼電路，串選擇線解碼電路耦接至複數個堆疊中的導電條的上部平面SSLs。導電條的上部平面中的串選擇線獨立地(independently)耦接至串選擇線解碼電路，且由串選擇線解碼電路控制。

位於中間平面WLs中的導電條與位於底部平面GSL中的導電條連接在一起，以減少解碼裝置面積(areas)，並進而減少記憶體裝置的整體尺寸(overall size)。位於上部平面SSLs中的導電條為單獨進行解碼以達到正確的位元線解碼(bit line decoding)。

記憶體裝置可包括連接元件，例如是連接元件261與262，以及層間連接器(interlayer connectors)，例如是層間連接器271與272。連接元件連接中間平面WL中的字元線組，層間連接器耦接至連接元件261與262中的著陸區(landing areas)及字元線解碼電路(未繪示)。著陸區在層間連接器下表面與層間連接器上表面之間的界面區。

如第2圖所示，用於複數個中間平面中的多層(multiple layers)上的字元線組的層間連接器(如271與272)配置在階梯狀結構(staircase structure)中，且層間連接器(如271與272)連接至複數個中間平面中的兩個不同層的著陸區。針對記憶胞陣列和一個周邊區域(如在第3圖中的318)及周圍電路元件(components of peripheral circuits)，階梯狀結構可形成在靠近記憶胞區的邊界(如在第3圖中的312)的垂直接觸區(vertical contact region)(如在第3圖中的314)中。垂直接觸區可包括連接元件261與262及層間連接器271與272。

記憶體裝置可包括接地選擇線解碼電路(ground selection line decoding circuits)，接地選擇線解碼電路耦接至複數個堆疊中的至少一導電條的底部平面GSL。記憶體裝置可包括連接元件，例如是連接元件263，以及層間連接器，例如是層間連接器273。連接元件連接導電條的底部平面GSL中的接地選擇線組(sets of ground selection lines)，，層間連接器耦接至連接元件中的著陸區及接地選擇線解碼電路(未繪示)。著陸區在層間連接器下表面與連接元件上表面之間的界面區，層間連接器例如是層間連接器273，連接元件例如是連接元件263。垂直接觸區(如在第3圖中的314)亦可包括連接元件263及層間連接器273。

如第2圖所示，記憶體裝置包括第一重疊導電層(first overlying conductive layer)(未繪示)連接至複數條位元線結構，位元線結構且包括耦接至感應電路(sensing circuits)的複數條全域位元線(global bit lines)。記憶體裝置亦包括第二重疊導電層(second overlying conductive layer)(未繪示)連接至至少一參考導體結構(reference conductor structure)，參考導體結構耦接至參考電壓源(reference voltage source)。

三維記憶體(3D)裝置，例如是如第1與2圖所示的結構以及其他包括主動層與絕緣層交替排列之堆疊的三維(3D)記憶體裝置的結構，係包括如本文所述的週邊電路元件以及主動線與絕緣線交替排列的的堆疊(stacks of active layers alternating with insulating lines)。週邊電路元件可製造在積體電路裝置的基板的平面表面上以控制裝置的功能。堆疊可製造在基板中的平面表面下方的凹處中。凹處的深度係決定於堆疊的凹處中任何的主動線與絕緣線沉積前。但由於在蝕刻凹處時的製程差異(process variation)，凹處的實際深度是直到凹處蝕刻完成後才能得知。另外，由於在沉積主動線和絕緣線時的製程差異，堆疊的實際厚度是直到沉積後才能得知。在整合週邊電路元件及堆疊時，在沉積製程後，可進行一平坦化製程(planarization process)於堆疊上及具週邊電路元件的基板中之週邊區上。在製程差異存在下，在平坦化製程中確實保護堆疊中的主動線是一項挑戰。

如第1與2圖所示的結構包括堆疊中的主動層組，主動層組的尺寸對堆疊中記憶胞的均勻性(uniformity)係關鍵。在如第1圖所示的結構中，主動層包括半導體線112、113、114與115且對沿著線(along the lines)在水平反及閘串(horizontal NAND strings)中的記憶胞提供半導體本體區(semiconductor body regions)。並且，此些線的厚度(thicknesses)對記憶胞的通道寬度(channel width)係關鍵。在如第2圖所示的結構中，主動層包括字元線(WL_N-1與WL₀)，且對沿著堆疊間半導體本體元件220在垂直反及閘串(vertical NAND strings)中的記憶胞提供字元線。並且，此些字元線的厚度對記憶胞的通道長度(channel length)係關鍵。因此，在製程中，包括關鍵的厚度特徵的多個主動層，可設置以具有完全相同(identical)或接近完全相同的厚度以改善跨越陣列(across the array)的記憶胞的關鍵特徵(critical characteristics)的均勻性。在另一方面，第2圖中之接地選擇線(GSL)的厚度對在反及閘串(NAND string)中的接地選擇電晶體的通道長度可以係關鍵。另外，堆疊中的主動層之間的絕緣層隔離主動層，因此可具有最小可接受厚度，以作為可靠的絕緣體(insulators)，且此些最小可接受厚度，可在每層的製造過程中指定(specified)。然而，某些絕緣層具有的厚度可以大於指定厚度，而對記憶胞的性能(performance)並不會有實質性的影響(substantial impact)。當堆疊中的主動層和絕緣層的數目增加，堆疊的高度可能成為製造上的問題，但仍盡會可能保持實務上所能達到的最小的整體高度(overall height)。

第3圖繪示一實施例之三維(3D)記憶體裝置300的簡化剖面圖。三維(3D)記憶體裝置300包括記憶胞區312、垂直接觸區314、隔離區(isolation region)316以及週邊區318。記憶胞區312包括主動層與絕緣層交替排列而成的堆疊，其中主動層可包括圖案化半導體或導電材料，導電材料作為在記憶體(memory)中的位元線或字元線，而絕緣層可包括介電材料(dielectric materials)。主動層與絕緣層設置在基板上的凹陷區(recessed area)或凹處。垂直接觸區314包括連接元件，連接元件連接位元線或字元線，位元線或字元線係由記憶胞區312中的主動層往重疊金屬層(overlying metal layer)蝕刻。隔離區316令週邊區318電性絕緣於記憶胞區312和垂直接觸區314。週邊區318包括週邊電路元件，週邊電路元件包括解碼電路，解碼電路經由重疊金屬層連接至記憶胞區312與垂直接觸區314中的電路元件(circuit elements)。

描述於此的記憶胞區312與垂直接觸區314中，交替排列的主動層與絕緣層之堆疊的製程差異可用以幫助(facilitate)整合記憶胞區及週邊區318中具有積體電路裝置的週邊電路元件。本發明之積體電路裝置係以裝置300作為一種類型的例子，然而不限於此，其他適合之裝置類型亦適用。如第3圖所示，可形成平坦化表面(planarized surface)於記憶胞區312、垂直接觸區314、隔離區316及週邊區318上的不同水平面(various levels)上。一實施例中，平坦化表面可形成在基板330之上表面的一水平面(level)340上。另一實施例中，平坦化表面可形成在週邊區318中週邊閘極(peripheral gates)之上表面的一水平面350上。又一實施例中，平坦化表面可形成在重疊金屬層最下層者之底表面的一水平面360上(未繪示)。平坦化表面亦可形成在水平面340與水平面350之間的一水平面，或水平面350與水平面360之間的一水平面。如本文所述，當堆疊中的主動層和絕緣層的數目增加，堆疊的高度可能成為製程上的問題。例如，因為製程差異，凹處在基板中蝕刻的深度可能小於指定深度，或者製造完成的堆疊具有之厚度大於堆疊中的主動層和絕緣層的指定厚度的總和。如此一來，若進行平坦化製程於基板330的上表面的水平面340上，主動層的最上層(如370)可能在平坦化製程中損壞。當堆疊中主動層和絕緣層的數量增加時，本技術提供了一種方法和裝置，可以避免損壞堆疊的關鍵元件，例如最上層的主動層。

如第3圖所示，記憶胞區312、垂直接觸區314及隔離區316位於基板330的凹處320中。如第1圖所示，記憶胞區312可包括半導體線112-115與102-105、串選擇線閘極結構119與109、接地選擇線126與127、字元線125-1到125-N及源極線128。

如第1圖所示，垂直接觸區314可包括位元線結構102B、103B、104B與105B及位元線結構112A、113A、114A與115A，而位元線結構102B、103B、104B、105B、112A、113A、114A與115A連接至金屬層ML1、ML2與ML3的位元線。如第2圖所示的記憶體裝置中，垂直接觸區314可包括連接元件261與262及層間連接器271與272，連接元件261與262連接中間平面WL中的字元線組，層間連接器271與272耦接至連接元件261與262中的著陸區及字元線解碼電路(未繪示)。如第2圖所示的記憶體裝置中，垂直接觸區314亦可包括連接元件263及層間連接器273，連接元件263連接導電條的底部平面GSL中的接地選擇線組，層間連接器273耦接至連接元件263中的著陸區及接地選擇線解碼電路(未繪示)。隔離區316將記憶胞區312及垂直接觸區314與週邊區318隔開。

週邊區318中的週邊電路元件可包括解碼電路，如前述關於第1與2圖所示的記憶體裝置之描述。例如，如第2圖所示用於記憶體裝置的解碼電路可包括字元線解碼電路、串選擇線解碼電路及接地選擇線解碼電路。週邊電路元件亦可包括控制器、電壓產生器、位址產生器(address generators)、指令解碼裝置(command decoders)、閘極、圖案化金屬層及貫孔(vias)，貫孔連接圖案化金屬層至其他元件(components)。週邊電路元件可應用互補式金氧半導體(CMOS)技術製造。

平坦化表面(planarized surface)形成在記憶胞區312、垂直接觸區314、隔離區316及週邊區318之上。圖案化金屬層(patterned metal layers)形成在平坦化表面上。請參考如第1圖所示的記憶體裝置，圖案化金屬層可包括金屬層ML1、ML2與ML3。請參考如第2圖所示的記憶體裝置，圖案化金屬層可包括第一重疊導電層(first overlying conductive layer)(未繪示)及第二重疊導電層(second overlying conductive layer)(未繪示)，第一重疊導電層連接至複數條位元線結構(bit line structures)，第二重疊導電層連接至參考導體結構(reference conductor structure)。圖案化金屬層可耦接週邊區318中的週邊電路元件至記憶胞區312中的記憶胞。圖案化金屬層可耦接週邊區318中的週邊電路元件至垂直接觸區314中的位元線結構102B、103B、104B、105B、112A、113A、114A與115A(第1圖)。圖案化金屬層可耦接週邊區318中的週邊電路元件至垂直接觸區314中的層間連接器271、272與273(第2圖)。

第4至7圖繪示依照本發明第一實施例之積體電路上之裝置的製造方法階段圖。第4圖繪示一積體電路裝置中的基板430具有一上表面(top surface)420。犧牲層(sacrificial layer)415形成在基板430上，蝕刻光罩(etch mask)410形成在基板430上，以在基板430中選擇一區域(area)用以蝕刻而形成具目標深度(target depth)的凹處。在製造之前，先將指定目標深度的資訊儲存在製造控制系統。計算出來的目標深度可大於、小於、或等於後續沉積在凹處的主動層和絕緣層之堆疊的目標厚度的總和。主動層和絕緣層之堆疊的目標厚度亦可在製造之前先行指定並將其資訊儲存在製造控制系統。

如第5圖所示，使用蝕刻光罩410在基板430上蝕刻出凹處520。蝕刻完成後，量測凹處520的實際深度(actual depth)以產生量測深度(measured depth)540。凹處的實際深度(actual depth)可使用表面輪廓儀(alpha stepper)量測，表面輪廓儀為在積體電路製造過程中用於確定(determining)與分析薄梯形高度(step heights)的精密測量儀器。表面輪廓儀可具有亞埃(sub-angstrom)解析度，1埃等於0.1奈米(nanometer)。由於製程差異，凹處520的量測深度540與目標深度間可能存在差值(difference)。製程差異可能存在於同一晶圓上的多個晶片之間，或存在於不同的多個晶圓的晶片之間。量測深度540可在目標深度的一個範圍內。在一些製程範例中，量測深度540可在目標深度+/-5%的範圍內。換言之，在一些製程範例中，如果目標深度為600奈米，測量深度540可在570奈米和630奈米之間。

如第6圖所示，至少一絕緣層中包括一底(bottom)絕緣層610沉積在基板430上及凹處520中的底部510上，其中在沉積底絕緣層前，先移除犧牲層415(第5圖)。根據目標深度和凹處520的量測深度540之間的差值，底絕緣層610具有目標厚度615。

如本文所述，計算出來的目標深度可大於或等於後續沉積在凹處的主動層和絕緣層之堆疊的目標厚度的總和，使得堆疊沉積後，堆疊中主動層的最上層者的上表面低於基板430的上表面420。然而，凹處520的量測深度540可小於凹處520的目標深度。為了補償目標深度和量測深度540之間的差值，底絕緣層610的目標厚度可由差值調整，使得堆疊沉積後，主動層的最上層者的上表面低於基板430的上表面420。

第7圖繪示堆疊中的主動層710和730與底絕緣層610、中間絕緣層720和上絕緣層(top insulating layer)740交替排列，並且沉積在基板430上及凹處520中。雖然只有兩個主動層繪示在堆疊中，堆疊可包括更多主動層，例如8、16、或32個主動層，且與多個絕緣層交替排列。最上層的主動層730的上表面735低於基板430的上表面420，使得當進行平坦化製程於基板430的上表面420之水平面(level)上時，最上層的主動層730係被保護，且堆疊可齊平於基板430的上表面420。

堆疊中的絕緣層可與其他層相同或不同。可使用的代表性絕緣材料包括氧化物、氮化物(nitride)、氧氮化物(oxynitride)或矽酸鹽(silicate)等。可使用具有的絕緣常數(insulating constant)小於二氧化矽的絕緣常數之低絕緣常數材料，例如矽碳氫氧(SiCHO_x)。亦可使用具有的絕緣常數高於二氧化矽的絕緣常數之高絕緣常數(high-k)材料，例如氧化鉿(HfO_x)、氮氧化鉿(HfON)、氧化鋁(AlO_x)、氧化釕(RuO_x)、氧化鈦(TiO_x)等。

堆疊中的導體層與半導體層可與其他層相同或不同。可使用的代表性材料包括導電半導體(electrically conductive semiconductors)，導電半導體包括重摻雜的多晶矽(heavily doped polysilicon)(使用的摻雜物例如是As(砷)、P(磷)、B(硼))、矽化物、氧化物半導體、以及半導體和矽化物的組合，其中矽化物包括矽化鈦(TiSi)、矽化鈷(CoSi)，氧化物半導體包括銦鋅氧化物(InZnO)、銦鎵鋅氧化物(InGaZnO)。堆疊中的導電層可為金屬、導電化合物(conductive compound)、或以下材料的組合：鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鈷(Co)、鎳(Ni)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鉭鋁(TaAlN)等。

第8與9圖繪示依照本發明第二實施例之積體電路上之裝置的製造方法階段圖。第8圖接續如第6圖所示之第一實施例的製程，其中在基板430上蝕刻出凹處520，然後在基板430上及凹處520中的底部510上沉積底絕緣層610。如第8圖，量測底絕緣層610的實際厚度以產生量測厚度(measured thickness)815。底絕緣層610的實際厚度可使用量測系統(metrology system)量測，量測系統可在積體電路製造過程中量測沉積材料層的膜厚(film thickness)。此量測系統例如是n與k(“n and k”)分析儀，其中n為折射率(refractive index)，k為消光係數(extinction coefficient)，此兩者用以決定膜厚。具代表性的“n and k”分析儀包括由美國加州聖荷西(California，San Jose)的n與k科技有限公司(n&k Technology,Inc)出售的例如具有n&k Olympian Metrology System型號之儀器。

由於製程差異，目標厚度(target thickness)615與底絕緣層610的量測厚度815間可能存在差值。製程差異可能在同一晶圓上的多個晶片之間，或在不同的晶圓的多個晶片之間。量測厚度815可在目標厚度615的一個範圍內。在一些製程範例中，量測厚度815可在目標厚度615的+/-5%範圍內。換言之，在一些製程範例中，如果目標厚度615為200奈米，量測厚度815可在190奈米和210奈米之間。實施例中，目標厚度615與量測厚度815間的差值可以經由微調後續製程的沈積厚度，以達到使最後預期的總厚度等同於實際沈積的總厚度。

如第8圖所示，第二絕緣層810沉積在底絕緣層610上且接觸底絕緣層610。根據沉積的底絕緣層610的量測厚度815和凹處520的量測深度540，第二絕緣層810具有第二厚度。第二絕緣層810的第二厚度可經過計算，使得堆疊沉積後，主動層的最上層者的上表面低於基板430的上表面420。

如第9圖所示，最上層的主動層930和另一主動層910與第二絕緣層810、中間絕緣層920和上絕緣層940交替排列，並且沈積於基板430上及凹處520內。雖然只有兩個主動層繪示在堆疊中，堆疊可包括更多主動層，例如是8、16、或32層，且與多個絕緣層交替排列。最上層的主動層930的上表面935低於基板430的上表面420，使得當進行平坦化製程於基板430的上表面420的層上時，保護了最上層的主動層930，且堆疊可齊平於基板430的上表面420。

第10與11圖繪示依照本發明第三實施例之積體電路上之裝置的製造方法階段圖。第10圖接續如第5圖所示之第一實施例的製程，其中在基板430上蝕刻出凹處520。在第三實施例中，堆疊的目標深度大於具有交替排列的主動層與絕緣層之堆疊的厚度，使得最上層的主動層1040的上表面1045低於基板430的上表面420。如第10圖所示，在堆疊中，主動層1020和1040與絕緣層1010、1030和1050係交替排列而成堆疊，並沉積在基板430上和凹處520中，其中在堆疊沉積前，先移除犧牲層415(第5圖)。雖然只有兩個主動層繪示在堆疊中，堆疊可包括更多主動層，例如是8、16、或32層，且與多個絕緣層交替排列設置。量測沉積而成的堆疊(deposited stack)的厚度以產生量測厚度1090。沉積而成的堆疊的厚度可使用精密測量儀器量測，精密測量儀器在積體電路製造過程中係用於確定(determining)與和分析薄梯形高度。此種儀器例如是表面輪廓儀，而表面輪廓儀可具有亞埃(sub-angstrom)解析度，1埃等於0.1奈米。代表性的表面輪廓儀包括由在位在美國加州米爾皮塔司(California，Milpitas)的KLA-Tencor Corporation出售的儀器，例如型號為Alpha-Step IQ Surface Profiler的儀器。

如本文所述，由於製程差異，目標厚度615與底絕緣層610的量測厚度815間可能存在差值(第6至8圖)。同樣地，目標厚度與主動層(如1020)的量測厚度間可能存在差值。在一些製程範例中，主動層的量測厚度可在主動層的目標厚度+/-5%範圍內。換言之，在一些製程範例中，如果主動層的目標厚度為30奈米，量測厚度可在28.5奈米和31.5奈米之間。同樣地，目標厚度與絕緣層(如1030)的量測厚度間可能存在差值，而絕緣層(如1030)位在兩主動層之間(如1020與1040)。實施例中，目標厚度與量測厚度間的差值可以經由微調後續製程的沈積厚度，以達到使最後預期的總厚度等同於實際沈積的總厚度。

如第11圖所示，因為堆疊的目標深度大於交替排列的主動層與絕緣層之堆疊的厚度，上絕緣層1110沉積在堆疊上，使堆疊的水平面齊平於基板430的上表面(top surface)420。根據沉積的堆疊的量測厚度1090和凹處520的量測深度540，上絕緣層1110具有一厚度。例如，由凹處520的量測深度540與堆疊的量測厚度1090的差值，可計算上絕緣層1110的厚度，而堆疊的量測厚度1090包括已經沉積在凹處520的主動層與絕緣層的實際厚度。當進行平坦化製程在基板430的上表面420的水平面(level)上時，保護了最上層的主動層1040，且堆疊可齊平於基板430的上表面420。

第12A及12B圖繪示依照本發明第四實施例之積體電路上之裝置的製造方法階段圖。第12A圖接續如第5圖所示之第一實施例的製程，其中在基板430上蝕刻出凹處520。

如第12A圖所示，堆疊包括下部次堆疊(lower sub-stack)，次堆疊包括堆疊中的一些交替排列的主動層與絕緣層。第12A圖繪示下部次堆疊包括沉積在基板430凹處520中交替排列的主動層1220和1240與絕緣層1210和1230，並且沈積於凹處520內以及基板430上。沉積下部次堆疊前，先移除犧牲層415(第5圖)。雖然只有兩個主動層繪示在下部次堆疊中，下部次堆疊可包括更多主動層，例如是8、16、或32層，且與多個絕緣層交替排列設置。沉積下部次堆疊後，下部次堆疊具有交替排列的主動層1220和1240與絕緣層1210與和1230，量測下部次堆疊厚度1290。

如第12B圖所示，中間絕緣層(intermediate insulating layer)1250沉積在下部次堆疊上，堆疊包括上部次堆疊(upper sub-stack)，上部次堆疊包括在堆疊中的其他交替排列的主動層與絕緣層。根據凹處520的量測深度540與下部次堆疊的量測厚度1290，中間絕緣層1250具有一厚度，使得在堆疊中最上層的主動層1260的上表面1265低於基板430的上表面420。上部次堆疊沉積於中間絕緣層1250上，上部次堆疊包括最上層的主動層1260與絕緣層1270。因此，中間絕緣層沉積在下部次堆疊與上部次堆疊之間。當進行平坦化製程於基板430的上表面420的水平面(level)上時，保護了最上層的主動層1260，且堆疊可齊平於基板430的上表面420。

雖然第12A與12B圖僅繪示一層中間絕緣層1250，第四實施例可包括多於一層中間絕緣層以沉積出整體厚度比目標厚度較厚或較薄的多層絕緣層，而此些中間絕緣層位在底絕緣層(如1210)與最上層的主動層(如1260)之間，且可在製造之前，先將指定目標厚度的資訊儲存在製造控制系統。

第13至18圖繪示一種具有週邊電路的積體電路裝置中的凹處中之堆疊的整合方法。如第13圖所示，在基板430上及凹處520中沉積堆疊。可使用前述的四個實施例中任意之一的方法製造堆疊。堆疊包括交替排列的主動層1320和1340以及底絕緣層1310、中間絕緣層1330和上絕緣層1350。雖然只有兩個主動層繪示在堆疊中，堆疊可包括更多主動層，如8、16、或32層，且與多個絕緣層交替排列。最上層的主動層1340的上表面1345低於基板430的上表面420，使得當進行平坦化製程於基板430的上表面420的水平面上時，保護了最上層主動層1340，且堆疊可齊平於基板430的上表面420。

經由凹處520的量測深度540與沈積於凹處520中的主動層(如1320與1340)與絕緣層(如1310與1330)之量測厚度的總合的差值，可計算得出絕緣層1350的厚度。上絕緣層1350的材料可包括其他絕緣層(如1310與1330)相同的材料，例如是氧化物、氮化物、氧氮化物、矽酸鹽(silicate)等。

如第14圖所示，在堆疊的一部分(portion)上形成蝕刻光罩1410以定義(define)記憶胞區。

如第15圖所示，接著蝕刻堆疊以形成隔離區1516，隔離區1516將記憶胞區與週邊區1518隔開。在蝕刻光罩1410下的堆疊的部分係保留以用於記憶體陣列的形成，記憶體陣列包括如第3圖所示的記憶胞區312與垂直接觸區314。蝕刻製程在堆疊中留下的殘餘(residual)材料使得在記憶體陣列相反側的隔離區(如1510)的壁(wall)朝向週邊區傾斜而遠離記憶體陣列傾斜。

第16至18圖繪示用於提供平坦化表面的平坦化製程，其中最上層的主動層的上表面低於平坦化表面。第16 圖繪示在在平坦化製程中移除蝕刻光罩1410(第14圖)後的一階段。在此階段中，在堆疊、隔離區1516以及週邊區1518上形成阻止層(stopping layer)1610。阻止層1610具有不同於在阻止層1610下方的材料的蝕刻速率(etching rate)，因此阻止層1610可減緩蝕刻以保護阻止層1610下方的材料。然後，在阻止層1610上沉積絕緣填充物(insulation fill)1620以填充隔離區1516。

第17圖繪示在平坦化製程中沉積絕緣填充物後的階段。在此階段中，研磨絕緣填充物1620至在阻止層1610上或阻止層1610內的水平面1615。

第18圖繪示在平坦化製程中研磨絕緣填充物1620後的另一階段。在此階段中，經由一製程，例如是化學機械平坦化製程(CMP)，移除在基板上表面的水平面(level)上部分的阻止層1610(portions of the stopping layer)以提供平坦化表面1810。然後，在週邊區1518上可形成週邊電路元件。週邊區1518為蝕刻基板430以形成凹處520後基板430仍存在的的一部分，且週邊區1518經由隔離區1516與交替排列的主動層(如1320與1340)與絕緣層(如1310、1330與1350)之堆疊隔開。

週邊電路元件可形成在週邊區1518上，週邊區1518包括解碼電路，例如第1與2圖所示之實施例中所描述之用於記憶體裝置的解碼電路。舉例而言，如第2圖所示用於記憶體裝置的解碼電路可包括字元線解碼電路、串選擇線解碼電路及接地選擇線解碼電路。週邊電路元件亦可包括控制器、電壓產生器、位址產生器(address generators)、指令解碼裝置(command decoders)、閘極、閘極絕緣體(gate insulatings)、圖案化金屬層及貫孔(vias)，而貫孔連接圖案化金屬層至其他元件(components)。週邊電路元件可形成在隔離區1516與堆疊上，週邊電路元件亦包括圖案化金屬層及貫孔。圖案化金屬層可耦接週邊區1518中的週邊電路元件至記憶胞區312中的交替排列的主動層(如1320與1340)與絕緣層(如1310、1330與1350)之堆疊。

本發明提供之積體電路裝置，積體電路裝置包括基板，基板包括第一區與第二區。在第一區中形成凹陷區(recessed area)或凹處，其中凹處具有一深度。積體電路裝置包括沉積在凹處中的交替排列的主動層與絕緣層之堆疊。主動層可包括半導體或導電材料。絕緣層可包括介電材料。

堆疊包括在絕緣層中的一特定絕緣層(particular insulating layer)。特定絕緣層具有第一厚度，特定絕緣層的第一厚度、多個主動層的厚度以及在堆疊中的其他絕緣層厚度的總和實質上等於凹處的深度。第一厚度與堆疊中除了該特定絕緣層外的其他絕緣層的厚度相差的量是在凹處的深度、主動層的厚度以及整個堆疊中除了該特定絕緣層外的其他絕緣層的厚度的製程差異的範圍內。積體電路裝置包括位於第一區與第二區上的平坦化表面，其中最上層的主動層的上表面低於平坦化表面。

如第7圖所示，第一實施例中，特定絕緣層包括底絕緣層610，底絕緣層610形成在凹處520的底部510上。特定絕緣層的第一厚度、多個主動層的厚度以及其他絕緣層厚度的總和實質上等於凹處的目標深度。

如第9圖所示，第二實施例中，特定絕緣層，例如是第二絕緣層810，形成在凹處520的底絕緣層610上。特定絕緣層的第一厚度、底絕緣層的第二厚度、多個主動層的厚度以及其他絕緣層厚度的總和實質上等於凹處的目標深度。

如第11圖所示，第三實施例中，多個絕緣層的最上層者(如1050)形成在最上層的主動層(如1040)上，而特定絕緣層(如1110)形成在最上層的絕緣層(如1050)上。

如第12B圖所示，第四實施例中，特定絕緣層包括中間絕緣層(如1250)，中間絕緣層形成在兩相鄰的主動層(如1240與1260)之間。

如第12B圖所示，積體電路裝置更包括在凹處中的隔離區(如1516)，隔離區使堆疊與第二區隔開，第二區包括週邊區(如1518)以及阻止層(如1610)，阻止層位於在堆疊與隔離區之間以及隔離區與週邊區之間。堆疊包括主動層(如1320與1340)與絕緣層(如1310、1330與1350)。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102、103、104、105、112、113、114、115‧‧‧半導體線

102B、103B、104B、105B、112A、113A、114A、115A‧‧‧位元線結構

109、119‧‧‧串選擇線閘極結構

125-1、125-N‧‧‧字元線

126、127‧‧‧接地選擇線

128‧‧‧源極線

201‧‧‧積體電路基板

210、1810‧‧‧堆疊

220‧‧‧半導體本體元件

230、250、261、262、263‧‧‧連接元件

240‧‧‧堆疊間半導體元件

260‧‧‧參考導體

270‧‧‧參考選擇開關

271、272、273‧‧‧層間連接器

280‧‧‧交叉點(cross-points)

290‧‧‧串選擇開關

300‧‧‧記憶體裝置

312‧‧‧記憶胞區

314‧‧‧垂直接觸區

316、1510、1516‧‧‧隔離區

318、1518‧‧‧週邊區

320、520‧‧‧凹處

330、430‧‧‧基板

340、350、360、1615‧‧‧水平面

370、710、730、910、930、1020、1040、1220、1240、1260、1320、1340‧‧‧主動層

410、1410‧‧‧蝕刻光罩

415‧‧‧犧牲層

420、735、935、1045、1265、1345‧‧‧上表面

510‧‧‧底部

540‧‧‧量測深度

610、1310‧‧‧底絕緣層

720、920、1250、1330‧‧‧中間絕緣層

740、940、1110、1350‧‧‧上絕緣層

810‧‧‧第二絕緣層

615、815‧‧‧目標厚度

1010、1030、1050、1210、1230、1270‧‧‧絕緣層

1090、1290‧‧‧量測厚度

1610‧‧‧阻止層

1620‧‧‧絕緣填充物

1810‧‧‧平坦化表面

GSL‧‧‧底部平面

ML1、ML2、ML3‧‧‧金屬層

SSL‧‧‧上部平面

WL、WL₀、WL_N-1‧‧‧中間平面

第1圖繪示一三維反及閘快閃記憶體裝置的透視圖。

第2圖繪示另一三維反及閘快閃記憶體裝置的透視圖。

第3圖繪示一實施例之三維記憶體裝置的簡化剖面圖。

第4至7圖繪示依照本發明第一實施例之積體電路上之裝置的製造方法階段圖。

第8、9圖繪示依照本發明第二實施例之積體電路上之裝置的製造方法階段圖。

第10、11圖繪示依照本發明第三實施例之積體電路上之裝置的製造方法階段圖。

第12A、12B圖繪示依照本發明第四實施例之積體電路上之裝置的製造方法階段圖。

第13至18圖繪示一種具有週邊電路的積體電路裝置中的凹處中之堆疊的整合方法。

300‧‧‧裝置

312‧‧‧記憶胞區

314‧‧‧垂直接觸區

316‧‧‧隔離區

318‧‧‧週邊區

320‧‧‧凹處

330‧‧‧基板

340、350、360‧‧‧水平面

370‧‧‧主動層

Claims

一種積體電路裝置(integrated circuit device)的製造方法，包括：蝕刻一基板以形成一凹處(pit)，該凹處具有低於該基板之一上表面的一目標深度(target depth)；量測該凹處以取得一量測深度；沉積一堆疊於該基板上的至少該凹處中，該堆疊包括交替排列的複數個主動層與複數個絕緣層，其中根據該凹處的該目標深度與該量測深度之一差值，該些絕緣層之至少之一係具有一厚度；以及進行一平坦化製程以提供一平坦化表面，其中該些主動層之最上層者具有一上表面係低於該平坦化表面。
如申請專利範圍第1項所述之製造方法，更包括根據一圖案蝕刻該堆疊以在該凹處定義一隔離區，該隔離區使該堆疊與一週邊區(peripheral region)隔開。
如申請專利範圍第2項所述之製造方法，其中進行該平坦化製程之步驟包括：形成一阻止層(stopping layer)在該堆疊、該隔離區及該週邊區上；沉積一絕緣填充物(insulation fill)在該隔離區中的該阻止層上；研磨該絕緣填充物至一位於該阻止層上或該阻止層內之水平面(level)；以及移除位於該基板的該上表面之一水平面之上的部分該阻止層。
如申請專利範圍第2項所述之製造方法，更包括形成複數個週邊電路元件於該週邊區上。
如申請專利範圍第1項所述之製造方法，其中該些絕緣層之至少之一包括一底絕緣層位於該堆疊中，該底絕緣層根據該差值具有一目標厚度。
如申請專利範圍第1項所述之製造方法，其中該些絕緣層之至少之一包括一底絕緣層，該底絕緣層根據該差值具有一目標厚度，該製造方法更包括：量測該底絕緣層以取得一量測厚度；以及沉積一第二絕緣層在該底絕緣層上並接觸該底絕緣層，其中該第二絕緣層根據該底絕緣層的該量測厚度具有一第二厚度。
如申請專利範圍第1項所述之製造方法，其中該凹處的該目標深度係大於該堆疊的一厚度，該製造方法更包括：量測該堆疊的該厚度；以及沉積一上絕緣層在該堆疊上，其中該上絕緣層根據該堆疊的該量測厚度與該凹處的該量測深度具有一厚度。
如申請專利範圍第1項所述之製造方法，其中該堆疊包括一下部次堆疊(lower sub-stack)及一上部次堆疊(upper sub-stack)，該下部次堆疊包括部分該堆疊中之交替排列的該些主動層與該些絕緣層，該上部次堆疊包括該堆疊中中之交替排列的其他該些主動層與該些絕緣層，其中該些絕緣層之至少之一包括一中間絕緣層，該中間絕緣層係沉積在該下部次堆疊與該上部次堆疊之間，該製造方法更包括：量測該下部次堆疊之一厚度，該厚度涵蓋該下部次堆疊中之交替排列的該些主動層與該些絕緣層，該量測係在沉積該下部次堆疊之後及沉積該上部次堆疊之前；以及沉積該中間絕緣層在該下部次堆疊上，其中該中間絕緣層係根據該凹處之該量測深度與該下部次堆疊之該厚度具有一厚度。
如申請專利範圍第1項所述之製造方法，更包括：形成複數個層間連接器，分別連接於該堆疊中之該些主動層，該些層間連接器從在該凹處的該堆疊中之該些主動層延伸至一連接器表面，該連接器表面係高於該平坦化表面；以及形成複數個圖案化導體線於該連接器表面上，且該些圖案化導體線分別連接至該些層間連接器。
如申請專利範圍第1項所述之製造方法，更包括：蝕刻該堆疊以定義複數個主動條，該些主動條包括至少複數個主動條平面；形成一記憶體層在該些主動條的複數個側表面上並接觸該些主動條平面之該些主動條的該些側表面；形成一第二導電材料層在該記憶體層上，且該第二導電材料層具有一表面共形於該記憶體層；蝕刻該第二導電材料層以定義複數個結構，該些結構係正交地配置在該些主動條平面的該些主動條中上，且該些結構具有複數個表面共形於在該些主動條平面中的該些主動條；蝕刻該記憶體層以定義複數個記憶體元件於複數個介面區中的複數個交叉點上，該些交叉點係在該些主動條平面中的該些主動條的該些側表面與該些結構之間。
一種積體電路裝置，包括：一基板，該基板包括一第一區與一第二區；一凹處，形成於該第一區中，該凹處具有一深度；一具有交替排列的複數個主動層與複數個絕緣層之堆疊沉積在該凹處中，其中該堆疊包括：一特定絕緣層具有一第一厚度，其中該第一厚度、該些主動層之多個厚度及該些絕緣層中之其他者之多個厚度之總和係等同於該凹處之該深度，該第一厚度與該堆疊中該些絕緣層之其他者之各個厚度具有一差值，該差值係在該凹處之該深度、該些主動層之該些厚度以及該些絕緣層之該些厚度的製程差異的一範圍內；以及一平坦化表面，位於該第一區與該第二區上，其中該些主動層之最上層者具有一上表面係低於該平坦化表面。
如申請專利範圍第11項所述之積體電路裝置，更包括：一隔離區，位於該凹處中，該隔離區將該堆疊與該第二區間隔開，該第二區包括一週邊區；以及一阻止層，位於該堆疊與該隔離區之間以及該隔離區與該週邊區之間。
如申請專利範圍第12項所述之積體電路裝置，更包括複數個週邊電路元件位於該週邊區上。
如申請專利範圍第11項所述之積體電路裝置，其中該特定絕緣層包括一底絕緣層，該底絕緣層係形成在該凹處的一底部中。
如申請專利範圍第11項所述之積體電路裝置，其中該特定絕緣層形成在一底絕緣層上，該底絕緣層係形成在該凹處的一底部中，其中該特定絕緣層之該第一厚度、該底絕緣層之一第二厚度、該些主動層之該些厚度及該堆疊中該些絕緣層之其他者之該些厚度的總和實質上等於一目標深度。
如申請專利範圍第11項所述之積體電路裝置，其中該些絕緣層的一最上層者係形成在該些主動層的一最上層者上，具有該第一厚度的該特定絕緣層係形成在該些絕緣層的該最一層者上。
如申請專利範圍第11項所述之積體電路裝置，其中該特定絕緣層包括一中間絕緣層，該中間絕緣層係形成在兩相鄰之該些主動層之間。
如申請專利範圍第11項所述之積體電路裝置，更包括：複數個層間連接器，該些層間連接器分別連接於該堆疊中之該些主動層，該些層間連接器從該凹處中的該堆疊中之該些主動層延伸至一連接器表面，該連接器表面係高於該平坦化表面；以及複數個圖案化導體線位於該些連接器該表面上，且該些圖案化導體線分別連接至該些層間連接器。
如申請專利範圍第11項所述之積體電路裝置，更包括：複數條主動條，該些主動條包括至少複數個主動條平面；複數個結構，該些結構係正交地配置在該些主動條平面中的該些主動條上，且該些結構具有複數個表面共形於該些主動條平面中的該些主動條；以及複數個記憶體元件，該些記憶體元件係在複數個介面區中的複數個交叉點上，該些交叉點係在該些主動條平面中的該些主動條的複數個側表面與該些結構之間。