TW201611032A - 用於高速快閃記憶體系統之位元線調節器 - Google Patents

用於高速快閃記憶體系統之位元線調節器 Download PDF

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Abstract

本文揭露一種用於高速快閃記憶體系統的位元線調節器。該位元線調節器係對一組修整位元反應，該等修整位元係藉由將位元線之偏壓與參考電壓比較而產生。

Description

用於高速快閃記憶體系統之位元線調節器 相關申請案之交互參照
本申請案依35 U.S.C.第119段主張專利申請案201410429526.1之優先權，標題為「用於高速快閃記憶體系統之位元線整流器」，於2014年7月22日在中華人民共和國送交申請，其以參照方式併入本文中。
本說明書揭露一種用於高速快閃記憶體系統中的位元線調節器(bitline regulator)。
快閃記憶體系統為眾所周知。快閃記憶體系統典型包含一或多個快閃記憶體單元陣列。該等單元經組織成在陣列內的列與行。各列係以字線(word line)啟動，而各行係以位元線(bitline)啟動。因此，特定之快閃記憶體單元係藉由確定(assert)特定之字線及位元線來被存取以用於讀取或寫入操作。
在一些先前技術系統中，在讀取操作期間，位元線會在非常短的期間內經位元線調節器精準地預先充電到一偏壓(bias voltage)。這會增加系統的速度及準確度。
由於快閃記憶體系統已變快，先前技術的位元線調節器成為系統執行速度的限制因素。舉例而言，若快閃記憶體系統操作於100MHz或更快的頻率，位元線調節器就必須在1ns或更短的時間內將位元線預先充電。先前技術的位元線調節器無法操作於此速度。
一些先前技術位元線調節器的實例包括使用Vt箝制(Vt clamp)、運算放大器、或NMOS跟隨器(follower)之位元線調節器。這些先前技術系統無法精準地操作於較高的速度。
所需要的是能操作於高速的經改良位元線調節器設計。進一步需要的是在記憶體系統操作期間，能隨著操作條件改變及處理序改變而被自動修整的位元線調節器。
本說明書揭露一種用於快閃記憶體系統中的經改良位元線調節器。該位元線調節器可被自動修整，以使其位元線偏壓隨著操作條件改變而調整。
100‧‧‧快閃記憶體系統
110‧‧‧位元線調節器系統
120‧‧‧位元線調節器
130‧‧‧取樣保持電路
140‧‧‧比較器
150‧‧‧仲裁器
160a、160n‧‧‧感測放大器
170‧‧‧行多工器
180‧‧‧快閃記憶體陣列
190‧‧‧修整位元
195‧‧‧預先充電位元線/VBL
201‧‧‧放大器
202、205、223、233、243、304‧‧‧NMOS電晶體
204、301‧‧‧反相器
208、221、222、231、232、241、242、303‧‧‧PMOS電晶體
209‧‧‧NMOS電晶體/PMOS電晶體
250‧‧‧節點
302‧‧‧開關
305‧‧‧電容器
400‧‧‧例示性時序圖
ATD,/ATD‧‧‧控制訊號
BIAS‧‧‧電壓
COMPOUT‧‧‧輸出
VREF‧‧‧參考電壓
圖1描繪包含位元線調節器的快閃記憶體系統之實施例。
圖2描繪位元線調節器之實施例。
圖3描繪取樣保持電路及比較器之實施例。
圖4描繪顯示位元線調節器之修整的例示性時序圖。
參考圖1，其描繪快閃記憶體系統100的實施例。快閃 記憶體系統100包含快閃記憶體陣列180、行多工器170、以及感測放大器160a至160n(其中n為整數)，如先前技術中所熟知。感測放大器160a至160n之各者係用於在讀取操作期間讀取儲存於記憶體單元中的電壓，該記憶體單元位於對應於位元線之行中。
快閃記憶體系統100亦包含可修整的位元線調節器系統 110，位元線調節器系統110包含位元線調節器120、取樣保持電路130、比較器140、以及仲裁器150。
位元線調節器120接收參考電壓(VREF)，並輸出標記 為VBL之預先充電位元線195。VREF之一例示值為1.0伏特。預先充電位元線195經提供至感測放大器160a至160n之各者，並透過感測放大器預先充電讀取操作期間所使用的位元線。
取樣保持電路130接收預先充電位元線195以及控制訊 號/ATD。取樣保持電路130會在控制訊號/ATD的邊緣取樣預先充電位元線195，並會將結果輸出至比較器140。
比較器140亦接收參考電壓(VREF)並輸出一訊號，該 訊號指示VREF是大於或小於從取樣保持電路130接收到的訊號。
仲裁器150接收比較器140之輸出。若VREF大於取樣 保持電路130之輸出，仲裁器將調整修整位元(trim bits)190以使位元線調節器提高預先充電位元線195的電壓。若VREF等於或小於取樣保持電路130之輸出，仲裁器將調整修整位元190以使位元線調節器降低預先充電位元線195的電壓。
參考圖2，其描繪位元線調節器120之一實施例的額外 細節。位元線調節器120包含放大器201。放大器201在其正輸入端接收VREF，並輸出電壓BIAS，其中BIAS等於VREF加上NMOS電晶體202的臨界電壓(threshold voltage)。放大器201的負輸入端為節點250，節點250會等於VREF。輸出VBL將等於VREF減去NMOS電晶體205的臨界電壓，若NMOS電晶體205及NMOS電晶體202匹配良好，相減結果會約為VREF。控制訊號ATD由反相器204接收以產生/ATD。當ATD高時，/ATD就會低，因此造成PMOS電晶體208、221、231至241會被接通。當ATD低時，/ATD就會高，因此造成PMOS電晶體208、221、231至241會被斷開。
當ATD高時，則VBL 195會從包含NMOS電晶體205 的升壓電路(boost circuit)以及包含PMOS電晶體209和NMOS電晶體209的升壓電路來接收電流，上述升壓電路會供應VBL上的最小電流負載。此升壓電路會於VBL增加位元線調節器120的輸出強度，其會預防(例如)在負載改變時若無此輸出強度增加的話所可能發生的電壓下降。因此，VBL會因該自動修整程序而保持在較穩定的位準，且將能承受範圍較廣的負載。
修整位元190的值係由仲裁器150設定，修整位元190 之值亦可增加連接至額外的升壓電路至VBL 195，其會進一步增加位元線調節器120的輸出強度。在此，修整位元190包含m+1個位元(其中m為一整數，且一般會等於n，因為陣列中有n+1個感測放大器及n+1行)。修整位元190之各者係連接至PMOS電晶體的閘 極，在此顯示為PMOS電晶體222、232至242。雖然顯示了三個接收修整位元190的升壓電路(一個升壓電路包含PMOS電晶體221和222及NMOS電晶體223；另一個升壓電路包含PMOS電晶體231和231及NMOS電晶體233；以及另一個升壓電路包含PMOS電晶體241、242及NMOS電晶體243)，但應理解有m+1個升壓電路，各對應至修整位元190之一者，且各與顯示的三個升壓電路之任一者相同。
因此，藉由隨著條件改變而調整修整位元190的值，可使VBL 195保持的偏壓保持穩定。這可避免電壓下降。
參考圖3，其顯示取樣保持電路130及比較器140之一實施例的額外細節。取樣保持電路130包含反相器301、開關302(其包含PMOS電晶體303及NMOS電晶體304)及電容器305。當控制訊號ATD低時，會接通開關302，其會進一步容許VBL 195饋入比較器140。比較器140接著比較參考電壓VREF及從VBL 195取樣的電壓之伏特數以產生COMPOUT輸出，COMPOUT輸出接著經提供至仲裁器150。
仲裁器150可選擇性地包含控制器。作為替代，仲裁器150可包含離散邏輯(discrete logic)。
參考圖4，其顯示例示性時序圖400。控制訊號ATD如顯示隨時間而變化。用於修整位元190之值及VBL 195之電壓可於每個ATD脈衝重新評定。
來自比較器140的COMPOUT輸出被顯示，且在此實 例中，該輸出隨時間改變，其表示VBL 195之電壓的改變(可能因為溫度改變、負載改變等)。用於修整位元190之例示性值被顯示。舉例而言，當COMPOUT之值在時段1的終點改變時，可將修整位元190從11110000調整成11100000再接著調整成11000000，其代表位元線調節器120將對VBL 195進行的改變。當COMPOUT之值在時段3的終點再度改變時，修整位元190從11000000調整成11100000再接著調整成11110000。
因此，可藉由調整修整位元195即時對VBL 195進行 改變。
本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文所述之材料、製程及數值實例僅為例示性，且不應視為限制申請專利範圍。應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括了「直接在...之上」(無居中的材料、元件或間隔設置於其間)及「間接在...之上」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，用語「相鄰」包括「直接相鄰」(二者之間無設置任何中間材料、元件或間隔)和「間接相鄰」(二者之間設置有中間材料、元件或間隔)。例如，「在一基材上方」形成一元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
190‧‧‧修整位元
195‧‧‧預先充電位元線/VBL
201‧‧‧放大器
202‧‧‧NMOS電晶體
204‧‧‧反相器
205、223、233、243‧‧‧NMOS電晶體
208、221、222、231、232、241、242‧‧‧PMOS電晶體
209‧‧‧NMOS電晶體/PMOS電晶體
250‧‧‧節點
VREF‧‧‧參考電壓
ATD‧‧‧控制訊號
BIAS‧‧‧電壓

Claims (20)

  1. 一種記憶體系統，其包含：經組織成列與行之記憶體單元陣列，其中記憶體單元之各行經耦合至一位元線；以及用於將偏壓施加至各位元線之位元線調節器，該位元線調節器包含：用於輸出複數個修整位元之第一電路；以及回應於該複數個修整位元而調整該偏壓之第二電路。
  2. 如請求項1之記憶體系統，其中該第一電路基於該偏壓與參考電壓之比較產生該等修整位元。
  3. 如請求項1之記憶體系統，其中該第一電路包含：取樣保持電路，其用於基於該偏壓產生取樣電壓；比較器，其用於將該取樣電壓與基準電壓比較並產生輸出；仲裁器，其用於從該比較器接收該輸出並產生該等修整位元。
  4. 如請求項1之記憶體系統，其中該第二電路包含：升壓電路，其用於回應於該等修整位元之一者而調整輸出強度。
  5. 如請求項4之記憶體系統，其中該第二電路包含：複數個升壓電路，各升壓電路對一修整位元反應，用於調整該輸出強度。
  6. 如請求項4之記憶體系統，其中該第二電路進一步包含：控制訊號，其用於致能該升壓電路。
  7. 如請求項5之記憶體系統，其中該第二電路進一步包含：控制訊號，其用於致能該複數個升壓電路。
  8. 如請求項1之記憶體系統，其中該等記憶體單元包含快閃記憶體單元。
  9. 一種記憶體系統，其包含：經組織成列與行之記憶體單元陣列，其中記憶體單元之各行經耦合至一位元線；以及用於將偏壓施加至各位元線之位元線調節器，該位元線調節器包含：取樣保持電路，其用於基於該偏壓產生取樣電壓；比較器，其用於將該取樣電壓與參考電壓比較並產生輸出；仲裁器，其用於從該比較器接收該輸出並產生修整位元；以及升壓電路，其用於回應於該等修整位元之一或多者而調整輸出強度。
  10. 如請求項9之記憶體系統，其中該等記憶體單元包含快閃記憶體單元。
  11. 如請求項9之記憶體系統，其中該等修整位元包含八個位元。
  12. 如請求項9之記憶體系統，其中該參考電壓為1.0伏特。
  13. 如請求項9之記憶體系統，其中該仲裁器包含控制器。
  14. 如請求項9之記憶體系統，其中該仲裁器包含離散邏輯。
  15. 一種調整記憶體系統中位元線的偏壓之方法，其包含：取樣該位元線之電壓以產生取樣電壓；將該取樣電壓與參考電壓比較以產生輸出；回應於該輸出而產生複數個修整位元；回應於該複數個修整位元而改變該偏壓。
  16. 如請求項15之方法，其中該改變步驟係由位元線調節器執行。
  17. 如請求項15之方法，其中該改變步驟包含將一或多個升壓電路耦合至該位元線。
  18. 如請求項15之方法，其中該改變步驟係由控制訊號致能。
  19. 如請求項15之方法，其中該參考電壓為1.0伏特。
  20. 如請求項15之方法，其進一步包含使用該位元線來讀取記憶體單元。
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